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KR102714915B1 - 데이터 구동 회로 - Google Patents

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KR102714915B1
KR102714915B1 KR1020190175034A KR20190175034A KR102714915B1 KR 102714915 B1 KR102714915 B1 KR 102714915B1 KR 1020190175034 A KR1020190175034 A KR 1020190175034A KR 20190175034 A KR20190175034 A KR 20190175034A KR 102714915 B1 KR102714915 B1 KR 102714915B1
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impedance
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최은지
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에스케이하이닉스 주식회사
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Abstract

본 기술은 데이터 전송을 위한 복수의 신호 패스들 중에서 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단할 수 있도록 구성된 트리거 회로; 및 상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 통해 전송되는 데이터를 복수의 임피던스 제어코드에 따라 정해진 임피던스로 구동하도록 구성된 프리 드라이버를 포함할 수 있다.

Description

데이터 구동 회로{DATA DRIVING CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터 구동 회로에 관한 것이다.
반도체 장치는 데이터를 반도체 장치 외부로 출력하기 위한 구동 회로를 포함하고 있다.
데이터 구동 회로는 반도체 장치의 드라이빙 스트랭스 및 터미네이션을 위한 스펙에 맞는 다양한 임피던스를 구현하도록 설계되어야 한다.
본 발명의 실시예는 로직 간소화 및 소비전력 감소가 가능한 데이터 구동 회로를 제공한다.
본 발명의 실시예는 데이터 전송을 위한 복수의 신호 패스들 중에서 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단할 수 있도록 구성된 트리거 회로; 및 상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 통해 전송되는 데이터를 복수의 임피던스 제어코드에 따라 정해진 임피던스로 구동하도록 구성된 프리 드라이버를 포함할 수 있다.
본 기술은 데이터 구동 회로의 로직 간소화 및 소비전력 감소가 가능하다.
도 1은 본 발명의 실시예에 따른 데이터 구동 회로의 구성을 나타낸 도면,
도 2는 도 1의 트리거 회로의 구성을 나타낸 도면,
도 3은 도 1의 프리 드라이버의 구성을 나타낸 도면,
도 4는 도 3의 프리 풀업 드라이빙 유닛의 구성을 나타낸 도면,
도 5는 도 3의 프리 풀다운 드라이빙 유닛의 구성을 나타낸 도면,
도 6은 도 1의 메인 드라이버의 구성을 나타낸 도면,
도 7은 도 1의 임피던스 조정 회로의 구성을 나타낸 도면,
도 8은 본 발명의 다른 실시예에 따른 데이터 구동 회로의 구성을 나타낸 도면,
도 9는 도 8의 트리거 회로의 구성을 나타낸 도면,
도 10은 도 8의 프리 드라이버의 구성을 나타낸 도면,
도 11은 도 10의 프리 풀업 드라이빙 유닛의 구성을 나타낸 도면이고,
도 12는 도 10의 프리 풀다운 드라이빙 유닛의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 데이터 구동 회로의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 구동 회로(100)는 트리거 회로(101), 프리 드라이버(102) 및 메인 드라이버(103)를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 구동 회로(100)는 임피던스 조정 회로(105)를 더 포함할 수 있다.
트리거 회로(101)는 위상차를 갖는 복수의 클럭 신호들(RCLKDO, FCLKDO)에 따라 복수의 제 1 데이터(RDATA, FDATA)를 래치하여 복수의 제 2 데이터(RDATAS<J:0>, FDATAS<J:0>)로서 출력할 수 있다.
프리 드라이버(102)는 복수의 제 2 데이터(RDATAS<J:0>, FDATAS<J:0>)를 복수의 드라이빙 스트랭스 제어신호들(CONPU<K:0>, CONPD<K:0>)에 따라 정해진 드라이빙 스트랭스 및 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>)에 따라 정해진 임피던스로 구동하여 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)를 생성할 수 있다.
메인 드라이버(103)는 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)에 따라 출력단(DQ)을 구동할 수 있다.
임피던스 조정 회로(105)는 외부 저항 패드(107)와 연결된 외부 저항(109)의 저항 값을 목표 값으로 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>)를 조정할 수 있다.
도 2는 도 1의 트리거 회로의 구성을 나타낸 도면이다.
이때 도 2는 복수의 제 2 데이터(RDATAS<J:0>, FDATAS<J:0>)에서 J = 2인 경우의 트리거 회로(101)의 구성 예를 든 것이다.
도 2를 참조하면, 트리거 회로(101)는 제 1 래치 회로(110), 제 1 신호 분배 회로(111-0 ~ 111-2), 제 2 래치 회로(120) 및 제 2 신호 분배 회로(121-0 ~ 121-2)를 포함할 수 있다.
제 1 래치 회로(110)는 복수의 클럭 신호들(RCLKDO, FCLKDO) 중에서 제 1 클럭 신호(RCLKDO)에 따라 제 1 데이터(RDATA)를 래치하여 제 1 래치 신호(RDIN)를 생성할 수 있다.
제 1 신호 분배 회로(111-0 ~ 111-2)는 제 1 래치 신호(RDIN)를 분배하여 복수의 제 2 데이터(RDATAS<2:0>, FDATAS<2:0>) 중에서 RDATAS<2:0>로서 출력할 수 있다.
제 1 신호 분배 회로(111-0 ~ 111-2)는 각각 인버터 체인으로 구성될 수 있다.
제 2 래치 회로(120)는 복수의 클럭 신호들(RCLKDO, FCLKDO) 중에서 제 2 클럭 신호(FCLKDO)에 따라 제 1 데이터(FDATA)를 래치하여 제 2 래치 신호(FDIN)를 생성할 수 있다.
제 2 신호 분배 회로(121-0 ~ 121-2)는 제 2 래치 신호(FDIN)를 분배하여 복수의 제 2 데이터(RDATAS<2:0>, FDATAS<2:0>) 중에서 FDATAS<2:0>로서 출력할 수 있다.
제 2 신호 분배 회로(121-0 ~ 121-2)는 각각 트랜스미션 게이트와 인버터로 구성될 수 있다.
트랜스미션 게이트는 부 제어단에 접지 전압이 인가되고 정 제어단에 전원 전압이 인가될 수 있다.
트랜스미션 게이트는 제 2 신호 분배 회로(121-0 ~ 121-2)가 제 1 신호 분배 회로(111-0 ~ 111-2)와 동일한 신호 지연시간을 갖도록 하기 위해 구성될 수 있다.
도 3은 도 1의 프리 드라이버의 구성을 나타낸 도면이다.
이때 도 3은 복수의 드라이빙 스트랭스 제어신호들(CONPU<K:0>, CONPD<K:0>), 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>) 및 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)에서 K = L = M = N = 4인 경우 프리 드라이버(102)의 회로 구성 예를 나타낸 것이다.
도 3을 참조하면, 프리 드라이버(102)는 복수의 프리 드라이빙 유닛들(201-0 ~ 201-4, 202-0 ~ 202-4)을 포함할 수 있다.
복수의 프리 드라이빙 유닛들(201-0 ~ 201-4, 202-0 ~ 202-4)은 복수의 프리 풀업 드라이빙 유닛들(201-0 ~ 201-4)과 복수의 프리 풀다운 드라이빙 유닛들(202-0 ~ 202-4)로 구분될 수 있다.
제 1 프리 풀업 드라이빙 유닛(201-0)은 제 2 데이터(RDATAS<0>), 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<0>_<4:0>)을 생성할 수 있다.
제 2 프리 풀업 드라이빙 유닛(201-1)은 제 2 데이터(RDATAS<1>), 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<1>_<4:0>)을 생성할 수 있다.
제 3 프리 풀업 드라이빙 유닛(201-2)은 제 2 데이터(RDATAS<2>), 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<2>_<4:0>)을 생성할 수 있다.
제 4 프리 풀업 드라이빙 유닛(201-3)은 제 2 데이터(RDATAS<2>), 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<3>_<4:0>)을 생성할 수 있다.
제 5 프리 풀업 드라이빙 유닛(201-4)은 제 2 데이터(RDATAS<2>), 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<4>_<4:0>)을 생성할 수 있다.
제 1 프리 풀다운 드라이빙 유닛(202-0)은 제 2 데이터(FDATAS<0>), 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<0>_<4:0>)을 생성할 수 있다.
제 2 프리 풀다운 드라이빙 유닛(202-1)은 제 2 데이터(FDATAS<1>), 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<1>_<4:0>)을 생성할 수 있다.
제 3 프리 풀다운 드라이빙 유닛(202-2)은 제 2 데이터(FDATAS<2>), 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<2>_<4:0>)을 생성할 수 있다.
제 4 프리 풀다운 드라이빙 유닛(202-3)은 제 2 데이터(FDATAS<2>), 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<3>_<4:0>)을 생성할 수 있다.
제 5 프리 풀다운 드라이빙 유닛(202-4)은 제 2 데이터(FDATAS<2>), 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<4>_<4:0>)을 생성할 수 있다.
도 4는 도 3의 프리 풀업 드라이빙 유닛의 구성을 나타낸 도면이다.
복수의 프리 풀업 드라이빙 유닛들(201-0 ~ 201-4)은 서로 동일하게 구성될 수 있으므로 제 5 프리 풀업 드라이빙 유닛(201-4)의 구성을 설명하기로 한다.
도 4를 참조하면, 제 5 프리 풀업 드라이빙 유닛(201-4)은 코드 제어 회로(210) 및 구동 제어신호 생성 회로(220)를 포함할 수 있다.
코드 제어 회로(210)는 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4:0>)를 생성할 수 있다.
코드 제어 회로(210)는 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>)에 따라 제 1 임피던스 제어코드(PUCODE<4:0>)를 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4:0>)로 바이패스 시키거나, 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4:0>)를 특정 로직 레벨로 고정시킬 수 있다.
코드 제어 회로(210)는 복수의 코드 제어 유닛들 즉, 제 1 내지 제 5 코드 제어 유닛(211 ~ 215)을 포함할 수 있다.
제 1 코드 제어 유닛(211)은 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<0>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<0>를 논리 곱한 신호를 제 1 스트랭스 및 임피던스 조정신호들(TRIMPU<4:0>) 중에서 하나 TRIMPU<0>로서 출력할 수 있다.
제 2 코드 제어 유닛(212)은 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<1>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<1>를 논리 곱한 신호를 제 1 스트랭스 및 임피던스 조정신호들(TRIMPU<4:0>) 중에서 하나 TRIMPU<1>로서 출력할 수 있다.
제 3 코드 제어 유닛(213)은 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<2>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<2>를 논리 곱한 신호를 제 1 스트랭스 및 임피던스 조정신호들(TRIMPU<4:0>) 중에서 하나 TRIMPU<2>로서 출력할 수 있다.
제 4 코드 제어 유닛(214)은 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<3>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<3>를 논리 곱한 신호를 제 1 스트랭스 및 임피던스 조정신호들(TRIMPU<4:0>) 중에서 하나 TRIMPU<3>로서 출력할 수 있다.
제 5 코드 제어 유닛(215)은 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<4>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<4>를 논리 곱한 신호를 제 1 스트랭스 및 임피던스 조정신호들(TRIMPU<4:0>) 중에서 하나 TRIMPU<4>로서 출력할 수 있다.
제 1 내지 제 5 코드 제어 유닛(211 ~ 215)은 서로 동일하게 구성될 수 있으므로 제 1 코드 제어 유닛(211)의 구성을 설명하기로 한다.
제 1 코드 제어 유닛(211)은 제 1 로직 게이트(211-1) 및 제 2 로직 게이트(211-2)를 포함할 수 있다.
제 1 로직 게이트(211-1)는 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>) 중에서 하나 CONPU<0>와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<0>를 부정 논리 곱할 수 있다.
제 2 로직 게이트(211-2)는 제 1 로직 게이트(211-1)의 출력을 반전시킨 신호를 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<0>)로서 출력할 수 있다.
구동 제어신호 생성 회로(220)는 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4:0>) 및 제 2 데이터(RDATAS<2>)에 따라 제 1 구동 제어신호들(PU<4>_<4:0>)을 생성할 수 있다.
구동 제어신호 생성 회로(220)는 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4:0>)에 따라 제 2 데이터(RDATAS<2>)를 제 1 구동 제어신호들(PU<4>_<4:0>)로 바이패스 시키거나, 제 1 구동 제어신호들(PU<4>_<4:0>)를 특정 로직 레벨로 고정시킬 수 있다.
구동 제어신호 생성 회로(220)는 복수의 구동 제어신호 생성 유닛들 즉, 제 1 내지 제 5 구동 제어신호 생성 유닛(221 ~ 225)을 포함할 수 있다.
제 1 구동 제어신호 생성유닛(221)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<0>)를 논리곱한 신호를 제 1 구동 제어신호(PU<4>_<0>)로서 출력할 수 있다.
제 2 구동 제어신호 생성유닛(222)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<1>)를 논리곱한 신호를 제 1 구동 제어신호(PU<4>_<1>)로서 출력할 수 있다.
제 3 구동 제어신호 생성유닛(223)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<2>)를 논리곱한 신호를 제 1 구동 제어신호(PU<4>_<2>)로서 출력할 수 있다.
제 4 구동 제어신호 생성유닛(224)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<3>)를 논리곱한 신호를 제 1 구동 제어신호(PU<4>_<3>)로서 출력할 수 있다.
제 5 구동 제어신호 생성유닛(225)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<4>)를 부정 논리곱한 신호를 제 1 구동 제어신호(PU<4>_<4>)로서 출력할 수 있다.
제 1 내지 제 4 구동 제어신호 생성 유닛(221 ~ 224)는 서로 동일하게 구성할 수 있으므로 제 1 구동 제어신호 생성 유닛(221)의 구성을 설명하기로 한다.
제 1 구동 제어신호 생성 유닛(221)은 제 1 내지 제 3 로직 게이트(221-1 ~ 221-3)를 포함할 수 있다.
제 1 로직 게이트(221-1)는 제 2 데이터(RDATAS<2>)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(221-2)는 제 1 로직 게이트(221-1)의 출력과 제 1 스트랭스 및 임피던스 조정신호(TRIMPU<0>)를 부정 논리곱하여 출력할 수 있다.
제 3 로직 게이트(221-3)는 제 2 로직 게이트(221-2)의 출력을 반전시켜 제 1 구동 제어신호(PU<4>_<0>)로서 출력할 수 있다.
제 5 구동 제어신호 생성 유닛(225)은 제 1 구동 제어신호 생성 유닛(221)의 제 3 로직 게이트(221-3)를 제외한 나머지 구성과 동일하게 구성할 수 있다.
도 5는 도 3의 프리 풀다운 드라이빙 유닛의 구성을 나타낸 도면이다.
복수의 프리 풀다운 드라이빙 유닛들(202-0 ~ 202-4)은 서로 동일하게 구성될 수 있으므로 제 5 프리 풀다운 드라이빙 유닛(202-4)의 구성을 설명하기로 한다.
도 5를 참조하면, 제 5 프리 풀다운 드라이빙 유닛(202-4)은 코드 제어 회로(310) 및 구동 제어신호 생성 회로(320)를 포함할 수 있다.
코드 제어 회로(310)는 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4:0>)를 생성할 수 있다.
코드 제어 회로(310)는 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>)에 따라 제 2 임피던스 제어코드(PDCODE<4:0>)를 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4:0>)로 바이패스 시키거나, 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4:0>)를 특정 로직 레벨로 고정시킬 수 있다.
코드 제어 회로(310)는 복수의 코드 제어 유닛들 즉, 제 1 내지 제 5 코드 제어 유닛(311 ~ 315)을 포함할 수 있다.
제 1 코드 제어 유닛(311)은 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<0>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<0>를 논리 곱한 신호를 제 2 스트랭스 및 임피던스 조정신호들(TRIMPD<4:0>) 중에서 하나 TRIMPD<0>로서 출력할 수 있다.
제 2 코드 제어 유닛(312)은 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<1>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<1>를 논리 곱한 신호를 제 2 스트랭스 및 임피던스 조정신호들(TRIMPD<4:0>) 중에서 하나 TRIMPD<1>로서 출력할 수 있다.
제 3 코드 제어 유닛(313)은 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<2>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<2>를 논리 곱한 신호를 제 2 스트랭스 및 임피던스 조정신호들(TRIMPD<4:0>) 중에서 하나 TRIMPD<2>로서 출력할 수 있다.
제 4 코드 제어 유닛(314)은 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<3>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<3>를 논리 곱한 신호를 제 2 스트랭스 및 임피던스 조정신호들(TRIMPD<4:0>) 중에서 하나 TRIMPD<3>로서 출력할 수 있다.
제 5 코드 제어 유닛(315)은 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<4>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<4>를 논리 곱한 신호를 제 2 스트랭스 및 임피던스 조정신호들(TRIMPD<4:0>) 중에서 하나 TRIMPD<4>로서 출력할 수 있다.
제 1 내지 제 5 코드 제어 유닛(311 ~ 315)은 서로 동일하게 구성될 수 있으므로 제 1 코드 제어 유닛(311)의 구성을 설명하기로 한다.
제 1 코드 제어 유닛(311)은 제 1 로직 게이트(311-1) 및 제 2 로직 게이트(311-2)를 포함할 수 있다.
제 1 로직 게이트(311-1)는 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>) 중에서 하나 CONPD<0>와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<0>를 부정 논리 곱할 수 있다.
제 2 로직 게이트(311-2)는 제 1 로직 게이트(311-1)의 출력을 반전시킨 신호를 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<0>)로서 출력할 수 있다.
구동 제어신호 생성 회로(320)는 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4:0>) 및 제 2 데이터(RDATAS<2>)에 따라 제 2 구동 제어신호들(PD<4>_<4:0>)을 생성할 수 있다.
구동 제어신호 생성 회로(320)는 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4:0>)에 따라 제 2 데이터(RDATAS<2>)를 제 2 구동 제어신호들(PD<4>_<4:0>)로 바이패스 시키거나, 제 2 구동 제어신호들(PD<4>_<4:0>)를 특정 로직 레벨로 고정시킬 수 있다.
구동 제어신호 생성 회로(320)는 복수의 구동 제어신호 생성 유닛들 즉, 제 1 내지 제 5 구동 제어신호 생성 유닛(321 ~ 325)을 포함할 수 있다.
제 1 구동 제어신호 생성유닛(321)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<0>)를 논리곱한 신호를 제 2 구동 제어신호(PD<4>_<0>)로서 출력할 수 있다.
제 2 구동 제어신호 생성유닛(322)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<1>)를 논리곱한 신호를 제 2 구동 제어신호(PD<4>_<1>)로서 출력할 수 있다.
제 3 구동 제어신호 생성유닛(323)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<2>)를 논리곱한 신호를 제 2 구동 제어신호(PD<4>_<2>)로서 출력할 수 있다.
제 4 구동 제어신호 생성유닛(324)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<3>)를 논리곱한 신호를 제 2 구동 제어신호(PD<4>_<3>)로서 출력할 수 있다.
제 5 구동 제어신호 생성유닛(325)은 제 2 데이터(RDATAS<2>)를 반전시킨 신호와 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<4>)를 논리곱한 신호를 제 2 구동 제어신호(PD<4>_<4>)로서 출력할 수 있다.
제 1 내지 제 5 구동 제어신호 생성 유닛(321 ~ 325)는 서로 동일하게 구성할 수 있으므로 제 1 구동 제어신호 생성 유닛(321)의 구성을 설명하기로 한다.
제 1 구동 제어신호 생성 유닛(321)은 제 1 내지 제 3 로직 게이트(321-1 ~ 321-3)를 포함할 수 있다.
제 1 로직 게이트(321-1)는 제 2 데이터(RDATAS<2>)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(321-2)는 제 1 로직 게이트(321-1)의 출력과 제 2 스트랭스 및 임피던스 조정신호(TRIMPD<0>)를 부정 논리곱하여 출력할 수 있다.
제 3 로직 게이트(321-3)는 제 2 로직 게이트(321-2)의 출력을 반전시켜 제 2 구동 제어신호(PD<4>_<0>)로서 출력할 수 있다.
도 6은 도 1의 메인 드라이버의 구성을 나타낸 도면이다.
도 6을 참조하면, 메인 드라이버(103)는 출력단(DQ)과 공통 연결된 제 1 드라이버(410) 및 제 2 드라이버(420)를 포함할 수 있다.
제 1 드라이버(410)는 제 1 구동 제어신호들(PU<4>_<4:0>)에 따라 정해진 터미네이션 임피던스 및 드라이빙 스트랭스에 맞도록 출력단(DQ)을 풀업 시킬 수 있다.
제 2 드라이버(420)는 제 2 구동 제어신호들(PD<4>_<4:0>)에 따라 정해진 터미네이션 임피던스 및 드라이빙 스트랭스에 맞도록 출력단(DQ)을 풀다운 시킬 수 있다.
제 1 드라이버(410)는 복수의 풀업 레그들(410-0 ~ 410-P)을 포함할 수 있다.
복수의 풀업 레그들(410-0 ~ 410-P)은 반도체 장치의 스펙에 정해진 드라이빙 스트랭스 및 터미네이션 임피던스를 구현하기 위한 임피던스 값들의 조합에 맞도록 설계될 수 있다.
반도체 장치의 스펙에 따라 복수의 풀업 레그들(410-0 ~ 410-P)의 수 및 각 풀업 레그의 목표 임피던스는 달라질 수 있다.
제 1 구동 제어신호들(PU<4>_<4:0>)을 복수의 풀업 레그들(410-0 ~ 410-P)에 분배하는 방식 또한 반도체 장치의 스펙에 따라 달라질 수 있다.
복수의 풀업 레그들(410-0 ~ 410-P) 중에서 일부에는 제 1 구동 제어신호들(PU<4>_<4:0>)의 신호 성분 각각이 일대일 입력될 수 있고, 다른 일부에는 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 어느 하나 이상이 공통 입력될 수 도 있다.
제 2 드라이버(420)는 복수의 풀다운 레그들(420-0 ~ 420-Q)을 포함할 수 있다.
복수의 풀다운 레그들(420-0 ~ 420-Q)은 반도체 장치의 스펙에 정해진 드라이빙 스트랭스 및 터미네이션 임피던스를 구현하기 위한 임피던스 값들의 조합에 맞도록 설계될 수 있다.
반도체 장치의 스펙에 따라 복수의 풀다운 레그들(420-0 ~ 420-Q)의 수 및 각 풀업 레그의 목표 임피던스는 달라질 수 있다.
제 2 구동 제어신호들(PD<4>_<4:0>)을 복수의 풀다운 레그들(420-0 ~ 420-Q)에 분배하는 방식 또한 반도체 장치의 스펙에 따라 달라질 수 있다.
복수의 풀다운 레그들(420-0 ~ 420-Q) 중에서 일부에는 제 2 구동 제어신호들(PD<4>_<4:0>)의 신호 성분 각각이 일대일 입력될 수 있고, 다른 일부에는 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 어느 하나 이상이 공통 입력될 수 도 있다.
도 7은 도 1의 임피던스 조정 회로의 구성을 나타낸 도면이다.
외부 저항(109)의 저항 값이 300ohm으로 설정된 경우, 반도체 장치의 스펙에 정해진 드라이빙 스트랭스 및 터미네이션 임피던스들을 구현하도록 임피던스 조정 회로(105)를 설계한 예를 도 7을 참조하여 설명하기로 한다.
도 7을 참조하면, 임피던스 조정 회로(105)는 기준전압 발생회로(VREF Gen)(431), 제 1 복제 레그(432), 제 1 코드 생성회로(433), 제 2 복제 레그(435), 제 3 복제 레그(436) 및 제 2 코드 생성회로(437)를 포함할 수 있다.
기준전압 발생회로(431)는 기준전압(VREF)을 생성할 수 있다.
기준전압(VREF)은 예를 들어, 전원 전압의 절반의 값을 가질 수 있다.
제 1 복제 레그(432)는 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 임피던스가 조정될 수 있다.
제 1 복제 레그(432)는 제 1 목표 값 즉, 외부 저항(109)의 저항값인 300ohm과 동일한 임피던스를 갖도록 설계될 수 있다.
제 1 복제 레그(432)는 예를 들어, 도 6의 복수의 풀업 레그들(410-0 ~ 410-P) 중에서 어느 하나를 복제하여 구성될 수 있다.
제 1 복제 레그(432)는 외부 저항 패드(107)를 통해 외부 저항(109)과 연결될 수 있다.
제 1 코드 생성회로(433)는 제 1 복제 레그(432)와 외부 저항(109)이 연결된 노드의 전압과 기준 전압(VREF)을 비교한 결과에 따라 제 1 임피던스 제어코드(PUCODE<4:0>)의 값을 조정할 수 있다.
제 1 코드 생성회로(433)는 제 1 비교기(433-1) 및 제 1 카운터(433-2)를 포함할 수 있다.
제 1 비교기(433-1)는 제 1 복제 레그(432)와 외부 저항(109)이 연결된 노드의 전압과 기준 전압(VREF)을 비교하여 그 비교 결과를 출력할 수 있다.
제 1 카운터(433-2)는 제 1 비교기(433-1)의 출력에 따라 제 1 임피던스 제어코드(PUCODE<4:0>)의 값을 조정할 수 있다.
제 2 복제 레그(435)는 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 임피던스가 조정될 수 있다.
제 2 복제 레그(435)는 제 1 목표 값 즉, 외부 저항(109)의 저항값인 300ohm과 동일한 임피던스를 갖도록 설계될 수 있다.
제 2 복제 레그(435)는 제 1 복제 레그(432)와 동일하게 구성될 수 있다.
제 3 복제 레그(436)는 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 임피던스가 조정될 수 있다. 제 3 복제 레그(436)는 예를 들어, 도 6의 복수의 풀다운 레그들(420-0 ~ 420-Q) 중에서 어느 하나를 복제하여 구성될 수 있다.
제 2 코드 생성회로(437)는 제 2 복제 레그(435)와 제 3 복제 레그(436)가 연결된 노드의 전압과 기준 전압(VREF)을 비교한 결과에 따라 제 2 임피던스 제어코드(PDCODE<4:0>)의 값을 조정할 수 있다.
제 2 코드 생성회로(437)는 제 2 비교기(437-1) 및 제 2 카운터(437-2)를 포함할 수 있다.
제 2 비교기(437-1)는 제 2 복제 레그(435)와 제 3 복제 레그(436)가 연결된 노드의 전압과 기준 전압(VREF)을 비교하여 그 비교 결과를 출력할 수 있다.
제 2 카운터(437-2)는 제 2 비교기(437-1)의 출력에 따라 제 2 임피던스 제어코드(PDCODE<4:0>)의 값을 조정할 수 있다.
이하, 상술한 임피던스 조정 회로(105)의 동작을 설명하면 다음과 같다.
외부 저항(109)은 칩 외부에 구성되므로 내부 동작 환경과 무관하게 일정한 저항값 즉, 300ohm을 유지할 수 있다.
따라서 외부 저항(109)의 저항값을 목표값으로 제 1 복제 레그(432)의 임피던스를 조정하는 동작이 수행될 수 있다.
제 1 복제 레그(432)와 외부 저항(109)이 연결된 노드의 전압과 기준 전압(VREF)을 비교하여 두 값이 오차범위 내에서 일치함에 따라 제 1 임피던스 제어코드(PUCODE<4:0>)의 조정이 완료될 수 있다.
제 1 임피던스 제어코드(PUCODE<4:0>)가 제 2 복제 레그(435)에 제공되므로 제 2 복제 레그(435)의 임피던스 조정 동작 또한 제 1 복제 레그(432)와 동시에 완료될 수 있다.
이어서 제 2 복제 레그(435)의 임피던스를 목표값으로 제 3 복제 레그(436)의 임피던스를 조정하는 동작이 수행될 수 있다.
제 2 복제 레그(435)와 제 3 복제 레그(436)가 연결된 노드의 전압과 기준 전압(VREF)을 비교하여 두 값이 오차범위 내에서 일치함에 따라 제 2 임피던스 제어코드(PDCODE<4:0>)의 조정이 완료될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 데이터 구동 회로의 구성을 나타낸 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 데이터 구동 회로(500)는 트리거 회로(501), 프리 드라이버(502) 및 메인 드라이버(503)를 포함할 수 있다.
본 발명의 다른 실시예에 따른 데이터 구동 회로(500)는 임피던스 조정 회로(505)를 더 포함할 수 있다.
트리거 회로(501)는 데이터 전송을 위한 복수의 신호 패스들 중에서 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단할 수 있다.
트리거 회로(501)는 위상차를 갖는 복수의 클럭 신호들(RCLKDO, FCLKDO)에 따라 복수의 제 1 데이터(RDATA, FDATA)를 래치하여 생성한 복수의 제 2 데이터(RDATACON<J:0>, FDATACON<J:0>)를 전송하기 위한 복수의 신호 패스들 중에서 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단할 수 있다.
트리거 회로(501)는 복수의 드라이빙 스트랭스 제어신호들(CONPU<K:0>, CONPD<K:0>)에 따라 드라이빙 스트랭스 및 그에 대응되는 신호 패스를 결정할 수 있다.
프리 드라이버(502)는 복수의 제 2 데이터(RDATACON<J:0>, FDATACON<J:0>) 중에서 트리거 회로(501)에서 선택된 신호 패스를 통해 전송되는 데이터를 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>)에 따라 정해진 임피던스로 구동하여 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)를 생성할 수 있다.
메인 드라이버(503)는 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)에 따라 출력단(DQ)을 구동할 수 있다.
임피던스 조정 회로(505)는 외부 저항 패드(107)와 연결된 외부 저항(109)의 저항 값을 목표 값으로 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>)를 조정할 수 있다.
도 9는 도 8의 트리거 회로의 구성을 나타낸 도면이다.
이때 도 9는 복수의 제 2 데이터(RDATACON<J:0>, FDATACON<J:0>), 복수의 드라이빙 스트랭스 제어신호들(CONPU<K:0>, CONPD<K:0>), 복수의 임피던스 제어코드(PUCODE<L:0>), PDCODE<L:0>) 및 복수의 구동 제어신호(PU<M:0>_<N:0>, PD<M:0>_<N:0>)에서 J = 2, K = L = M = N = 4인 경우의 회로 구성 예를 나타낸 것이다.
도 9를 참조하면, 트리거 회로(501)는 제 1 래치 회로(510), 제 1 신호 분배 회로(511), 제 2 래치 회로(520) 및 제 2 신호 분배 회로(521)를 포함할 수 있다.
제 1 래치 회로(510)는 복수의 클럭 신호들(RCLKDO, FCLKDO) 중에서 제 1 클럭 신호(RCLKDO)에 따라 제 1 데이터(RDATA)를 래치하여 제 1 래치 신호(RDIN)를 생성할 수 있다.
제 1 신호 분배 회로(511)는 복수의 제 1 신호 패스들(511-0 ~ 511-4)을 포함할 수 있다.
제 1 신호 분배 회로(511)는 복수의 제 1 신호 패스들(511-0 ~ 511-4) 중에서 제 1 드라이빙 스트랭스 제어신호들(CONPU<4:0>)에 따라 선택된 신호 패스를 통해서만 제 1 래치 신호(RDIN)를 분배하여 복수의 제 2 데이터(RDATACON<2:0>, FDATACON<2:0>) 중에서 RDATACON<2:0>로서 출력할 수 있다.
복수의 제 1 신호 패스들(511-0 ~ 511-4)은 서로 동일하게 구성될 수 있으므로 그 중 하나(511-0)의 구성을 설명하기로 한다.
신호 패스(511-0)는 제 1 드라이빙 스트랭스 제어신호(CONPU<0>)가 하이 레벨인 경우에만 제 1 래치 신호(RDIN)를 반전시켜 출력할 수 있다.
신호 패스(511-0)는 제 1 드라이빙 스트랭스 제어신호(CONPU<0>)가 로우 레벨인 경우에는 제 1 래치 신호(RDIN)의 로직 레벨과 무관하게 제 2 데이터(RDATACON<0>)를 하이 레벨로 고정시킬 수 있다.
신호 패스(511-0)는 낸드 게이트 및 인버터 체인을 포함할 수 있다.
낸드 게이트는 제 1 드라이빙 스트랭스 제어신호(CONPU<0>)와 제 1 래치 신호(RDIN)를 부정 논리곱하여 출력할 수 있다.
인버터 체인은 낸드 게이트의 출력을 지연시켜 제 2 데이터(RDATACON<0>)로서 출력할 수 있다.
제 2 래치 회로(520)는 복수의 클럭 신호들(RCLKDO, FCLKDO) 중에서 제 2 클럭 신호(FCLKDO)에 따라 제 1 데이터(FDATA)를 래치하여 제 2 래치 신호(FDIN)를 생성할 수 있다.
제 2 신호 분배 회로(521)는 복수의 제 2 신호 패스들(521-0 ~ 521-4)을 포함할 수 있다.
제 2 신호 분배 회로(521)는 복수의 제 2 신호 패스들(521-0 ~ 521-4) 중에서 제 2 드라이빙 스트랭스 제어신호들(CONPD<4:0>)에 따라 선택된 신호 패스를 통해서만 제 2 래치 신호(FDIN)를 분배하여 복수의 제 2 데이터(RDATACON<2:0>, FDATACON<2:0>) 중에서 FDATACON<2:0>로서 출력할 수 있다.
복수의 제 2 신호 패스들(521-0 ~ 521-4)은 서로 동일하게 구성될 수 있으므로 그 중 하나(521-0)의 구성을 설명하기로 한다.
신호 패스(521-0)는 제 2 드라이빙 스트랭스 제어신호(CONPD<0>)가 로우 레벨인 경우에만 제 2 래치 신호(FDIN)를 반전시켜 출력할 수 있다.
신호 패스(521-0)는 제 2 드라이빙 스트랭스 제어신호(CONPD<0>)가 하이 레벨인 경우에는 제 2 래치 신호(FDIN)의 로직 레벨과 무관하게 제 2 데이터(FDATACON<0>)를 하이 레벨로 고정시킬 수 있다.
신호 패스(521-0)는 노아 게이트, 트랜스미션 게이트 및 인버터를 포함할 수 있다.
노아 게이트는 제 2 드라이빙 스트랭스 제어신호(CONPD<0>)와 제 2 래치 신호(FDIN)를 부정 논리합하여 출력할 수 있다.
트랜스미션 게이트는 부 제어단에 접지 전압이 인가되고 정 제어단에 전원 전압이 인가될 수 있다.
트랜스미션 게이트는 신호 패스(521-0)가 제 1 신호 분배 회로(511)의 신호 패스(511-0)와 동일한 신호 지연시간을 갖도록 하기 위해 구성될 수 있다.
인버터는 노아 게이트의 출력을 반전시켜 제 2 데이터(FDATACON<0>)로서 출력할 수 있다.
도 10은 도 8의 프리 드라이버의 구성을 나타낸 도면이다.
도 10을 참조하면, 프리 드라이버(502)는 복수의 프리 드라이빙 유닛들(601-0 ~ 601-4, 602-0 ~ 602-4)을 포함할 수 있다.
복수의 프리 드라이빙 유닛들(601-0 ~ 601-4, 602-0 ~ 602-4)은 복수의 프리 풀업 드라이빙 유닛들(601-0 ~ 601-4)과 복수의 프리 풀다운 드라이빙 유닛들(602-0 ~ 602-4)로 구분될 수 있다.
제 1 프리 풀업 드라이빙 유닛(601-0)은 제 2 데이터(RDATACON<0>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<0>_<4:0>)을 생성할 수 있다.
제 2 프리 풀업 드라이빙 유닛(601-1)은 제 2 데이터(RDATACON<1>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<1>_<4:0>)을 생성할 수 있다.
제 3 프리 풀업 드라이빙 유닛(601-2)은 제 2 데이터(RDATACON<2>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<2>_<4:0>)을 생성할 수 있다.
제 4 프리 풀업 드라이빙 유닛(601-3)은 제 2 데이터(RDATACON<2>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<3>_<4:0>)을 생성할 수 있다.
제 5 프리 풀업 드라이빙 유닛(601-4)은 제 2 데이터(RDATACON<2>) 및 제 1 임피던스 제어코드(PUCODE<4:0>)에 따라 제 1 구동 제어신호들(PU<4>_<4:0>)을 생성할 수 있다.
제 1 프리 풀다운 드라이빙 유닛(602-0)은 제 2 데이터(FDATACON<0>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<0>_<4:0>)을 생성할 수 있다.
제 2 프리 풀다운 드라이빙 유닛(602-1)은 제 2 데이터(FDATACON<1>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<1>_<4:0>)을 생성할 수 있다.
제 3 프리 풀다운 드라이빙 유닛(602-2)은 제 2 데이터(FDATACON<2>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<2>_<4:0>)을 생성할 수 있다.
제 4 프리 풀다운 드라이빙 유닛(602-3)은 제 2 데이터(FDATACON<2>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<3>_<4:0>)을 생성할 수 있다.
제 5 프리 풀다운 드라이빙 유닛(602-4)은 제 2 데이터(FDATACON<2>) 및 제 2 임피던스 제어코드(PDCODE<4:0>)에 따라 제 2 구동 제어신호들(PD<4>_<4:0>)을 생성할 수 있다.
도 11은 도 10의 프리 풀업 드라이빙 유닛의 구성을 나타낸 도면이다.
복수의 프리 풀업 드라이빙 유닛들(601-0 ~ 601-4)은 서로 동일하게 구성될 수 있으므로 제 5 프리 풀업 드라이빙 유닛(601-4)의 구성을 설명하기로 한다.
도 11을 참조하면, 제 5 프리 풀업 드라이빙 유닛(601-4)은 복수의 코드 제어 유닛들 즉, 제 1 내지 제 5 코드 제어 유닛(611 ~ 615)을 포함할 수 있다.
제 1 코드 제어 유닛(611)은 제 2 데이터(RDATACON<4>)를 반전시킨 신호와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<0>를 논리 곱한 신호를 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 하나 PU<4>_<0>로서 출력할 수 있다.
제 2 코드 제어 유닛(612)은 제 2 데이터(RDATACON<4>)를 반전시킨 신호와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<1>를 논리 곱한 신호를 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 하나 PU<4>_<1>로서 출력할 수 있다.
제 3 코드 제어 유닛(613)은 제 2 데이터(RDATACON<4>)를 반전시킨 신호와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<2>를 논리 곱한 신호를 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 하나 PU<4>_<2>로서 출력할 수 있다.
제 4 코드 제어 유닛(614)은 제 2 데이터(RDATACON<4>)를 반전시킨 신호와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<3>를 논리 곱한 신호를 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 하나 PU<4>_<3>로서 출력할 수 있다.
제 5 코드 제어 유닛(615)은 제 2 데이터(RDATACON<4>)를 반전시킨 신호와 제 1 임피던스 제어코드(PUCODE<4:0>) 중에서 하나 PUCODE<4>를 부정 논리 곱한 신호를 제 1 구동 제어신호들(PU<4>_<4:0>) 중에서 하나 PU<4>_<4>로서 출력할 수 있다.
제 1 내지 제 4 코드 제어 유닛(611 ~ 614)은 서로 동일하게 구성될 수 있으므로 제 1 코드 제어 유닛(611)의 구성을 설명하기로 한다.
제 1 코드 제어 유닛(611)은 제 1 내지 제 3 로직 게이트(611-1 ~ 611-3)를 포함할 수 있다.
제 1 로직 게이트(611-1)는 제 2 데이터(RDATACON<4>)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(611-2)는 제 1 로직 게이트(611-1)의 출력과 제 1 임피던스 제어코드(PUCODE<0>)를 부정 논리곱하여 출력할 수 있다.
제 3 로직 게이트(611-3)는 제 2 로직 게이트(611-2)의 출력을 반전시켜 제 1 구동 제어신호(PU<4>_<0>)로서 출력할 수 있다.
제 5 코드 제어 유닛(615)은 제 1 코드 제어 유닛(611)의 제 3 로직 게이트(611-3)를 제외한 나머지 구성과 동일하게 구성할 수 있다.
도 12는 도 10의 프리 풀다운 드라이빙 유닛의 구성을 나타낸 도면이다.
복수의 프리 풀다운 드라이빙 유닛들(602-0 ~ 602-4)은 서로 동일하게 구성될 수 있으므로 제 5 프리 풀다운 드라이빙 유닛(602-4)의 구성을 설명하기로 한다.
도 12를 참조하면, 제 5 프리 풀업 드라이빙 유닛(602-4)은 복수의 코드 제어 유닛들 즉, 제 1 내지 제 5 코드 제어 유닛(621 ~ 625)을 포함할 수 있다.
제 1 코드 제어 유닛(621)은 제 2 데이터(FDATACON<4>)를 반전시킨 신호와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<0>를 논리 곱한 신호를 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 하나 PD<4>_<0>로서 출력할 수 있다.
제 2 코드 제어 유닛(612)은 제 2 데이터(FDATACON<4>)를 반전시킨 신호와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<1>를 논리 곱한 신호를 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 하나 PD<4>_<1>로서 출력할 수 있다.
제 3 코드 제어 유닛(613)은 제 2 데이터(FDATACON<4>)를 반전시킨 신호와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<2>를 논리 곱한 신호를 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 하나 PD<4>_<2>로서 출력할 수 있다.
제 4 코드 제어 유닛(614)은 제 2 데이터(FDATACON<4>)를 반전시킨 신호와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<3>를 논리 곱한 신호를 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 하나 PD<4>_<3>로서 출력할 수 있다.
제 5 코드 제어 유닛(615)은 제 2 데이터(FDATACON<4>)를 반전시킨 신호와 제 2 임피던스 제어코드(PDCODE<4:0>) 중에서 하나 PDCODE<4>를 논리 곱한 신호를 제 2 구동 제어신호들(PD<4>_<4:0>) 중에서 하나 PD<4>_<4>로서 출력할 수 있다.
제 1 내지 제 5 코드 제어 유닛(621 ~ 625)은 서로 동일하게 구성될 수 있으므로 제 1 코드 제어 유닛(621)의 구성을 설명하기로 한다.
제 1 코드 제어 유닛(621)은 제 1 내지 제 3 로직 게이트(621-1 ~ 621-3)를 포함할 수 있다.
제 1 로직 게이트(621-1)는 제 2 데이터(FDATACON<4>)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(621-2)는 제 1 로직 게이트(621-1)의 출력과 제 2 임피던스 제어코드(PDCODE<0>)를 부정 논리곱하여 출력할 수 있다.
제 3 로직 게이트(621-3)는 제 2 로직 게이트(621-2)의 출력을 반전시켜 제 2 구동 제어신호(PD<4>_<0>)로서 출력할 수 있다.
메인 드라이버(503)는 도 6과 동일하게 구성할 수 있으므로 그 구성 및 동작 설명은 생략하기로 한다.
임피던스 조정 회로(505)는 도 7과 동일하게 구성할 수 있으므로 그 구성 및 동작 설명은 생략하기로 한다.
상술한 본 발명의 다른 실시예에 따른 데이터 구동 회로(500)의 동작을 설명하기로 한다.
트리거 회로(501)는 클럭 신호들(RCLK, RCLK)에 따라 데이터(RDATA, FDATA)를 래치하여 생성한 복수의 제 2 데이터(RDATAS<J:0>, FDATAS<J:0>)를, 도 9를 참조하여 설명한 복수의 제 1 및 제 2 신호 패스들(511-0 ~ 511-4, 521-0 ~ 521-4) 모두를 통해 전송하는 것이 아니라, 일부 선택된 신호 패스(또는 신호 패스들)을 통해서만 전송한다.
트리거 회로(501)는 복수의 드라이빙 스트랭스 제어신호들(CONPU<4:0>, CONPD<4:0>)에 따라 복수의 신호 패스들(511-0 ~ 511-4, 521-0 ~ 521-4) 중에서 일부를 선택할 수 있다.
복수의 제 1 및 제 2 신호 패스들(511-0 ~ 511-4, 521-0 ~ 521-4) 중에서 선택되지 않은 신호 패스는 임의의 로직 레벨로 고정되어 전류 소비가 차단될 수 있다.
프리 드라이버(502)는 선택된 신호 패스로만 전송된 복수의 제 2 데이터(RDATAS<J:0>, FDATAS<J:0>)의 일부에 대해서만 복수의 임피던스 제어코드들(PUCODE<4:0>, PDCODE<4:0>)을 적용하여 복수의 구동 제어신호들(PU<4:0>_<4:0>, PD<4:0>_<4:0>)을 생성할 수 있다.
메인 드라이버(503)는 복수의 구동 제어신호들(PU<4:0>_<4:0>, PD<4:0>_<4:0>)에 따라 정해진 터미네이션 임피던스 및 드라이빙 스트랭스에 맞도록 출력단(DQ)을 구동할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 데이터 전송을 위한 복수의 신호 패스들 중에서 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단할 수 있도록 구성된 트리거 회로; 및
    상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 통해 전송되는 데이터를 복수의 임피던스 제어코드에 따라 정해진 임피던스로 구동하도록 구성된 프리 드라이버를 포함하며,
    상기 트리거 회로는
    위상차를 갖는 복수의 클럭 신호들에 따라 복수의 제 1 데이터를 래치하여 생성한 복수의 제 2 데이터를 전송하기 위한 복수의 신호 패스들 중에서 상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 제외한 나머지 신호 패스를 차단하도록 구성되는 데이터 구동 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 트리거 회로는
    제 1 클럭 신호에 따라 상기 복수의 제 1 데이터 중에서 어느 하나를 래치하여 제 1 래치 신호를 생성하도록 구성된 제 1 래치 회로,
    상기 복수의 신호 패스들에 포함된 복수의 제 1 신호 패스들 중에서 제 1 드라이빙 스트랭스 제어신호들에 따라 선택된 신호 패스를 통해서만 상기 제 1 래치 신호를 분배하여 상기 복수의 제 2 데이터 중에서 일부로서 출력하도록 구성된 제 1 신호 분배 회로,
    제 2 클럭 신호에 따라 상기 복수의 제 1 데이터 중에서 다른 하나를 래치하여 제 2 래치 신호를 생성하도록 구성된 제 2 래치 회로, 및
    상기 복수의 신호 패스들에 포함된 복수의 제 2 신호 패스들 중에서 제 2 드라이빙 스트랭스 제어신호들에 따라 선택된 신호 패스를 통해서만 상기 제 2 래치 신호를 분배하여 상기 복수의 제 2 데이터 중에서 나머지로서 출력하도록 구성된 제 2 신호 분배 회로를 포함하는 데이터 구동 회로.
  4. 제 1 항에 있어서,
    상기 프리 드라이버는
    상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 통해 전송되는 데이터를 상기 복수의 임피던스 제어코드 중에서 제 1 임피던스 제어코드에 따라 구동하도록 구성된 복수의 프리 풀업 드라이빙 유닛들, 및
    상기 현재 선택된 드라이빙 스트랭스에 대응되는 신호 패스를 통해 전송되는 데이터를 상기 복수의 임피던스 제어코드 중에서 제 2 임피던스 제어코드에 따라 구동하도록 구성된 복수의 프리 풀다운 드라이빙 유닛들을 포함하는 데이터 구동 회로.
  5. 제 1 항에 있어서,
    상기 프리 드라이버의 출력에 따라 상기 데이터 구동 회로의 출력단을 구동하도록 구성된 메인 드라이버를 더 포함하는 데이터 구동 회로.
  6. 제 5 항에 있어서,
    상기 메인 드라이버는
    상기 프리 드라이버의 출력 중에서 제 1 구동 제어신호들에 따라 상기 출력단을 풀업 시키도록 구성된 제 1 드라이버, 및
    상기 프리 드라이버의 출력 중에서 제 2 구동 제어신호들에 따라 상기 출력단을 풀다운 시키도록 구성된 제 2 드라이버를 포함하는 데이터 구동 회로.
  7. 제 5 항에 있어서,
    상기 메인 드라이버는
    상기 출력단과 공통 연결된 복수의 풀업 레그들 및 복수의 풀다운 레그들을 포함하는 데이터 구동 회로.
  8. 제 7 항에 있어서,
    상기 복수의 풀업 레그들 중에서 일부에는 제 1 구동 제어신호들의 신호 성분 각각이 일대일 입력될 수 있고, 다른 일부에는 상기 제 1 구동 제어신호들 중에서 어느 하나 이상이 공통 입력되는 데이터 구동 회로.
  9. 제 7 항에 있어서,
    상기 복수의 풀다운 레그들 중에서 일부에는 제 2 구동 제어신호들의 신호 성분 각각이 일대일 입력될 수 있고, 다른 일부에는 상기 제 2 구동 제어신호들 중에서 어느 하나 이상이 공통 입력되는 데이터 구동 회로.
  10. 제 1 항에 있어서,
    외부 저항의 저항 값을 목표 값으로 상기 복수의 임피던스 제어코드를 조정하도록 구성된 임피던스 조정 회로를 더 포함하는 데이터 구동 회로.
  11. 제 10 항에 있어서,
    외부 저항과 연결되며, 상기 복수의 임피던스 제어코드 중에서 제 1 임피던스 제어코드에 따라 임피던스가 조정되도록 구성된 제 1 복제 레그,
    상기 제 1 복제 레그와 상기 외부 저항이 연결된 제 1 노드의 전압과 기준 전압을 비교한 결과에 따라 상기 제 1 임피던스 제어코드의 값을 조정하도록 구성된 제 1 코드 생성회로,
    상기 제 1 임피던스 제어코드에 따라 임피던스가 조정되도록 구성된 제 2 복제 레그,
    상기 복수의 임피던스 제어코드 중에서 제 2 임피던스 제어코드에 따라 임피던스가 조정되도록 구성된 제 3 복제 레그, 및
    상기 제 2 복제 레그와 상기 제 3 복제 레그가 연결된 제 2 노드의 전압과 상기 기준 전압을 비교한 결과에 따라 상기 제 2 임피던스 제어코드의 값을 조정하도록 구성된 제 2 코드 생성회로를 포함하는 데이터 구동 회로.
  12. 제 11 항에 있어서,
    제 1 코드 생성회로는
    상기 제 1 노드의 전압과 상기 기준 전압을 비교하여 그 비교 결과를 출력하도록 구성된 비교기, 및
    상기 비교기의 출력에 따라 상기 제 1 임피던스 제어코드의 값을 조정하도록 구성된 카운터를 포함하는 데이터 구동 회로.
  13. 제 11 항에 있어서,
    상기 제 2 코드 생성회로는
    상기 제 2 노드의 전압과 상기 기준 전압을 비교하여 그 비교 결과를 출력하도록 구성된 비교기, 및
    상기 비교기의 출력에 따라 상기 제 2 임피던스 제어코드의 값을 조정하도록 구성된 카운터를 포함하는 데이터 구동 회로.
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Patent event date: 20240708

PG1601 Publication of registration