KR102699369B1 - A method of forming a junction structure using self-aligne contact of silicon carbide MOSFET power semiconductor - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 70
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 68
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 117
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 117
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 89
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 89
- 238000000151 deposition Methods 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 230000008021 deposition Effects 0.000 claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 239000007789 gas Substances 0.000 claims description 38
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 5
- 239000000460 chlorine Substances 0.000 claims description 5
- 229910018503 SF6 Inorganic materials 0.000 claims description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 3
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 2
- 229910001882 dioxygen Inorganic materials 0.000 claims description 2
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000005452 bending Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000006664 bond formation reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003912 environmental pollution Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H01L29/66068—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H01L29/0688—
-
- H01L29/1608—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/125—Shapes of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
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Abstract
본 발명은 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법에 있어서, 실리콘카바이드 기판의 상부에 플라즈마를 이용하여 실리콘산화물을 적층하고, 상기 실리콘산화물을 에칭하여 마스크패턴을 형성하는 마스크패턴 형성단계; 상기 실리콘카바이드 기판 및 상기 마스크패턴을 향해 이온주입을 수행하여 p형의 깊은접합(deep juction)을 형성하는 깊은접합 형성단계; 상기 마스크패턴 및 상기 깊은접합의 표면에 저압으로 제1실리콘질화물층을 증착하는 제1실리콘질화물층 증착단계; 상기 제1실리콘질화물층에 저압으로 제1실리콘산화물층을 증착하는 제1실리콘산화물층 증착단계; 상기 제1실리콘산화물층에 저압으로 제2실리콘질화물층을 증착하는 제2실리콘질화물층 증착단계; 제1혼합기체를 통해 상기 제1실리콘산화물층의 상면에 증착된 상기 제2실리콘질화물층을 에칭하여 제1측벽을 형성하는 제1측벽 형성단계; 제2혼합기체를 통해 상기 제1실리콘질화물층의 상면에 증착된 상기 제1실리콘산화물층을 에칭하여 제2측벽을 형성하는 제2측벽 형성단계; 상기 깊은접합을 향해 이온주입을 수행하여 n형의 얕은접합(shallow junction)을 형성하는 얕은접합 형성단계; 및 상기 깊은접합 및 상기 얕은접합이 형성된 상기 실리콘카바이드 기판으로부터 상기 마스크패턴, 상기 제1실리콘질화물층, 상기 제1실리콘산화물층 및 상기 제2실리콘질화물층을 제거하는 마스크패턴 제거단계;를 포함하는 것을 기술적 요지로 한다. 이에 의해 폴리실리콘 필름 대신 실리콘산화물로 형성된 마스크패턴을 증착시켜 공정시간을 감소시킬 수 있으며, 제1실리콘질화물층-제1실리콘산화물층-제2실리콘질화물층을 순차적으로 적층 및 에칭시켜 깊은접합의 양측 폭과 얕은 접합의 양측 폭을 각각 동일하게 형성하여 누설전류 및 항복전압이 향상된 효과를 얻을 수 있다.The present invention relates to a method for forming a junction structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, comprising: a mask pattern forming step of stacking silicon oxide on an upper portion of a silicon carbide substrate using plasma and etching the silicon oxide to form a mask pattern; a deep junction forming step of forming a p-type deep junction by performing ion implantation toward the silicon carbide substrate and the mask pattern; a first silicon nitride layer deposition step of depositing a first silicon nitride layer on a surface of the mask pattern and the deep junction at low pressure; a first silicon oxide layer deposition step of depositing a first silicon oxide layer at low pressure on the first silicon nitride layer; a second silicon nitride layer deposition step of depositing a second silicon nitride layer at low pressure on the first silicon oxide layer; The technical gist of the present invention comprises: a first sidewall forming step of etching the second silicon nitride layer deposited on the upper surface of the first silicon oxide layer using a first mixed gas to form a first sidewall; a second sidewall forming step of etching the first silicon oxide layer deposited on the upper surface of the first silicon nitride layer using a second mixed gas to form a second sidewall; a shallow junction forming step of performing ion implantation toward the deep junction to form an n-type shallow junction; and a mask pattern removing step of removing the mask pattern, the first silicon nitride layer, the first silicon oxide layer, and the second silicon nitride layer from the silicon carbide substrate on which the deep junction and the shallow junction are formed. Accordingly, a mask pattern formed of silicon oxide instead of a polysilicon film is deposited, thereby reducing the process time, and by sequentially stacking and etching the first silicon nitride layer-the first silicon oxide layer-the second silicon nitride layer, the widths on both sides of the deep junction and the widths on both sides of the shallow junction are formed to be the same, thereby obtaining the effect of improving the leakage current and breakdown voltage.
Description
본 발명은 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법에 관한 것으로, 보다 상세하게는 폴리실리콘 필름 대신 실리콘산화물로 형성된 마스크패턴을 증착시켜 공정시간을 감소시킬 수 있으며, 깊은접합의 양측 폭과 얕은 접합의 양측 폭을 각각 동일하게 형성하여 누설전류 및 항복전압이 향상된 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법에 관한 것이다.The present invention relates to a method for forming a junction structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, and more specifically, to a method for forming a junction structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, which can reduce a process time by depositing a mask pattern formed of silicon oxide instead of a polysilicon film, and improve leakage current and breakdown voltage by forming the widths of both sides of a deep junction and the widths of both sides of a shallow junction to be the same, respectively.
실리콘카바이드(silicon carbide, SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연파괴전계가 3×106V/cm로 실리콘(silicon, Si)의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한 특성을 나타낸다. 특히 절연파괴전계가 실리콘에 비해 10배 정도 우수하므로 이동영역(drift region)의 두께를 실리콘에 비해 10배 정도 감소시킬 수 있으며, 이로 인하여 온(on)-저항으로부터 환산된 전압강하는 실리콘에 비해 약 1/200로 감소시킬 수 있는 큰 장점이 있다. 따라서 실리콘카바이드는 전력반도체 소자 분야에서 실리콘을 대체할 수 있는 가장 유력한 반도체 소재로 간주되고 있다.Silicon carbide (SiC) is a wide-gap semiconductor with a higher bandgap than silicon. It has a breakdown field of 3×10 6 V/cm, which is about 10 times that of silicon (Si), an energy bandgap of 3.26 eV, which is about 3 times that of silicon, and a thermal conductivity of 3.7 W/cmK, which is about 3 times that of silicon. Therefore, silicon carbide has a higher breakdown voltage than silicon, while exhibiting lower loss and superior heat dissipation. In particular, since the breakdown field is about 10 times better than that of silicon, the thickness of the drift region can be reduced by about 10 times compared to silicon, and as a result, the voltage drop converted from the on-resistance can be reduced to about 1/200 compared to silicon, which is a great advantage. Therefore, silicon carbide is considered the most promising semiconductor material that can replace silicon in the field of power semiconductor devices.
그러나 실리콘카바이드의 경우 상기와 같은 장점에도 불구하고 전력반도체 소자를 제조함에 있어 여러가지 문제점을 가지고 있다. 대표적으로 실리콘카바이드 내에서는 통상적인 p형 또는 n형 도판트(dopant)들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산시간 및 온도조건의 최적화가 용이하지 않다. 전력반도체에 사용되는 실리콘카바이드의 경우 결합구조가 치밀하기 때문에 이온 주입의 경우 주입 거리가 짧고 이온 주입된 영역들의 깊이와 측방향 정도를 조절하기 어려운 것으로 알려져 있다.However, despite the above advantages, silicon carbide has several problems in manufacturing power semiconductor devices. For example, the diffusion coefficient of typical p-type or n-type dopants in silicon carbide is smaller than that of silicon, so it is not easy to optimize the diffusion time and temperature conditions for forming a deep diffusion region. In the case of silicon carbide used in power semiconductors, it is known that the bonding structure is dense, so the injection distance is short in the case of ion implantation, and it is difficult to control the depth and lateral degree of the ion-implanted regions.
실리콘카바이드를 이용한 전력반도체 소자에 있어서, 깊은 확산 영역을 형성하기 어려움에 따라 안정적으로 작동하는 전력반도체 소자를 제조에 어려움이 있을 수 있다. 나아가 실리콘카바이드는 소재의 재료적 특성에 의해 임플란트 확산이 어렵고, 실리콘과 같이 에피텍셜/임플란트 반복 공정을 통한 슈퍼접합(super junction) 구현이 어렵다는 문제점이 있다.In power semiconductor devices using silicon carbide, there may be difficulties in manufacturing power semiconductor devices that operate stably due to the difficulty in forming deep diffusion regions. Furthermore, silicon carbide has the problem that implant diffusion is difficult due to the material properties of the material, and it is difficult to implement a super junction through an epitaxial/implant repetition process like silicon.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 폴리실리콘 필름 대신 실리콘산화물로 형성된 마스크패턴을 증착시켜 공정시간을 감소시킬 수 있으며, 깊은접합의 양측 폭과 얕은 접합의 양측 폭을 각각 동일하게 형성하여 누설전류 및 항복전압이 향상된 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and the purpose is to provide a method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, which can reduce the process time by depositing a mask pattern formed of silicon oxide instead of a polysilicon film, and improve the leakage current and breakdown voltage by forming the widths of both sides of a deep junction and the widths of both sides of a shallow junction to be the same.
상기한 목적은, 실리콘카바이드 기판의 상부에 플라즈마를 이용하여 실리콘산화물을 적층하고, 상기 실리콘산화물을 에칭하여 마스크패턴을 형성하는 마스크패턴 형성단계; 상기 실리콘카바이드 기판 및 상기 마스크패턴을 향해 이온주입을 수행하여 p형의 깊은접합(deep juction)을 형성하는 깊은접합 형성단계; 상기 마스크패턴 및 상기 깊은접합의 표면에 저압으로 제1실리콘질화물층을 증착하는 제1실리콘질화물층 증착단계; 상기 제1실리콘질화물층에 저압으로 제1실리콘산화물층을 증착하는 제1실리콘산화물층 증착단계; 상기 제1실리콘산화물층에 저압으로 제2실리콘질화물층을 증착하는 제2실리콘질화물층 증착단계; 제1혼합기체를 통해 상기 제1실리콘산화물층의 상면에 증착된 상기 제2실리콘질화물층을 에칭하여 제1측벽을 형성하는 제1측벽 형성단계; 제2혼합기체를 통해 상기 제1실리콘질화물층의 상면에 증착된 상기 제1실리콘산화물층을 에칭하여 제2측벽을 형성하는 제2측벽 형성단계; 상기 깊은접합을 향해 이온주입을 수행하여 n형의 얕은접합(shallow junction)을 형성하는 얕은접합 형성단계; 및 상기 깊은접합 및 상기 얕은접합이 형성된 상기 실리콘카바이드 기판으로부터 상기 마스크패턴, 상기 제1실리콘질화물층, 상기 제1실리콘산화물층 및 상기 제2실리콘질화물층을 제거하는 마스크패턴 제거단계;를 포함하는 것을 특징으로 하는 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법에 의해서 달성된다.The above purpose is, a mask pattern forming step of forming a mask pattern by stacking silicon oxide using plasma on an upper portion of a silicon carbide substrate and etching the silicon oxide; a deep junction forming step of forming a p-type deep junction by performing ion implantation toward the silicon carbide substrate and the mask pattern; a first silicon nitride layer deposition step of depositing a first silicon nitride layer at low pressure on a surface of the mask pattern and the deep junction; a first silicon oxide layer deposition step of depositing a first silicon oxide layer at low pressure on the first silicon nitride layer; a second silicon nitride layer deposition step of depositing a second silicon nitride layer at low pressure on the first silicon oxide layer; a first sidewall formation step of forming a first sidewall by etching the second silicon nitride layer deposited on an upper surface of the first silicon oxide layer using a first mixed gas; The present invention is achieved by a method for forming a junction structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, comprising: a second sidewall forming step of etching the first silicon oxide layer deposited on the upper surface of the first silicon nitride layer using a second mixed gas to form a second sidewall; a shallow junction forming step of performing ion implantation toward the deep junction to form an n-type shallow junction; and a mask pattern removing step of removing the mask pattern, the first silicon nitride layer, the first silicon oxide layer, and the second silicon nitride layer from the silicon carbide substrate on which the deep junction and the shallow junction are formed.
여기서, 상기 제2측벽 형성단계 이후에, 상기 깊은접합의 상면에 증착된 상기 제1실리콘질화물층 중 외부로 노출된 영역을 에칭하는 제1실리콘질화물층 에칭단계;를 더 포함하는 것이 바람직하다.Here, after the second sidewall forming step, it is preferable to further include a first silicon nitride layer etching step of etching an area exposed to the outside among the first silicon nitride layer deposited on the upper surface of the deep bond.
또한, 상기 제1실리콘질화물층은 400Å 이하의 두께로 형성되고, 상기 제1실리콘산화물층은 상기 제1실리콘질화물층보다 두꺼운 두께인 3,000Å 이하의 두께로 형성되며, 상기 제2실리콘질화물층은 상기 제1실리콘산화물층보다 두꺼운 두께인 4,000Å 이하로 형성되는 것이 바람직하다.In addition, it is preferable that the first silicon nitride layer is formed to a thickness of 400 Å or less, the first silicon oxide layer is formed to a thickness of 3,000 Å or less, which is thicker than the first silicon nitride layer, and the second silicon nitride layer is formed to a thickness of 4,000 Å or less, which is thicker than the first silicon oxide layer.
이뿐만 아니라, 상기 제1혼합기체는, 염소기체(chlorine, Cl2), 육불화황기체(sulfur hexafluoride, SF6), 브롬화수소기체(hydrogen bromide, Hbr), 산소기체(oxgen, O2) 및 아르곤기체(argon, Ar)를 포함하며, 상기 제2혼합기체는, 사불화탄소기체(carbon tetrafluoride, CF4), 플루오로폼기체(fluoroform, CHF3), 질소기체(nitrogen, N2) 및 아르곤기체(argon, Ar)를 포함하는 것이 바람직하다.In addition, it is preferable that the first mixed gas includes chlorine gas (Cl 2 ), sulfur hexafluoride gas (SF 6 ), hydrogen bromide gas (Hbr), oxygen gas (O 2 ), and argon gas (Ar), and the second mixed gas includes carbon tetrafluoride gas (CF 4 ), fluoroform gas (CHF 3 ), nitrogen gas (N 2 ), and argon gas (Ar).
상술한 바와 같이 본 발명에 따르면, 폴리실리콘 필름 대신 실리콘산화물로 형성된 마스크패턴을 증착시켜 공정시간을 감소시킬 수 있으며, 제1실리콘질화물층-제1실리콘산화물층-제2실리콘질화물층을 순차적으로 적층 및 에칭시켜 깊은접합의 양측 폭과 얕은 접합의 양측 폭을 각각 동일하게 형성하여 누설전류 및 항복전압이 향상된 효과를 얻을 수 있다.As described above, according to the present invention, by depositing a mask pattern formed of silicon oxide instead of a polysilicon film, the process time can be reduced, and by sequentially stacking and etching the first silicon nitride layer-the first silicon oxide layer-the second silicon nitride layer, the widths of both sides of the deep junction and the widths of both sides of the shallow junction are formed to be the same, thereby obtaining the effect of improving the leakage current and breakdown voltage.
도 1은 종래기술에 따른 모스펫 전력반도체의 단면도이고,
도 2는 정상적인 굽힘(warpage, a) 및 불량 굽힘(b)을 확인한 사진이고,
도 3은 실리콘카바이드 격자 손상에 의한 산화물층의 이상 증착을 나타낸 사진이고,
도 4 내지 도 13은 본 발명의 실시예에 따른 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법의 순서도이고,
도 14는 제2실리콘질화물층이 존재하는 상태(a) 및 존재하지 않는 상태(b)에서 얕은접합을 형성하는 것을 나타낸 사진이다.Figure 1 is a cross-sectional view of a MOSFET power semiconductor according to the prior art.
Figure 2 is a photograph confirming normal bending (warpage, a) and bad bending (b).
Figure 3 is a photograph showing abnormal deposition of an oxide layer due to damage to a silicon carbide lattice.
FIGS. 4 to 13 are flow charts of a method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor according to an embodiment of the present invention.
Figure 14 is a photograph showing the formation of a shallow bond in the state where a second silicon nitride layer is present (a) and in the state where it is not present (b).
이하, 본 발명의 기술적 사상을 첨부된 도면을 사용하여 더욱 구체적으로 설명한다. 첨부된 도면은 본 발명의 기술적 사상을 더욱 구체적으로 설명하기 위하여 도시한 일예에 불과하므로 본 발명의 기술적 사상이 첨부된 도면의 형태에 한정되는 것은 아니다.Hereinafter, the technical idea of the present invention will be described more specifically using the attached drawings. The attached drawings are merely examples illustrated to more specifically explain the technical idea of the present invention, and therefore, the technical idea of the present invention is not limited to the form of the attached drawings.
도 1은 종래기술에 따른 모스펫 전력반도체의 단면도이고, 도 2는 정상적인 굽힘(warpage, a) 및 불량 굽힘(b)을 확인한 사진이고, 도 3은 실리콘카바이드 격자 손상에 의한 산화물층의 이상 증착을 나타낸 사진이고, 도 4 내지 도 13은 본 발명의 실시예에 따른 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법의 순서도이고, 도 14는 제2실리콘질화물층이 존재하는 상태(a) 및 존재하지 않는 상태(b)에서 얕은접합을 형성하는 것을 나타낸 사진이다.FIG. 1 is a cross-sectional view of a MOSFET power semiconductor according to the prior art, FIG. 2 is a photograph confirming normal bending (warpage, a) and defective bending (b), FIG. 3 is a photograph showing abnormal deposition of an oxide layer due to damage to a silicon carbide lattice, and FIGS. 4 to 13 are flowcharts of a method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor according to an embodiment of the present invention, and FIG. 14 is a photograph showing the formation of a shallow bond in a state where a second silicon nitride layer is present (a) and not present (b).
일반적으로 제조되는 실리콘카바이드(silicon carbide, SiC) 모스펫(metal-oxide-semiconductor field-effect transistor, MOSFET) 전력반도체는 기판본체 및 에피층으로 이루어진 실리콘카바이드 기판에 수직방향으로 깊은 접합(deep junction)과 얕은 접합(shallow junction)이 형성된 구조로 이루어져 있다. 이러한 깊은 접합과 얕은 접합은 도 1에 도시된 바와 같이 임플란터 스크린 마스크(implanter screen mask)를 기준으로 수평방향으로 양측에 동일한 폭으로 각각 형성되어야 한다. 이는 깊은 접합 및 얕은 접합을 형성 후 임플란터 스크린 마스크를 제거하게 되면 양측에 동일한 폭으로 형성됨에 의해 전력반도체를 동작시 누설전류(leakage current) 및 항복전압(breakdown voltage) 향상에 도움을 주게 된다.Generally, the silicon carbide (SiC) metal-oxide-semiconductor field-effect transistor (MOSFET) power semiconductor that is manufactured is composed of a silicon carbide substrate composed of a substrate body and an epi layer, and a deep junction and a shallow junction are formed vertically on the silicon carbide substrate. As shown in Fig. 1, these deep junctions and shallow junctions must be formed with the same width on both sides in the horizontal direction with respect to the implanter screen mask as the standard. This helps improve the leakage current and breakdown voltage when the power semiconductor is operated by removing the implanter screen mask after forming the deep junction and shallow junction.
종래의 전력반도체 중 실리콘(silicon, Si) 모스펫 전력반도체의 경우 폴리머로 형성된 필름을 임플란터 스크린 마스크로 사용하여 깊은 접합 및 얕은 접합을 형성하였다. 이와 달리 실리콘카바이드 모스펫 전력반도체의 경우 실리콘(Si)과 탄소(C)의 결합력이 치밀하여 이온주입 조건이 ~650℃/high energy implanter(~360keV)로 진행되어 기존의 실리콘 모스펫 전력반도체를 제조하기 위해 사용한 폴리실리콘 필름으로는 사용이 불가하며, 부득이하게 폴리실리콘 필름으로 제조해야 할 경우에는 최소 두께를 1.5㎛ 이상으로 두껍게 형성하여야 한다.In the case of conventional power semiconductors, silicon (Si) MOSFET power semiconductors use films formed of polymers as implanter screen masks to form deep and shallow bonds. In contrast, in the case of silicon carbide MOSFET power semiconductors, the bonding force between silicon (Si) and carbon (C) is dense, so that the ion implantation conditions are ~650℃/high energy implanter (~360keV), and thus the polysilicon film used to manufacture conventional silicon MOSFET power semiconductors cannot be used. In cases where it must be manufactured with a polysilicon film, the minimum thickness must be formed thicker than 1.5㎛.
하지만 폴리실리콘 필름의 두께를 1.5㎛ 이상으로 형성하기 위해서는 540℃ 이상에서 LP-CVD로 증착이 이루어지게 되는데, 이는 두꺼운 두께를 형성하기 위해 증착하는데 24 내지 48시간 정도로 많은 시간이 소요되고 높은 증착 온도로 인해 도 2에 도시된 바와 같이 실리콘카바이드 기판에 뒤틀림(warpage) 현상 발생을 유도하게 된다. 이에 의해 후속 식각 공정의 패턴 불량 및 에칭 공정의 오류 발생으로 전력반도체의 불량률을 증가시키게 된다.However, in order to form a polysilicon film with a thickness of 1.5㎛ or more, deposition is performed using LP-CVD at 540℃ or higher. This takes a long time, about 24 to 48 hours, to form a thick thickness, and the high deposition temperature induces warpage in the silicon carbide substrate, as shown in Fig. 2. This increases the defect rate of power semiconductors due to pattern defects in the subsequent etching process and errors in the etching process.
또한 폴리실리콘 필름을 임플란터 스크린 마스크로 사용한 후 이를 제거하는 과정에서 질산, 인산, 불화수소 등의 강산을 이용하여 chemical wet 공정을 수행하게 되는데, 이는 강산을 이용하여 폴리실리콘 필름은 제거하는 과정으로 인해 전력반도체의 손상이 발생할 수 있을 뿐 아니라 환경오염을 야기한다는 단점이 있다.In addition, when removing a polysilicon film after using it as an implanter screen mask, a chemical wet process is performed using strong acids such as nitric acid, phosphoric acid, and hydrogen fluoride. However, this process of removing the polysilicon film using strong acids can cause damage to power semiconductors and also cause environmental pollution, which is a disadvantage.
따라서 본 발명은 임플란터 스크린 마스크로 폴리실리콘 필름 대신 실리콘산화물 필름을 사용하여 공정시간을 단축할 수 있으며, 저압 질화물(low pressure nitride, LP-nitride)과 저압 산화물(low pressure oxide, LP-oxide)의 선택비를 이용한 에칭을 진행하여 깊은 접합과 얕은 접합을 형성한 후 임플란터 스크린 마스크를 쉽게 제거할 수 있는 기술을 제시하여 공정의 단순화를 구현하고자 한다.Accordingly, the present invention aims to simplify the process by suggesting a technology that can shorten the process time by using a silicon oxide film instead of a polysilicon film as an implanter screen mask, and can easily remove the implanter screen mask after forming deep and shallow bonds by performing etching using the selectivity of low pressure nitride (LP-nitride) and low pressure oxide (LP-oxide).
본 발명에 따른 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법은, 도 4에 도시된 바와 같이 마스크패턴 형성단계(S100), 깊은접합 형성단계(S200), 제1실리콘질화물층 증착단계(S300), 제1실리콘산화물층 증착단계(S400), 제2실리콘질화물층 증착단계(S500), 제1측벽 형성단계(S600), 제2측벽 형성단계(S700), 제1실리콘질화물층 에칭단계(S800), 얕은접합 형성단계(S900) 및 마스크패턴 제거단계(S1000)를 포함한다.The method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor according to the present invention includes a mask pattern forming step (S100), a deep junction forming step (S200), a first silicon nitride layer deposition step (S300), a first silicon oxide layer deposition step (S400), a second silicon nitride layer deposition step (S500), a first sidewall forming step (S600), a second sidewall forming step (S700), a first silicon nitride layer etching step (S800), a shallow junction forming step (S900), and a mask pattern removing step (S1000), as illustrated in FIG. 4.
먼저 마스크패턴 형성단계(S100)는, 실리콘카바이드 기판(100)의 상부에 플라즈마를 이용하여 실리콘산화물을 적층하고, 실리콘산화물을 에칭하여 마스크패턴(200)을 형성하는 단계를 의미한다.First, the mask pattern formation step (S100) refers to a step of forming a mask pattern (200) by stacking silicon oxide on top of a silicon carbide substrate (100) using plasma and etching the silicon oxide.
실리콘카바이드 모스펫 전력반도체를 제조하기 위해서는 실리콘카바이드로 형성된 기판본체 및 기판본체의 상부에 실리콘카바이드로 형성된 에피층(epi layer)이 적층된 실리콘카바이드 기판(100)을 준비하게 된다.In order to manufacture a silicon carbide MOSFET power semiconductor, a silicon carbide substrate (100) is prepared in which a substrate body formed of silicon carbide and an epi layer formed of silicon carbide are laminated on top of the substrate body.
이러한 실리콘카바이드 기판(100)의 상부에 플라즈마를 이용하여 실리콘산화물을 적층하게 되는데, 여기서 플라즈마 실리콘산화물(PE-oxide)은 1.5㎛ 이상으로 적층되는 것이 바람직하다. 이는 실리콘카바이드 기판(100)에 이온주입을 하기 위해서는 고에너지를 가하여야 하는데, 실리콘카바이드 기판(100)을 향해 고에너지를 가할 경우 실리콘카바이드 기판(100)과 마스크패턴(200)의 사이, 실리콘카바이드 기판(100)과 깊은접합(300) 사이가 고에너지에 의해 손상될 우려가 있다. 따라서 이러한 영역이 손상되는 것을 방지하기 위해서는 마스크패턴(200)이 최소 1.5㎛ 이상으로 두꺼운 두께로 형성되어야 한다.On top of the silicon carbide substrate (100), silicon oxide is laminated using plasma. Here, it is preferable that the plasma silicon oxide (PE-oxide) is laminated to a thickness of 1.5 ㎛ or more. This is because high energy must be applied to implant ions into the silicon carbide substrate (100). However, when high energy is applied toward the silicon carbide substrate (100), there is a concern that the area between the silicon carbide substrate (100) and the mask pattern (200), and between the silicon carbide substrate (100) and the deep junction (300) may be damaged by the high energy. Therefore, in order to prevent these areas from being damaged, the mask pattern (200) must be formed to a thickness of at least 1.5 ㎛ or more.
종래의 경우 실리콘카바이드 기판의 상부에 폴리실리콘 필름을 이용하여 적층이 이루어졌으나 폴리실리콘 필름의 경우 24 내시 48시간 정도로 증착시간이 많이 소요된다는 단점이 있었다. 종래에는 또한 실리콘산화물층을 적층시킬 경우 화학기상증착법(chemical vapor deposition, CVD)을 이용하여 실리콘산화물을 적층시키는 경우가 있었으나, 이 또한 마찬가지로 증착시간이 오래 걸린다는 단점이 있었다. 이에 비해 본 발명과 같이 플라즈마를 이용하여 실리콘산화물을 적층시킬 경우 고 에너지인 플라즈마를 사용함에 의해 1 내지 2분 만에 실리콘산화물이 실리콘카바이드 기판(100)에 균일하게 증착될 수 있어 공정 시간이 단축된다는 이점이 있다. In the past, lamination was performed using a polysilicon film on top of a silicon carbide substrate, but in the case of the polysilicon film, there was a disadvantage in that it took a long deposition time of about 24 to 48 hours. In the past, when laminating a silicon oxide layer, there was also a case in which silicon oxide was laminated using chemical vapor deposition (CVD), but this also had a disadvantage in that the deposition time was long. In contrast, in the case of laminating silicon oxide using plasma as in the present invention, silicon oxide can be uniformly deposited on the silicon carbide substrate (100) in 1 to 2 minutes by using high-energy plasma, so there is an advantage in that the process time is shortened.
이와 같이 실리콘카바이드 기판(100)의 상부에 실리콘산화물을 적층하고, 원하는 패턴으로 실리콘산화물을 에칭하여 도 5에 도시된 바와 같이 실리콘산화물로 이루어진 마스크패턴(200)을 형성하게 된다. 마스크패턴(200)은 포토리소그래피(photolithography) 및 에칭(etching) 공정을 통해 패터닝되는 것이며, 이는 이후에 형성될 깊은접합(300) 및 얕은접합(700)의 면적에 맞게 패터닝되는 것이 바람직하다. In this way, silicon oxide is laminated on top of a silicon carbide substrate (100), and the silicon oxide is etched in a desired pattern to form a mask pattern (200) made of silicon oxide, as illustrated in FIG. 5. The mask pattern (200) is patterned through a photolithography and etching process, and it is preferable that it be patterned to match the area of the deep junction (300) and shallow junction (700) to be formed later.
이때 패터닝 후 마스크패턴(200)의 oxide angle은 85° 이상이 되는 것이 바람직하다. 이는 후술할 깊은접합(300) 및 얕은접합(700)을 형성할 때 원하는 영역에 이온이 주입되기 위해 필요한 각도에 해당한다. 만약 마스크패턴(200)의 oxide angle이 85° 미만일 경우 이온주입 공정 중 마스크패턴(200)을 향해 이온주입이 이루어져 실리콘카바이드 기판(100)에 제대로 깊은접합(300) 및 얕은접합(700)이 형성되지 않을 수 있다.At this time, it is preferable that the oxide angle of the mask pattern (200) after patterning be 85° or more. This corresponds to the angle required for ions to be injected into a desired area when forming a deep junction (300) and a shallow junction (700) described later. If the oxide angle of the mask pattern (200) is less than 85°, ions may be implanted toward the mask pattern (200) during the ion implantation process, and thus the deep junction (300) and shallow junction (700) may not be properly formed on the silicon carbide substrate (100).
깊은접합 형성단계(S200)는, 실리콘카바이드 기판(100) 및 마스크패턴(200)을 향해 이온주입을 수행하여 p형의 깊은접합(300)을 형성하는 단계를 의미한다.The deep junction formation step (S200) refers to a step of forming a p-type deep junction (300) by performing ion implantation toward a silicon carbide substrate (100) and a mask pattern (200).
마스크패턴 형성단계(S100)를 통해 실리콘카바이드 기판(100)의 상부에 마스크패턴(200)이 에칭된 상태에서 실리콘카바이드 기판(100) 및 마스크패턴(200)을 향해 이온주입을 수행하게 된다. 이를 통해 마스크패턴(200)이 적층된 실리콘카바이드 기판(100) 영역에는 이온주입이 이루어지지 않고, 마스크패턴(200)이 에칭되어 실리콘카바이드 기판(100)이 외부로 노출된 영역에 이온주입이 이루어지게 되면서 도 6에 도시된 바와 같이 p형의 깊은접합(deep junction, 300)이 형성된다. Through the mask pattern forming step (S100), ion implantation is performed toward the silicon carbide substrate (100) and the mask pattern (200) while the mask pattern (200) is etched on the upper portion of the silicon carbide substrate (100). As a result, ion implantation is not performed in the area of the silicon carbide substrate (100) where the mask pattern (200) is laminated, and ion implantation is performed in the area where the mask pattern (200) is etched and the silicon carbide substrate (100) is exposed to the outside, thereby forming a p-type deep junction (300) as illustrated in FIG. 6.
여기서 이온주입은 600 내지 650℃의 온도 조건에서 300 내지 360keV로 이온주입을 실시하는 것이 바람직한데, 이는 실리콘카바이드 기판(100)의 실리콘과 탄소 간의 결합력이 치밀하여 해당 조건 미만에서는 p형의 깊은접합(300)을 제대로 형성할 수 없게 되기 때문이다. 또한 해당 조건을 초과할 경우 도 3에 도시된 바와 같이 실리콘카바이드 기판(100)의 실리콘카바이드 격자 손상이 일어나 이상 증착이 발생할 수 있기 때문에, 본 발명의 이온주입은 600 내지 650℃의 온도 조건에서 300 내지 360keV로 수행하는 것이 바람직하다.Here, it is preferable to perform ion implantation at 300 to 360 keV under temperature conditions of 600 to 650°C. This is because the bonding force between silicon and carbon in the silicon carbide substrate (100) is so dense that a p-type deep junction (300) cannot be properly formed below the above conditions. In addition, if the above conditions are exceeded, damage to the silicon carbide lattice of the silicon carbide substrate (100) may occur as shown in FIG. 3, resulting in abnormal deposition. Therefore, it is preferable to perform the ion implantation of the present invention at 300 to 360 keV under temperature conditions of 600 to 650°C.
또한 이온주입에 사용되는 도판트(dopant)는 p형의 깊은접합(300)을 형성가능하도록 알루미늄(Al), 붕소(B), 갈륨(Ga), 인듐(In) 및 이의 혼합으로 이루어지는 것이 바람직하나 이에 한정되지는 않는다.In addition, the dopant used for ion implantation is preferably composed of aluminum (Al), boron (B), gallium (Ga), indium (In), and a mixture thereof to enable the formation of a p-type deep junction (300), but is not limited thereto.
제1실리콘질화물층 증착단계(S300)는, 마스크패턴(200) 및 깊은접합(300)의 표면에 저압으로 제1실리콘질화물층(400)을 증착하는 단계를 의미한다.The first silicon nitride layer deposition step (S300) refers to a step of depositing a first silicon nitride layer (400) at low pressure on the surface of the mask pattern (200) and the deep junction (300).
깊은접합 형성단계(S200)를 통해 깊은접합(300)이 형성되고 상부에 마스크패턴(200)이 적층된 상태의 실리콘카바이드 기판(100)을 향해 저압으로 실리콘질화물을 증착시키게 되면, 도 7에 도시된 바와 같이 마스크패턴(200) 및 깊은접합(300)의 표면에 얇은 두께로 제1실리콘질화물층(400)이 증착된다. 여기서 마스크패턴(200)의 표면은 마스크패턴(200)의 상면 및 측면에 해당하고 깊은접합(300)의 표면은 깊은접합(300)의 상면에 해당하며, 이러한 마스크패턴(200)의 표면 및 깊은접합(300)의 표면에 균일한 두께의 제1실리콘질화물층(400)을 증착시키게 된다.When silicon nitride is deposited at low pressure toward a silicon carbide substrate (100) in which a deep junction (300) is formed through a deep junction formation step (S200) and a mask pattern (200) is laminated thereon, a first silicon nitride layer (400) is deposited with a thin thickness on the surfaces of the mask pattern (200) and the deep junction (300), as illustrated in FIG. 7. Here, the surface of the mask pattern (200) corresponds to the upper surface and side surfaces of the mask pattern (200), and the surface of the deep junction (300) corresponds to the upper surface of the deep junction (300), and the first silicon nitride layer (400) with a uniform thickness is deposited on the surface of the mask pattern (200) and the surface of the deep junction (300).
이때 제1실리콘질화물층(400)을 증착하기 위한 조건은 700 내지 850℃에서 저압인 200 내지 300mTorr에서 진행하게 되며, 사용된 가스 각각의 유량(standard cubic centimeter per minute, sccm)은 실란(SiH4) 50 내지 200sccm, 디클로실란(SiH2Cl2) 50 내지 200sccm 및 암모니아(NH3) 30 내지 300sccm에 해당한다. At this time, the conditions for depositing the first silicon nitride layer (400) are to proceed at a low pressure of 200 to 300 mTorr at 700 to 850°C, and the flow rate (standard cubic centimeter per minute, sccm) of each gas used corresponds to 50 to 200 sccm of silane (SiH 4 ), 50 to 200 sccm of dichlorosilane (SiH 2 Cl 2 ), and 30 to 300 sccm of ammonia (NH 3 ).
이러한 제1실리콘질화물층(400)은 후술할 제1실리콘산화물층(500)의 에칭을 중지시키기 위한 기준 역할을 할 수 있으며, 또한 얕은접합(700)의 버퍼(buffer) 역할을 수행하게 된다. 여기서 제1실리콘질화물층(400)은 400Å 이하의 두께로 형성되는 것이 바람직한데, 제1실리콘질화물층(400)의 두께가 400Å를 초과할 경우 두꺼운 두께로 인해 얕은접합(700)을 형성하기 위한 이온주입이 원활하게 일어나지 않을 우려가 있다.This first silicon nitride layer (400) can serve as a reference for stopping the etching of the first silicon oxide layer (500) to be described later, and also serves as a buffer for the shallow junction (700). Here, the first silicon nitride layer (400) is preferably formed to a thickness of 400 Å or less, but if the thickness of the first silicon nitride layer (400) exceeds 400 Å, there is a concern that ion implantation for forming the shallow junction (700) may not occur smoothly due to the thick thickness.
제1실리콘산화물층 증착단계(S400)는, 제1실리콘질화물층(400)에 저압으로 제1실리콘산화물층(500)을 증착하는 단계를 의미한다. The first silicon oxide layer deposition step (S400) refers to a step of depositing a first silicon oxide layer (500) on the first silicon nitride layer (400) at low pressure.
제1실리콘질화물층 증착단계(S300)를 통해 마스크패턴(200)의 상면과 측면, 깊은접합(300)의 상면에 제1실리콘질화물층(400)이 균일하게 도포된 상태에서 도 8에 도시된 바와 같이 제1실리콘질화물층(400)에 저압으로 제1실리콘산화물층(500)을 증착시켜 적층되도록 한다. 이러한 제1실리콘산화물층(500)은 스페이서(spacer)를 형성하기 위한 측벽(side wall)이 될 구성에 해당하며, 제1실리콘산화물층(500)의 두께는 제1실리콘질화물층(400)보다 두꺼운 두께인 3,000Å 이하로 형성하는 것이 바람직하다.In the first silicon nitride layer deposition step (S300), the first silicon nitride layer (400) is uniformly applied to the upper surface and side surfaces of the mask pattern (200) and the upper surface of the deep junction (300), and then, as illustrated in FIG. 8, a first silicon oxide layer (500) is deposited on the first silicon nitride layer (400) at low pressure to be laminated. This first silicon oxide layer (500) corresponds to a configuration that will become a side wall for forming a spacer, and the thickness of the first silicon oxide layer (500) is preferably formed to be 3,000 Å or less, which is thicker than the first silicon nitride layer (400).
이때 제1실리콘산화물층(500)의 증착 조건은 400 내지 900℃에서 150 내지 400mTorr의 압력으로 증착이 이루어지게 되며, 증착에 사용된 가스의 경우 상황에 따라 다양하게 적용 가능하다. 예를 들어 테트라에틸오쏘실리케이트(tetraethyl orthosilicate, TEOS)를 사용하여 제1실리콘산화물층(500)을 형성할 경우 TEOS 20 내지 100sccm으로 공급하고, 낮은 온도에 해당하는 400℃에서 증착을 수행할 경우 실란(SiH4) 100 내지 200sccm 및 산소(O2) 100 내지 200sccm을 공급하며, 높은 온도인 800℃에서 증착을 수행할 경우 디클로실란(SiH2Cl2) 20 내지 100sccm 및 아산화질소(N2O) 100 내지 200sccm을 공급하게 된다.At this time, the deposition conditions of the first silicon oxide layer (500) are such that deposition is performed at a temperature of 400 to 900°C and a pressure of 150 to 400 mTorr, and the gas used for deposition can be applied in various ways depending on the situation. For example, when forming the first silicon oxide layer (500) using tetraethyl orthosilicate (TEOS), TEOS is supplied at 20 to 100 sccm, and when deposition is performed at a low temperature of 400°C, silane ( SiH4 ) at 100 to 200 sccm and oxygen ( O2 ) at 100 to 200 sccm are supplied, and when deposition is performed at a high temperature of 800°C , dichlorosilane ( SiH2Cl2 ) at 20 to 100 sccm and nitrous oxide ( N2O ) at 100 to 200 sccm are supplied.
제2실리콘질화물층 증착단계(S500)는, 제1실리콘산화물층(500)에 저압으로 제2실리콘질화물층(600)을 증착하는 단계를 의미한다.The second silicon nitride layer deposition step (S500) refers to a step of depositing a second silicon nitride layer (600) on the first silicon oxide layer (500) at low pressure.
마스크패턴(200) 및 깊은접합(300) - 제1실리콘질화물층(400) - 제1실리콘산화물층(500)이 순차적으로 적층된 상태의 실리콘카바이드 기판(100)에, 도 9에 도시된 바와 같이 제1실리콘산화물층(500)에 적층되도록 저압으로 제2실리콘질화물층(600)을 증착시키게 된다. 이러한 제2실리콘질화물층(600)은 얕은접합(700)의 양측 폭을 동일하게 형성할 뿐 아니라 제1실리콘산화물층(500)이 에칭되는 것을 방지하기 위해 제1실리콘산화물층(500)에 적층되는 것이며, 제1실리콘산화물층(500)의 보호가 가능하도록 제2실리콘질화물층(600)의 두께는 제1실리콘산화물층(500)보다 두꺼운 두께인 4,000Å 이하로 형성되는 것이 바람직하다.On a silicon carbide substrate (100) in which a mask pattern (200) and a deep junction (300) - a first silicon nitride layer (400) - a first silicon oxide layer (500) are sequentially laminated, a second silicon nitride layer (600) is deposited at low pressure so as to be laminated on the first silicon oxide layer (500), as shown in FIG. 9. This second silicon nitride layer (600) is laminated on the first silicon oxide layer (500) not only to form the width of both sides of the shallow joint (700) to be the same, but also to prevent the first silicon oxide layer (500) from being etched. In order to enable protection of the first silicon oxide layer (500), the thickness of the second silicon nitride layer (600) is preferably formed to be 4,000 Å or less, which is thicker than the first silicon oxide layer (500).
또한 제2실리콘질화물층(600)의 증착 조건은 제1실리콘질화물층(400)과 마찬가지로 700 내지 850℃에서 저압인 200 내지 300mTorr에서 진행하게 되며, 사용된 가스 각각의 유량은 실란(SiH4) 50 내지 200sccm, 디클로실란(SiH2Cl2) 50 내지 200sccm 및 암모니아(NH3) 30 내지 300sccm에 해당한다.In addition, the deposition conditions of the second silicon nitride layer (600) are the same as those of the first silicon nitride layer (400), which are 700 to 850°C and low pressure of 200 to 300 mTorr, and the flow rates of each gas used are 50 to 200 sccm of silane (SiH 4 ), 50 to 200 sccm of dichlorosilane (SiH 2 Cl 2 ), and 30 to 300 sccm of ammonia (NH 3 ).
제1측벽 형성단계(S600)는, 제1혼합기체를 통해 제1실리콘산화물층(500)의 상면에 증착된 제2실리콘질화물층(600)을 에칭하여 제1측벽(600')을 형성하는 단계를 의미한다.The first sidewall formation step (S600) refers to a step of forming a first sidewall (600') by etching a second silicon nitride layer (600) deposited on the upper surface of a first silicon oxide layer (500) using a first mixed gas.
제2실리콘질화물층 증착단계(S500)를 통해 제1실리콘산화물층(500)의 상면 및 측면에 증착된 제2실리콘질화물층(600) 중 제1실리콘산화물층(500)의 상면에 증착된 제2실리콘질화물층(600)을 에칭하게 된다. 이와 같이 에칭할 경우 도 10에 도시된 바와 같이 제1실리콘산화물층(500)의 상면에 증착된 제2실리콘질화물층(600)은 제거되고, 제1실리콘산화물층(500)의 측면에 증착된 제2실리콘질화물층(600)만 남아 제1측벽(600')을 형성하게 된다. 이때 제1실리콘산화물층(500)의 상면에 존재하는 제2실리콘질화물층(600)만 에칭되고, 제1실리콘산화물층(500)의 측면에 존재하는 제2실리콘질화물층(600)은 에칭되지 않도록 제1혼합기체를 제1실리콘산화물층(500)의 상면에 수직하도록 분사하는 것이 바람직하다.Through the second silicon nitride layer deposition step (S500), the second silicon nitride layer (600) deposited on the upper surface of the first silicon oxide layer (500) among the second silicon nitride layers (600) deposited on the upper surface and side surfaces of the first silicon oxide layer (500) is etched. When etching is performed in this manner, as shown in FIG. 10, the second silicon nitride layer (600) deposited on the upper surface of the first silicon oxide layer (500) is removed, and only the second silicon nitride layer (600) deposited on the side surface of the first silicon oxide layer (500) remains to form the first sidewall (600'). At this time, it is preferable to spray the first mixed gas perpendicularly to the upper surface of the first silicon oxide layer (500) so that only the second silicon nitride layer (600) existing on the upper surface of the first silicon oxide layer (500) is etched and the second silicon nitride layer (600) existing on the side surface of the first silicon oxide layer (500) is not etched.
여기서 제1혼합기체는 염소기체(chlorine, Cl2), 육불화황기체(sulfur hexafluoride, SF6), 브롬화수소기체(hydrogen bromide, Hbr), 산소기체(oxgen, O2) 및 아르곤기체(argon, Ar)를 포함하며, 각각의 유량은 Cl2 10 내지 120sccm, SF6 0.1 내지 30sccm, Hbr 0.1 내지 50sccm, O2 0.1 내지 20sccm, Ar 0.1 내지 200sccm이 사용된다. 이러한 제1혼합기체는 플라즈마 상태로 분사되는 것이 바람직하다.Here, the first mixed gas includes chlorine (Cl 2 ), sulfur hexafluoride (SF 6 ), hydrogen bromide (Hbr), oxygen (O 2 ), and argon (Ar), and the respective flow rates of Cl 2 are 10 to 120 sccm, SF 6 0.1 to 30 sccm, Hbr 0.1 to 50 sccm, O 2 0.1 to 20 sccm, and Ar 0.1 to 200 sccm. It is preferable that the first mixed gas is injected in a plasma state.
이와 같은 제1혼합기체의 종류 및 유량 조절에 의해 도 10에 도시된 바와 같이 제1측벽(600')은 모서리가 둥글게 에칭되는데, 이는 이후에 제2측벽(500')을 형성하는 과정에서 제1측벽(600')의 모서리에 의해 원하는 영역까지 에칭이 이루어지지 않는 문제점을 방지하기 위한 것이다.As shown in Fig. 10, by controlling the type and flow rate of the first mixed gas, the first side wall (600') is etched to have a rounded edge. This is to prevent the problem of not etching the desired area due to the edge of the first side wall (600') during the subsequent process of forming the second side wall (500').
이때 제1혼합기체는 낮은 압력을 유지할 수 있도록 터보펌프(turbo pump)가 장착된 장비에서 각각의 기체를 서로 조합하여 챔버(chamber) 내로 흘려보내게 되며, 터보펌프는 Top RF Power 200 내지 600W, Bottom RF Power 100 내지 250W, 챔버의 압력은 10 내지 40mTorr의 범위에서 제2실리콘질화물층(600)과 제1실리콘산화물층(500)의 에칭 선택비가 제2실리콘질화물층(600):제1실리콘산화물층(500)=2:1 내지 3:1이 되도록 조건을 컨트롤하는 것이 바람직하다. 즉, 이와 같은 제1혼합기체의 유량 및 터보펌프를 포함하는 장비의 조건을 조절하여 제1실리콘산화물층(500)보다 제2실리콘질화물층(600) 위주로 에칭이 진행되도록 한다.At this time, the first mixed gas is combined with each gas and sent into the chamber by equipment equipped with a turbo pump so as to maintain a low pressure. It is preferable to control the conditions so that the turbo pump has a Top RF Power of 200 to 600 W, a Bottom RF Power of 100 to 250 W, and a chamber pressure of 10 to 40 mTorr so that the etching selectivity of the second silicon nitride layer (600) and the first silicon oxide layer (500) becomes second silicon nitride layer (600): first silicon oxide layer (500) = 2:1 to 3:1. That is, by controlling the flow rate of the first mixed gas and the conditions of the equipment including the turbo pump, etching is performed primarily on the second silicon nitride layer (600) rather than the first silicon oxide layer (500).
제2측벽 형성단계(S700)는, 제2혼합기체를 통해 제1실리콘질화물층(400)의 상면에 증착된 제1실리콘산화물층(500)을 에칭하여 제2측벽(500')을 형성하는 단계를 의미한다.The second sidewall formation step (S700) refers to a step of forming a second sidewall (500') by etching the first silicon oxide layer (500) deposited on the upper surface of the first silicon nitride layer (400) using a second mixed gas.
제1실리콘산화물층 증착단계(S400)를 통해 제1실리콘질화물층(400)의 상면 및 측면에 증착된 제1실리콘산화물층(500) 중 도 11에 도시된 바와 같이 제1실리콘질화물층(400)의 상면에 증착된 제1실리콘산화물층(500)을 에칭하게 된다. 이와 같이 에칭할 경우 제1측벽(600') 형성과 마찬가지로 제1실리콘질화물층(400)의 상면에 증착된 제1실리콘산화물층(500)은 제거되고, 제1실리콘질화물층(400)의 측면에 증착된 제1실리콘산화물층(500)만 남아 제2측벽(500')을 형성하게 된다. 이때 제2측벽(500')은 제1측벽(600')보다 외부로 돌출되거나 함몰되지 않고 제1측벽(600')과 동일한 폭을 가지도록 형성된다. Through the first silicon oxide layer deposition step (S400), the first silicon oxide layer (500) deposited on the upper surface and side surfaces of the first silicon nitride layer (400) is etched, as shown in FIG. 11. When etching is performed in this manner, the first silicon oxide layer (500) deposited on the upper surface of the first silicon nitride layer (400) is removed, similar to the formation of the first sidewall (600'), and only the first silicon oxide layer (500) deposited on the side surface of the first silicon nitride layer (400) remains to form the second sidewall (500'). At this time, the second side wall (500') is formed so as not to protrude or sink outward more than the first side wall (600') and to have the same width as the first side wall (600').
이와 같이 제1실리콘질화물층(400)의 상면에 존재하는 제1실리콘산화물층(500)만 에칭되고, 제1실리콘질화물층(400)의 측면에 존재하는 제1실리콘산화물층(500)은 에칭되지 않도록 제2혼합기체를 제1실리콘질화물층(400)의 상면에 수직하도록 분사하는 것이 바람직하다.In this way, it is preferable to spray the second mixed gas perpendicularly to the upper surface of the first silicon nitride layer (400) so that only the first silicon oxide layer (500) present on the upper surface of the first silicon nitride layer (400) is etched, and the first silicon oxide layer (500) present on the side surface of the first silicon nitride layer (400) is not etched.
여기서 제2혼합기체는 사불화탄소기체(carbon tetrafluoride, CF4), 플루오로폼기체(fluoroform, CHF3), 질소기체(nitrogen, N2) 및 아르곤기체(argon, Ar)를 포함하며, 각각의 유량은 CF4 20 내지 100sccm, CHF3 20 내지 80sccm, N2 10 내지 50sccm 및 Ar 100 내지 1,000sccm으로 분사되는 것이 바람직하다. 이러한 제2혼합기체는 제1혼합기체와 마찬가지로 플라즈마 상태로 분사되는 것이 바람직하다.Here, the second mixed gas includes carbon tetrafluoride (CF 4 ), fluoroform (CHF 3 ), nitrogen (N 2 ), and argon (Ar), and it is preferable that each flow rate be injected as 20 to 100 sccm for CF 4 , 20 to 80 sccm for CHF 3 , 10 to 50 sccm for N 2 , and 100 to 1,000 sccm for Ar. It is preferable that this second mixed gas be injected in a plasma state, similar to the first mixed gas.
이때 제2혼합기체는 낮은 압력을 유지할 수 있도록 제1혼합기체와 동일하게 터보펌프(turbo pump)가 장착된 장비에서 각각의 기체를 서로 조합하여 챔버(chamber) 내로 흘려보내게 되며, 터보펌프는 Top RF Power 200 내지 600W, Bottom RF Power 100 내지 250W, 챔버의 압력은 10 내지 40mTorr의 범위에서 제1실리콘산화물층(500)과 제1실리콘질화물층(400)의 에칭 선택비가 제1실리콘산화물층(500):제1실리콘질화물층(400)=5:1 내지 10:1이 되도록 조건을 컨트롤하는 것이 바람직하다. 즉, 제2혼합기체의 유량 및 터보펌프를 포함하는 장비의 조건을 조절하여 제1실리콘질화물층(400)보다 제1실리콘산화물층(500) 위주로 에칭이 진행되도록 한다.At this time, the second mixed gas is combined with each gas and sent into the chamber by a device equipped with a turbo pump in the same manner as the first mixed gas so as to maintain a low pressure. It is preferable to control the conditions so that the turbo pump has a Top RF Power of 200 to 600 W, a Bottom RF Power of 100 to 250 W, and a chamber pressure of 10 to 40 mTorr so that the etching selectivity of the first silicon oxide layer (500) and the first silicon nitride layer (400) becomes first silicon oxide layer (500): first silicon nitride layer (400) = 5:1 to 10:1. That is, by controlling the flow rate of the second mixed gas and the conditions of the device including the turbo pump, etching is performed primarily on the first silicon oxide layer (500) rather than the first silicon nitride layer (400).
제1실리콘질화물층 에칭단계(S800)는, 깊은접합(300)의 상면에 증착된 제1실리콘질화물층(400) 중 외부로 노출된 영역을 에칭하는 단계를 의미한다.The first silicon nitride layer etching step (S800) refers to a step of etching an area exposed to the outside of the first silicon nitride layer (400) deposited on the upper surface of the deep junction (300).
제1실리콘질화물층(400)은 얕은접합(700)의 형성 두께를 조절할 수 있으면서 얕은접합(700)의 형성이 용이하도록 깊은접합(300)의 상면에 버퍼 역할을 하는 구성에 해당한다. 하지만 얕은접합(700)을 보다 두껍게 형성하기 원할 경우 버퍼 역할을 하는 제1실리콘질화물층(400)에 의해 얕은접합(700)의 두께 형성에 한계가 있기 때문에 별도의 제1실리콘질화물층 에칭단계(800)를 통해 제1실리콘질화물층(400)을 제거하게 된다. 즉, 얕은접합(700)의 두께를 얇게 형성하길 원할 경우 제1실리콘질화물층 에칭단계(800)를 진행하지 않고 제1실리콘질화물층(400)이 존재하는 상태에서 다음 단계를 수행할 수 있으며, 얕은접합(700)의 두께를 두껍게 형성하기 원할 경우 제1실리콘질화물층 에칭단계(800)를 추가로 수행하게 된다.The first silicon nitride layer (400) corresponds to a configuration that acts as a buffer on the upper surface of the deep junction (300) so that the formation thickness of the shallow junction (700) can be controlled while facilitating the formation of the shallow junction (700). However, if it is desired to form the shallow junction (700) thicker, the first silicon nitride layer (400) that acts as a buffer has a limit on the thickness formation of the shallow junction (700), so the first silicon nitride layer (400) is removed through a separate first silicon nitride layer etching step (800). That is, if it is desired to form a shallow junction (700) with a thin thickness, the first silicon nitride layer etching step (800) can be performed without performing the first silicon nitride layer etching step (800) and the next step can be performed while the first silicon nitride layer (400) exists, and if it is desired to form a shallow junction (700) with a thick thickness, the first silicon nitride layer etching step (800) is additionally performed.
도 14(a)는 제1실리콘질화물층(400)이 존재하는 상태를 나타낸 사진이며, 도 14(b)는 제1실리콘질화물층(400)이 제거된 상태를 나타낸 사진이다. 여기서 제1실리콘질화물층(400)의 에칭 조건은 제2실리콘질화물층(600)을 에칭하는 조건과 동일하게 제1혼합기체를 사용하는 것이 바람직하다.Fig. 14(a) is a photograph showing a state in which a first silicon nitride layer (400) exists, and Fig. 14(b) is a photograph showing a state in which the first silicon nitride layer (400) has been removed. Here, it is preferable to use the first mixed gas as the etching condition of the first silicon nitride layer (400) in the same manner as the etching condition of the second silicon nitride layer (600).
얕은접합 형성단계(S900)는, 깊은접합(300)을 향해 이온주입을 수행하여 n형의 얕은접합(700)을 형성하는 단계를 의미한다.The shallow junction formation step (S900) refers to a step of forming an n-type shallow junction (700) by performing ion implantation toward a deep junction (300).
도 12(a)에 도시된 바와 같이 제1실리콘질화물층 에칭단계(800)를 거치지 않아 깊은접합(300)의 상부에 버퍼에 해당하는 제1실리콘질화물층(400)이 외부로 노출된 상태에서 또는 도 12(b)에 도시된 바와 같이 제1실리콘질화물층 에칭단계(800)를 거쳐 깊은접합(300)이 외부로 노출된 상태에서 깊은접합(300)을 향해 이온주입을 수행하여 n형의 얕은접합(700)을 형성한다. 이를 통해 실리콘카바이드 기판(100)에 p형의 깊은접합(300)과 n형의 얕은접합(700)이 형성된다.As illustrated in Fig. 12(a), the first silicon nitride layer (400), corresponding to a buffer, is exposed to the outside on the upper portion of the deep junction (300) without undergoing the first silicon nitride layer etching step (800), or as illustrated in Fig. 12(b), the deep junction (300) is exposed to the outside through the first silicon nitride layer etching step (800), thereby forming an n-type shallow junction (700). Through this, a p-type deep junction (300) and an n-type shallow junction (700) are formed on the silicon carbide substrate (100).
여기서 이온주입은 600 내지 650℃의 온도 조건에서 300 내지 360keV로 이온주입을 실시하는 것이 바람직한데, 이는 실리콘카바이드 기판(100)의 실리콘과 탄소 간의 결합력이 치밀하여 해당 조건 미만에서는 n형의 얕은접합(700)을 제대로 형성할 수 없게 되기 때문이다. 또한 해당 조건을 초과할 경우 도 3에 도시된 바와 같이 실리콘카바이드 기판(100)의 실리콘카바이드 격자 손상이 일어나 이상 증착이 발생할 수 있기 때문에, 본 발명의 이온주입은 600 내지 650℃의 온도 조건에서 300 내지 360keV로 수행하는 것이 바람직하다.Here, it is preferable to perform ion implantation at 300 to 360 keV under temperature conditions of 600 to 650°C. This is because the bonding force between silicon and carbon in the silicon carbide substrate (100) is so dense that an n-type shallow junction (700) cannot be properly formed below the above conditions. In addition, if the above conditions are exceeded, damage to the silicon carbide lattice of the silicon carbide substrate (100) may occur as shown in FIG. 3, resulting in abnormal deposition. Therefore, it is preferable to perform ion implantation of the present invention at 300 to 360 keV under temperature conditions of 600 to 650°C.
또한 이온주입에 사용되는 도판트(dopant)는 n형의 앝은접합(700)을 형성가능하도록 안티몬(Sb), 비소(As), 인(P), 질소(N) 및 이의 혼합으로 이루어진 군으로부터 선택되는 것이 바람직하나 이에 한정되지는 않는다.In addition, the dopant used for ion implantation is preferably selected from the group consisting of antimony (Sb), arsenic (As), phosphorus (P), nitrogen (N), and mixtures thereof so as to form an n-type thin junction (700), but is not limited thereto.
마스크패턴 제거단계(S1000)는, 깊은접합(300) 및 얕은접합(700)이 형성된 실리콘카바이드 기판(100)으로부터 마스크패턴(200), 제1실리콘질화물층(400), 제1실리콘산화물층(500) 및 제2실리콘질화물층(600)을 제거하는 단계를 의미한다.The mask pattern removal step (S1000) refers to a step of removing the mask pattern (200), the first silicon nitride layer (400), the first silicon oxide layer (500), and the second silicon nitride layer (600) from the silicon carbide substrate (100) on which the deep bond (300) and the shallow bond (700) are formed.
깊은접합(300) 및 얕은접합(700) 각각이 양측으로 동일한 폭이 형성되면, 도 13에 도시된 바와 같이 동일한 폭 형성을 위해 증착된 마스크패턴(200), 제1실리콘질화물층(400), 제1실리콘산화물층(500) 및 제2실리콘질화물층(600)을 제거하는 과정을 거치게 된다. 이러한 과정은 BOE(Buffer Oxide Etchant) 및 질산을 이용하여 wet etching 방법으로 제거가 이루어지게 된다.When the deep junction (300) and the shallow junction (700) are formed with the same width on both sides, as shown in Fig. 13, a process of removing the mask pattern (200), the first silicon nitride layer (400), the first silicon oxide layer (500), and the second silicon nitride layer (600) deposited to form the same width is performed. This process is performed by a wet etching method using BOE (Buffer Oxide Etchant) and nitric acid.
그 후 깊은접합(300) 및 얕은접합(700)의 활성화를 위해 추가로 실리콘카바이드 기판(100)을 열처리하는 과정을 수행하게 되는데, 깊은접합(300) 및 얕은접합(700)을 형성하기 위해 주입된 도판트는 전계를 형성하기 위한 캐리어(carrier) 역할을 하기 때문에 고온 열처리를 통해 활성화시키고, 추가로 실리콘카바이드의 결정격자 손상을 회복시키게 된다. 만약 도판트가 활성화되지 못하면 오히려 저항으로 작용하여 전계의 흐름을 방해하게 된다.After that, a process of additionally heat-treating the silicon carbide substrate (100) is performed to activate the deep junction (300) and the shallow junction (700). Since the dopant injected to form the deep junction (300) and the shallow junction (700) acts as a carrier to form an electric field, it is activated through high-temperature heat treatment and additionally recovers damage to the crystal lattice of the silicon carbide. If the dopant is not activated, it rather acts as a resistor and impedes the flow of the electric field.
이와 같이 본 발명에 따른 실리콘카바이드 모스펫 전력반도체의 접합구조 형성방법을 통해 제조된 전력반도체는 실리콘카바이드 기판(100)에 폴리실리콘 필름 대신 실리콘산화물로 형성된 마스크패턴(200)을 증착시켜 공정시간을 감소시킬 수 있으며, 제1실리콘질화물층(400), 제1실리콘산화물층(500) 및 제2실리콘질화물층(600)을 순차적으로 적층 및 에칭시켜 깊은접합(300)의 양측 폭과 얕은접합(700)의 양측 폭이 각각 동일하게 형성되도록 할 수 있다. 이와 같이 깊은접합(300)의 양측 폭과 얕은접합(700)의 양측 폭이 각각 동일하게 형성됨에 의해 전력반도체를 동작시 누설전류(leakage current) 및 항복전압(breakdown voltage) 향상될 것이라고 기대된다.In this way, the power semiconductor manufactured through the method for forming a junction structure of a silicon carbide MOSFET power semiconductor according to the present invention can reduce the process time by depositing a mask pattern (200) formed of silicon oxide instead of a polysilicon film on a silicon carbide substrate (100), and the first silicon nitride layer (400), the first silicon oxide layer (500), and the second silicon nitride layer (600) can be sequentially laminated and etched so that the widths of both sides of the deep junction (300) and the widths of both sides of the shallow junction (700) are formed identically. As the widths of both sides of the deep junction (300) and the widths of both sides of the shallow junction (700) are formed identically in this way, it is expected that the leakage current and breakdown voltage will be improved when the power semiconductor is operated.
본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형실시가 가능한 것은 물론이다.The present invention is not limited to the above-described embodiments, and the scope of application is diverse, and various modifications can be made without departing from the gist of the present invention claimed in the claims.
100: 실리콘카바이드 기판
200: 마스크패턴
300: 깊은접합
400: 제1실리콘질화물층
500: 제1실리콘산화물층
600: 제2실리콘질화물층
700: 얕은접합
S100: 마스크패턴 형성단계
S200: 깊은접합 형성단계
S300: 제1실리콘질화물층 증착단계
S400: 제1실리콘산화물층 증착단계
S500: 제2실리콘질화물층 증착단계
S600: 제1측벽 형성단계
S700: 제2측벽 형성단계
S800: 제1실리콘질화물층 에칭단계
S900: 얕은접합 형성단계
S1000: 마스크패턴 제거단계100: Silicon carbide substrate
200: Mask pattern
300: Deep Joint
400: First silicon nitride layer
500: First silicon oxide layer
600: Second silicon nitride layer
700: shallow joint
S100: Mask pattern formation stage
S200: Deep bond formation stage
S300: First silicon nitride layer deposition step
S400: First silicon oxide layer deposition step
S500: Second silicon nitride layer deposition step
S600: First side wall formation stage
S700: Second side wall formation stage
S800: First silicon nitride layer etching step
S900: Shallow bond formation stage
S1000: Mask pattern removal step
Claims (4)
상기 실리콘카바이드 기판 및 상기 마스크패턴을 향해 이온주입을 수행하여 p형의 깊은접합(deep junction)을 형성하는 깊은접합 형성단계;
상기 마스크패턴 및 상기 깊은접합의 표면에 제1실리콘질화물층을 증착하는 제1실리콘질화물층 증착단계;
상기 제1실리콘질화물층에 제1실리콘산화물층을 증착하는 제1실리콘산화물층 증착단계;
상기 제1실리콘산화물층에 제2실리콘질화물층을 증착하는 제2실리콘질화물층 증착단계;
제1혼합기체를 통해 상기 제1실리콘산화물층의 상면에 증착된 상기 제2실리콘질화물층을 에칭하여 제1측벽을 형성하는 제1측벽 형성단계;
제2혼합기체를 통해 상기 제1실리콘질화물층의 상면에 증착된 상기 제1실리콘산화물층을 에칭하여 제2측벽을 형성하는 제2측벽 형성단계;
상기 깊은접합을 향해 이온주입을 수행하여 n형의 얕은접합(shallow junction)을 형성하는 얕은접합 형성단계; 및
상기 깊은접합 및 상기 얕은접합이 형성된 상기 실리콘카바이드 기판으로부터 상기 마스크패턴, 상기 제1실리콘질화물층, 상기 제1실리콘산화물층 및 상기 제2실리콘질화물층을 제거하는 마스크패턴 제거단계;를 포함하며,
상기 제1혼합기체는,
10 내지 120sccm(standard cubic centimeter per minute, sccm)의 염소기체(chlorine, Cl2), 0.1 내지 30sccm의 육불화황기체(sulfur hexafluoride, SF6), 0.1 내지 50sccm의 브롬화수소기체(hydrogen bromide, Hbr), 0.1 내지 20sccm의 산소기체(oxgen, O2) 및 0.1 내지 200sccm의 아르곤기체(argon, Ar)를 포함하며,
상기 제2혼합기체는,
20 내지 100sccm의 사불화탄소기체(carbon tetrafluoride, CF4), 20 내지 80sccm의 플루오로폼기체(fluoroform, CHF3), 10 내지 50sccm의 질소기체(nitrogen, N2) 및 100 내지 1,000sccm의 아르곤기체(argon, Ar)를 포함하는 것을 특징으로 하는 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법.A mask pattern forming step of forming a mask pattern by depositing silicon oxide on top of a silicon carbide substrate using plasma and etching the silicon oxide;
A deep junction formation step of forming a p-type deep junction by performing ion implantation toward the silicon carbide substrate and the mask pattern;
A first silicon nitride layer deposition step of depositing a first silicon nitride layer on the surface of the mask pattern and the deep junction;
A first silicon oxide layer deposition step of depositing a first silicon oxide layer on the first silicon nitride layer;
A second silicon nitride layer deposition step of depositing a second silicon nitride layer on the first silicon oxide layer;
A first sidewall forming step of forming a first sidewall by etching the second silicon nitride layer deposited on the upper surface of the first silicon oxide layer using a first mixed gas;
A second sidewall forming step of forming a second sidewall by etching the first silicon oxide layer deposited on the upper surface of the first silicon nitride layer using a second mixed gas;
A shallow junction formation step of performing ion implantation toward the deep junction to form an n-type shallow junction; and
A mask pattern removal step for removing the mask pattern, the first silicon nitride layer, the first silicon oxide layer and the second silicon nitride layer from the silicon carbide substrate on which the deep bond and the shallow bond are formed;
The above first mixed gas is,
It contains chlorine gas (Cl 2 ) of 10 to 120 sccm (standard cubic centimeter per minute, sccm), sulfur hexafluoride gas (SF 6 ) of 0.1 to 30 sccm, hydrogen bromide gas (Hbr) of 0.1 to 50 sccm, oxygen gas (O 2 ) of 0.1 to 20 sccm, and argon gas (Ar) of 0.1 to 200 sccm.
The above second mixed gas is,
A method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, characterized in that it comprises 20 to 100 sccm of carbon tetrafluoride (CF 4 ), 20 to 80 sccm of fluoroform (CHF 3 ), 10 to 50 sccm of nitrogen (N 2 ), and 100 to 1,000 sccm of argon (Ar).
상기 제2측벽 형성단계 이후에,
상기 깊은접합의 상면에 증착된 상기 제1실리콘질화물층 중 외부로 노출된 영역을 에칭하는 제1실리콘질화물층 에칭단계;를 더 포함하는 것을 특징으로 하는 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법.In paragraph 1,
After the above second side wall formation step,
A method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, characterized in that it further includes a first silicon nitride layer etching step of etching an area exposed to the outside among the first silicon nitride layer deposited on the upper surface of the deep bond.
상기 제1실리콘질화물층은 400Å 이하의 두께로 형성되고,
상기 제1실리콘산화물층은 상기 제1실리콘질화물층보다 두꺼운 두께인 3,000Å 이하의 두께로 형성되며,
상기 제2실리콘질화물층은 상기 제1실리콘산화물층보다 두꺼운 두께인 4,000Å 이하로 형성되는 것을 특징으로 하는 실리콘카바이드 모스펫 전력반도체의 셀프 얼라인 컨텍을 이용한 접합구조 형성방법.In paragraph 1,
The first silicon nitride layer is formed to a thickness of 400 Å or less,
The above first silicon oxide layer is formed to a thickness of 3,000 Å or less, which is thicker than the above first silicon nitride layer.
A method for forming a bonding structure using a self-aligned contact of a silicon carbide MOSFET power semiconductor, characterized in that the second silicon nitride layer is formed to a thickness of 4,000 Å or less, which is thicker than the first silicon oxide layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220071957A KR102699369B1 (en) | 2022-06-14 | 2022-06-14 | A method of forming a junction structure using self-aligne contact of silicon carbide MOSFET power semiconductor |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230171599A KR20230171599A (en) | 2023-12-21 |
| KR102699369B1 true KR102699369B1 (en) | 2024-08-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220071957A Active KR102699369B1 (en) | 2022-06-14 | 2022-06-14 | A method of forming a junction structure using self-aligne contact of silicon carbide MOSFET power semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102699369B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128191A (en) * | 2004-10-26 | 2006-05-18 | Nissan Motor Co Ltd | Semiconductor device and manufacturing method thereof |
| WO2014103000A1 (en) * | 2012-12-28 | 2014-07-03 | 株式会社日立製作所 | Silicon carbide semiconductor device and method for manufacturing same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012253291A (en) * | 2011-06-07 | 2012-12-20 | Sumitomo Electric Ind Ltd | Method of manufacturing silicon carbide semiconductor device |
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2022
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128191A (en) * | 2004-10-26 | 2006-05-18 | Nissan Motor Co Ltd | Semiconductor device and manufacturing method thereof |
| WO2014103000A1 (en) * | 2012-12-28 | 2014-07-03 | 株式会社日立製作所 | Silicon carbide semiconductor device and method for manufacturing same |
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|---|---|
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|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20240217 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20240805 |
|
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|
| PG1601 | Publication of registration |