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JP2008243835A - Vertical semiconductor device and manufacturing method thereof - Google Patents

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JP2008243835A JP2007077580A JP2007077580A JP2008243835A JP 2008243835 A JP2008243835 A JP 2008243835A JP 2007077580 A JP2007077580 A JP 2007077580A JP 2007077580 A JP2007077580 A JP 2007077580A JP 2008243835 A JP2008243835 A JP 2008243835A
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Abstract

【課題】低コストで高耐圧と低オン抵抗とを両立する縦型半導体素子及その製造方法を提供すること。
【解決手段】縦型半導体素子は、導電性基板1と、導電性基板1表面の一部が露出するように、導電性基板1上に形成された窒化物化合物半導体層4と、導電性基板1と窒化物化合物半導体層4との間に形成されたバッファ層3と、窒化物化合物半導体層4上に形成された第1の電極7と、導電性基板1の下面に形成された第2の電極11と、導電性基板1表面の露出部の少なくとも一部と、窒化物化合物半導体層4側面の少なくとも一部とを電気的に接続し、第1の電極7と第2の電極11との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部5’とを有する。
【選択図】図2
The present invention provides a vertical semiconductor device that achieves both high breakdown voltage and low on-resistance at low cost, and a method for manufacturing the same.
A vertical semiconductor device includes a conductive substrate, a nitride compound semiconductor layer formed on the conductive substrate so that a part of the surface of the conductive substrate is exposed, and a conductive substrate. 1 and nitride compound semiconductor layer 4, buffer layer 3 formed between nitride compound semiconductor layer 4, first electrode 7 formed on nitride compound semiconductor layer 4, and second electrode formed on the lower surface of conductive substrate 1. Are electrically connected to at least a part of the exposed portion of the surface of the conductive substrate 1 and at least a part of the side surface of the nitride compound semiconductor layer 4, and the first electrode 7 and the second electrode 11 are electrically connected to each other. And a bypass portion 5 ′ that allows at least part of the current flowing in the vertical direction to pass therethrough.
[Selection] Figure 2

Description

本発明は、窒化物化合物半導体を使用した縦型半導体素子及びその製造方法に関する。   The present invention relates to a vertical semiconductor device using a nitride compound semiconductor and a manufacturing method thereof.

GaNに代表される窒化物化合物半導体は、シリコンに比べて絶縁破壊電圧が高く、良好な電子輸送性及び熱伝導度を有していることから、パワー半導体素子への適用が期待されている。   A nitride compound semiconductor typified by GaN has a higher dielectric breakdown voltage than silicon, and has good electron transport properties and thermal conductivity, and therefore is expected to be applied to a power semiconductor element.

窒化物化合物半導体を利用したパワー半導体素子として、下記の特許文献1には、サファイア基板上にGaNバッファ層を介して順に形成されたn+型GaN層、n型GaN層と、n型GaN層をパターニングして形成された凸部と、その凸部の左右側部に成長されたAlGaN層とを有し、さらに、AlGaN層とn型GaN層のヘテロ接合領域に二次元電子ガスを生成する構造を有するショットキーバリアダイオードが記載されている。この場合、アノード電極は凸部に接続され、また、カソード電極は凸部の側方にある平坦なn+型GaN層上に形成されている。 As a power semiconductor element using a nitride compound semiconductor, Patent Document 1 listed below discloses an n + -type GaN layer, an n-type GaN layer, and an n-type GaN layer that are sequentially formed on a sapphire substrate via a GaN buffer layer. And a AlGaN layer grown on the left and right sides of the protrusion, and further generates a two-dimensional electron gas in the heterojunction region of the AlGaN layer and the n-type GaN layer. A Schottky barrier diode having a structure is described. In this case, the anode electrode is connected to the convex portion, and the cathode electrode is formed on the flat n + -type GaN layer on the side of the convex portion.

また、特許文献2には、シリコンからなる基板の上にAlN層とGaN層を交互に複数層積層したバッファ層を形成し、その上にGaN層を形成し、さらにGaN層上にショットキー接合する電極を形成した構造を有するショットキーバリアダイオードが記載されている。   In Patent Document 2, a buffer layer in which a plurality of AlN layers and GaN layers are alternately stacked is formed on a silicon substrate, a GaN layer is formed thereon, and a Schottky junction is formed on the GaN layer. A Schottky barrier diode having a structure in which an electrode is formed is described.

さらに、特許文献3には、所定のキャリア濃度を有するGaN基板上に、5μm以上1000μm以下のGaNエピタキシャル膜を備えたエピタキシャル基板が記載されている。
また、特許文献4には、導電性を有するGaN基板と、GaN基板上に設けられたGaN領域と、GaN領域にショットキー接合をなすショットキー電極とを備えた半導体素子が開示されている。
特開2004−031896号公報 特開2003−60212号公報 特開2006−100801号公報 特開2006−310408号公報
Further, Patent Document 3 describes an epitaxial substrate provided with a GaN epitaxial film of 5 μm or more and 1000 μm or less on a GaN substrate having a predetermined carrier concentration.
Patent Document 4 discloses a semiconductor device including a conductive GaN substrate, a GaN region provided on the GaN substrate, and a Schottky electrode that forms a Schottky junction in the GaN region.
JP 2004-031896 A JP 2003-60212 A JP 2006-100801 A JP 2006-310408 A

上記特許文献1に記載のショットキーバリアダイオードによれば、二次元電子ガスによりオン抵抗(通電時の直列抵抗)は低くなるが、電流が横方向に流れる横型デバイスであるために、素子面積が大きくなる。しかも、アノード電極とカソード電極の距離を広げれば耐圧を確保できるが、オン抵抗が増大することになる。   According to the Schottky barrier diode described in Patent Document 1 above, the on-resistance (series resistance when energized) is lowered by the two-dimensional electron gas, but since the current flows in the horizontal direction, the element area is small. growing. Moreover, if the distance between the anode electrode and the cathode electrode is increased, the withstand voltage can be ensured, but the on-resistance increases.

したがって、ショットキーバリアダイオードにおいて高い耐圧と低いオン抵抗とを両立させるためには、ショットキー電極とオーミック電極を実質的に縦方向に配置し、電流が縦方向に流れる縦型デバイスの採用が望ましいが、サファイア基板は絶縁性のため縦型デバイスには適用できない。   Therefore, in order to achieve both a high breakdown voltage and a low on-resistance in a Schottky barrier diode, it is desirable to employ a vertical device in which the Schottky electrode and the ohmic electrode are arranged substantially in the vertical direction and the current flows in the vertical direction. However, sapphire substrates are insulative and cannot be applied to vertical devices.

これに対し、上記特許文献2に記載されたショットキーバリアダイオードは、シリコン基板を用いた縦型デバイスであるが、以下のような課題がある。
(1)シリコン基板とGaN層との間にAlN層を含むバッファ層が存在することから、電流流路に、バンドギャップの大きい半導体層が存在することになり、直列抵抗が大きくなってしまうという問題がある。このような問題を回避するためには、バッファ層を薄くすることが考えられるが、AlNやAlGaNが絶縁体に近いワイドギャップバンド半導体であるため、バッファ層を薄くしても低抵抗化には限界がある。
(2)例えば、電気自動車向けに1200V耐圧の高耐圧デバイスを形成するには、キャリア移動層であるGaN層は10μm程度が必要であるが、特許文献2に記載のGaN層の厚さは、バッファ層を含めても850nmであり、耐圧を向上させるには不十分である。
(3)GaN層を単純に厚く形成すれば、オン抵抗を上げることなく、耐圧を増大させることができると考えられるが、GaN及びシリコンの熱膨張係数及び格子定数に差があることから、シリコン基板上へ結晶欠陥の少ない厚いGaN層を成長させることは困難であり、GaN層にクラックが発生したりシリコン基板の反りや割れが発生したりして、デバイス特性の劣化や歩留まりの低下の原因となる。
In contrast, the Schottky barrier diode described in Patent Document 2 is a vertical device using a silicon substrate, but has the following problems.
(1) Since a buffer layer including an AlN layer exists between the silicon substrate and the GaN layer, a semiconductor layer having a large band gap exists in the current flow path, and the series resistance increases. There's a problem. In order to avoid such a problem, it is conceivable to make the buffer layer thin. However, since AlN or AlGaN is a wide gap band semiconductor close to an insulator, reducing the resistance even if the buffer layer is made thin. There is a limit.
(2) For example, in order to form a high withstand voltage device with a withstand voltage of 1200 V for electric vehicles, the GaN layer that is a carrier moving layer needs about 10 μm, but the thickness of the GaN layer described in Patent Document 2 is Even including the buffer layer, the thickness is 850 nm, which is insufficient to improve the breakdown voltage.
(3) If the GaN layer is simply formed thick, it is considered that the breakdown voltage can be increased without increasing the on-resistance. However, since there are differences in the thermal expansion coefficients and lattice constants of GaN and silicon, silicon It is difficult to grow a thick GaN layer with few crystal defects on the substrate, causing cracks in the GaN layer or warping and cracking of the silicon substrate, causing deterioration in device characteristics and yield. It becomes.

上記(2)及び(3)の課題に対し、上記特許文献3及び4では、導電性のGaN基板を採用することで、縦方向通電が可能であり、且つ、結晶欠陥の少ない厚膜のGaN層のエピタキシャル成長が可能であるが、GaN基板そのものがシリコン基板等と比較して非常に高価であり、工業製品として実用的ではない。   With respect to the problems (2) and (3), in Patent Documents 3 and 4, a thick GaN film that can be energized in the vertical direction by using a conductive GaN substrate and has few crystal defects. The layers can be epitaxially grown, but the GaN substrate itself is very expensive compared to a silicon substrate or the like, and is not practical as an industrial product.

本発明の第1の目的は、低オン抵抗の縦型半導体素子及その製造方法を提供することを目的とする。
本発明の第2の目的は、低コストで高耐圧と低オン抵抗とを両立する縦型半導体素子及びその製造方法を提供することを目的とする。
A first object of the present invention is to provide a vertical semiconductor device having a low on-resistance and a method for manufacturing the same.
A second object of the present invention is to provide a vertical semiconductor device that achieves both high breakdown voltage and low on-resistance at low cost and a method for manufacturing the same.

上記の課題を解決するための本発明の第1の態様は、導電性基板と、前記導電性基板表面の一部が露出するように、前記導電性基板上に形成された窒化物化合物半導体層と、前記導電性基板と前記窒化物化合物半導体層との間に形成されたバッファ層と、前記窒化物化合物半導体層上に形成された第1の電極と、前記導電性基板の下面に形成された第2の電極と、前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層側面の少なくとも一部とを電気的に接続し、前記第1の電極と前記第2の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部とを有することを特徴とする縦型半導体素子である。   A first aspect of the present invention for solving the above-described problems is a conductive substrate and a nitride compound semiconductor layer formed on the conductive substrate such that a part of the surface of the conductive substrate is exposed. A buffer layer formed between the conductive substrate and the nitride compound semiconductor layer, a first electrode formed on the nitride compound semiconductor layer, and a lower surface of the conductive substrate. The second electrode, at least a part of the exposed portion of the surface of the conductive substrate, and at least a part of the side surface of the nitride compound semiconductor layer are electrically connected, and the first electrode and the second electrode A vertical semiconductor element having a bypass portion that allows at least a part of a current flowing in a vertical direction to pass between the electrodes.

本発明の第2の態様は、前記第1の態様に係る縦型半導体素子において、前記窒化物化合物半導体層は、前記導電性基板上に選択成長された凸状の窒化物化合物半導体層であることを特徴とする。     According to a second aspect of the present invention, in the vertical semiconductor device according to the first aspect, the nitride compound semiconductor layer is a convex nitride compound semiconductor layer selectively grown on the conductive substrate. It is characterized by that.

本発明の第3の態様は、前記第1又は第2の態様に係る縦型半導体素子において、前記バイパス部は、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料からなることを特徴とする。   According to a third aspect of the present invention, in the vertical semiconductor device according to the first or second aspect, the bypass portion is in ohmic contact with both the nitride compound semiconductor layer and the conductive substrate. It is characterized by comprising.

本発明の第4の態様は、前記第1から第3のいずれかの態様に係る縦型半導体素子において、前記窒化物化合物半導体層は、5μm以上の厚さを有していることを特徴とする。   According to a fourth aspect of the present invention, in the vertical semiconductor device according to any one of the first to third aspects, the nitride compound semiconductor layer has a thickness of 5 μm or more. To do.

本発明の第5の態様は、前記第1から第4のいずれかの態様に係る縦型半導体素子において、前記窒化物化合物半導体層の前記バッファ層側下部には、不純物が高濃度に導入された高濃度不純物ドープ層が形成されており、前記バイパス部は、前記窒化物化合物半導体層の前記高濃度不純物ドープ層とオーミック接触していることを特徴とする。   According to a fifth aspect of the present invention, in the vertical semiconductor device according to any one of the first to fourth aspects, impurities are introduced at a high concentration in the lower part of the nitride compound semiconductor layer on the buffer layer side. A high concentration impurity doped layer is formed, and the bypass portion is in ohmic contact with the high concentration impurity doped layer of the nitride compound semiconductor layer.

本発明の第6の態様は、前記第5の態様に係る縦型半導体素子において、前記バイパス部は、前記窒化物化合物半導体層のうち、前記高濃度不純物ドープ層とのみ接触していること特徴とする。   According to a sixth aspect of the present invention, in the vertical semiconductor device according to the fifth aspect, the bypass portion is in contact with only the high-concentration impurity doped layer in the nitride compound semiconductor layer. And

本発明の第7の態様は、前記第1から第6のいずれかの態様に係る縦型半導体素子において、前記導電性基板はn型シリコン基板であり、前記窒化物化合物半導体層はn型GaN層であり、前記バイパス部はTi/Al層であることを特徴とする。   According to a seventh aspect of the present invention, in the vertical semiconductor device according to any one of the first to sixth aspects, the conductive substrate is an n-type silicon substrate, and the nitride compound semiconductor layer is an n-type GaN. The bypass portion is a Ti / Al layer.

本発明の第8の態様は、前記第7の態様に係る縦型半導体素子において、前記n型シリコン基板は、比抵抗が0.1Ωcm以下であることを特徴とする。   According to an eighth aspect of the present invention, in the vertical semiconductor element according to the seventh aspect, the n-type silicon substrate has a specific resistance of 0.1 Ωcm or less.

本発明の第9の態様は、前記第7又は第8の態様に係る縦型半導体素子において、前記n型シリコン基板は、n型不純物が1×1017cm−3以上導入されていることを特徴とする。 According to a ninth aspect of the present invention, in the vertical semiconductor element according to the seventh or eighth aspect, an n-type impurity is introduced into the n-type silicon substrate in an amount of 1 × 10 17 cm −3 or more. Features.

本発明の第10の態様は、前記第1から第9のいずれかの態様に係る縦型半導体素子において、前記バッファ層は、AlN層又はAlGaN層であることを特徴とする。   According to a tenth aspect of the present invention, in the vertical semiconductor device according to any one of the first to ninth aspects, the buffer layer is an AlN layer or an AlGaN layer.

本発明の第11の態様は、導電性基板上に、前記導電性基板の少なくとも一部が露出するようにバッファ層と窒化物化合物半導体層を形成する工程と、前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層側面の少なくとも一部とを電気的に接続するバイパス部を形成する工程と、前記窒化物化合物半導体層上に第1の電極を形成する工程と、前記導電性半導体の下面に第2の電極を形成する工程とを有することを特徴とする縦型半導体素子の製造方法である。   According to an eleventh aspect of the present invention, there is provided a step of forming a buffer layer and a nitride compound semiconductor layer on a conductive substrate so that at least a part of the conductive substrate is exposed, and an exposed portion of the surface of the conductive substrate. Forming a bypass portion that electrically connects at least a part of the nitride compound semiconductor layer and at least a part of a side surface of the nitride compound semiconductor layer; forming a first electrode on the nitride compound semiconductor layer; And a step of forming a second electrode on the lower surface of the conductive semiconductor.

本発明の第12の態様は、前記第11の態様に係る縦型半導体素子の製造方法において、前記バイパス部を、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料により形成することを特徴とする。   According to a twelfth aspect of the present invention, in the method for manufacturing a vertical semiconductor device according to the eleventh aspect, the bypass portion is in ohmic contact with both the nitride compound semiconductor layer and the conductive substrate. It is formed by.

本発明の第13の態様は、前記第11又は第12の態様に係る縦型半導体素子の製造方法において、前記バッファ層及び窒化物化合物半導体を形成する工程は、前記導電性基板上に、複数の開口部を有する選択成長用マスクを形成する工程と、前記選択成長用マスクの前記複数の開口部から露出した前記導電性基板上に、バッファ層と窒化物化合物半導体層を選択成長させ、複数の凸状窒化物化合物半導体層を形成する工程と、前記選択成長用マスクを前記導電性基板から除去する工程とを有し、前記バイパス部を形成する工程は、前記導電性基板上全面に、前記窒化物化合物半導体層と前記基板の両方に対してオーミック接触する材料からなる導電層を形成する工程と、前記導電層を覆い、且つ、前記複数の凸状窒化物化合物半導体層の相互間凹部を埋めるレジスト膜を形成する工程と、前記複数の凸状窒化物化合物半導体層の相互間凹部に所定高さのレジスト膜が残るように、前記レジスト膜をエッチバックする工程と、エッチバック後に残った前記レジスト膜に覆われていない部分の前記導電層をエッチングする工程とを有することを特徴とする。   According to a thirteenth aspect of the present invention, in the method for manufacturing a vertical semiconductor device according to the eleventh or twelfth aspect, the step of forming the buffer layer and the nitride compound semiconductor includes a plurality of steps on the conductive substrate. Forming a selective growth mask having a plurality of openings, and selectively growing a buffer layer and a nitride compound semiconductor layer on the conductive substrate exposed from the plurality of openings of the selective growth mask. A step of forming the convex nitride compound semiconductor layer and a step of removing the selective growth mask from the conductive substrate, and the step of forming the bypass portion is performed on the entire surface of the conductive substrate. Forming a conductive layer made of a material in ohmic contact with both of the nitride compound semiconductor layer and the substrate; and a phase of the plurality of convex nitride compound semiconductor layers covering the conductive layer A step of forming a resist film filling the recesses, a step of etching back the resist film such that a resist film having a predetermined height remains in the recesses between the plurality of convex nitride compound semiconductor layers, And a step of etching the portion of the conductive layer that is not covered by the remaining resist film.

本発明の第14の態様は、前記第11から第13のいずれかの態様に係る縦型半導体素子の製造方法において、前記窒化物化合物半導体層を、5μm以上の厚さで形成することを特徴とする。   According to a fourteenth aspect of the present invention, in the method for manufacturing a vertical semiconductor element according to any one of the eleventh to thirteenth aspects, the nitride compound semiconductor layer is formed with a thickness of 5 μm or more. And

本発明の第15の態様は、前記第11から第14のいずれかの態様に係る縦型半導体素子の製造方法において、前記基板はn型シリコン基板であり、前記窒化物化合物半導体層はn型GaN層であり、前記バイパス部はTi/Al層であることを特徴とする。   According to a fifteenth aspect of the present invention, in the method for manufacturing a vertical semiconductor device according to any one of the eleventh to fourteenth aspects, the substrate is an n-type silicon substrate, and the nitride compound semiconductor layer is an n-type. It is a GaN layer, and the bypass part is a Ti / Al layer.

本発明の第1の態様によれば、導電性基板表面の露出部の少なくとも一部と、キャリア移動層である窒化物化合物半導体層側面の少なくとも一部とを電気的に接続し、前記第1の電極と前記第2の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部が存在するので、電流の少なくとも一部が、窒化物化合物層上の第1の電極から窒化物化合物半導体層、バイパス部、導電性基板を経て、基板下面の第2の電極へ流れるようになり、バッファ層を通る電流の量を減少させることができる。したがって、ワイドバンドギャップ半導体であるバッファ層が存在する縦型半導体素子において、オン抵抗の低減が可能となる。   According to the first aspect of the present invention, at least a part of the exposed portion of the surface of the conductive substrate is electrically connected to at least a part of the side surface of the nitride compound semiconductor layer that is the carrier transfer layer, and the first Since there is a bypass portion for passing at least part of the current flowing in the longitudinal direction between the first electrode and the second electrode, at least part of the current is nitrided from the first electrode on the nitride compound layer. The current flows through the physical compound semiconductor layer, the bypass portion, and the conductive substrate to the second electrode on the lower surface of the substrate, so that the amount of current passing through the buffer layer can be reduced. Therefore, it is possible to reduce the on-resistance in a vertical semiconductor element having a buffer layer that is a wide band gap semiconductor.

また、本発明の第2の態様によれば、導電性基板上に凸状に選択成長された窒化物化合物半導体層をキャリア移動層として半導体素子を構成している。すなわち、基板上の狭い領域で窒化物化合物半導体層が孤立して形成されることにより、基板と窒化物化合物半導体層の熱膨張率や格子定数に差がある場合にも、それらの影響を抑えることができ、凸状の窒化物化合物半導体層にクラックが生じることを防止して、窒化物化合物半導体層を厚く形成することができる。したがって、基板として安価なシリコン基板等を利用することが可能となり、高耐圧と低オン抵抗とを両立した半導体素子を安価に普及させることができる。   In addition, according to the second aspect of the present invention, the semiconductor element is configured with the nitride compound semiconductor layer selectively grown in a convex shape on the conductive substrate as the carrier transfer layer. In other words, the nitride compound semiconductor layer is formed so as to be isolated in a narrow region on the substrate, so that even if there is a difference in the coefficient of thermal expansion or the lattice constant between the substrate and the nitride compound semiconductor layer, the influence thereof is suppressed. It is possible to prevent the occurrence of cracks in the convex nitride compound semiconductor layer and to form a thick nitride compound semiconductor layer. Therefore, an inexpensive silicon substrate or the like can be used as the substrate, and semiconductor elements that have both high breakdown voltage and low on-resistance can be spread at low cost.

(第1の実施の形態)
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図1及び図2は、本発明の第1実施形態に係る縦型半導体素子であるショットキーバリアダイオードの製造工程を示す断面図である。
(First embodiment)
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
1 and 2 are cross-sectional views showing a manufacturing process of a Schottky barrier diode which is a vertical semiconductor device according to the first embodiment of the present invention.

まず、図1(a)に示すように、シリコン基板1を準備し、シリコン基板1の(111)又は(001)面上に選択成長用マスク2を形成する。シリコン基板1としては、比抵抗が0.1Ωcm以下、好ましくは0.01Ωcm以下のn型導電性のシリコン基板を用いるか、あるいは、イオン注入法や熱拡散法により、P、As、Sb等のn型不純物を1×1017cm−3以上導入することで低抵抗化したシリコン基板を用いる。 First, as shown in FIG. 1A, a silicon substrate 1 is prepared, and a selective growth mask 2 is formed on the (111) or (001) plane of the silicon substrate 1. As the silicon substrate 1, an n-type conductive silicon substrate having a specific resistance of 0.1 Ωcm or less, preferably 0.01 Ωcm or less is used, or P, As, Sb, or the like is formed by an ion implantation method or a thermal diffusion method. A silicon substrate whose resistance is reduced by introducing n-type impurities of 1 × 10 17 cm −3 or more is used.

選択成長用マスク2は次のような方法で形成される。
例えば、シリコン基板1の上に、窒化シリコン(SiNx)、酸化シリコン(SiO2)等の膜をプラズマCVD法によって100nmの厚さに形成する。ついで、その膜の上にフォトレジストのパターンを形成し、そのフォトレジストをマスクにして膜をエッチングする。これにより、パターニングされた膜を選択成長用マスク2とする。
The selective growth mask 2 is formed by the following method.
For example, a film such as silicon nitride (SiN x ) or silicon oxide (SiO 2 ) is formed on the silicon substrate 1 to a thickness of 100 nm by plasma CVD. Next, a photoresist pattern is formed on the film, and the film is etched using the photoresist as a mask. Thus, the patterned film is used as a selective growth mask 2.

選択成長用マスク2は、例えば図3(a)に示すように、直径40μmの円の開口部2aを最密充填構造となるように複数、配置する。例えば、隣り合う円の開口部2aの中心の距離を50μmにする。又は、図3(b)に示すように、1辺が40μmの正方形の開口部2aを10μmの間隔をおいて縦横に複数、配置する。なお、開口部2aは、その他の形状、例えば多角形であってもよい。   In the selective growth mask 2, for example, as shown in FIG. 3A, a plurality of circular openings 2a having a diameter of 40 μm are arranged so as to form a close-packed structure. For example, the distance between the centers of the adjacent circular openings 2a is set to 50 μm. Alternatively, as shown in FIG. 3B, a plurality of square openings 2a each having a side of 40 μm are arranged vertically and horizontally at an interval of 10 μm. The opening 2a may have another shape, for example, a polygon.

選択成長用マスク2のパターン形成に用いるエッチング方法は、例えば、その構成材料が窒化シリコン膜の場合にはCF4をエッチングガスに用いる反応性イオン(RIE)エッチングであり、また、構成材料が酸化シリコンの場合には緩衝フッ酸を用いるウェットエッチングである。
選択成長用マスク2の形成に続いて、シリコン基板1の表面を例えば1100℃でサーマルクリーニングする。
The etching method used for pattern formation of the selective growth mask 2 is, for example, reactive ion (RIE) etching using CF 4 as an etching gas when the constituent material is a silicon nitride film, and the constituent material is oxidized. In the case of silicon, wet etching using buffered hydrofluoric acid is used.
Following the formation of the selective growth mask 2, the surface of the silicon substrate 1 is thermally cleaned at 1100 ° C., for example.

次に、図1(b)に示すように、選択成長用マスク2の開口部2aから露出されたシリコン基板1の(111)又は(001)面の上にAlNバッファ層3と凸状のGaN膜4を選択成長する。GaN層4は、電子デバイスのキャリア移動層となり、n型不純物が高濃度にドープされたn型GaN層4aと、n型不純物が低濃度にドープされたn型GaN層4bとで構成される。 Next, as shown in FIG. 1B, the AlN buffer layer 3 and the convex GaN are formed on the (111) or (001) plane of the silicon substrate 1 exposed from the opening 2a of the selective growth mask 2. The film 4 is selectively grown. The GaN layer 4 serves as a carrier transport layer of an electronic device, and includes an n + -type GaN layer 4a doped with n-type impurities at a high concentration and an n -type GaN layer 4b doped with n-type impurities at a low concentration. Is done.

AlNバッファ層3は、例えば有機金属気相成長(MOCVD)法により約3nmの厚さに成長される。この場合、キャリアガスに水素ガスを使用してIII族元素用のソースガスであるトリメチルアルミニウム(TMA)を反応室(不図示)内に14μmol/minの流量で導入するとともに、V族元素用のソースガスとしてアンモニア(NH3)を12リットル/minの流量で反応室内に導入する。 The AlN buffer layer 3 is grown to a thickness of about 3 nm by, for example, metal organic chemical vapor deposition (MOCVD). In this case, hydrogen gas is used as the carrier gas, and trimethylaluminum (TMA), which is a source gas for the group III element, is introduced into the reaction chamber (not shown) at a flow rate of 14 μmol / min, and for the group V element. Ammonia (NH 3 ) is introduced as a source gas into the reaction chamber at a flow rate of 12 liters / min.

AlNバッファ層3内にはn型ドーパントとしてシリコンが1×1018/cm3の濃度で導入される。シリコン用ソースガスとしてはシラン(SiH4)を用いることができる。
なお、バッファ層として、AlN層の代わりにAlGaN層を形成してもよい。
Silicon is introduced into the AlN buffer layer 3 as an n-type dopant at a concentration of 1 × 10 18 / cm 3 . Silane (SiH 4 ) can be used as the source gas for silicon.
As the buffer layer, an AlGaN layer may be formed instead of the AlN layer.

GaN層4は、例えばMOCVD法により以下のように形成される。即ち、キャリアガスに100%の水素ガスを使用してIII族元素用のソースガスであるトリメチルガリウム(TMG)と、V族元素用のソースガスとしてアンモニアと、n型不純物としてのSiのソースガスであるシラン(SiH4)とを反応室内に導入し、1×1018cm−3以上、例えば5×1018cm−3の高不純物濃度のn型GaN層4aを厚さ1μmに成長させる。
この際の各ソースガスの流量は、例えば、トリメチルガリウムが58μmol/minであり、アンモニアが12リットル/minであり、シラン(SiH4)は9.0nmol/minである。
The GaN layer 4 is formed as follows, for example, by MOCVD. That is, using 100% hydrogen gas as a carrier gas, trimethylgallium (TMG) as a source gas for a group III element, ammonia as a source gas for a group V element, and a source gas of Si as an n-type impurity Silane (SiH 4 ) is introduced into the reaction chamber, and an n + -type GaN layer 4a having a high impurity concentration of 1 × 10 18 cm −3 or more, for example, 5 × 10 18 cm −3 is grown to a thickness of 1 μm. .
The flow rate of each source gas at this time is, for example, 58 μmol / min for trimethylgallium, 12 liter / min for ammonia, and 9.0 nmol / min for silane (SiH 4 ).

さらに連続して、例えば、トリメチルガリウムと、アンモニアと、シラン(SiH4)とを、それぞれガス流量は58μmol/min、12l/min、及び0.018nmol/min反応室に導入し、1×1016cm−3程度のn型GaN層4bを厚さ5μm以上に、例えば10μmに成長させる。 Furthermore, continuously, for example, trimethylgallium, ammonia, and silane (SiH 4 ) are introduced into the reaction chamber with gas flow rates of 58 μmol / min, 12 l / min, and 0.018 nmol / min, respectively, and 1 × 10 16. An n -type GaN layer 4b of about cm −3 is grown to a thickness of 5 μm or more, for example, 10 μm.

なお、AlNバッファ層3、GaN層4の成長時の基板温度は例えば1050℃に設定される。   The substrate temperature during the growth of the AlN buffer layer 3 and the GaN layer 4 is set to 1050 ° C., for example.

次に、図1(c)に示すように、選択成長用マスク2を除去する。具体的には、フッ酸や緩衝フッ酸によって選択マスク2を除去する。   Next, as shown in FIG. 1C, the selective growth mask 2 is removed. Specifically, the selection mask 2 is removed with hydrofluoric acid or buffered hydrofluoric acid.

次に、図1(d)に示すように、シリコン基板1上全面に、Ti(25nm)/Al(500nm)の積層構造である導電層5を、スパッタ法、真空蒸着法等により形成する。   Next, as shown in FIG. 1D, a conductive layer 5 having a laminated structure of Ti (25 nm) / Al (500 nm) is formed on the entire surface of the silicon substrate 1 by a sputtering method, a vacuum evaporation method, or the like.

次いで、複数形成された凸状のGaN層4の相互間の凹部を埋めるように、導電層5上にレジスト6を塗布した後、レジスト6をプリベークして硬化させる。   Next, after applying a resist 6 on the conductive layer 5 so as to fill the concave portions between the plurality of convex GaN layers 4 formed, the resist 6 is pre-baked and cured.

次に、図1(e)に示すように、酸素系アッシング装置、酸素系RIE装置によりレジスト6をエッチバックする。エッチバックの終了点は、n型GaN層4aとn型GaN層4bとの界面、すなわちシリコン基板1表面から約1μmの高さとする。 Next, as shown in FIG. 1E, the resist 6 is etched back by an oxygen ashing apparatus and an oxygen RIE apparatus. The end point of the etch back is set to a height of about 1 μm from the interface between the n + -type GaN layer 4 a and the n -type GaN layer 4 b, that is, from the surface of the silicon substrate 1.

次に、図2(a)に示すように、例えば緩衝フッ酸を用いて、導電層5をエッチングし、レジスト6に覆われていない部分の導電層5を除去する。これにより、GaN層4側面とシリコン基板1表面とを電気的に接続するバイパス電極(バイパス部)5’が形成される。
シリコン基板1及びn+型GaN層4aは共に高濃度のn型不純物がドープされているので、バイパス電極5’とシリコン基板1との間の接触抵抗、及び、バイパス電極5’とn+型GaN層4aとの間の接触抵抗が低減され、Ti/Al層からなるバイパス電極5’とのオーミック接触が可能である。
Next, as shown in FIG. 2A, the conductive layer 5 is etched using, for example, buffered hydrofluoric acid, and the conductive layer 5 in a portion not covered with the resist 6 is removed. Thereby, a bypass electrode (bypass portion) 5 ′ that electrically connects the side surface of the GaN layer 4 and the surface of the silicon substrate 1 is formed.
Since both the silicon substrate 1 and the n + -type GaN layer 4a are doped with high-concentration n-type impurities, the contact resistance between the bypass electrode 5 ′ and the silicon substrate 1, and the bypass electrode 5 ′ and the n + -type GaN layer The contact resistance with 4a is reduced, and ohmic contact with the bypass electrode 5 'made of a Ti / Al layer is possible.

なお、バイパス電極5’は、GaN層4側面のうち少なくともn型GaN層4a側面の一部と接触するよう形成されればよいが、バイパス電極5’とGaN層4との接触抵抗を低減する観点からは、接触範囲が広い方が好ましい。一方で、バイパス電極5’がn型GaN層4aだけでなくn型GaN層4bとも接触すると、実効的なキャリア移動層が薄くなってしまい、耐圧が確保できなくなる。したがって、バイパス電極5’は、n型GaN層4aとのみ接触する構成が好ましい。 The bypass electrode 5 ′ may be formed so as to be in contact with at least a part of the side surface of the n + -type GaN layer 4a among the side surfaces of the GaN layer 4, but the contact resistance between the bypass electrode 5 ′ and the GaN layer 4 is reduced. From this viewpoint, it is preferable that the contact range is wide. On the other hand, when the bypass electrode 5 ′ is in contact with not only the n + -type GaN layer 4 a but also the n -type GaN layer 4 b, the effective carrier moving layer becomes thin and the breakdown voltage cannot be secured. Therefore, it is preferable that the bypass electrode 5 ′ is in contact only with the n + -type GaN layer 4a.

次に、図2(b)に示すように、凸状のGaN層4の相互間凹部に残ったレジスト6を除去した後、複数形成された凸状のGaN層4のそれぞれの上面にショットキー接触するショットキー電極7をリフトオフ法により形成する。即ち、シリコン基板1上にフォトレジスト(不図示)を塗布して各GaN層4を覆った後に、フォトレジストを露光、現像して、凸状のGaN層4上面のそれぞれに窓を形成し、さらに、窓内とフォトレジスト上に金属膜をスパッタ法、真空蒸着法等により形成した後に、フォトレジストを除去することによりGaN層4上に残った金属膜をショットキー電極7とする。   Next, as shown in FIG. 2B, after removing the resist 6 remaining in the concave portions between the convex GaN layers 4, a Schottky is formed on each upper surface of the plurality of convex GaN layers 4 formed. The Schottky electrode 7 in contact is formed by a lift-off method. That is, after applying a photoresist (not shown) on the silicon substrate 1 to cover each GaN layer 4, the photoresist is exposed and developed to form windows on the upper surface of the convex GaN layer 4. Further, after a metal film is formed in the window and on the photoresist by sputtering, vacuum evaporation, or the like, the photoresist is removed to form the metal film remaining on the GaN layer 4 as the Schottky electrode 7.

ショットキー電極7となる金属膜として、例えば厚さ100nmのプラチナ(Pt)を採用する。
GaN層4の上面が丸形の場合には、ショットキー電極7の平面形状を直径40μmの丸パターンとし、また、その上面が正方形の場合にはショットキー電極7の平面形状は40μm角の正方形パターンとする。
For example, platinum (Pt) with a thickness of 100 nm is used as the metal film to be the Schottky electrode 7.
When the top surface of the GaN layer 4 is round, the planar shape of the Schottky electrode 7 is a round pattern having a diameter of 40 μm. When the top surface is square, the planar shape of the Schottky electrode 7 is a square of 40 μm square. A pattern.

続いて、図2(c)に示すように、ショットキー電極7の上面を露出するとともに、GaN層4の全体を覆う絶縁膜8を形成する。即ち、絶縁膜8として、例えばSiO2層8a、SiNx層8b、SiO2層8cの3層構造の膜を採用する。 Subsequently, as shown in FIG. 2C, an insulating film 8 is formed to expose the upper surface of the Schottky electrode 7 and cover the entire GaN layer 4. That is, as the insulating film 8, for example, a film having a three-layer structure of a SiO 2 layer 8a, a SiN x layer 8b, and a SiO 2 layer 8c is employed.

一層目のSiO2層8aは、ソースガスにSiH4とN2Oを用いてプラズマCVD法により100nmの厚さに形成される。また、二層目のSiNx層8bは、SiH4、N2(又はNH3)を用いて300nmの厚さに成長される。 The first SiO 2 layer 8a is formed to a thickness of 100 nm by plasma CVD using SiH 4 and N 2 O as source gases. The second SiN x layer 8b is grown to a thickness of 300 nm using SiH 4 , N 2 (or NH 3 ).

三層目のSiO2層8cの形成方法として、TEOS(テトラエトキシシラン)と酸素(O2)をソースガスに用いてプラズマCVDにより形成する方法、又は、TEOSとオゾン(O3)をソースガスに用いてプラズマCVDにより形成する方法のいずれかが採用され、これにより凸状のGaN層4の相互間の凹部を全て埋め込む。 The third SiO 2 layer 8c is formed by plasma CVD using TEOS (tetraethoxysilane) and oxygen (O 2 ) as a source gas, or TEOS and ozone (O 3 ) as a source gas. One of the methods formed by plasma CVD is employed, and all the concave portions between the convex GaN layers 4 are buried.

そのような絶縁膜8の上面は、成膜後に化学機械的研磨(CMP)法により平坦化される。この場合、二層目のSiNx層8bはエッチングストップ層として機能して三層目のSiO2層8cが研磨される。CMPに使用されるスラリーとしてコロイダルシリカ若しくはセリアをベースとしたものを使用して、SiNx層8bの一部が露出するまで平坦化する。 The upper surface of such an insulating film 8 is planarized by chemical mechanical polishing (CMP) after film formation. In this case, the second SiN x layer 8b functions as an etching stop layer, and the third SiO 2 layer 8c is polished. A slurry used for CMP is based on colloidal silica or ceria, and is planarized until a part of the SiN x layer 8b is exposed.

この後に、フォトレジストを使用するフォトリソグラフィー法によりショットキー電極7の上にある二層目のSiNx層8bと一層目のSiO2層8aをエッチングして開口部9を形成する。
SiNx層8bは、エッチングガスとしてCF4を使用してRIE法によりエッチングされる。また、SiO2層8aは緩衝フッ酸によりエッチングされる。
Thereafter, the second SiN x layer 8b and the first SiO 2 layer 8a on the Schottky electrode 7 are etched by a photolithography method using a photoresist to form the opening 9.
The SiN x layer 8b is etched by RIE using CF 4 as an etching gas. The SiO 2 layer 8a is etched with buffered hydrofluoric acid.

この後に、図2(d)に示すように、ショットキー電極7同士を接続する上部配線10を絶縁膜8上と開口部9内に形成する。上部配線10は、例えばアルミニウム(Al)膜をスパッタ法、真空蒸着法等により3μmの厚さに形成する。Al膜をパターニングする場合には、配線形状のフォトレジストパターンをAl膜上に作成した状態で、ウェットエッチングでAl膜のパターンを形成する。ウェットエッチング液としては、リン酸、硝酸、酢酸、水を16:1:2:1に混ぜた液が用いられる。   Thereafter, as shown in FIG. 2D, the upper wiring 10 for connecting the Schottky electrodes 7 to each other is formed on the insulating film 8 and in the opening 9. For the upper wiring 10, for example, an aluminum (Al) film is formed to a thickness of 3 μm by sputtering, vacuum deposition, or the like. In the case of patterning the Al film, the pattern of the Al film is formed by wet etching in a state where a wiring-shaped photoresist pattern is formed on the Al film. As the wet etching solution, a solution obtained by mixing phosphoric acid, nitric acid, acetic acid, and water in a ratio of 16: 1: 2: 1 is used.

その後に、Ti/Ni/Auの三層構造からなるオーミック電極11を蒸着によりシリコン基板1の下面に形成する。   Thereafter, an ohmic electrode 11 having a three-layer structure of Ti / Ni / Au is formed on the lower surface of the silicon substrate 1 by vapor deposition.

なお、ショットキー電極7を下に向ける配置のジャンクションダウンでダイボンディングする場合には、上部配線10をTi/Ni/Auから構成し、オーミック電極11をAlから構成する。   When die bonding is performed by junction down with the Schottky electrode 7 facing downward, the upper wiring 10 is made of Ti / Ni / Au and the ohmic electrode 11 is made of Al.

以上により、複数のショットキーバリアダイオードを並列に接続してなるパワー半導体素子が形成される。   As described above, a power semiconductor element formed by connecting a plurality of Schottky barrier diodes in parallel is formed.

以上のような構成のショットキーバリアダイオードにおいては、ショットキー電極7に所定の電圧を加えると、n型GaN層4中のキャリアがショットキー電極7へと移動する。これにより、図2(d)中の矢印で示すように、電流が、ショットキー電極からn型GaN層4b、n型GaN層4aへと流れ、バイパス電極5’を経て、シリコン基板1、オーミック電極11へと流れることになる。
すなわち、本実施形態のパワー半導体素子には、GaN層4側面とシリコン基板1表面とを電気的に接続するバイパス電極5’が存在することによって、ワイドバンドギャップ半導体であるAlNバッファ層3を通る電流の量を減少させることができ、オン抵抗の低減が可能となる。
In the Schottky barrier diode configured as described above, when a predetermined voltage is applied to the Schottky electrode 7, carriers in the n-type GaN layer 4 move to the Schottky electrode 7. As a result, as indicated by an arrow in FIG. 2D, a current flows from the Schottky electrode to the n -type GaN layer 4 b and the n + -type GaN layer 4 a, passes through the bypass electrode 5 ′, and passes through the silicon substrate 1. And flow to the ohmic electrode 11.
That is, the power semiconductor element of the present embodiment passes through the AlN buffer layer 3 that is a wide band gap semiconductor due to the presence of the bypass electrode 5 ′ that electrically connects the side surface of the GaN layer 4 and the surface of the silicon substrate 1. The amount of current can be reduced, and the on-resistance can be reduced.

また、本実施形態においては、ショットキーバリアダイオードのn型GaN層4は、平面の縦横が40μm×40μmの広さの素子単位毎に5μm以上の厚さで選択成長法により形成された構造を採用しているので、シリコン基板1上にクラックが発生し難く結晶性の良いGaN層4を形成することが可能になる。これにより、安価なシリコン基板を利用して、例えば1200V程度の耐圧を有するショットキーバリアダイオードを提供することが可能になる。   Further, in this embodiment, the n-type GaN layer 4 of the Schottky barrier diode has a structure formed by a selective growth method with a thickness of 5 μm or more for each element unit having a width of 40 μm × 40 μm. Since it is adopted, it becomes possible to form the GaN layer 4 having good crystallinity on the silicon substrate 1 in which cracks hardly occur. As a result, it is possible to provide a Schottky barrier diode having a breakdown voltage of, for example, about 1200 V using an inexpensive silicon substrate.

なお、GaN層の選択成長は半導体レーザの製造にも使用されるが、半導体レーザ用のGaN層については1200V等の高圧が印可されないので、耐圧は考慮する必要がなく、その厚さは一般に4μm程度である。   The selective growth of the GaN layer is also used for manufacturing a semiconductor laser. However, since a high voltage of 1200 V or the like is not applied to the GaN layer for a semiconductor laser, the breakdown voltage does not need to be considered, and the thickness is generally 4 μm. Degree.

次に、バイパス電極を設けない場合と設けた場合とで、実際にショットキーバリアダイオードのオン抵抗を測定した結果を説明する。
バイパス電極を設けない場合のオン抵抗が0.24mmΩcmであったのに対し、バイパス電極を設けた場合のオン抵抗は0.01mmΩcmであり、十分な効果を確認することができた。
Next, the result of actually measuring the on-resistance of the Schottky barrier diode in the case where the bypass electrode is not provided and the case where the bypass electrode is provided will be described.
The on-resistance when the bypass electrode was not provided was 0.24 mmΩcm 2 , whereas the on-resistance when the bypass electrode was provided was 0.01 mmΩcm 2 , and a sufficient effect could be confirmed.

(第2の実施の形態)
図4〜図6は、本発明の第2実施形態に係る半導体素子として縦型のパワーMOSFETを示す断面図である。なお、図4〜図6において、図1及び図2と同じ符号は同じ要素を示している。
(Second Embodiment)
4 to 6 are sectional views showing a vertical power MOSFET as a semiconductor device according to the second embodiment of the present invention. 4 to 6, the same reference numerals as those in FIGS. 1 and 2 denote the same elements.

図4(a)において、シリコン基板1上には選択成長マスク2を使用して厚さ1μmのn型GaN層4aと、厚さ9μmのn型GaN層4bと、p型GaN層4cとn+型GaN層4dが複数箇所に凸状に選択成長されている。n型GaN層4aにはSiが5×1018cm-3の濃度にドーピングされ、n型GaN層4bにはSiが1×1016cm-3の濃度にドーピングされ、p型GaN層4cにはマグネシウム(Mg)が5×1016cm-3の濃度にドーピングされ、n+型GaN層4dにはSiが3×1018cm-3の濃度にドーピングされている。 In FIG. 4A, an n + -type GaN layer 4 a having a thickness of 1 μm, an n -type GaN layer 4 b having a thickness of 9 μm, and a p-type GaN layer 4 c are formed on a silicon substrate 1 using a selective growth mask 2. The n + -type GaN layer 4d is selectively grown in a convex shape at a plurality of locations. The n + -type GaN layer 4a is doped with Si at a concentration of 5 × 10 18 cm −3 , the n -type GaN layer 4b is doped with Si at a concentration of 1 × 10 16 cm −3 , and a p-type GaN layer 4c is doped with magnesium (Mg) at a concentration of 5 × 10 16 cm −3 , and the n + -type GaN layer 4d is doped with Si at a concentration of 3 × 10 18 cm −3 .

その選択成長方法は第1実施形態と同様であり、n型GaN層4bの表面ではその上面だけでなく側面にもp型GaN層4c、n+型GaN層4dが成長するが、その側面上のp型GaN層4cとn+型GaN層4dはマスクを使用してエッチングにより除去される。 The selective growth method is the same as that of the first embodiment. On the surface of the n-type GaN layer 4b, the p-type GaN layer 4c and the n + -type GaN layer 4d grow not only on the upper surface but also on the side surface. The p-type GaN layer 4c and the n + -type GaN layer 4d are removed by etching using a mask.

次に、図4(b)に示すように、第1実施形態と同様にして、選択成長マスク2の除去及びバイパス電極5’の形成を行った後、シリコン基板1上において、n型GaN層4a、n型GaN層4b、p型GaN層4c、n+型GaN層4dからなる凸部の相互間をSiO2の第1の絶縁膜21で埋め込む。SiO2は、例えばTEOSとO2をソースガスに用いてプラズマCVDにより形成する方法、又は、TEOSとO3をソースガスに用いてプラズマCVDにより形成する方法のいずれかの方法で成長される。続いて、n+型GaN層4dの頂上部の高さとほぼ同じになるように、第1の絶縁膜21をCMP法で研磨して平坦化する。 Next, as shown in FIG. 4B, after removing the selective growth mask 2 and forming the bypass electrode 5 ′ in the same manner as in the first embodiment, the n + -type GaN is formed on the silicon substrate 1. The first insulating film 21 made of SiO 2 embeds the convex portions including the layer 4a, the n -type GaN layer 4b, the p-type GaN layer 4c, and the n + -type GaN layer 4d. SiO 2 is grown by, for example, either a method of forming by plasma CVD using TEOS and O 2 as source gas or a method of forming by plasma CVD using TEOS and O 3 as source gas. Subsequently, the first insulating film 21 is polished and planarized by a CMP method so as to be substantially the same as the height of the top of the n + -type GaN layer 4d.

さらに、第1の絶縁膜21とn+型GaN層4dの上に、第2の絶縁膜22を100nmの厚さに成膜する(成膜方法は問わない)。続いて、フォトリソグラフィー法と緩衝フッ酸を用いて、n+型GaN層4dの上面の形状に合わせて、その上面の中心に円形、四角等の孔のパターン22aを形成する。直径40μmの円形のパターンを採用する場合には孔のパターン22aの直径を30μmで開け、また、40μm角の正方形のパターンを採用する場合には正方形の孔のパターン22aを30μm角で開ける。 Further, a second insulating film 22 is formed to a thickness of 100 nm on the first insulating film 21 and the n + -type GaN layer 4d (regardless of the film forming method). Subsequently, using a photolithographic method and buffered hydrofluoric acid, a hole pattern 22a such as a circle or square is formed in the center of the upper surface of the n + -type GaN layer 4d in accordance with the shape of the upper surface. When a circular pattern with a diameter of 40 μm is adopted, the diameter of the hole pattern 22 a is opened at 30 μm, and when a square pattern with a 40 μm square is adopted, the square hole pattern 22 a is opened with a 30 μm square.

レジストを除去した後に、図4(c)に示すように、第2の絶縁膜22をマスクに使用して塩素系ICP−RIEによりn+型GaN層4dをエッチングしてp型GaN層4cの上面を露出させる。そのエッチング条件は、例えば、ICPのパワーが170W、バイアスパワーが50W、塩素流量が7sccm、圧力が0.6Torr、基板温度50℃となるように設定される。 After removing the resist, as shown in FIG. 4C, the n + -type GaN layer 4d is etched by chlorine-based ICP-RIE using the second insulating film 22 as a mask to form the p-type GaN layer 4c. Expose the top surface. The etching conditions are set so that, for example, the ICP power is 170 W, the bias power is 50 W, the chlorine flow rate is 7 sccm, the pressure is 0.6 Torr, and the substrate temperature is 50 ° C.

次に、図4(d)に示すように、SiO2からなる第1、第2の絶縁膜21,22は、p型GaN層4cが露出する深さよりもさらに500nm深くなるまでエッチングされる。 Next, as shown in FIG. 4D, the first and second insulating films 21 and 22 made of SiO 2 are etched until they are deeper by 500 nm than the depth at which the p-type GaN layer 4c is exposed.

続いて、図5(a)に示すように、ゲート酸化膜23となるSiO2を50nmの厚さに成膜する。その成膜方法は、PCVDでも熱CVDでもよい。また、原料ガスは、SiH4とN2Oの組み合わせでもよいし、TEOSとO2若しくはO3の組み合わせであってもよい。
次に、図5(b)に示すように、リフトオフ法により、p型GaN層4cの側面上にゲート酸化膜23を介してゲート電極24を形成する。
Subsequently, as shown in FIG. 5A, SiO 2 to be the gate oxide film 23 is formed to a thickness of 50 nm. The film forming method may be PCVD or thermal CVD. The source gas may be a combination of SiH 4 and N 2 O, or a combination of TEOS and O 2 or O 3 .
Next, as shown in FIG. 5B, the gate electrode 24 is formed on the side surface of the p-type GaN layer 4c via the gate oxide film 23 by the lift-off method.

さらに、図5(c)に示すように、ゲート酸化膜23のうち、n+型GaN層4d及びp型GaN層4cの頂上部の上のオーミック接触領域をエッチングにより除去する。そのエッチングの際には他の領域がレジストパターン(不図示)により覆われる。続いて、リフトオフ法により、n+型GaN層4d及びp型GaN層4cの頂上部にオーミック接触するソース電極25を形成する。ソース電極25として、Ti(30nm)/Al(500nm)の積層構造を採用する。 Further, as shown in FIG. 5C, the ohmic contact region on the top of the n + -type GaN layer 4d and the p-type GaN layer 4c in the gate oxide film 23 is removed by etching. During the etching, other regions are covered with a resist pattern (not shown). Subsequently, the source electrode 25 that is in ohmic contact with the tops of the n + -type GaN layer 4d and the p-type GaN layer 4c is formed by a lift-off method. As the source electrode 25, a laminated structure of Ti (30 nm) / Al (500 nm) is employed.

次に、図5(d)に示すように、複数のゲート電極24の間を連結するためのアルミニウムの第1の配線26を第1の絶縁膜21上に形成する。
続いて、図6(a)に示すように、複数箇所のゲート電極24、第1の配線26及びソース電極25を覆う第3の絶縁膜27を形成する。第3の絶縁膜27として、例えば第1の絶縁膜21と同じ方法によりSiO2が成長される。
Next, as shown in FIG. 5D, an aluminum first wiring 26 for connecting the plurality of gate electrodes 24 is formed on the first insulating film 21.
Subsequently, as shown in FIG. 6A, a third insulating film 27 covering the gate electrodes 24, the first wirings 26, and the source electrodes 25 at a plurality of locations is formed. As the third insulating film 27, for example, SiO 2 is grown by the same method as the first insulating film 21.

さらに、図6(b)に示すように、フォトレジストと緩衝フッ酸を使用するフォトリソグラフィー法により第3の絶縁膜27をパターニングして、複数のソース電極25上面を露出する開口部27aを形成する。
次に、図6(c)に示すように、開口部27a内と第3の絶縁膜27上にソース電極25を連結する第2の配線28を形成する。
Further, as shown in FIG. 6B, the third insulating film 27 is patterned by a photolithography method using a photoresist and buffered hydrofluoric acid to form openings 27a exposing the top surfaces of the plurality of source electrodes 25. To do.
Next, as shown in FIG. 6C, the second wiring 28 that connects the source electrode 25 is formed in the opening 27 a and on the third insulating film 27.

この後に、図6(d)に示すように、シリコン基板1の裏面にTi(20nm)/Ni(700nm)/Au(20nm)からなるドレイン電極層29を形成する。   Thereafter, as shown in FIG. 6D, a drain electrode layer 29 made of Ti (20 nm) / Ni (700 nm) / Au (20 nm) is formed on the back surface of the silicon substrate 1.

以上のような構成の縦型のパワーMOSFETは、ゲート電極24に所定の電圧を印可することにより、p型GaN層4cに空乏層、反転層が形成され、その反転層を通してn+型GaN層4d中のキャリアがn+型GaN層3a及びn−型GaN層4bへ移動し、さらに、バイパス電極5’を経て、シリコン基板1、ドレイン電極29へと移動する。これにより、バイパス電極5’を介してソース・ドレイン間に電流が流れることになる。
このようなパワーMOSFETにおいても、第1の実施形態と同様にバイパス電極5’が存在するので、オン抵抗の低減が可能となる。また、n型GaN層4を厚く形成しているので、1200V程度の耐圧を得ることができる。
In the vertical power MOSFET configured as described above, when a predetermined voltage is applied to the gate electrode 24, a depletion layer and an inversion layer are formed in the p-type GaN layer 4c, and an n + -type GaN layer is formed through the inversion layer. The carriers in 4d move to the n + type GaN layer 3a and the n− type GaN layer 4b, and further move to the silicon substrate 1 and the drain electrode 29 via the bypass electrode 5 ′. As a result, a current flows between the source and the drain via the bypass electrode 5 ′.
Even in such a power MOSFET, the on-resistance can be reduced because the bypass electrode 5 ′ is present as in the first embodiment. Further, since the n-type GaN layer 4 is formed thick, a breakdown voltage of about 1200 V can be obtained.

なお、第1、第2の実施形態においては、キャリア移動層が、導電性基板上に凸状に選択成長された窒化物化合物半導体層である場合を例に説明したが、導電性基板表面の少なくとも一部が露出するように基板上に形成された窒化物化合物半導体層を有する半導体素子であれば本発明を適用可能である。例えば、基板全面にバッファ層と窒化物化合物半導体層を順次積層した後、基板の一部を露出させるように、バッファ層と窒化物化合物半導体層をエッチングし、これによって形成された窒化物化合物半導体層の側面の少なくとも一部と、基板表面の露出部の少なくとも一部とを電気的に接続し、電流の少なくとも一部を通過させるバイパス部を設けてもよい。これにより、低オン抵抗の縦型半導体素子を得ることができる。   In the first and second embodiments, the case where the carrier transport layer is a nitride compound semiconductor layer selectively grown in a convex shape on the conductive substrate has been described as an example. The present invention can be applied to any semiconductor element having a nitride compound semiconductor layer formed on a substrate so that at least a part thereof is exposed. For example, after sequentially stacking a buffer layer and a nitride compound semiconductor layer on the entire surface of the substrate, the buffer layer and the nitride compound semiconductor layer are etched so as to expose a part of the substrate, and the nitride compound semiconductor formed thereby You may provide the bypass part which electrically connects at least one part of the side surface of a layer, and at least one part of the exposed part of a substrate surface, and lets at least one part of an electric current pass. Thereby, a low on-resistance vertical semiconductor element can be obtained.

また、第1、第2の実施形態において、GaN層の代わりに他のIII-V族窒化物化合物半導体層を形成してもよい。また、III-V族窒化物化合物半導体層に形成される素子としては、ヘテロ接合FETであってもよい。さらに、基板としてSiC基板を用いてもよい。   In the first and second embodiments, another group III-V nitride compound semiconductor layer may be formed instead of the GaN layer. The element formed in the group III-V nitride compound semiconductor layer may be a heterojunction FET. Further, a SiC substrate may be used as the substrate.

図1は、本発明の第1実施形態に係るパワー半導体素子の製造工程を示す断面図(その1)である。FIG. 1 is a sectional view (No. 1) showing a manufacturing process of a power semiconductor element according to the first embodiment of the present invention. 図2は、本発明の第1実施形態に係る半導体素子の製造工程を示す断面図(その2)である。FIG. 2 is a sectional view (No. 2) showing the manufacturing process of the semiconductor element according to the first embodiment of the present invention. 図3は、本発明の第1実施形態に係るパワー半導体素子の製造工程に使用される選択成長マスクを示す平面図である。FIG. 3 is a plan view showing a selective growth mask used in the manufacturing process of the power semiconductor device according to the first embodiment of the present invention. 図4は、本発明の第2実施形態に係るパワー半導体素子の製造工程を示す断面図(その1)である。FIG. 4 is a sectional view (No. 1) showing the manufacturing process of the power semiconductor device according to the second embodiment of the present invention. 図5は、本発明の第2実施形態に係るパワー半導体素子の製造工程を示す断面図(その2)である。FIG. 5: is sectional drawing (the 2) which shows the manufacturing process of the power semiconductor element which concerns on 2nd Embodiment of this invention. 図6は、本発明の第2実施形態に係るパワー半導体素子の製造工程を示す断面図(その3)である。FIG. 6: is sectional drawing (the 3) which shows the manufacturing process of the power semiconductor element which concerns on 2nd Embodiment of this invention.

符号の説明Explanation of symbols

1:シリコン基板
2:選択成長マスク
3:バッファ層
4a:n型GaN層
4b:n型GaN層
5:導電層
5’:バイパス電極
6:レジスト
7:ショットキー電極(第1の電極)
8:絶縁膜
9:開口部
10:上部配線
11:オーミック電極(第2の電極)
21、22、27:絶縁膜
23:ゲート酸化膜
24:ゲート電極
25:ソース電極
26、28:配線
29:ドレイン電極
1: silicon substrate 2: selective growth mask 3: buffer layer 4a: n + type GaN layer 4b: n type GaN layer 5: conductive layer 5 ′: bypass electrode 6: resist 7: Schottky electrode (first electrode)
8: Insulating film 9: Opening 10: Upper wiring 11: Ohmic electrode (second electrode)
21, 22, 27: insulating film 23: gate oxide film 24: gate electrode 25: source electrode 26, 28: wiring 29: drain electrode

Claims (15)

導電性基板と、
前記導電性基板表面の一部が露出するように、前記導電性基板上に形成された窒化物化合物半導体層と、
前記導電性基板と前記窒化物化合物半導体層との間に形成されたバッファ層と、
前記窒化物化合物半導体層上に形成された第1の電極と、
前記導電性基板の下面に形成された第2の電極と、
前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層側面の少なくとも一部とを電気的に接続し、前記第1の電極と前記第2の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部と
を有することを特徴とする縦型半導体素子。
A conductive substrate;
A nitride compound semiconductor layer formed on the conductive substrate such that a part of the surface of the conductive substrate is exposed;
A buffer layer formed between the conductive substrate and the nitride compound semiconductor layer;
A first electrode formed on the nitride compound semiconductor layer;
A second electrode formed on the lower surface of the conductive substrate;
At least a part of the exposed portion of the surface of the conductive substrate is electrically connected to at least a part of the side surface of the nitride compound semiconductor layer, and the longitudinal direction is between the first electrode and the second electrode. A vertical semiconductor element, comprising: a bypass portion that allows at least a part of the current flowing through the substrate to pass therethrough.
前記窒化物化合物半導体層は、前記導電性基板上に選択成長された凸状の窒化物化合物半導体層であることを特徴とする請求項1に記載の縦型半導体素子。   The vertical semiconductor device according to claim 1, wherein the nitride compound semiconductor layer is a convex nitride compound semiconductor layer selectively grown on the conductive substrate. 前記バイパス部は、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料からなることを特徴とする請求項1又は請求項2に記載の縦型半導体素子。   The vertical semiconductor device according to claim 1, wherein the bypass portion is made of a material that makes ohmic contact with both the nitride compound semiconductor layer and the conductive substrate. 前記窒化物化合物半導体層は、5μm以上の厚さを有していることを特徴とする請求項1から請求項3のいずれか1項に記載の縦型半導体素子。   4. The vertical semiconductor device according to claim 1, wherein the nitride compound semiconductor layer has a thickness of 5 μm or more. 5. 前記窒化物化合物半導体層の前記バッファ層側下部には、不純物が高濃度に導入された高濃度不純物ドープ層が形成されており、前記バイパス部は、前記高濃度不純物ドープ層とオーミック接触していることを特徴とする請求項1から請求項4のいずれか1項に記載の縦型半導体素子。   A high concentration impurity doped layer into which impurities are introduced at a high concentration is formed in the lower part of the nitride compound semiconductor layer on the buffer layer side, and the bypass portion is in ohmic contact with the high concentration impurity doped layer. 5. The vertical semiconductor device according to claim 1, wherein the vertical semiconductor device is provided. 前記バイパス部は、前記窒化物化合物半導体層のうち、前記高濃度不純物ドープ層とのみ電気的に接続していることを特徴とする請求項5に記載の縦型半導体装置。 The vertical semiconductor device according to claim 5, wherein the bypass portion is electrically connected only to the high-concentration impurity doped layer in the nitride compound semiconductor layer. 前記導電性基板はn型シリコン基板であり、前記窒化物化合物半導体層はn型GaN層であり、前記バイパス部はTi/Al層であることを特徴とする請求項1から請求項6のいずれか1項に記載の縦型半導体素子。   7. The method according to claim 1, wherein the conductive substrate is an n-type silicon substrate, the nitride compound semiconductor layer is an n-type GaN layer, and the bypass portion is a Ti / Al layer. 2. A vertical semiconductor device according to claim 1. 前記n型シリコン基板は、比抵抗が0.1Ωcm以下であることを特徴とする請求項7に記載の縦型半導体素子。   The vertical semiconductor device according to claim 7, wherein the n-type silicon substrate has a specific resistance of 0.1 Ωcm or less. 前記n型シリコン基板は、n型不純物が1×1017cm−3以上導入されていることを特徴とする請求項7又は請求項8に記載の縦型半導体素子。 9. The vertical semiconductor device according to claim 7, wherein an n-type impurity is introduced into the n-type silicon substrate in an amount of 1 × 10 17 cm −3 or more. 前記バッファ層は、AlN層又はAlGaN層であることを特徴とする請求項1から請求項9のいずれか1項に記載の縦型半導体素子。   10. The vertical semiconductor device according to claim 1, wherein the buffer layer is an AlN layer or an AlGaN layer. 11. 導電性基板上に、前記導電性基板の少なくとも一部が露出するようにバッファ層と窒化物化合物半導体層を形成する工程と、
前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層側面の少なくとも一部とを電気的に接続するバイパス部を形成する工程と、
前記窒化物化合物半導体層上に第1の電極を形成する工程と、
前記導電性半導体の下面に第2の電極を形成する工程と
を有することを特徴とする縦型半導体素子の製造方法。
Forming a buffer layer and a nitride compound semiconductor layer on the conductive substrate so that at least a part of the conductive substrate is exposed;
Forming a bypass portion that electrically connects at least part of the exposed portion of the conductive substrate surface and at least part of the side surface of the nitride compound semiconductor layer;
Forming a first electrode on the nitride compound semiconductor layer;
And a step of forming a second electrode on the lower surface of the conductive semiconductor.
前記バイパス部を、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料により形成することを特徴とする請求項11に記載の縦型半導体素子の製造方法。   12. The method of manufacturing a vertical semiconductor device according to claim 11, wherein the bypass portion is formed of a material that is in ohmic contact with both the nitride compound semiconductor layer and the conductive substrate. 前記バッファ層及び窒化物化合物半導体を形成する工程は、
前記導電性基板上に、複数の開口部を有する選択成長用マスクを形成する工程と、
前記選択成長用マスクの前記複数の開口部から露出した前記導電性基板上に、バッファ層と窒化物化合物半導体層を選択成長させ、複数の凸状窒化物化合物半導体層を形成する工程と、
前記選択成長用マスクを前記導電性基板から除去する工程とを有し、
前記バイパス部を形成する工程は、
前記導電性基板上全面に、前記窒化物化合物半導体層と前記基板の両方に対してオーミック接触する材料からなる導電層を形成する工程と、
前記導電層を覆い、且つ、前記複数の凸状窒化物化合物半導体層の相互間凹部を埋めるレジスト膜を形成する工程と、
前記複数の凸状窒化物化合物半導体層の相互間凹部に所定高さのレジスト膜が残るように、前記レジスト膜をエッチバックする工程と、
エッチバック後に残った前記レジスト膜に覆われていない部分の前記導電層をエッチングする工程とを有することを特徴とする請求項11又は請求項12に記載の縦型半導体素子の製造方法。
The step of forming the buffer layer and the nitride compound semiconductor includes:
Forming a selective growth mask having a plurality of openings on the conductive substrate;
A step of selectively growing a buffer layer and a nitride compound semiconductor layer on the conductive substrate exposed from the plurality of openings of the selective growth mask to form a plurality of convex nitride compound semiconductor layers;
Removing the selective growth mask from the conductive substrate,
The step of forming the bypass portion includes
Forming a conductive layer made of a material in ohmic contact with both the nitride compound semiconductor layer and the substrate over the entire surface of the conductive substrate;
Forming a resist film that covers the conductive layer and fills the recesses between the plurality of convex nitride compound semiconductor layers;
Etching back the resist film so that a resist film having a predetermined height remains in the concave portions between the plurality of convex nitride compound semiconductor layers;
The method of manufacturing a vertical semiconductor device according to claim 11, further comprising: etching the conductive layer in a portion not covered with the resist film remaining after the etch back.
前記窒化物化合物半導体層を、5μm以上の厚さで形成することを特徴とする請求項11から請求項13のいずれか1項に記載の縦型半導体素子の製造方法。   14. The method for manufacturing a vertical semiconductor device according to claim 11, wherein the nitride compound semiconductor layer is formed with a thickness of 5 [mu] m or more. 前記基板はn型シリコン基板であり、前記窒化物化合物半導体層はn型GaN層であり、前記バイパス部はTi/Al層であることを特徴とする請求項請求項11から請求項14のいずれか1項に記載の縦型半導体素子の製造方法。
15. The substrate according to claim 11, wherein the substrate is an n-type silicon substrate, the nitride compound semiconductor layer is an n-type GaN layer, and the bypass portion is a Ti / Al layer. A method for producing a vertical semiconductor device according to claim 1.
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