KR102680560B1 - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동 회로는 제n 시프트 클럭이 입력될 때 Q 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자의 전압을 높이는 제1 풀업 트랜지스터들, 상기 제n 시프트 클럭이 입력될 때 상기 Q 노드의 전압에 따라 턴-온되어 상기 제2 출력 단자의 전압을 높이는 제2 풀업 트랜지스터, 상기 제1 출력 단자와 상기 클럭 배선 사이에 연결되어 다이오드로 동작하는 제1 노이즈 제거용 트랜지스터, 및 상기 제n 클럭의 역위상 클럭이 입력될 때 턴-온되어 상기 제1 출력 단자를 게이트 오프 전압이 인가되는 VSS 노드에 연결하는 제2 노이즈 제거용 트랜지스터를 구비한다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}

본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.

표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.

픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)를 포함할 수 있다. 게이트 펄스는 게이트 온 전압(Gate On Voltage, VGH)과 게이트 오프 전압(Gate Off Voltage, VGL) 사이에서 스윙한다. 게이트 온 전압은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. n 타입 TFT(NMOS)의 경우에, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다.

최근, 게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다.

게이트 펄스는 입력 영상의 데이터 전압 즉, 픽셀 전압에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터의 스테이지는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다.

스테이지들 각각은 도 1 및 도 2에 도시된 바와 같이 Q 노드 전압에 응답하여 출력 단자(OUT(n))를 충전하여 출력 전압을 높이는 풀업 트랜지스터(pull-up transistor, Tu), QB 노드 전압에 응답하여 출력 단자(OUT(n))를 방전하여 출력 전압을 낮추는 풀다운 트랜지스터(Pull-down transistor, Td), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로(10)를 포함한다. 스테이지들 각각의 출력 단자는 표시패널의 게이트 라인에 연결된다.

풀업 트랜지스터(Tu)는 Q 노드가 VGH 만큼 프리 차징(pre-charging)된 상태에서 시프트 클럭(CLK)이 드레인에 입력될 때 시프트 클럭(CLK)의 게이트 온 전압(VGH)까지 출력 단자를 충전한다. Q 노드가 VGH로 충전되고 플로팅(floating)된 상태에서 풀업 트랜지스터(Tu)에 시프트 클럭(CLK)이 입력된다. 풀업 트랜지스터(Tu)의 드레인에 시프트 클럭(CLK)의 VGH가 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 기생 용량(capacitance)을 통해 부트스트래핑(bootstrapping)이 발생되어 Q 노드의 전압이 대략 2VGH 만큼 상승된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 전압(2VGH)에 의해 턴-온되어 출력 단자의 전압이 시프트 클럭(CLK)의 VGH까지 상승한다. 풀다운 트랜지스터(Td)는 QB 전압이 VGH 만큼 충전될 때 출력 단자에 게이트 오프 전압(VGL)을 공급하여 출력 전압(Vout(n))을 VGL까지 방전시킨다. 출력 전압(Vout(n))은 게이트 펄스로서 게이트 라인에 공급되고 또한, 이전 스테이지와 다음 스테이지에 캐리 신호로서 공급된다.

스위치 회로(10)는 VST 단자를 통해 입력되는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답하여 Q 노드를 충전하고, RST 단자 또는 VNEXT 단자를 통해 수신되는 신호에 응답하여 Q 노드를 방전한다. RST 단자에는 모든 스테이지들(S(N-1), S(N), S(N+1))의 Q 노드를 동시에 방전시키기 위한 리셋 신호가 인가된다. VNEXT 단자에는 다음 스테이지로부터 발생된 캐리 신호이다. 스위치 회로(10)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 QB 노드를 충방전할 수 있다.

비정질 실리콘(a-Si)을 포함한 TFT(이하, “a-Si TFT”라 함)는 교류 전압을 인가하는 방법으로 문턱 전압 시프트가 회복될 수 있다. 이 때문에 a-Si TFT로 구현된 GIP 회로는 QB 노드를 교류 전압으로 구동하여 풀다운 트랜지스터의 문턱 전압 시프트를 복원할 수 있었다.

최근, 표시장치의 고해상도 요구에서 a-Si TFT의 낮은 이동도(Mobility)로 인하여 산화물 반도체를 포함한 TFT(이하, “Oxide TFT”라 함)를 고해상도 모델에 픽셀과 GIP 회로의 스위치 소자를 적용하는 방안에 대하여 연구되고 있다. 그런데, Oxide TFT는 표시장치의 고성능(High Performance)을 구현하는데 유리하지만, 그 특성이 열화될 때 이를 보상하는 방법이 어렵다. Oxide TFT의 경우에 직류 게이트 바이어스 스트레스(DC gate bias stress)로 인하여 문턱 전압이 시프트되어 그 특성이 열화될 때, 반대 극성의 전압을 게이트에 인가하여도 문턱 전압이 거의 회복되지 않는다. 풀업 트랜지스터(Tu)의 열화로 인하여 문턱 전압이 시프트되면 출력 전압(Vout(n))이 VGH까지 상승되지 않는다. 이 경우, 게이트 라인에 인가되는 게이트 펄스와 다른 스테이지들로 전송되는 캐리 신호의 전압이 VGH에 이르지 못하기 때문에 픽셀의 충전율 저하가 초래되고 GIP 회로에서 Q 노드 충방전이 불완전하게 되어 GIP 회로의 오동작이 초래될 수 있다.

본 발명은 GIP 회로의 장시간 구동시 출력 특성이 저하를 방지할 수 있는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.

본 발명의 실시예에 따른 게이트 구동 회로는 클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 구비한다. 상기 스테이지들 각각은 제1 출력 단자를 통해 다른 스테이지로 전달되는 캐리 신호와, 제2 출력 단자를 통해 표시패널의 게이트 라인에 공급되는 게이트 펄스를 발생한다.

제n(n은 자연수) 스테이지는 제n 시프트 클럭이 입력될 때 Q 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자의 전압을 높이는 제1 풀업 트랜지스터들(T6C), 상기 제n 시프트 클럭이 입력될 때 상기 Q 노드의 전압에 따라 턴-온되어 상기 제2 출력 단자의 전압을 높이는 제2 풀업 트랜지스터(T6), 상기 제1 출력 단자와 상기 클럭 배선 사이에 연결되어 다이오드로 동작하는 제1 노이즈 제거용 트랜지스터(T7DC), 및 상기 제n 클럭의 역위상 클럭이 입력될 때 턴-온되어 상기 제1 출력 단자를 게이트 오프 전압이 인가되는 VSS 노드에 연결하는 제2 노이즈 제거용 트랜지스터(T7CC)를 구비한다.

상기 제1 노이즈 제거용 트랜지스터(T7DC)는 상기 제1 출력 단자에 연결된 게이트 및 제1 전극과, 상기 클럭 배선에 연결된 제2 전극을 포함한다. 상기 제2 노이즈 제거용 트랜지스터(T7CC)는 상기 역위상 클럭이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한다.

상기 게이트 구동 회로는 그라운드 전압이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한 제3 노이즈 제거용 트랜지스터(T7G)를 더 구비한다.

본 발명의 다른 실시예에 따른 게이트 구동 회로는 상기 제n 클럭의 역위상 클럭이 입력되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 게이트 오프 전압이 인가되는 VSS 노드에 연결된 제2 전극을 포함하는 노이즈 제거용 트랜지스터(T7CC)를 구비한다.

본 발명의 또 다른 실시예에 따른 게이트 구동 회로는 상기 제n 클럭의 역위상 클럭이 입력되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 게이트 오프 전압이 인가되는 VSS 노드에 연결된 제2 전극을 포함하는 제1 노이즈 제거용 트랜지스터(T7CC), 및 그라운드 전압이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 전원 노드에 연결된 제2 전극을 포함한 제2 노이즈 제거용 트랜지스터(T7G)를 구비한다.

본 발명의 실시예에 따른 표시장치는 상기 게이트 구동 회로를 포함한다.

본 발명은 QB 노드가 없는 GIP 회로에서 캐리 신호와 게이트 펄스를 분리하여 하나의 풀업 트랜지스터가 열화될 때 GIP 회로의 장시간 구동시 GIP 회로의 출력 특성이 저하되는 현상을 방지할 수 있다. 나아가, 본 발명은 캐리 신호가 출력되는 출력 단자에 다수의 노이즈 제거용 소자들을 연결함으로써 캐리 신호의 다양한 노이즈를 제거하여 GIP 회로의 구동을 안정화할 수 있다.

도 1은 게이트 구동 회로의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 GIP 회로에서 종속적으로 연결된 스테이지들을 보여 주는 도면이다.
도 5 및 도 6은 본 발명의 실시예에 따른 게이트 구동 회로를 보여 주는 회로도들이다.
도 7은 도 5 및 도 6에 도시된 게이트 구동 회로의 입출력 신호를 보여 주는 파형도이다.
도 8은 본 발명의 제2 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다.
도 9는 시뮬레이션에서 도 8에 도시된 트랜지스터들(T7G, T7CC, T7DC)이 정상적으로 동작할 때 캐리 신호의 리플 저감 효과를 보여 주는 파형도이다.
도 10 내지 도 12는 시뮬레이션에서 도 8에 도시된 트랜지스터들(T7G, T7CC, T7DC) 중에서 일부를 삭제할 때 캐리 신호의 리플을 보여 주는 파형도들이다.
도 13 내지 도 16은 본 발명의 GIP 회로에서 트랜지스터(T7DC)가 삭제된 실시예들을 보여 주는 회로도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시에 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기 발광 물질을 포함한 유기 발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기 발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 게이트 구동 회로가 필요한 어떠한 표시장치에도 적용될 수 있다.

본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터(NMOS)를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.

본 발명에서 픽셀들의 TFT와 GIP 회로를 구성하는 트랜지스터들은 Oxide TFT, a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 중 하나 이상으로 구현될 수 있다.

도 3을 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀 어레이(pixel array)(10)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동부를 포함한다.

표시패널(100)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이터 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(10)를 포함한다. 픽셀 어레이(10)는 입력 영상이 표시되는 화면을 구현한다.

픽셀 어레이(10)의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.

표시패널(100)의 픽셀 어레이(10)는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(100)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다.

표시패널(100)의 화면 상에 터치 스크린이 구현될 수 있다. 터치 스크린은 터치 센서들은 온셀(On-cell type), 애드 온 타입(Add on type) 또는 인셀 타입(In-cell type)으로 표시패널(100)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다. 인셀 타입 터치 센서는 TFT 어레이에 내장될 수 있다. 표시패널(100)에 터치 센서들이 배치되면, 그 터치 센서들을 구동하기 위한 터치 센서 구동부가 필요하다.

표시패널(100)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.

디스플레이 구동부는 데이터 구동부(16)와 게이트 구동부(18A, 18B)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.

데이터 구동부(16)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.

데이터 구동부(16)는 타이밍 콘트롤러(Timing controller, TCON)(20)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(16)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(16)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(20)의 제어 하에 데이터 구동부(16)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(16)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(16)의 채널 수를 1/3로 줄일 수 있다.

게이트 구동부(18A, 18B)는 레벨 시프터(Level shifter, LS)(22)와 GIP 회로(18A, 18B)를 포함한다. GIP 회로(18A, 18B)는 TFT 어레이와 함께 표시패널(100)의 하판 상에 직접 형성될 수 있다.

GIP 회로(18A, 18B)는 시프트 레지스터를 포함한다. GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(100)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 베젤(BZ)이 없는 표시패널(10)의 경우에 픽셀 어레이의 TFT 어레이에 GIP 회로(18A, 18B)가 분산 배치될 수 있다.

타이밍 콘트롤러(20)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(16)로 전송한다. 타이밍 콘트롤러(20)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(16)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(20)와 레벨 시프터(22)는 PCB(30) 상에 실장될 수 있다.

게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, GCLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 GIP 회로(18A, 18B)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(GCLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다.

타이밍 콘트롤러(20)는 노말 구동 모드(Normal driving mode)에서 입력 영상의 프레임 레이트(Frame rate 또는 프레임 주파수)×N(N은 2 이상의 양의 정수) Hz의 주파수로 프레임 레이트를 높여 디스플레이 구동부(16, 18A, 18B)의 구동 주파수를 N 배 체배된 프레임 레이트로 제어할 수 있다. 프레임 레이트는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(20)는 입력 영상의 데이터가 거의 변화되지 않거나 정지 영상이면, 소비 전력을 줄이기 위하여 디스플레이 구동부(16, 18A, 18B)를 저속 구동하여 픽셀들에 기입되는 데이터의 업데이트 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(20)는 저속 구동 모드에서 프레임 레이트를 30 Hz 이하로 낮출 수 있다. 저속 구동 모드의 프레임 레이트를 LRR(Low Refresh Rate)로 칭할 수 있다. 저속 구동 모드에서 일정 시간 동안 1 프레임 기간에만 픽셀들에 입력 영상의 데이터를 기입하고 나머지 프레임 기간 동안 데이터를 기입하지 않고 스킵(skip)한다. 데이터가 기입되지 않는 프레임 기간 동안 픽셀들은 이전 데이터를 유지하고, 디스플레이 구동부(16, 18A, 18B)가 구동되지 않기 때문에 소비 전력이 낮아진다.

호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)으로 전송한다.

레벨 시프터(Level shifter, LS)(22)는 타이밍 콘트롤러(20)와 GIP 회로(18A, 18B) 사이에 배치된다. 레벨 시프터(Level shifter, LS)(22)는 타이밍 콘트롤러(20)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 GIP 회로(18A, 18B)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다. PMOS의 경우, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다. 이하에서, GIP 회로(18A, 18B)의 트랜지스터들은 NMOS를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

GIP 회로(18A, 18B) 각각은 도 4와 같이 스타트 펄스(VST)와 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 스타트 펄스는 GIP 회로(18A, 18B)의 제1 스테이지(ST(1))에 인가된다. 스타트 펄스는 하나 이상의 스테이지들에 인가될 수도 있다. 시프트 클럭(CLK)은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다. 도 7의 예는 GIP 회로(18A, 18B)의 제1 내지 제4 스테이지들에 각각 인가되는 제1 내지 제4 스타트 펄스(VST1~VST4)와, 8상 시프트 클럭(CLK1~CLK8)을 예시한 것이다.

GIP 회로(18A, 18B)로부터 출력되는 게이트 펄스와 캐리 신호는 VGH와 VGL 사이에서 스윙한다. 픽셀의 TFT들은 게이트 펄스의 VGH에 응답하여 턴-온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다.

GIP 회로(18A, 18B)는 도 4에 도시된 바와 같이 캐리 신호(Carry signal)(CRY(n)~CRY(n+3))가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(S(1)~S(n+3))을 포함한다. 스테이지들(S(1)~S(n+3)) 각각은 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(CRY(n)~CRY(n+3))를 다른 스테이지로 전달한다. 게이트 펄스(Vgout(n)~Vgout(N+3))와 캐리 신호(CRY(n)~CRY(n+3))는 스테이지 각각에서 분리된 출력 단자들을 통해 출력된다.

캐리 신호(CRY(n)~CRY(n+3))가 전송되는 스테이지는 특정 스테이지로 한정되지 않는다. 예를 들어, 도 7과 같이 제n(n은 자연수) 스테이지는 제n-2, 제n-4, 및 제n+4 스테이지들로부터 출력된 캐리 신호들을 입력 받을 수 있으나 이에 한정되지 않는다. 스테이지에 입력되는 캐리 신호는 시프트 클럭이 몇 상(shift)인지 달라질 수 있고 또한, 게이트 펄스의 중첩 구간이나 더미 스테이지 개수, 스위치 회로 구성 등에 따라 달라질 수 있다. 예를 들어, 4 상 시프트 클럭의 경우에 제n 스테이지는 제n-2 스테이지와 제n+2 스테이지로부터 출력된 캐리 신호들을 입력 받을 수 있으나 이에 한정되지 않는다.

본 발명의 GIP 회로(18A, 18B)는 QB 노드가 없기 때문에 Q 노드와 QB 노드 사이에 인버터 회로가 없는 단순한 회로로 구현된다. GIP 회로(18A, 18B)는 포워드 스캔 모드와 리버스 스캔 모드에서 시프트 방향이 반대로 제어되는 양방향 시프트 기능을 갖는 회로로 구현될 수 있다. 리버스 스캔 모드에서, 시프트 클럭이 역방향으로 시프트되고 스타트 펄스는 마지막 스테이지에 인가된다.

도 5 및 도 6은 본 발명의 실시예에 따른 게이트 구동 회로를 보여 주는 회로도들이다. 도 5 및 도 6은 GIP 회로(18A, 18B)에서 제n 출력 전압(CRY(n), Vgout(n))을 출력하는 제n 스테이지를 예시한 것이다. 도 7은 도 5 및 도 6에 도시된 게이트 구동 회로의 입출력 신호를 보여 주는 파형도이다. 도 7은 GIP 회로(18A, 18B)에 인가되는 게이트 타이밍 신호(VST1~VST4, CLK1~CLK8), 제5 스테이지(ST(5))의 Q 노드(Q(5)), 출력 전압(CRY(5), Vgout(5), 트랜지스터들(T3C, T7C)에 인가되는 클럭 등의 전압을 보여 준다.

도 5 내지 도 7을 참조하면, 제n 스테이지(ST(n))는 제1 출력 단자를 통해 캐리 신호(CRY(n))를 출력하고, 제2 출력 단자를 통해 게이트 펄스(Vgout(n))를 출력한다. 캐리 신호(CRY(n))는 캐리 신호 배선을 통해 다른 스테이지들(ST(n-4), ST(n+4))로 전송된다. 게이트 펄스(Vgout(n))는 픽셀 어레이의 게이트 라인(14)에 공급된다. 게이트 펄스(Vgout(n))는 제n+2 스테이지(ST(n+2))의 Q 노드를 프리 차징하기 위한 전압으로 제n+2 스테이지(ST(n+2))에 공급될 수 있다.

제n 스테이지(ST(n))는 Q 노드 전압에 따라 캐리 신호(CRY(n))를 출력하는 제1 풀업 트랜지스터(T6C), Q 노드 전압에 따라 게이트 펄스(Vgout(n))를 출력하는 제2 풀업 트랜지스터(T6), 캐리 신호(CRY(n))의 노이즈 제거용 트랜지스터들(T7DC, T7CC), 및 게이트 펄스(Vgout(n))의 노이즈 제거용 트랜지스터들(T7D, T7C)를 구비한다. 제n 스테이지(ST(n))는 Q 노드를 충방전하는 다수의 트랜지스터들(T1, T3C, T3N, T3R)을 더 구비한다.

Q 노드는 캐리 신호(CRY(n-4))와 제n-2 스테이지(ST(n-2)의 출력 전압(Vout(n-2))에 따라 연속으로 프리 차징된다. 트랜지스터(T1)는 캐리 신호(CRY(n-4))가 입력될 때 턴-온(turn-on)된다. 트랜지스터(T1)는 캐리 신호(CRY(n-4))에 응답하여 캐리 신호(CRY(n-4)의 VGH로 Q 노드를 프리 차징하는 다이오드(diode)로 동작한다. 트랜지스터(T1)는 캐리 신호(CRY(n-4))가 입력되는 게이트 및 제1 전극을 포함한다. 트랜지스터(T2)는 Q 노드에 연결된 제2 전극을 포함한다.

트랜지스터(T3C)는 제n-2 시프트 클럭(CLK(n-2))이 입력될 때 턴-온된다. 트랜지스터(T3C)는 제n-2 시프트 클럭(CLK(n-2))에 응답하여 제n-2 스테이지(ST(n-2)로부터 출력된 게이트 펄스(Vgout(n-2))의 VGH로 Q 노드를 프리 차징한다. 트랜지스터(T3C)는 제n-2 시프트 클럭(CLK(n-2))이 입력되는 게이트, Q 노드에 연결된 제1 전극, 및 제n-2 스테이지(ST(n-2)의 출력 전압(Vout(n-2))이 인가되는 제2 전극을 포함한다.

트랜지스터(T3N)는 캐리 신호(CRY(n+4))가 입력될 때 턴-온된다. 트랜지스터(T3N)는 캐리 신호(CRY(n+4))에 응답하여 Q 노드를 VSS 노드에 연결하여 Q 노드의 전압을 VGL까지 방전한다. VSS 노드에 VGL이 인가된다. 트랜지스터(T3N)는 캐리 신호(CRY(n+4))가 입력되는 게이트, Q 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.

트랜지스터(T3R)는 리셋 신호(Vreset)가 입력될 때 턴-온된다. 트랜지스터(T3R)는 리셋 신호(Vreset)에 응답하여 Q 노드를 VSS 노드에 연결하여 Q 노드의 전압을 VGL까지 방전한다. 리셋 신호(Vreset)는 매 프레임 기간의 버티컬 블랭크 기간(Vertical blank period, VB)마다 발생되어 Q 노드의 전압을 VGL로 리셋한다. 트랜지스터(T3R)는 리셋 신호(Vreset)가 입력되는 게이트, Q 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.

제1 풀업 트랜지스터(T6C)는 Q 노드가 VGH 만큼 프리 차징된 상태에서 제n 시프트 클럭(CLK(n))에 입력될 때 부트스트래핑(bootstrapping)으로 대략 2VGH 만큼 상승하는 Q 전압에 따라 턴-온된다. 제1 풀업 트랜지스터(T6C)가 턴-온될 때, 제n 시프트 클럭(CLK(n))의 VGH 만큼 제1 출력 단자의 전압이 높아져 캐리 신호(CRY(n))가 발생된다. 제1 풀업 트랜지스터(T6C)는 Q 노드에 연결된 게이트, 제n 시프트 클럭(CLK(n))이 입력되는 클럭 배선(51)에 연결된 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함한다.

캐리 신호(CRY(n))는 이전 스테이지(ST(n-4))의 트랜지스터(T3N)의 게이트 전압으로 인가되어 그 스테이지(ST(n-4))의 Q 노드를 방전시킴과 동시에, 다음 스테이지(ST(n+4))의 트랜지스터(T1)의 게이트 전압으로 인가되어 그 스테이지(ST(n+4))의 Q 노드를 충전시킨다.

제1 풀업 트랜지스터(T6C)의 게이트와 제2 전극 사이에 커패시터(CBC)가 연결된다. 커패시터(CBC)는 캐리 신호(CRY(n))의 리플(ripple) 전압을 낮추어 캐리 신호(CRY(n))의 노이즈를 줄인다.

트랜지스터(T7DC)는 캐리 신호(CRY(n))가 출력되는 제1 출력 단자와 클럭 배선(51) 사이에 연결되어 다이오드로 동작한다. 트랜지스터(T7DC)는 제1 출력 단자의 전압이 클럭 배선(51)의 전압 보다 높을 때 턴-온되어 캐리 신호(CRY(n))의 노이즈를 줄인다. 클럭 배선(51)이 VGL을 유지할 때 제1 출력 단자에 리플이 발생되면 그 리플의 전압이 트랜지스터(T7DC)를 통해 클럭 배선(51)으로 방전된다. 트랜지스터(T7DC)는 제1 출력 단자에 연결된 게이트 및 제1 전극과, 클럭 배선(51)에 연결된 제2 전극을 포함한다.

트랜지스터(T7CC)는 제n-4 시프트 클럭(CLK(n-4))이 입력될 때 턴-온되어 제1 출력 단자를 VSS 노드에 연결한다. 트랜지스터(T7CC)가 턴-온될 때 제1 출력 단자가 방전되어 제1 출력 단자와 캐리 배선 상의 노이즈를 줄인다. 제n-4 시프트 클럭(CLK(n-4))은 도 7에 도시된 바와 같이 제n-4 시프트 클럭(CLK(n))의 역위상으로 발생된다. 트랜지스터(T7CC)는 제n-4 시프트 클럭(CLK(n-4))이 인가되는 게이트, 제1 출력 단자에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.

제2 풀업 트랜지스터(T6)는 Q 노드가 VGH 만큼 프리 차징된 상태에서 제n 시프트 클럭(CLK(n))에 입력될 때 부트스트래핑으로 대략 2VGH 만큼 상승하는 Q 전압에 따라 턴-온된다. 제2 풀업 트랜지스터(T6)가 턴-온될 때, 제n 시프트 클럭(CLK(n))의 VGH 만큼 제2 출력 단자의 전압이 높아져 게이트 펄스(Vgout(n))이 발생된다. 제2 풀업 트랜지스터(T6)는 Q 노드에 연결된 게이트, 제n 시프트 클럭(CLK(n))이 입력되는 클럭 배선(51)에 연결된 제1 전극, 및 제2 출력 단자에 연결된 제2 전극을 포함한다. 게이트 펄스(Vgout(n))는 게이트 라인(14)에 인가되고 제n+2 스테이지(ST(n+2))의 트랜지스터(T3C)에 인가된다.

제2 풀업 트랜지스터(T6)의 게이트와 제2 전극 사이에 커패시터(CB)가 연결된다. 커패시터(CB)는 게이트 펄스(Vgout(n))의 리플 전압을 낮추어 게이트 펄스(Vgout(n))의 노이즈를 줄인다.

트랜지스터(T7D)는 게이트 펄스(Vgout(n))가 출력되는 제2 출력 단자와 클럭 배선(51) 사이에 연결되어 다이오드로 동작한다. 트랜지스터(T7D)는 제2 출력 단자의 전압이 클럭 배선(51)의 전압 보다 높을 때 턴-온되어 게이트 펄스(Vgout(n))의 노이즈를 줄인다. 클럭 배선(51)이 VGL을 유지할 때 제2 출력 단자에 리플이 발생되면 그 리플의 전압이 트랜지스터(T7D)를 통해 클럭 배선(51)으로 방전된다. 트랜지스터(T7DC)는 제2 출력 단자에 연결된 게이트 및 제1 전극과, 클럭 배선(51)에 연결된 제2 전극을 포함한다.

트랜지스터(T7C)는 제n-4 시프트 클럭(CLK(n-4))이 입력될 때 턴-온되어 제2 출력 단자를 VSS 노드에 연결한다. 트랜지스터(T7C)가 턴-온될 때 제2 출력 단자가 방전되어 제2 출력 단자와 게이트 라인(14) 상의 노이즈를 줄인다. 트랜지스터(T7C)는 제n-4 시프트 클럭(CLK(n-4))이 인가되는 게이트, 제2 출력 단자에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.

본 발명의 GIP 회로(18A, 18B)는 게이트 펄스와 캐리 신호를 서로 독립된 출력 단자들을 통해 분리하여 출력함으로써 GIP 회로(18A, 18B)의 장시간 구동에 따른 제2 풀업 트랜지스터(T6)의 열화가 발생하더라도 제1 풀업 트랜지스터(T6C)의 출력으로 다른 스테이지들의 Q 노드를 충방전할 수 있다. 또한, 본 발명은 출력 단자들 각각에서 노이즈를 줄이기 위한 트랜지스터들을 추가 배치함으로써 게이트 펄스와 캐리 신호의 노이즈를 최소화할 수 있다. 실험 결과에 의하면, 본 발명은 GIP 회로(18A, 18B)의 정상 동작을 위한 VGH의 마진(margin)을 3V 이상 확보할 수 있다.

제n 스테이지(ST(n))는 도 6에 도시된 바와 같이 다수의 트랜지스터들(T41, T42, T5i, T7N, Tst1, Tst2, Tst3)를 더 포함한다. 이 트랜지스터들(T41, T42, T5i, T7N, Tst1, Tst2, Tst3)은 적용 모델에 따라 생략 가능하다.

트랜지스터들(T41, T42, T5i, T7N)은 Q 노드 전압에 따라 제어되는 인버터(Inverter)로 동작한다. Q 노드가 충전 상태일 때, 트랜지스터(T5i)가 턴-온되어 트랜지스터들(T42, T7N)이 오프된다. 반면에, Q 노드가 방전 상태일 때, 트랜지스터(T5i)가 턴-오프된다. 트랜지스터(T5i)의 온 상태에서, 제n 시프트 클럭(CLK(n))이 트랜지스터들(T41, T42)에 입력되면 그 트랜지스터들(T41, T42)이 다이오드로 동작한다. 이 때 트랜지스터(T7N)이 턴-온되어 제2 출력 단자가 VSS 노드에 연결되고 그 결과, 게이트 라인(14)의 노이즈가 방전된다.

트랜지스터(T41)은 클럭 배선(51)에 연결된 게이트 및 제1 전극을 포함한다. 트랜지스터(T42)의 제2 전극은 트랜지스터(T42)의 게이트와 트랜지스터(T5i)의 제1 전극에 연결된다. 트랜지스터(T42)의 게이트는 트랜지스터(T41)의 제2 전극과 트랜지터(T5i)의 제1 전극에 연결된다. 트랜지스터(T42)의 제1 전극은 클럭 배선(51)에 연결되고, 트랜지스터(T42)의 제2 전극은 트랜지스터(T7N)의 게이트에 연결된다. 트랜지스터(T5i)의 게이트는 Q 노드에 연결된다. 트랜지스터(T5i)의 제2 전극은 VSS 노드에 연결된다. 트랜지스터(T7N)의 제1 전극은 게이트 펄스(Vgout(n))이 출력되는 제2 출력 단자에 연결되고, 트랜지스터(T7N)의 제2 전극은 VSS 노드에 연결된다.

저속 구동 모드에서 픽셀들에 데이터가 기입되지 않는 스킵(skip) 프레임 기간 동안 안정화 신호(Vstable)가 VGH로 발생된다. 트랜지스터들(Tst1, Tst2, Tst3)은 스킵 프레임 기간 동안 Q 노드과 클럭 배선(51)을 VSS 노드에 연결함으로써 스킵 프레임 기간 동안 Q 노드와 클럭 배선(51)의 전압을 VGL로 유지하여 출력 전압(CRY(n), Vgout(n))의 변동을 방지한다. 트랜지스터(Tst1)는 안정화 신호(Vstable)에 따라 턴-온되어 Q 노드를 VSS 노드에 연결한다. 트랜지스터들(Tst2, Tst3)은 안정화 신호(Vstable)에 따라 턴-온되어 클럭 배선(51)을 VSS 노드로 연결하여 클럭 배선(51)의 전압을 VGL로 유지한다.

트랜지스터(Tst1)은 안정화 신호(Vstable)이 인가되는 게이트, Q 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다. 트랜지스터(Tst2)의 게이트에는 안정화 신호(Vstable)이 인가된다. 트랜지스터(Tst2)의 제1 전극은 트랜지스터(T41)의 제2 전극, 트랜지스터(T42)의 게이트, 및 트랜지스터(T5i)의 제1 전극에 연결된다. 트랜지스터(Tst3)의 게이트는 안정화 신호(Vstable)를 공급 받고 트랜지스터(Tst2)의 게이트에 연결된다. 트랜지스터(Tst3)의 제1 전극은 트랜지스터(T42)의 제2 전극과 트랜지스터(T7N)의 게이트에 연결된다. 트랜지스터(Tst3)의 제2 전극은 VSS 노드에 연결된다.

도 8은 본 발명의 제2 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다. 도 8에서, 도 5 및 도 6과 동일한 부분은 도면에서 생략되어 있다. 도 8에서 생략된 회로 부분은 도 5 및 도 6과 실질적으로 동일하다.

도 8을 참조하면, 제n 스테이지(ST(n))는 제1 출력 단자와 VSS 노드 사이에 연결된 노이즈 제거용 트랜지스터(T7G)를 더 구비한다. 이 트랜지스터(T7G)는 도 5 및 도 6에 도시된 회로에 적용될 수 있다.

트랜지스터들(T7DC, T7CC, T7G)는 제1 출력 단자에 함께 연결되어 제1 출력 단자와 그에 연결된 캐리 신호 배선 상의 다양한 노이즈를 제거할 수 있다.

GIP 회로(18A, 18B)의 트랜지스터들은 충분히 에이징(aging)되기 전에 공정 상의 문제로 인하여 그 문턱 전압이 네가티브 시프트(negative shift)되어 있을 수 있다. 풀업 트랜지스터(T6C)의 문턱 전압이 네가티브 시프트되어 있다면 클럭 배선이 VGL일 때에 캐리 신호 배선 상에서 리플이 발생될 수 있다. 트랜지스터(T7G)의 게이트-소스 간 전압 Vgs(0V-VGL)은 직류(DC) 전압이다.

트랜지스터들이 초기에 네가티브 시프트되어 있을 때 트랜지스터(T7G)는 Vgs(0V-VGL)에 따라 턴-온되어 캐리 신호 배선의 리플을 방전한다. 충분히 에이징되면, 트랜지스터(T7G)가 포지티브 바이어스 스트레스를 받아 그 문턱 전압이 포지티브(정극성) 쪽으로 시프트되어 턴-온될 수 없다. 따라서, GIP 회로(18A, 18B)가 충분히 에이징된 후에 트랜지스터(T7G)는 GIP 회로(18A, 18B)에서 그 기능이 상실된다. 트랜지스터(T7G)는 그라운드 전압(0V)가 인가되는 게이트, 제1 출력 단자에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다. VSS 노드에 인가되는 VGL은 네가티브 전압 예를 들어 -5V 일 수 있다.

트랜지스터(T7CC)는 제n-4 시프트 클럭(CLK(n-4))에 따라 턴-온되어 캐리 신호 배선의 리플을 방전한다. 클럭이 대략 50%의 듀티비로 발생되기 때문에 GIP 회로(18A, 18B)가 충분히 에이징되면 트랜지스터(T7CC)의 문턱 전압이 포지티브 시프트 하여 턴-온되지 못하기 때문에 트랜지스터(T7CC)의 기능이 상실될 수 있다. 트랜지스터(T7CC)가 없어도 트랜지스터(T7DC)에 의해 캐리 신호 배선의 리플이 방전될 수 있다.

트랜지스터(T7DC)는 캐리 신호(CRY(n))가 출력되는 제1 출력 단자와 클럭 배선(51) 사이에 연결되어 다이오드로 동작하여 제1 출력 단자의 전압이 클럭 배선(51) 보다 자신의 문턱 전압 보다 높을 때 턴-온된다. 이 트랜지스터(T7DC)가 턴-온될 때, 제1 출력 단자 즉, 캐리 신호 배선의 리플 전압이 클럭 배선(51)을 통해 방전된다.

도 9는 시뮬레이션에서 트랜지스터들(T7G, T7CC, T7DC)이 정상적으로 동작할 때 캐리 신호(CAR(n))의 리플 저감 효과를 보여 준다.

도 10는 시뮬레이션에서 트랜지스터(T7G)를 삭제할 때 캐리 신호의 리플을 보여 주는 파형도이다. GIP 회로(18A, 18B)의 트랜지스터들이 네가티브 시프트된 초기 상태에서 트랜지스터(T7G)가 없다면 제n 시프트 클럭(CLK(n))에 동기하여 캐리 신호(CRY(n))에서 리플이 발생될 수 있다. GIP 회로(18A, 18B)의 트랜지스터들이 장시간 구동되어 그 문턱 전압이 포지티브 시프트되면, 트랜지스터(T7G)가 없어도 캐리 신호(CRY(n))의 리플이 감소될 수 있다.

도 11은 시뮬레이션에서 트랜지스터(T7CC)를 삭제할 때 캐리 신호의 리플을 보여 주는 파형도이다. 이 시뮬레이션에서 트랜지스터(T7CC)를 삭제하면, 캐리 신호(CRY(n))에서 리플이 제n 시프트 클럭(CLK(n))에 동기하여 발생된다. 트랜지스터(T7CC)를 삭제하면, 역위상 클럭인 제n-4 시프트 클럭(CLK(n-4))이 발생되지 않아도 점선 박스의 1번 영역과 같이 캐리 신호(CRY(n))에서 리플이 발생될 수 있다.

도 12는 시뮬레이션에서 도 8에 도시된 트랜지스터들(T7G, T7CC, T7DC) 중에서 트랜지스터(T7DC)를 삭제할 때 캐리 신호의 리플을 보여 주는 파형도이다. 이 시뮬레이션에서 트랜지스터(T7DC)를 삭제하면, 캐리 신호(CRY(n))에서 리플이 제n 시프트 클럭(CLK(n))에 동기하여 발생된다. 트랜지스터(T7DC)를 삭제하면, 제n-4 시프트 클럭(CLK(n-4))이 발생되지 않아도 점선 박스의 2번 영역과 같이 캐리 신호(CRY(n))에서 리플이 발생될 수 있다.

도 10 내지 도 11의 시뮬레이션 결과에서 알 수 있듯이, 트랜지스터들(T7G, T7CC, T7DC)이 모두 있을 때 캐리 신호의 파형이 리플 없이 가장 안정적으로 발생된다. 표시패널(10)의 패널 특성에 따라 트랜지스터(T7DC)가 생략되더라도 다른 트랜지스터(T7CC)를 통해 캐리 신호(CRY(n))의 리플이 잘 제거될 수 있다. 이 경우, 도 13 내지 도 16과 같이 GIP 회로(18A, 18B)에서 트랜지스터(T7DC)가 삭제될 수 있다. 도 13 및 도 15는 캐리 신호의 노이즈 제거용 트랜지스터들 중에서 트랜지스터(T7DC)와 트랜지스터(T7G)가 삭제된 예이다. 도 14 및 도 16은 캐리 신호의 노이즈 제거용 트랜지스터들 중에서 트랜지스터(T7DC)가 삭제된 예이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

16 : 데이터 구동부 18A, 18B : GIP 회로(게이트 구동부)
20 : 타이밍 콘트롤러 22 : 레벨 시프터(게이트 구동부)
100 : 표시패널
T1, T3R, T3N, T3C, T41, T42, T5i, T6, T6C, T7C, T7D, T7CC, T7DC, T7G, T7N, Tst1, Tst2, Tst3 : GIP 회로의 트랜지스터

Claims (7)

1. 클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 구비하고,
   상기 스테이지들 각각은 제1 출력 단자를 통해 다른 스테이지로 전달되는 캐리 신호와, 제2 출력 단자를 통해 표시패널의 게이트 라인에 공급되는 게이트 펄스를 발생하고,
   제n(n은 자연수) 스테이지는,
   상기 제2 출력 단자와 상기 클럭 배선 사이에 연결되어 상기 제2 출력 단자의 전압이 상기 클럭 배선의 전압 보다 높을 때 턴-온되는 제1 트랜지스터;
   상기 제1 출력 단자와 상기 클럭 배선 사이에 연결되어 제n 시프트 클럭이 입력될 때 Q 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자의 전압을 높이는 제1 풀업 트랜지스터;
   상기 클럭 배선과 상기 제1 트랜지스터 사이에 연결되어 상기 제n 시프트 클럭이 입력될 때 상기 Q 노드의 전압에 따라 턴-온되어 상기 제2 출력 단자의 전압을 높이는 제2 풀업 트랜지스터;
   제1 전극이 상기 제1 출력 단자에 연결되고 제2 전극이 상기 클럭 배선에 연결되어 다이오드로 동작하는 제1 노이즈 제거용 트랜지스터;
   상기 제1 출력 단자와 게이트 오프 전압이 인가되는 VSS 노드 사이에 연결되어 제n-4 시프트 클럭이 입력될 때 턴-온되어 상기 제1 출력 단자를 상기VSS 노드에 연결하는 제2 노이즈 제거용 트랜지스터;
   상기 제2 출력 단자와 상기 VSS 노드 사이에 연결되어 제n-4 시프트클럭이 입력될 때 턴-온되어 상기 제2 출력 단자를 상기 VSS 노드에 연결하는 제2 트랜지스터; 및
   그라운드 전압이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한 제3 노이즈 제거용 트랜지스터를 구비하며,
   상기 제n 시프트 클럭과 상기 제n-4 시프트 클럭은 서로 역위상의 관계를 갖는 게이트 구동 회로.
2. 제 1 항에 있어서,
   상기 제1 노이즈 제거용 트랜지스터는 상기 제1 출력 단자에 연결된 게이트 및 제1 전극과, 상기 클럭 배선에 연결된 제2 전극을 포함하고,
   상기 제2 노이즈 제거용 트랜지스터는 역위상 클럭이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함하는 게이트 구동 회로.
3. 삭제
4. 삭제
5. 클럭 배선을 통해 시프트 클럭이 인가되고 캐리 신호를 통해 종속적으로 연결되고 각각 출력 단자를 통해 순차적으로 출력 전압을 발생하는 다수의 스테이지들을 구비하고,
   상기 스테이지들 각각은 제1 출력 단자를 통해 다른 스테이지로 전달되는 캐리 신호와, 제2 출력 단자를 통해 표시패널의 게이트 라인에 공급되는 게이트 펄스를 발생하고,
   제n(n은 자연수) 스테이지는,
   상기 제2 출력 단자와 상기 클럭 배선 사이에 연결되어 상기 제2 출력 단자의 전압이 상기 클럭 배선의 전압 보다 높을 때 턴-온되는 제1 트랜지스터;
   상기 제1 출력 단자와 상기 클럭 배선 사이에 연결되어 제n 시프트 클럭이 입력될 때 Q 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자의 전압을 높이는 제1 풀업 트랜지스터;
   상기 클럭 배선과 상기 제1 트랜지스터 사이에 연결되어 상기 제n 시프트 클럭이 입력될 때 상기 Q 노드의 전압에 따라 턴-온되어 상기 제2 출력 단자의 전압을 높이는 제2 풀업 트랜지스터;
   상기 제n 시프트 클럭의 역위상 클럭이 입력되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 게이트 오프 전압이 인가되는 VSS 노드에 연결된 제2 전극을 포함하는 제1 노이즈 제거용 트랜지스터;
   상기 제1 출력 단자와 게이트 오프 전압이 인가되는 VSS 노드 사이에 연결되며, 그라운드 전압이 인가되는 게이트, 상기 제1 출력 단자에 연결된 제1 전극, 및 상기 VSS 노드에 연결된 제2 전극을 포함한 제2 노이즈 제거용 트랜지스터; 및
   상기 제2 출력 단자와 상기 VSS 노드 사이에 연결되어 제n-4 시프트 클럭이 입력될 때 턴-온되어 상기 제2 출력 단자를 상기 VSS 노드에 연결하는 제2 트랜지스터를 구비하며,
   상기 제n 시프트 클럭과 상기 제n-4 시프트 클럭은 서로 역위상의 관계를 갖는 게이트 구동 회로.
6. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널; 및
   픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동부를 구비하고,
   상기 디스플레이 구동부는 상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동 회로를 구비하고,
   상기 게이트 구동 회로는, 제 1 항 또는 제 5 항 기재의 게이트 구동 회로인, 표시장치.
7. 제 1 항 또는 제 5 항에 있어서,
   상기 Q 노드에 접속된 상기 제1 풀업 트랜지스터의 게이트와 상기 제1 출력 단자 사이에 연결된 제2 커패시터를 더 포함하는 더 포함하는 게이트 구동 회로.