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KR102676341B1 - 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 - Google Patents

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 Download PDF

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KR102676341B1
KR102676341B1 KR1020160183661A KR20160183661A KR102676341B1 KR 102676341 B1 KR102676341 B1 KR 102676341B1 KR 1020160183661 A KR1020160183661 A KR 1020160183661A KR 20160183661 A KR20160183661 A KR 20160183661A KR 102676341 B1 KR102676341 B1 KR 102676341B1
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active layer
thin film
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metal oxide
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Abstract

본 발명은 Sn 기반의 산화물을 포함하는 액티브층을 이용하여 P형 반도체 특성을 구현한 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 포함하는 액티브층, 액티브층의 일면에 접촉하는 금속 산화물층, 액티브층과 중첩되는 게이트 전극, 게이트 전극과 액티브층 사이에 마련된 게이트 절연막, 액티브층의 제1 측에 접촉된 소스 전극, 및 액티브층의 제2 측에 접촉된 드레인 전극을 포함한다.

Description

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 평판표시장치가 활용되고 있다.
액정표시장치와 유기발광 표시장치와 같은 평판표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다.
또한, 평판표시장치는 스위칭 소자로서 박막 트랜지스터를 이용하여 화소들과 게이트 구동회로를 구동한다. 박막 트랜지스터는 전계에 의하여 전류의 흐름을 조절하는 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET, 이하 "산화물 반도체 트랜지스터"로 칭함)일 수 있다.
평판표시장치의 게이트 구동회로 또는 데이터 구동회로는 입력되는 신호를 적절하게 출력시키기 위해 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor)를 사용할 수 있다. CMOS는 N형 산화물 반도체 트랜지스터와 P형 산화물 반도체 트랜지스터를 모두 필요로 한다.
하지만, IGZO(Indium gallium zinc oxide) 기반의 산화물 반도체 트랜지스터의 경우, 도 1과 같이 N형 반도체 특성이 나타나지만 P형 반도체 특성이 나타나지 않는다. 따라서, IGZO 기반의 산화물 반도체 트랜지스터를 이용하여 P형 반도체 특성에 있는 박막 트랜지스터를 형성하는 것은 어렵다.
또한, Sn 기반의 산화물은 Sn(Ⅳ)O2와 Sn(Ⅱ)O로 존재할 수 있다. Sn(Ⅳ)O2는 N형 특성을 가지며, Sn(Ⅱ)O는 P형 반도체 특성을 가진다. 하지만, 도 2와 같이 Sn(Ⅳ)O2의 깁스 자유 에너지(gibbs free energy)가 Sn(Ⅱ)O의 깁스 자유 에너지보다 낮기 때문에, Sn(Ⅱ)O는 깁스 자유 에너지(gibbs free energy)가 더 낮은 Sn(Ⅳ)O2로 쉽게 변화된다. 따라서, Sn 기반의 산화물 반도체 트랜지스터를 이용하여 P형 반도체 특성이 있는 박막 트랜지스터를 형성하는 것 역시 쉽지 않다.
본 발명은 Sn 기반의 산화물을 포함하는 액티브층을 이용하여 P형 반도체 특성을 구현한 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 포함하는 액티브층, 액티브층의 일면에 접촉하는 금속 산화물층, 액티브층과 중첩되는 게이트 전극, 게이트 전극과 액티브층 사이에 마련된 게이트 절연막, 액티브층의 제1 측에 접촉된 소스 전극, 및 액티브층의 제2 측에 접촉된 드레인 전극을 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 게이트 전극을 형성하고, 게이트 전극을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 액티브층을 형성하는 단계, 액티브층 상에 반응성 금속층을 형성하는 단계, 액티브층과 반응성 금속층을 열처리하여 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고 반응성 금속층을 금속 산화물층으로 형성하는 단계, 및 액티브층의 제1 측에 접촉하는 소스 전극과 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 표시장치는 N형 반도체 특성이 있는 제1 트랜지스터, 및 P형 반도체 특성이 있는 제2 박막 트랜지스터를 구비한다. 제1 박막 트랜지스터는 Sn(Ⅳ)O2 기반의 산화물을 포함하는 제1 액티브층을 포함한다. 제2 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 포함하는 제2 액티브층을 포함한다.
본 발명의 실시예는 반응성 금속층을 제1 액티브층 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층에서 산화 반응이 일어나고, 제1 액티브층에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.
또한, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층을 포함하는 제1 박막 트랜지스터와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층을 포함하는 제2 박막 트랜지스터를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.
도 1은 IGZO 기반의 산화물 반도체 트랜지스터의 반도체 특성을 보여주는 그래프이다.
도 2는 Sn(Ⅳ)O2와 Sn(Ⅱ)O의 깁스 자유 에너지를 보여주는 표이다.
도 3은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다.
도 4는 도 3의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 5는 CMOS 회로를 보여주는 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 7은 주기율표를 보여주는 표이다.
도 8은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다.
도 9a 내지 도 9e는 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10d는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표이다.
도 11a 내지 도 11d는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 탄탈륨으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표이다.
도 12는 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 14는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다.
도 16a 내지 도 16d는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 18은 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 19는 본 발명의 제7 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 20은 본 발명의 제8 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다. 도 4는 도 3의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300), 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다. 본 발명의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제2 기판(1120)은 봉지 기판일 수 있다. 제1 기판(1110)과 제2 기판(1120)은 플라스틱 필름(plastic film) 또는 유리(glass)일 수 있다.
제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성된다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.
표시패널(1100)은 도 4와 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200), 패드들, 데이터 라인들과 패드들을 연결하는 링크 라인들이 형성될 수 있다.
게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다.
소스 드라이브 IC(1300)는 타이밍 제어부(1600)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(1400)에 실장될 수 있다.
표시패널(1100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다.
회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.
한편, 표시장치의 화소(P) 또는 게이트 구동부(1200)는 구동을 위해 P형 반도체 특성이 있는 박막 트랜지스터와 N형 반도체 특성이 있는 박막 트랜지스터를 모두 이용할 수 있다.
예를 들어, 유기발광 표시장치의 화소(P)는 스위칭 트랜지스터와 구동 트랜지스터를 포함할 수 있으며, 스위칭 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 형성하고 구동 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 형성할 수 있다. 또는, 스위칭 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 형성하고 구동 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 형성할 수 있다.
또한, 게이트 구동부는 게이트 신호들을 출력하기 위해 CMOS(Complementary Metal Oxide Semiconductor) 회로를 포함할 수 있다. 또는, 표시장치는 다른 신호를 출력하기 위해 CMOS 회로를 포함할 수 있다. CMOS 회로는 도 5와 같이 P형 반도체 특성이 있는 제1 트랜지스터(T1)와 N형 반도체 특성이 있는 제2 트랜지스터(T2)를 포함한다.
제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 입력 단자(IT)에 접속된다. 제1 트랜지스터(T1)의 소스 전극은 구동 전압이 공급되는 구동 전압 라인(VDD)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다. 제2 트랜지스터(T2)의 소스 전극은 그라운드(GND)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다.
입력 단자(IT)에 제1 로직 레벨 전압이 인가되는 경우, 제1 트랜지스터(T1)는 턴-온되고, 제2 트랜지스터(T2)는 턴-오프될 수 있다. 이로 인해, 구동 전압 라인(VDD)의 구동 전압이 제1 트랜지스터(T1)를 통해 출력 단자(OT)로 출력될 수 있다.
입력 단자(IT)에 제1 로직 레벨 전압보다 높은 레벨을 갖는 제2 로직 레벨 전압이 인가되는 경우, 제2 트랜지스터(T2)는 턴-온되고, 제1 트랜지스터(T1)는 턴-오프될 수 있다. 이로 인해, 출력 단자(OT)는 제2 트랜지스터(T2)를 통해 그라운드(GND)에 접속될 수 있으므로, 출력 단자(OT)는 그라운드 전압으로 방전될 수 있다.
즉, 제1 트랜지스터(T1)는 P형 반도체 특성이 있고, 제2 트랜지스터(T2)는 N형 반도체 특성이 있으며, 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 동일한 게이트 전극에 접속되므로, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 상보적으로 턴-온 및 턴-오프될 수 있다.
이상에서 살펴본 바와 같이, 표시장치는 P형 반도체 특성이 있는 박막 트랜지스터와 N형 반도체 특성이 있는 박막 트랜지스터를 모두 포함할 수 있다. 이하에서는, P형 반도체 특성이 있는 박막 트랜지스터를 제1 박막 트랜지스터로 정의하고, N형 반도체 특성이 있는 박막 트랜지스터를 제2 박막 트랜지스터로 정의하였다.
본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 액티브층을 포함하는 제1 박막 트랜지스터와, Sn(Ⅳ)O2 기반의 산화물을 갖는 액티브층을 포함하는 제2 박막 트랜지스터를 구비하는 것을 특징으로 한다. 이하에서는, 도 6 내지 도 24를 결부하여 본 발명의 실시예들에 따른 제1 및 제2 박막 트랜지스터들을 상세히 설명한다.
도 6은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 6에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제1 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성된 버퍼막(100) 상에 형성될 수 있다. 기판은 플라스틱(plastic) 또는 유리(glass)로 형성될 수 있다. 버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(100)은 생략될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성될 수 있다.
버퍼막(100) 상에는 제1 및 제2 게이트 전극들(110, 210)이 형성된다. 제1 및 제2 게이트 전극들(110, 210)은 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 게이트 전극들(110, 210) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 제1 및 제2 액티브층들(130, 230)이 형성된다. 제1 액티브층(130)은 제1 게이트 전극(110)과 중첩되게 배치되고, 제2 액티브층(230)은 제2 게이트 전극(210)과 중첩되게 배치될 수 있다. 이로 인해, 기판으로부터 제1 액티브층(130)에 입사되는 광은 제1 게이트 전극(110)에 의해 차단되고, 제2 액티브층(230)에 입사되는 광은 제2 게이트 전극(210)에 의해 차단될 수 있다.
제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층일 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제1 액티브층(130)은 SnO, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다.
예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층일 수 있다. 즉, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제2 액티브층(230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성되므로, P형 반도체 특성이 있다. 이에 비해, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다.
제1 액티브층(130) 상에는 금속 산화물층(140)이 형성된다. 금속 산화물층(140)은 전기적으로 절연된 절연막으로서, 산화가 쉽게 일어나는 금속을 포함할 수 있다. 예를 들어, 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴과 티타늄의 합금의 산화물일 수 있다.
제1 액티브층(130), 제2 액티브층(230), 및 금속 산화물층(140)의 형성 방법에 대한 자세한 설명은 도 8 및 도 9a 내지 도 9e를 결부하여 후술한다.
제1 액티브층(130) 상에 금속 산화물층(140)이 형성되므로, 금속 산화물층(140) 상에는 제1 소스 전극(150)과 제1 드레인 전극(160)이 형성된다. 이로 인해, 제1 소스 전극(150)은 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다.
제2 액티브층(230) 상에는 제2 소스 전극(250)과 제2 드레인 전극(260)이 형성된다. 제2 소스 전극(250)은 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다.
제1 드레인 전극(160)과 제2 드레인 전극(260)은 도 19와 같이 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.
제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(10)와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층(230)을 포함하는 제2 박막 트랜지스터(20)를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터(10)를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터(20)를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.
도 8은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다. 도 9a 내지 도 9e는 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9e에 도시된 단면도들은 전술한 도 6에 도시된 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 8 및 도 9a 내지 도 9e를 결부하여 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 상세히 설명한다.
첫 번째로, 도 9a와 같이 버퍼막(100) 상에 제1 및 제2 게이트 전극들(110, 210)과 게이트 절연막(120)을 형성한다.
버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 버퍼막(100)은 생략될 수 있다.
그리고 나서, 버퍼막(100) 상에 제1 및 제2 게이트 전극들(110, 210)을 형성한다. 구체적으로, 스퍼터링법(sputtering)에 의해 버퍼막(100) 상의 전면에 제1 금속층을 형성할 수 있다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 제1 및 제2 게이트 전극들(110, 210)을 형성할 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 제1 및 제2 게이트 전극들(110, 210) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 제1 및 제2 게이트 전극들(110, 210)을 덮도록 형성될 수 있다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. (도 8의 S101)
두 번째로, 도 9b와 같이 게이트 절연막(120) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120) 상의 전면에 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 반도체층을 동시에 패터닝하여 제1 및 제2 액티브층들(130, 230)을 형성한다. 제1 액티브층(130)은 제1 게이트 전극(110)과 중첩되게 형성되고, 제2 액티브층(230)은 제2 게이트 전극(210)과 중첩되게 형성될 수 있다.
제1 및 제2 액티브층들(130, 230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2로 형성될 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
즉, 도 8의 S102 단계에서 제1 및 제2 액티브층들(130, 230) 각각은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다. (도 8의 S102)
세 번째로, 도 9c와 같이 제1 액티브층(130) 상에 반응성 금속층(140')을 형성한다.
구체적으로, 스퍼터링법(sputtering)에 의해 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230) 상에 제2 금속층을 형성할 수 있다. 그리고 나서, 제2 금속층 상에 포토 레지스트 패턴을 형성한 후 제2 금속층을 식각하는 마스크 공정을 이용하여 제2 금속층을 패터닝함으로써 반응성 금속층(140')을 형성할 수 있다. 반응성 금속층(140')은 산화가 쉽게 일어나는 알루미늄(Al), 티타늄(Ti), 탈륨(Ta), 몰리브덴(Molybdenum)과 티타늄(Titanum)의 합금으로 형성될 수 있다. (도 8의 S103)
네 번째로, 도 9d와 같이 제1 액티브층(130)과 반응성 금속층(140')을 열처리하여 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 반응성 금속층(140')을 금속 산화물층(140)으로 변환한다.
구체적으로, 제1 액티브층(130)과 반응성 금속층(140')을 200℃ 내지 500℃ 사이의 온도로 열처리한다. 이 경우, 반응성 금속층(140')의 금속은 제1 액티브층(130)의 산소와 반응할 수 있다. 이로 인해, 제1 액티브층(130)에서는 환원 반응이 일어나고, 반응성 금속층(140')에서는 산화 반응이 일어날 수 있다. 따라서, 제1 액티브층(130)은 환원 반응에 의해 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으며, 반응성 금속층(140')은 산화 반응에 의해 금속 산화물층(140)으로 변환될 수 있다. 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴 티타늄 산화물일 수 있다. 즉, 금속 산화물층(140)은 전기적으로 절연된 절연막일 수 있다.
도 10a에는 반응성 금속층을 형성하지 않은 경우 액티브층을 XPS(x-ray photoelectron spectroscopy) 분석한 결과가 나타나 있고, 도 10b 및 도 10c에는 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 후 금속 산화물층과 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표가 나타나 있다.
도 10a에서 A 곡선은 액티브층을 30초 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 7분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 17분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 20분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다. 이온 식각은 아르곤 이온(Ar)을 이용하여 수행될 수 있다.
도 10b에서 A 곡선은 200℃에서 액티브층을 60분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 66분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 77분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 81분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.
도 10c에서 A 곡선은 300℃에서 액티브층을 69분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 74분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 85분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 91분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.
도 10a 내지 도 10c과 같이 Sn2 +의 결합 에너지(binding energy, BE)는 대략 484㎚ 내지 485㎚ 사이와 493㎚ 내지 493㎚ 사이의 값을 갖는다.
XPS 분석은 엑스레이(X-ray)를 분석하고자 하는 금속에 조사하여 금속의 결합 에너지를 산출하는 분석 방법이다. 이온 식각 시간이 짧은 경우, 금속 표면 또는 계면에서의 결합 에너지가 산출되고, 이온 식각 시간이 긴 경우, 금속 내부의 결합 에너지가 산출될 수 있다. 따라서, 반응성 금속층(140')이 제1 액티브층(130) 상에서 티타늄으로 형성되는 경우, 제1 액티브층(130)의 XPS 분석을 위해서는 도 10b와 도 10c와 같이 엑스레이가 60분 이상 조사될 수 있다.
반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)의 XPS 분석 결과, 도 10a와 같이 Sn2 + 결합 에너지에서 피크(peak)가 나타나지 않는다. 따라서, 반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)에는 Sn(Ⅱ)O가 존재하지 않는다고 볼 수 있다.
반응성 금속층(140')을 티타늄으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리한 경우, 도 10b 및 도 10d와 같이 A 곡선과 B 곡선의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리하는 경우, 제1 액티브층(130)의 계면에 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.
반응성 금속층(140')을 티타늄으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리한 경우, 도 10c 및 도 10d와 같이 A 내지 D 곡선들 모두의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리하는 경우, 제1 액티브층(130)의 계면과 내부 모두에서 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.
도 11a 내지 도 11d에는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표가 나타나 있다.
도 11a에서 A 곡선은 액티브층을 30초 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 7분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 17분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 20분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.
도 11b에서 A 곡선은 200℃에서 액티브층을 31분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 32분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 37분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 40분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.
도 10c에서 A 곡선은 300℃에서 액티브층을 35 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 36분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 38분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 40분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.
도 11a 내지 도 11c과 같이 Sn2 +의 결합 에너지(binding energy, BE)는 대략 484㎚ 내지 485㎚ 사이와 493㎚ 내지 493㎚ 사이의 값을 갖는다.
XPS 분석은 엑스레이를 분석하고자 하는 금속에 조사하여 금속의 결합 에너지를 산출하는 분석 방법이다. 이온 식각 시간이 짧은 경우, 금속 표면 또는 계면에서의 결합 에너지가 산출되고, 이온 식각 시간이 긴 경우, 금속 내부의 결합 에너지가 산출될 수 있다. 따라서, 반응성 금속층(140')이 제1 액티브층(130) 상에서 탄탈륨으로 형성되는 경우, 제1 액티브층(130)의 XPS 분석을 위해서는 도 11b와 도 11c와 같이 엑스레이가 30분 이상 조사될 수 있다.
반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)의 XPS 분석 결과, 도 11a와 같이 Sn2 + 결합 에너지에서 피크(peak)가 나타나지 않는다. 따라서, 반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)에는 Sn(Ⅱ)O가 존재하지 않는다고 볼 수 있다.
반응성 금속층(140')을 탄탈륨으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리한 경우, 도 11b 및 도 11d와 같이 A 곡선과 B 곡선의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리하는 경우, 제1 액티브층(130)의 계면에 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.
반응성 금속층(140')을 탄탈륨으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리한 경우, 도 11c 및 도 11d와 같이 A 내지 D 곡선들 모두의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리하는 경우, 제1 액티브층(130)의 계면과 내부 모두에서 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.
도 2와 같이 Sn(Ⅳ)O2의 깁스 자유 에너지(gibbs free energy)가 Sn(Ⅱ)O의 깁스 자유 에너지보다 낮기 때문에, Sn(Ⅱ)O는 깁스 자유 에너지(gibbs free energy)가 더 낮은 Sn(Ⅳ)O2로 쉽게 변화된다. 이로 인해, Sn 기반의 산화물은 Sn(Ⅳ)O2로 존재하는 것이 일반적이다. 하지만, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다. (도 8의 S104)
다섯 번째로, 도 9e와 같이 제1 및 제2 액티브층들(130, 230) 상에 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230), 및 금속 산화물층(140) 상에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.
제1 소스 전극(150)은 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 예를 들어, 도 9e와 같이 제1 소스 전극(150)은 금속 산화물층(140)의 상면과 제1 액티브층(130)의 제1 측면에 접촉되고, 제1 드레인 전극(160)은 금속 산화물층(140)의 상면과 제1 액티브층(130)의 제2 측면에 접촉될 수 있으나, 이에 한정되지 않는다.
제2 소스 전극(250)은 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 예를 들어, 도 9e와 같이 제2 소스 전극(250)은 제1 액티브층(130)의 상면과 제1 측면에 접촉되고, 제1 드레인 전극(160)은 제1 액티브층(130)의 상면과 제2 측면에 접촉될 수 있으나, 이에 한정되지 않는다.
제1 드레인 전극(160)과 제2 드레인 전극(260)은 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.
제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 소스 전극(150)과 제1 드레인 전극들(160)은 P형 반도체 특성이 있는 제1 액티브층(130)과 접촉되므로, 이를 고려하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다.
그리고 나서, 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. (도 8의 S105)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.
도 12는 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 12에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제2 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
도 12에서는 금속 산화물층(140)이 제1 액티브층(130)의 하부에 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 12에 대한 자세한 설명은 생략한다.
또한, 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 8에서 S102 단계와 S103 단계의 순서가 변경된 것을 제외하고는 도 8 및 도 9a 내지 도 9e를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.
도 13은 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 13에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 제1 금속 산화물층(141), 제2 금속 산화물층(142), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제3 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
도 13에서는 제1 금속 산화물층(141)이 제1 액티브층(130)의 하부에 형성되고, 제2 금속 산화물층(142)이 제1 액티브층(130)의 상부에 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 도 13과 같이 제1 및 제2 금속 산화물층들(141, 142)을 제1 액티브층(130)의 상부와 하부에 형성되는 경우, 제1 액티브층(130)의 상부와 하부 모두에서 환원 반응이 일어나므로, 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하는 시간을 줄일 수 있다.
또한, 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 8에서 S102 단계 앞에 제1 금속 산화물층(141)을 형성하는 단계추가한 것을 제외하고는 도 8 및 도 9a 내지 도 9e를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.
도 14는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 14에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.
도 14를 참조하면, 본 발명의 제4 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제4 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성된 버퍼막(100) 상에 형성될 수 있다. 기판은 플라스틱(plastic) 또는 유리(glass)로 형성될 수 있다. 버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(100)은 생략될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성될 수 있다.
버퍼막(100) 상에는 제1 및 제2 액티브층들(130, 230)이 형성된다. 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층일 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제1 액티브층(130)은 SnO, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다.
예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층일 수 있다. 즉, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제2 액티브층(230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성되므로, P형 반도체 특성이 있다. 이에 비해, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다.
제1 액티브층(130) 상에는 금속 산화물층(140)이 형성된다. 금속 산화물층(140)은 제1 액티브층(130)의 상면 일부에 형성되고, 금속 산화물층(140)에 의해 덮이지 않은 제1 액티브층(130)의 상면은 도체화될 수 있다. 금속 산화물층(140)은 전기적으로 절연된 절연막으로서, 산화가 쉽게 일어나는 금속을 포함할 수 있다. 예를 들어, 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴과 티타늄의 합금의 산화물일 수 있다.
제1 액티브층(130), 제2 액티브층(230), 및 금속 산화물층(140)의 형성 방법에 대한 자세한 설명은 도 8 및 도 9a 내지 도 9e를 결부하여 후술한다.
금속 산화물층(140) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 제1 및 제2 게이트 전극들(110, 210)이 형성된다. 제1 게이트 전극(110)은 제1 액티브층(130)과 중첩되게 배치되고, 제2 게이트 전극(210)은 제2 액티브층(230)과 중첩되게 배치될 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 액티브층들(130, 230)과 제1 및 제2 게이트 전극들(110, 210) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(170) 상에는 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)이 형성된다. 층간 절연막(170)에는 층간 절연막(170)을 관통하여 제1 액티브층(130)의 일부를 노출시키는 제1 및 제2 콘택홀들(CT1, CT2)과, 제2 액티브층(230)의 일부를 노출시키는 제3 및 제4 콘택홀들(CT3, CT4)이 형성된다.
제1 소스 전극(150)은 제1 콘택홀(CT1)을 통해 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제2 콘택홀(CT2)을 통해 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 또한, 제1 소스 전극(150)과 제1 드레인 전극(160) 각각은 제1 액티브층(130)의 도체화 영역(131)에 접촉될 수 있다.
제2 소스 전극(250)은 제3 콘택홀(CT3)을 통해 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제4 콘택홀(CT4)을 통해 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 또한, 제2 소스 전극(250)과 제2 드레인 전극(260) 각각은 제2 액티브층(230)의 도체화 영역(131)에 접촉될 수 있다.
제1 드레인 전극(160)과 제2 드레인 전극(260)은 층간 절연막(170) 상에서 서로 연결되거나, 제1 액티브층(130)과 제2 액티브층(230)이 도 20과 같이 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(10)와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층(230)을 포함하는 제2 박막 트랜지스터(20)를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터(10)를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터(20)를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.
도 15는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다. 도 16a 내지 도 16d는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 16a 내지 도 16d에 도시된 단면도들은 전술한 도 14에 도시된 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 15 및 도 16a 내지 도 16d를 결부하여 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 상세히 설명한다.
첫 번째로, 도 16a와 같이 버퍼막(100) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다.
버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 버퍼막(100)은 생략될 수 있다.
그리고 나서, 버퍼막(100) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120) 상의 전면에 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 반도체층을 동시에 패터닝하여 제1 및 제2 액티브층들(130, 230)을 형성한다.
제1 및 제2 액티브층들(130, 230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2로 형성될 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
즉, 도 15의 S201 단계에서 제1 및 제2 액티브층들(130, 230) 각각은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다. (도 15의 S201)
두 번째로, 도 16b와 같이 제1 액티브층(130) 상에 반응성 금속층(140')을 형성한다.
구체적으로, 스퍼터링법(sputtering)에 의해 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230) 상에 제1 금속층을 형성할 수 있다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 반응성 금속층(140')을 형성할 수 있다. 반응성 금속층(140')은 산화가 쉽게 일어나는 알루미늄(Al), 티타늄(Ti), 탈륨(Ta), 몰리브덴(Molybdenum)과 티타늄(Titanum)의 합금으로 형성될 수 있다. (도 15의 S202)
세 번째로, 도 16c와 같이 제1 액티브층(130)과 반응성 금속층(140')을 열처리하여 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 반응성 금속층(140')을 금속 산화물층(140)으로 변환한다.
구체적으로, 제1 액티브층(130)과 반응성 금속층(140')을 200℃ 내지 500℃ 사이의 온도로 열처리한다. 이 경우, 반응성 금속층(140')의 금속은 제1 액티브층(130)의 산소와 반응할 수 있다. 이로 인해, 제1 액티브층(130)에서는 환원 반응이 일어나고, 반응성 금속층(140')에서는 산화 반응이 일어날 수 있다. 따라서, 제1 액티브층(130)은 환원 반응에 의해 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으며, 반응성 금속층(140')은 산화 반응에 의해 금속 산화물층(140)으로 변환될 수 있다. 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴 티타늄 산화물일 수 있다. (도 15의 S103)
네 번째로, 도 16d와 같이 게이트 절연막(120), 제1 및 제2 게이트 전극들(110, 210), 층간 절연막(170), 제1 및 제2 소스 전극들(150, 250), 제1 및 제2 드레인 전극들(160, 260)을 형성한다.
제2 액티브층(230)과 금속 산화물층(170) 상에 게이트 절연막(120)과 제1 및 제2 게이트 전극들(110, 210)을 형성한다. 구체적으로, 제1 및 제2 액티브층들(230)과 금속 산화물층(170) 상에 게이트 절연막(120)과 제2 금속층을 형성할 수 있다. 그리고 나서, 제2 금속층 상에 포토 레지스트 패턴을 형성한 후 제2 금속층과 제2 게이트 절연막(120)을 일괄 식각하는 마스크 공정을 이용하여 제2 금속층과 게이트 절연막(120)을 패터닝함으로써 게이트 절연막(120)과 제1 및 제2 게이트 전극들(110, 210)을 형성할 수 있다.
또한, 제1 게이트 전극(110)과 게이트 절연막(120)에 의해 덮이지 않은 금속 산화물층(170)은 일괄 식각 공정에 의해 식각될 수 있다. 또한, 제1 게이트 전극(110)과 게이트 절연막(120)에 의해 덮이지 않은 제1 및 제2 액티브층들(130, 230)의 상면은 일괄 식각 공정에 의해 도체화될 수 있다.
게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 제1 및 제2 액티브층들(130, 230)과 제1 및 제2 게이트 전극들(110, 210) 상에 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(170)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 층간 절연막(170)을 관통하여 제1 액티브층(130)의 일부를 노출시키는 제1 및 제2 콘택홀들(CT1, CT2)과, 제2 액티브층(230)의 일부를 노출시키는 제3 및 제4 콘택홀들(CT3, CT4)을 형성한다.
층간 절연막(170) 상에는 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)이 형성될 수 있다.
구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(170) 상에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.
제1 소스 전극(150)은 제1 콘택홀(CT1)을 통해 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제2 콘택홀(CT2)을 통해 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 또한, 제1 소스 전극(150)과 제1 드레인 전극(160) 각각은 제1 액티브층(130)의 도체화 영역(131)에 접촉될 수 있다.
제2 소스 전극(250)은 제3 콘택홀(CT3)을 통해 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제4 콘택홀(CT4)을 통해 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 또한, 제2 소스 전극(250)과 제2 드레인 전극(260) 각각은 제2 액티브층(230)의 도체화 영역(231)에 접촉될 수 있다.
제1 드레인 전극(160)과 제2 드레인 전극(260)은 층간 절연막(170) 상에서 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.
제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 소스 전극(150)과 제1 드레인 전극들(160)은 P형 반도체 특성이 있는 제1 액티브층(130)과 접촉되므로, 이를 고려하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다. (도 15의 S204)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.
도 17은 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 17에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.
도 17을 참조하면, 본 발명의 제5 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제2 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
도 17에서는 금속 산화물층(140)이 제1 액티브층(130)의 하부에 형성된 것을 제외하고는 도 14를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 17에 대한 자세한 설명은 생략한다.
또한, 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 14에서 S201 단계와 S202 단계의 순서가 변경된 것을 제외하고는 도 15 및 도 16a 내지 도 16d를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.
도 18은 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 18에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.
도 18을 참조하면, 본 발명의 제6 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 제1 금속 산화물층(141), 제2 금속 산화물층(142), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제3 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.
도 18에서는 제1 금속 산화물층(141)이 제1 액티브층(130)의 하부에 형성되고, 제2 금속 산화물층(142)이 제1 액티브층(130)의 상부에 형성된 것을 제외하고는 도 14를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 18에 대한 자세한 설명은 생략한다.
또한, 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 14에서 S201 단계 앞에 제1 금속 산화물층(141)을 형성하는 단계추가한 것을 제외하고는 도 15 및 도 16a 내지 도 16d를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 박막 트랜지스터 110: 제1 게이트 전극
120: 게이트 절연막 130: 제1 액티브층
140: 금속 산화물층 140': 반응성 금속층
150: 제1 소스 전극 160: 제1 드레인 전극
170: 층간 절연막 20: 박막 트랜지스터
210: 제2 게이트 전극 220: 제2 액티브층
250: 제2 소스 전극 260: 제2 드레인 전극
CT1: 제1 콘택홀 CT2: 제2 콘택홀
CT3: 제3 콘택홀 CT4: 제4 콘택홀

Claims (21)

  1. Sn(Ⅱ)O 기반의 산화물을 포함하는 액티브층;
    상기 액티브층의 일면에 접촉하는 금속 산화물층;
    상기 액티브층과 중첩되는 게이트 전극;
    상기 게이트 전극과 액티브층 사이에 마련된 게이트 절연막;
    상기 액티브층의 제1 측에 접촉된 소스 전극; 및
    상기 액티브층의 제2 측에 접촉된 드레인 전극을 포함하며,
    상기 액티브층과 상기 금속 산화물층은, 각각, Sn(Ⅳ)O2 기반의 산화물 반도체층 및 반응성 금속층이 형성된 후 상기 Sn(Ⅳ)O2 기반의 산화물 반도체층 및 상기 반응성 금속층이 열처리되어 형성된 것이고,
    상기 금속 산화물층은 상기 액티브층의 하면에 마련된 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 금속 산화물층은 전기적으로 절연된 절연층인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2 항에 있어서,
    상기 금속 산화물층은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 또는 몰리브덴 티타늄 산화물으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 액티브층의 상면에 마련된 제2 금속 산화물층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 상기 제2 금속 산화물층과 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 게이트 전극은 상기 액티브층의 하부에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 4 항에 있어서,
    상기 제2 금속 산화물층은 상기 액티브층의 상면 일부에 마련된 것을 특징으로 하는 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제2 금속 산화물층에 의해 덮이지 않은 상기 액티브층의 상면은 식각 공정에 의해 도체화된 것을 특징으로 하는 박막 트랜지스터.
  9. 제 8 항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 상기 액티브층의 도체화 영역에 접촉된 것을 특징으로 하는 박막 트랜지스터.
  10. 제 8 항에 있어서,
    상기 게이트 전극은 상기 액티브층의 상부에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  11. 삭제
  12. 게이트 전극을 형성하고, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 액티브층을 형성하는 단계;
    상기 액티브층 상에 반응성 금속층을 형성하는 단계;
    상기 액티브층과 상기 반응성 금속층을 열처리하여, 상기 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 상기 반응성 금속층을 금속 산화물층으로 형성하는 단계; 및
    상기 액티브층의 제1 측에 접촉하는 소스 전극과 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  13. 액티브층을 형성하는 단계;
    상기 액티브층 상에 반응성 금속층을 형성하는 단계;
    액티브층과 상기 반응성 금속층을 열처리하여, 상기 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 상기 반응성 금속층을 금속 산화물층으로 형성하는 단계;
    상기 금속 산화물층을 덮는 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극층을 형성하며, 상기 게이트 전극층과 상기 게이트 절연층을 식각하여 게이트 전극과 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 액티브층을 노출하는 제1 및 제2 콘택홀들을 형성하고, 상기 제1 콘택홀을 통해 상기 액티브층의 제1 측에 접촉하는 소스 전극과 상기 제2 콘택홀을 통해 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  14. P형 반도체 특성이 있는 제1 박막 트랜지스터; 및
    N형 반도체 특성이 있는 제2 박막 트랜지스터를 구비하고,
    상기 제1 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층을 포함하며,
    상기 제2 박막 트랜지스터는 Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층을 포함하며,
    상기 제1 박막 트랜지스터는 상기 제1 액티브층의 일면에 마련된 금속 산화물층을 더 포함하며,
    상기 제1 액티브층과 상기 금속 산화물층은, 각각, Sn(Ⅳ)O2 기반의 산화물 반도체층 및 반응성 금속층이 형성된 후 상기 Sn(Ⅳ)O2 기반의 산화물 반도체층 및 상기 반응성 금속층이 열처리되어 형성된 것이고,
    상기 금속 산화물층은 상기 제1 액티브층의 하면에 마련된 것을 특징으로 하는 표시장치.
  15. 제 14 항에 있어서,
    상기 제1 박막 트랜지스터는,
    상기 제1 액티브층과 중첩되는 제1 게이트 전극;
    상기 제1 게이트 전극과 제1 액티브층 사이에 마련된 게이트 절연막;
    상기 제1 액티브층의 제1 측에 접촉된 제1 소스 전극; 및
    상기 제1 액티브층의 제2 측에 접촉된 제1 드레인 전극을 더 포함하는 것을 특징으로 하는 표시장치.
  16. 제 14 항에 있어서,
    상기 제2 박막 트랜지스터는,
    상기 제2 액티브층과 중첩되는 제2 게이트 전극;
    상기 제2 게이트 전극과 제2 액티브층 사이에 마련된 게이트 절연막;
    상기 제2 액티브층의 제1 측에 접촉된 제2 소스 전극; 및
    상기 제2 액티브층의 제2 측에 접촉된 제2 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.
  17. 제 15 항에 있어서,
    상기 금속 산화물층은 전기적으로 절연된 절연층인 것을 특징으로 하는 표시장치.
  18. 제 15 항에 있어서,
    상기 제1 액티브층의 상면에 마련된 제2 금속 산화물층을 더 포함하는 것을 특징으로 하는 표시장치.
  19. 삭제
  20. 삭제
  21. 삭제
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