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KR101100625B1 - 배선 기판 및 그 제조방법, 및 박막트랜지스터 및 그제조방법 - Google Patents

배선 기판 및 그 제조방법, 및 박막트랜지스터 및 그제조방법 Download PDF

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KR101100625B1
KR101100625B1 KR1020040074117A KR20040074117A KR101100625B1 KR 101100625 B1 KR101100625 B1 KR 101100625B1 KR 1020040074117 A KR1020040074117 A KR 1020040074117A KR 20040074117 A KR20040074117 A KR 20040074117A KR 101100625 B1 KR101100625 B1 KR 101100625B1
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나카무라오사무
사토준코
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 절연층에 접하고, 고융점금속으로 이루어진 제1의 도전층을 형성하는 제1의 스텝과, 도전성 재료를 함유하는 조성물을 토출하여, 상기 제1의 도전층에 접하는 제2의 도전층을 형성하는 제2의 스텝을 포함한다. 제1의 도전층은, 액적토출법에 의해 제2의 도전층을 형성하기 전에 형성됨으로써 그 제2의 도전층의 밀착성 및 내박리성을 향상시킨다. 또한, 절연층은 제1의 도전층에 덮어져 있으므로, 그 절연층의 손상이나 파괴를 방지한다.
배선기판, 박막트랜지스터, 고융점금속, 내박리성, 밀착성

Description

배선 기판 및 그 제조방법, 및 박막트랜지스터 및 그 제조방법{WIRING SUBSTRATE AND METHOD OF MANUFACTURING THEREOF, AND THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 배선 기판의 제조방법을 설명하는 도면(실시형태 1),
도 2는 본 발명의 배선 기판의 제조방법을 설명하는 도면(실시형태 2),
도 3은 채널 에치형 박막트랜지스터의 제조방법을 설명하는 도면(실시형태 3),
도 4는 채널 보호형 박막트랜지스터의 제조방법을 설명하는 도면(실시형태 3),
도 5는 표시장치 제조방법을 설명하는 도면(실시형태 3),
도 6은 순 스태거형 박막트랜지스터의 제조방법을 설명하는 도면(실시형태 3),
도 7은 순 스태거형 박막트랜지스터와 표시장치의 제조방법을 설명하는 도면(실시형태 3),
도 8은 순 스태거형 박막트랜지스터와 그 박막트랜지스터에 접속된 발광소자의 적층구조를 설명하는 도면(실시예 2),
도 9는 본 발명에 따른 반도체장치의 일형태인 패널의 평면도(a)와 단면도(b,c)(실시예 3),
도 10은 본 발명이 적용되는 전자기기를 도시한 도면(실시예 6),
도 11은 본 발명이 적용되는 전자기기를 도시한 도면(실시예 6),
도 12는 본 발명에 따른 반도체장치의 일 실시예인 패널의 평면도(a) 및 그 단면도(b)(실시예 3),
도 13은 본 발명이 적용된 반도체장치를 도시한 도면(실시예 4),
도 14는 본 발명이 적용된 반도체장치의 화소회로를 도시한 도면(실시예 4),
도 15는 본 발명의 반도체장치에 구비된 보호회로를 도시한 도면(실시예 5),
도 16은 본 발명의 반도체장치의 화소회로의 평면도(a) 및 그의 등가회로도(b)(실시예 4)이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 11, 16, 22, 27 : 절연층
12, 24 : 제1의 도전층 13, 25 : 제2의 도전층
14 : 액적토출수단 17, 28 : 도전층
20 : 기판 21 : 반도체
23 : 개구부
본 발명은, 액적토출법에 의해 형성된 배선 기판 및 그 제조방법에 관한 것이다. 또한 본 발명은 박막트랜지스터 및 그 제조방법에 관한 것이다.
최근, 액적토출법은, 플랫 패널 디스플레이 분야에 응용되어, 활발하게 개발이 진척되고 있다. 액적토출법은, 직접 묘화하기 위해서 마스크가 불필요하고, 대형 기판에 적용하기 쉽고, 재료의 이용 효율이 높은 등의 많은 이점을 가지고, 칼라필터나 플라즈마 디스플레이의 전극 등의 형성에 응용되고 있다.
액적토출법으로 배선 기판을 형성할 때는, 입자를 나노오더로 한 조성물을 이용하여 행하지만, 상기 조성물에 의해 형성된 박막은, 하층의 박막과의 밀착성이 낮기 때문에 그 박리성이 높다. 그 때문에, 반도체프로세스에 필수인 세정 공정 등의 습식공정을 경과하면, 형성된 패턴이 그 하층의 박막으로부터 박리해 버릴 경우가 있다.
또한, 노즐의 선단으로부터 조성물이 토출될 때, 레나드(Lenard) 현상이라 불리는 현상이 생기고, 이 현상은, 전하의 편차로 인해, 그 토출한 조성물이 양전기로 대전하는 현상이다. 이렇게, 조성물에 대전한 전하에 의해, 해당 조성물이 부착된 박막이 손상하거나 파괴되거나 하는 것이 있다고 여겨지고 있다.
상술한 점을 감안하여, 본 발명은, 밀착성 및 내박리성을 향상시킨 배선 기판 및 그 제조방법의 제공을 목적으로 한다. 또한 본 발명은, 조성물이 부착되는 박막의 손상이나 파괴를 방지하는 배선 기판 및 그 제조방법의 제공을 목적으로 한다. 또한, 본 발명은, 상기 배선 기판 및 그 제조방법을 사용함으로써, 밀착성, 내박리성을 향상시킨 박막트랜지스터 및 그 제조방법의 제공을 목적으로 한다.
상술한 종래기술의 문제점을 해결하기 위해서, 본 발명에서는 이하의 수단을 설명한다.
본 발명의 일 국면에 따른 배선 기판의 제조방법은, 절연층에 접하고, 고융점금속으로 이루어진 제1의 도전층을 형성하는 제1의 스텝과, 도전성 재료를 함유하는 조성물을 토출하여, 상기 제1의 도전층에 접하는 제2의 도전층을 형성하는 제2의 스텝을 갖는 것을 특징으로 한다. 본 발명은, 액적토출법에 의해 제2의 도전층을 형성하기 전에, 제1의 도전층을 형성해 둠으로써 해당 제2의 도전층의 밀착성 및 내박리성을 향상시킨다. 또한, 절연층은 제1의 도전층으로 덮어져 있기 때문에, 그 절연층의 손상이나 파괴를 방지한다.
본 발명의 다른 국면에 따른 배선 기판의 제조방법은, 개구부를 갖는 절연층에 접하는 고융점금속으로 이루어진 제1의 도전층을 형성하는 제1의 스텝과, 도전성 재료를 함유하는 조성물을 토출하여, 상기 개구부를 충전하는 제2의 도전층을 형성하는 제2의 스텝을 갖는 것을 특징으로 한다. 따라서, 제2의 도전층의 밀착성 및 내박리성을 향상시킨다. 또한 절연층의 손상이나 파괴를 방지한다. 또한, 본 구성에 의하면, 제1의 도전층이 장벽층으로서 기능하고, 절연층으로부터의 불순물의 침입을 방지한다.
본 발명의 다른 국면에 의하면, 절연층과 제2의 도전층의 사이에, 고융점금속으로 이루어진 제1의 도전층을 삽입한다. 상기 고융점금속은, Ti(티타늄), W(텅스텐), Cr(크롬), Al(알루미늄), Ta(탄탈), Ni(니켈), Zr(지르코늄), Hf(하프늄), V(바나듐), Ir(이리듐), Nb(니오븀), Pd(납), Pt(백금), Mo(몰리브덴), Co(코발트) 및 Rh(로듐) 등의 재료로 형성된다. 또한, 상기 제1의 도전층은, 스퍼터링법, 증착법, 이온주입법, CVD법, 딥(Dip)법, 스핀 코트법 등의 공지의 방법으로 형성하는 것을 특징으로 하고, 바람직하게는, 스퍼터링법, 딥법 또는 스핀 코트법으로 형성하는 것을 특징으로 한다. 또한, 후에 제1의 도전층을 절연화할 경우에는, 제1의 도전층을 0.01∼10nm의 두께로 형성하고, 자연산화로 절연화하면 간편해서 바람직하다.
본 발명의 다른 국면에 의하면, 절연층은, 실리콘을 함유한 산화물재료 또는 실리콘을 함유한 질화물재료로 형성한다. 이것은, 상기 재료로 형성한 박막의 유전율 등이 게이트 절연막으로서 적당하다고 말한 것에 기인한다.
또한, 본 발명의 다른 국면에 의하면, 개구부를 갖는 절연층은, 유기재료 또는 실리콘과 산소와의 결합으로 골격구조가 형성된 재료로 형성한다. 유기재료는, 그 평탄성이 뛰어나기 때문에, 후에 전도체를 막형성했을 때에도, 단차부에서 막두께가 극단적으로 얇아지거나, 단선이 발생하거나 하지 않아 적합하다. 또한 유기재료는, 유전율이 낮다. 그 때문에 복수의 배선의 층간절연체로서 사용하면, 배선 용량이 감소하고, 다층배선을 형성하는 것이 가능해지고, 고성능화 및 고기능화가 실현된다.
한편, 실리콘과 산소와의 결합으로 골격구조가 형성된 재료로서는, 실록산계 폴리머를 대표예로서 들 수 있고, 상세하게는, 실리콘과 산소와의 결합으로 골격구조가 구성되어 치환기에 적어도 수소를 포함하는 재료, 또는, 치환기에 불소, 알킬 기, 또는 방향족탄화수소 중 적어도 1종을 갖는 재료이다. 이 재료도 평탄성이 뛰어나고, 또 투명성이나 내열성도 가지고, 실록산폴리머로 이루어진 절연체를 형성후에 300℃∼600℃ 정도 이하의 온도에서 가열처리를 행할 수 있다. 이 가열처리에 의해, 예를 들면 수소화와 소성의 처리를 동시에 행할 수 있다.
또한, 개구부를 갖는 절연층은, 100nm∼2㎛의 두께로 형성하는 것을 특징으로 한다. 이것은, 상기 절연층에는, 하층과 상층의 패턴을 접속하는 개구부가 설치되기 때문이다.
상기 제2의 도전층은, 은, 금, 구리 또는 인듐 주석산화물을 함유하는 조성물로 형성한다. 이것들의 재료는, 분자를 나노(nano) 오더로 가공할 수 있고, 그것들의 입자를 용매에 분산되게 하면, 액적토출법에 의해 간단하게 묘화할 수 있다.
본 발명은, 상기한 제2의 스텝 후, 상기 제2의 도전층과 접하지 않는 상기 제1의 도전층을 절연화하는 스텝을 갖는다. 또한, 본 발명은, 상기 제2의 도전층과 접하지 않는 상기 제1의 도전층을 식각하는 스텝을 갖는다. 상기한 공정은, 복수의 소자나 배선의 쇼트를 방지하기 위해서이고, 필요에 따라서 행한다. 또한 절연화하는 스텝을 사용할 경우에는, 상기한 바와 같이, 제1의 도전층을 0.01∼10nm의 두께로 형성하고, 자연산화로 절연화하면 간편해서 바람직하다.
본 발명의 다른 국면은, 상기 스텝을 경과해서 완성된 제2의 도전층을 게이트 전극으로 하고, 상기 절연층을 게이트 절연막으로 한 박막트랜지스터를 형성한다.
본 발명의 다른 국면에 따른 배선 기판은, 실리콘의 산화물재료, 실리콘의 질화물재료, 유기재료, 실리콘과 산소와의 결합으로 골격구조가 형성된 재료로 이루어진 절연층이 접하고, 고융점금속으로 이루어진 제1의 도전층과, 상기 제1의 도전층에 접하고, 은, 금, 구리 또는 인듐 주석산화물로 이루어진 제2의 도전층을 갖는다. 상기 제1의 도전층은, 바람직하게는, 0.01∼10nm로 형성하고, 또한 상기 고융점금속은, Ti, W, C r, Al, Ta, Ni, Zr, Hf, V, Ir, Nb, Pd, Pt, Mo, Co 또는 Rh이다. 또한, 본 발명은, 상기 절연층을 게이트 절연막으로 하고 상기 제2의 도전층을 게이트 전극으로 한 박막트랜지스터를 제공한다. 상기한 적층구조를 갖는 배선 기판과 박막트랜지스터는, 밀착성, 내박리성이 양호해서, 습식공정을 거쳐도 박리하는 경우가 없다.
액적토출법에 의해 형성된 도전층의 밀착성, 내박리성을 향상시킬 수 있다.. 또한, 본 발명에 의하면 하층 박막의 손상 및 파괴를 방지할 수 있다.
(실시형태 1)
본 발명의 실시형태에 대해서, 도 1a 내지 도 1d를 참조하여 설명한다. 기판(10)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등으로 이루어진 유리 기판, 석영기판, 실리콘 기판, 금속기판, 스테인레스 기판 또는 본 제조 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용한다(도 1a 참조).
다음에, 기판(10) 위에, 절연층(11)을 형성한다. 절연층(11)은, CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀 코트법 등의 공지의 방법에 의해, 실리콘을 함유한 산화물재료, 질화물재료를 이용하여, 단층 또는 적층해서 형성된다.
계속해서, 절연층(11) 위에, 제1의 도전층(12)을 형성한다. 제1의 도전층(12)은, 스퍼터링법, 증착법 등의 공지의 방법에 의해 형성된다. 또한 제1의 도전층(12)은, Ti, W, Cr, Al, Ta, Ni, Zr, Hf, V, Ir, Nb, Pd, Pt, Mo, Co 및 Rh 등의 고융점 금속재료로 형성한다.
이때, 제1의 도전층(12)을 자연산화하는 공정을 뒤에 행할 경우에는, 제1의 도전층(12)을 0.01∼10nm의 두께로 형성한다. 0.01nm의 두께의 제1의 도전층은, 매우 얇고, 박막의 형태를 취하지 않을 가능성도 있지만, 여기에서 부르는 제1의 도전층(12)은, 박막의 형태를 취하지 않고 있는 상태도 포함하는 것으로 한다. 또한 제1의 도전층(12)을 보다 얇게 형성하려면, 스퍼터링법으로 형성하는 것이 바람직하다.
다음에, 도전성 재료를 함유하는 조성물을 토출하고, 제2의 도전층(13)을 형성한다. 이 제2의 도전층(13)의 형성은, 액적토출수단(14)을 이용하여 행한다. 액적토출수단(14)이란, 조성물의 토출구를 갖는 노즐 및, 1개 또는 복수의 노즐을 구비한 헤드 등의 액적을 토출하는 수단을 갖는 것을 총칭한다. 액적토출수단(14)이 구비하는 노즐의 지름은, 0.02∼100㎛(바람직하게는, 30㎛이하)로 설정하고, 해당 노즐로부터 토출되는 조성물의 토출량은 0.001pl∼100pl(바람직하게는, 10pl이하)로 설정한다. 토출량은, 노즐의 지름의 크기에 비례해서 증가한다. 또한 피처리물과 노즐의 토출구와의 거리는, 원하는 개소에 적하하기 위해서, 가능한 한 근접시켜 두는 것이 바람직하고, 바람직하게는, 0.1∼3.0mm(바람직하게는, 1mm이하)정도 로 설정한다.
액적토출수단(14)으로부터 조성물을 토출할 때는, 전하의 편차가 생기기 때문에, 조성물이 양전기로 대전하는 경향이 있고, 이 대전한 전하에 의해, 절연층(11)이 파괴될 가능성이 있다. 그러나, 절연층(11)은, 제1의 도전층(12)으로 덮여 있기 때문에, 그러한 손상 또는 파괴를 방지할 수 있다.
토출구로부터 토출하는 조성물은, 도전성 재료를 용매에 용해 또는 분산되게 한 것을 사용한다. 도전성 재료란, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al 등의 금속, Cd, Zn의 금속황화물, Fe, Ti, Si, Ge, Si, Zr, Ba 등의 산화물, 할로겐화은의 미립자 또는 분산성 나노입자에 해당한다. 또한, 투명도전막으로서 사용할 수 있는 인듐 주석산화물(ITO), 인듐 주석산화물과 산화실리콘으로 이루어진 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화 티타늄 등에 해당한다.
그러나, 토출구로부터 토출하는 조성물은, 저항률값을 고려하여, 금, 은, 구리 중 어느 하나의 재료를 용매에 용해 또는 분산되게 한 것을 사용하는 것이 바람직하고, 더 바람직하게는, 저저항의 은, 구리를 사용하여도 된다. 단지, 은, 강철을 사용할 경우에는, 불순물을 막기 위해, 함께 장벽막을 설치하여도 된다. 용매는, 아세트산부틸, 아세트산 에틸 등의 에스테르류, 이소프로필 알콜, 에탄올 등의 알코올류, 메틸에틸케톤, 아세톤 등의 유기용제 등을 사용한다. 조성물의 점도는 50cp이하가 바람직하고, 이것은, 건조가 발생하는 것을 방지하거나, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하거나 하기 위해서이다. 또한 조성물의 표면장력은, 40mN/m이하가 적합하다. 단지, 사용하는 용매나, 용도에 맞추어, 조성물의 점도 등을 적절히 조정하여도 된다. 일례로서, ITO나, 유기 인듐, 유기 주석을 용매에 용해 또는 분산되게 한 조성물의 점도는 5∼50mPa·S, 은을 용매에 용해 또는 분산되게 한 조성물의 점도는 5∼20mPa·S, 금을 용매에 용해 또는 분산되게 한 조성물의 점도는 10∼20mPa·S로 설정하여도 된다.
각 노즐의 지름 및 원하는 패턴 형상에 의존하지만, 노즐의 막힘 방지나 고정세 패턴의 제조를 위해, 도전체의 입자의 지름은 가능한 작은쪽이 바람직하고, 바람직하게는 입경 0.1㎛이하가 바람직하다. 조성물은, 전해법, 아토마이즈법 또는 습식 환원법 등의 공지의 방법으로 형성되는 것이며, 그 입자 사이즈는, 일반적으로 약 0.01∼10㎛이다. 그러나, 가스 증발법으로 형성하면, 분산제로 보호된 나노미터 크기의 분자는 미세하고 약 7nm이다. 또한, 이 나노미터 크기의 입자는, 피복제를 이용하여 각 입자의 표면을 덮으면, 용매내에 응집이 없고, 실온에서 안정하게 분산되어, 액체와 동일한 특성을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
조성물을 토출하는 공정은, 감압 상태에서 행하면, 조성물을 토출해서 피처리물에 부착할 때까지의 동안에, 해당 조성물의 용매가 휘발하고, 후의 건조와 소성의 공정을 생략할 수 있다. 또한 감압 상태에서 행하면, 도전체의 표면에 산화막등이 형성되지 않기 때문에 바람직하다. 또한 조성물을 토출 후, 건조와 소성의 한쪽 또는 양쪽의 공정을 행한다. 건조와 소성의 공정은, 양 공정으로도 가열처리의 공정이지만, 예를 들면 건조는 100℃에서 3분간, 소성은 200∼350℃에서 15분∼30분 동안 행함으로써, 그 목적, 온도와 시간이 변화된다. 건조의 공정, 소성의 공정 은, 상압 상태 또는 감압 상태에서, 레이저광의 조사나 순간열 어닐, 가열로 등에 의해 행한다. 이때, 이 가열처리를 행하는 타이밍은 특별하게 한정되지 않는다. 건조와 소성의 공정을 양호하게 행하기 위해서는, 기판을 가열해 두어도 되고, 그 때의 온도는, 기판 등의 재질에 의존하지만, 일반적으로는 100∼800℃(바람직하게는, 200∼350℃)로 한다. 본 공정에 의해, 조성물중의 용매의 휘발, 또는 화학적으로 분산제를 제거함과 동시에, 주위의 수지가 경화 수축함으로써 나노 입자간을 접촉시켜, 융합과 융착을 가속한다.
레이저광의 조사는, 연속발진 또는 펄스발진의 기체레이저 또는 고체레이저를 사용하여도 된다. 전자의 기체레이저로서는, 엑시머레이저, YAG레이저 등을 들 수 있고, 후자의 고체레이저로서는, Cr, Nd등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등을 들 수 있다. 이때, 레이저광의 흡수율의 관계로부터, 연속발진의 레이저를 사용하는 것이 바람직하다. 또한 펄스 발진과 연속발진을 조합한 소위 하이브리드 레이저조사방법을 이용하여도 된다. 단, 기판(10)의 내열성에 따라서는, 레이저광의 조사에 의한 가열처리는, 해당 기판(10)이 파괴하지 않도록, 수 마이크로초로부터 수십초동안 순간적으로 행하여도 된다.
순간열 어닐(RTA)은, 불활성가스의 분위기하에서, 자외광 내지 적외광을 조사하는 적외 램프나 할로겐램프 등을 이용하여, 급격하게 온도를 상승시키고, 수 마이크로초∼수분 동안 순간적으로 열을 가하여 행한다. 이 처리는 순간적으로 행하기 때문에, 실질적으로 상면의 박막만을 가열할 수 있어, 하층의 막에는 영향을 주지 않는다. 즉, 플라스틱 기판 등의 내열성이 약한 기판에도 영향을 주지 않는 다.
상기 공정을 거쳐, 절연층(11), 제1의 도전층(12) 및 제2의 도전층(13)이 완성된다. 이때, 절연층(11) 위에 제1의 도전층(12)이 덮인 상태대로와, 소자나 배선이 쇼트할 가능성이 있을 경우에는, 하기의 2개의 공정 중, 어느 한쪽의 공정을 행한다.
하나는, 제2의 도전층(13)과 겹치지 않는 제1의 도전층(12)을 절연화하고, 절연층(16)을 형성하는 공정이다(도 1c 참조). 상세하게는, 제1의 도전층(13)과 겹치지 않는 제2의 도전층(15)을 산화해서 절연화한다. 이렇게, 제1의 도전층(12)을 절연화할 경우에는, 제1의 도전층(12)을 0.01∼10nm의 두께로 형성해 두는 것이 바람직하고, 그렇게 하면 자연산화해서 절연층이 된다. 이때, 자연산화하는 방법으로서는, 산소분위기하에 노출하는 방법을 이용하여도 되고, 열처리를 행하는 방법을 이용하여도 된다.
또 하나는, 제2의 도전층(13)을 마스크로 사용하여, 제1의 도전층(12)을 식각하고, 도전층(17)을 형성하는 공정이다(도 1d 참조).
상기한 바와 같이 형성된 제2의 도전층은 배선으로서 사용해도 되고, 제2의 도전층(13)을 게이트 전극, 절연층(11)을 게이트 절연막으로서, 박막트랜지스터의 1개의 구성요소로서 사용해도 된다. 이때, 상기한 공정을 거쳐서 완성된 도전층을 덮도록 보호막을 형성해도 되고, 해당 보호막으로서는, 실리콘의 산화물재료 또는 질화물재료 등의 공지의 재료로 형성하면 되지만, 바람직하게는, 치밀한 막질을 갖는 질화실리콘막을 사용하여도 된다.
상기한 바와 같이, 절연층(11)과, 액적토출법으로 형성하는 제2의 도전층(13)의 사이에, 제1의 도전층(12)을 형성하는 본 발명은, 밀착성, 내박리성을 향상시키고, 게다가 하층의 박막의 손상이나 파괴를 방지할 수 있다.
(실시형태 2)
본 발명의 실시형태에 대해서, 도 2a 내지 도 2d를 참조하여 설명한다. 기판(20)은, 유리 기판, 석영기판 등을 사용한다(도 2a). 다음에, 기판(20) 위에, 도전체(도체) 또는 반도체(21)를 형성한다. 여기서의 예로는, 기판(20) 위에 반도체(21)를 형성한다. 이때, 필요에 따라서, 기판(20)으로부터의 불순물의 침입을 방지하기 위해서, 기판(20) 위에 하지막을 형성하여도 된다.
다음에, 기판(20) 위에, 절연층(22)을 형성한다. 절연층(22)은, 플라즈마 CVD법, 스퍼터링법, SOG(Spin On Glass)법, 스핀 코트법 및 액적토출법 등의 공지 의 방법을 이용하여, 50nm∼5㎛(바람직하게는, 100nm∼2㎛)의 두께로 형성한다. 절연층(22)의 재료로서는, 산화실리콘막, 질화실리콘막, 질화산화실리콘막 및 산화질화실리콘막 등의 실리콘을 포함하는 재료, 아크릴, 벤조시크로부텐(benzocyclobutene), 파릴렌, 플레어(flare), 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 된 화합물재료, 수용성 호모폴리머와 수용성 공중합체를 함유하는 조성물 등을 사용한다.
유기재료는, 그 평탄성이 뛰어나기 때문에, 후에 도전체를 막형성했을 때에도, 도전체의 막두께가 극단적으로 얇아지거나, 단선이 발생하거나 하는 일이 없 어, 적합하다. 또한 유기재료는, 유전율이 낮다. 그 때문에, 복수의 배선의 층간절연체로서 사용하면, 배선 용량이 감소하고, 다층배선을 형성하는 것이 가능해지며, 고성능화 및 고기능화가 실현된다. 이때, 유기재료는, 탈가스 발생의 방지를 위해, 실리콘을 포함하는 무기재료로 이루어진 박막들 사이에 삽입하는 것이 바람직하다. 구체적으로는, 플라즈마 CVD법이나 스퍼터링법에 의해, 질화산화실리콘막, 질화실리콘막 등을 형성하는 것이 바람직하다.
실록산계 폴리머는, 실리콘과 산소와의 결합으로 골격구조가 구성되어 치환기에 적어도 수소를 포함하는 재료, 또는, 치환기에 불소, 알킬기, 또는 방향족탄화수소 중 적어도 1종을 갖는 재료를 대표예로서 든 것으로, 상기 조건의 범주에 있는 여러가지 재료를 사용할 수 있다. 이 실록산계 폴리머는, 평탄성이 뛰어나고, 또 투명성이나 내열성도 갖고, 실록산게 폴리머로 이루어진 절연체를 형성 후에 300℃∼600℃정도 이하의 온도로 가열처리를 행할 수 있다. 이 가열처리에 의해, 예를 들면 수소화와 소성의 처리를 동시에 행할 수 있다.
다음에, 포토리소그래피 기술을 이용하여, 절연층(22)을 패턴 가공하고, 개구부(콘택홀)(23)를 형성한다. 습식식각 및 건식식각 중 어느쪽의 방법을 이용하여도 상관없지만, 건식식각을 사용하면, 고 애스펙트비(3이상)의 개구부(23)를 형성할 수 있기 때문에, 다층배선을 형성할 경우에는, 건식식각법을 사용하여도 된다.또한 개구부(23)를 형성할 때에 사용하는 마스크는, 폴리이미드나 아크릴 등의 유기재료를 이용하여, 액적토출법에 의해 형성하여도 된다.
이때, 개구부(23)의 형성에는, 포토리소그래피 기술이 아니라, 액적토출법 을 이용하여도 되고, 이 경우, 노즐로부터, 습식식각액을 토출하여 행한다. 단, 개구부(23)의 애스펙트비의 제어를 위해, 물 등의 용매로 적절하게 세정하는 공정을 추가하여도 된다. 물론, 이 세정 공정도, 액적토출법을 이용하여, 노즐로부터 토출하는 액적을 물로 교환하든가, 또는, 용액이 충전된 헤드를 교환하면, 동일한 장치로 연속 처리가 가능해지고, 처리 시간의 관점에서 바람직하다. 상기한 것 중 어느 한쪽의 방법에 의해, 개구부(23)의 형성 후, 절연층(22) 아래에 형성된 반도체(21)가 노출된 상태로 된다.
계속해서, 절연층(22) 위에, 제1의 도전층(24)을 형성한다. 제1의 도전층(24)은, 스퍼터링법, 증착법, 스핀 코트법 등의 공지의 방법에 의해 형성된다. 또한 제1의 도전층(24)은, Ti, W, Cr, Al, Ta, Ni, Zr, Hf, V, Ir, Nb, Pd, Pt, Mo, Co 및 Rh로부터 선택된 재료로 형성한다.
이때, 제1의 도전층(24)을 자연산화하는 공정을 후에 행할 경우에는, 제1의 도전층(24)을 0.01∼10nm의 두께로 형성한다. 단, 0.01nm의 두께에서는, 매우 얇고, 박막의 형태를 취하지 않을 가능성도 있지만, 여기에서 부르는 제1의 도전층(24)이란, 이렇게, 박막의 형태를 취하지 않은 상태도 포함하는 것으로 한다. 또한 제1의 도전층(24)을 보다 얇게 형성하려면, 스퍼터링법으로 형성하여도 된다.
제1의 도전층(24)은, 후에 형성하는 제2의 도전층(25)과 절연층(22)의 밀착성을 향상시킬뿐만 아니라, 장벽층으로서 기능하는 것으로, 매립성을 부여하고, 또한 콘택 저항의 감소와 안정화를 초래한다. 특히, 뒤에 형성하는 제2의 도전층(25)을 은이나 구리로 구성할 경우에는, 제1의 도전층(24)의 형성은, 불순물대책에 효과적으로 된다.
다음에, 도전성 재료를 함유하는 조성물을 토출하고, 제2의 도전층(25)을 형성한다. 이 제2의 도전층(25)의 형성은, 액적토출수단(26)을 이용하여 행한다. 액적토출수단(26)으로부터 조성물을 토출할 때는, 전하의 불균형이 생기기 때문에, 조성물이 양전기로 대전하는 경향이 있어, 이 대전한 전하에 의해, 절연층(22)이 파괴될 가능성이 있다. 그러나, 절연층(22)은 제1의 도전층(24)으로 덮여 있기 때문에, 그러한 손상이나 파괴를 방지할 수 있다.
상기 공정을 거쳐서, 절연층(22), 제1의 도전층(24) 및 제2의 도전층(25)이 완성된다. 이때, 절연층(22) 위에 제1의 도전층(24)이 덮인 상태대로와, 소자나 배선이 쇼트할 가능성이 있을 경우에는, 하기의 2개의 공정 중, 어느 한쪽의 공정을 행한다.
하나는, 제2의 도전층(25)과 겹치지 않은 제1의 도전층(24)을 절연화하고, 절연층(27)을 형성하는 공정이다(도 2c 참조). 상세하게는, 제1의 도전층(24)과 겹치지 않는 제2의 도전층(25)을 산화해서 절연화한다. 이렇게, 제1의 도전층(24)을 절연화할 경우에는, 제1의 도전층(24)을 0.01∼10nm의 두께로 형성해 두는 것이 바람직하고, 그렇게 하면 제1의 도전층이 자연산화해서 절연층(27)이 된다. 이때, 자연산화하는 방법으로서는, 산소분위기하에서 노출하는 방법을 이용하여도 되고, 열처리를 행하는 방법을 이용하여도 된다.
또 하나는, 제2의 도전층(25)을 마스크로 사용하여, 제1의 도전층(24)을 식각하고, 도전층(28)을 형성하는 공정이다(도 2d 참조).
상기한 바와 같이 형성된 제2의 도전층은, 상층과 하층을 접속하는 배선으로서 사용하여도 된다. 또한 도면에는 나타내지 않았지만, 본 발명에 따라서 형성된 도전층을 적층하면, 다층배선을 형성하는 것이 가능해진다. 다층배선은, CPU 등의 반도체소자를 다수 내장할 필요가 있는 기능 회로에 사용하는 것이 적합하여, 고집적화를 가능하게 하고, 대폭적인 소형화가 실현되고, 또한, 배선을 인출할 필요가 없기 때문에, 고속화가 실현된다. 이때, 상기한 공정을 거쳐서 완성된 도전층을 덮도록 보호막을 형성해도 되고, 해당 보호막으로서는, 실리콘의 산화물재료 또는 질화물재료 등의 공지의 재료로 형성하여되 되지만, 바람직하게는, 치밀한 막질을 갖는 질화실리콘막을 사용하여도 된다.
상기한 바와 같이, 절연층(22)과, 액적토출법으로 형성하는 제2의 도전층(25)의 사이에, 제1의 도전층(24)을 형성하는 본 발명은, 밀착성, 내박리성을 향상시키고, 게다가 하층 박막의 손상이나 파괴를 방지할 수 있다. 본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
(실시형태 3)
본 발명의 실시형태에 대해서, 본 발명을 적용한 박막트랜지스터의 제조방법, 해당 박막트랜지스터를 사용한 표시장치의 제조방법은 도 3a 내지 도 3d, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 4a 내지 도 4d, 도 7a, 7b를 참조하여 설명한다. 우선, 게이트 전극과 소스 및 드레인 배선의 제조에 본 발명을 적용한, 채널 에치형 박막트랜지스터의 제조방법과, 상기 박막트랜지스터를 사용한 표시장치의 제조방법에 대해서, 도 3a-도 3d 및 도 5a를 참조하여 설명한다. 채널 에치형 트랜지스터는, 비정질반도체(비결정질 실리콘(a-Si))를 채널부로 한 트랜지스터이다.
기판(200) 위에, Ti, W, Cr, Al, Ta, Ni, Zr, Hf, V, Ir, Nb, Pd, Pt, Mo, Co 또는 Rh 등의 고융점 금속재료로, 공지의 방법에 의해, 도전층(201)을 형성한다 (도 3a 참조). 다음에, 도전성 재료를 함유하는 조성물을 토출하고, 후에 게이트 전극으로서 기능하는 도전층(202)을 형성한다. 이 도전층(202)의 형성은, 액적토출수단을 이용하여 행한다. 다음에, 도전층 201 중, 도전층 202와 겹치지 않는 부분을 절연화하고, 절연층(219)을 형성한다. 이때, 후에, 도전층(201)을 자연산화하는 공정을 행할 경우에는, 해당 도전층(201)을 0.01∼10nm의 두께로 형성한다.
다음에, 게이트 절연막으로서 기능하는 절연층(203), 비정질 반도체층(204), n형 비정질 반도체층(205)을 적층해서 형성한다(도 3b 참조). 계속해서, 레지스트와 폴리이미드 등의 절연체로 이루어진 마스크(206)를 형성하고, 해당 마스크(206)를 이용하여, 비정질 반도체층 204 및 n형 비정질 반도체층 205를 동시에 패턴 가공하고, 비정질 반도체층 207, n형 비정질 반도체층을 형성한다. 마스크(206)를 제거한 후, 도전성 재료를 함유하는 조성물을 토출하고, 도전층(210, 211)을 형성하고, 해당 도전층(210, 211)을 마스크로서 사용하여, n형 비정질 반도체층을 패턴 가공하고, n형 비정질 반도체층(208, 209)을 형성한다(도 3c 참조). 이때, 도면에는 나타내지 않았지만, 도전층(210, 211)을 형성하기 전에, 고융점금속으로 이루어진 도전층을 형성해도 되고, 그렇게 하면, 도전층(210, 211)의 내박리성, 밀착성이 향상한다.
상기 공정을 거쳐서, 채널 에치형 박막트랜지스터가 완성된다. 다음에, 절연층(212, 213, 214)을 적층형성하고, 포토리소그래피 기술을 이용하여, 이들의 절연층에 개구부를 형성한다(도 3d 참조). 절연층(213)으로서는, 유기재료 또는, 실록산계 폴리머 등의 중합에 의해 이루어진 화합물재료로 형성하는 것이 바람직하다. 그리고, 유기재료를 사용했을 경우에는, 탈가스 발생의 방지를 위해, 절연층(212, 214)에, 실리콘을 함유한 무기재료로 박막을 형성하여도 된다.
그 후에, 절연층(214) 위에, Ti, W, Cr, Al, Ta, Ni, Zr, Hf, V, Ir, Nb, Pd, Pt, Mo, Co 및 Rh로부터 선택된 고융점금속으로 도전층(215)을 형성한다. 이때, 도전층 201을 자연산화하는 공정을 후에 행할 경우에는, 해당 도전층 201을 0.01∼10nm의 두께로 형성한다. 다음에, 도전성 재료를 함유하는 조성물을 토출하고, 도전층(225)을 형성한다. 이 도전층(225)의 형성도 액적토출수단을 이용하여 행한다. 다음에, 도전층 215 중, 도전층 225와 겹치지 않는 부분을 절연화하고, 절연층(216)을 형성한다.
계속해서, 도전층 225와 접하도록, 도전성 재료를 함유하는 조성물을 토출하고, 도전층 217, 218을 형성한다(도 5a 참조). 도전층(217, 218)은, 투광성을 갖는 도전성 재료에 의해 형성하고, 구체적으로는, 인듐 주석산화물, ITO와 산화 실리콘으로 구성되는 ITSO을 이용하여 형성한다. 계속해서, 뱅크가 되는 절연층(223)을 형성하고, 도전층 218에 접하도록, 전계발광층(220), 도전층 221, 차폐체(222)를 적층형성하고, 발광소자를 사용한 표시기능을 갖는 표시장치가 완성된다. 상기 구성에서는, 발광소자를 구동하는 트랜지스터가 n형 트랜지스터이고, 도전층 218이 음극, 도전층 221이 양극에 해당한다. 그리고, 발광소자로부터 발생하는 빛은, 기판(200)측에 출사하는, 소위 하면출사를 행하는 표시장치가 완성된다. 상기한 제조 공정에 있어서, 액적토출방법에 의해 도전층(202, 225)을 제조하기 전에, 도전층을 형성해 둠으로써 해당 도전층(202, 225)의 밀착성, 내박리성을 향상시켜, 하층의 박막의 손상이나 파괴를 방지할 수 있다. 또한 도전층(215)은, 장벽막으로서도 기능한다.
한편, 게이트 전극의 제조에 본 발명을 적용한, 채널 보호형 박막트랜지스터의 제조방법과, 상기 박막트랜지스터를 사용한 표시장치의 제조방법에 대해서, 도 4a 내지 도 4c 및 도 5b를 참조하여 설명한다. 채널 보호형 트랜지스터는, 비정질반도체를 채널부로 한 트랜지스터이다.
기판(250) 위에, 고융점 금속재료로 도전층(251)을 형성한다(도 4a 참조). 다음에, 도전성 재료를 함유하는 조성물을 토출하고, 후에 게이트 전극으로서 기능하는 도전층(252)을 형성한다. 이 도전층(252)의 형성은, 액적토출수단을 이용하여 행한다. 다음에, 도전층 251 중, 도전층 252와 겹치지 않는 부분을 산화하고, 절연층(262)을 형성한다. 이때, 도전층(201)을 자연산화하는 공정을 후에 행할 경우에는, 해당 도전층(201)을 0.01∼10nm의 두께로 형성한다.
다음에, 게이트 절연막으로서 기능하는 절연층(253), 비정질 반도체층(254), 절연층(256), n형 비정질 반도체층(255)을 적층해서 형성한다(도 4b 참조). 절연층(256)은, 전체면에 절연막을 형성 후에 포토리소그래피 기술을 이용하여 형성해도 되고, 액적토출방법에 의해 형성해도 된다. 이때, 포토리소그래피 기술을 사용할 때는, 게이트 전극(252)을 이용하여 이면노광해서 형성하여도 된다. 그렇게 하면, 레지스트 도포의 공정을 생략할 수 있다.
계속해서, 레지스트와 폴리이미드 등의 절연체로 이루어진 마스크(257)를 형성하고, 해당 마스크(257)를 이용하여 비정질 반도체층 254, n형 비정질 반도체층 255를 동시에 패턴 가공하여, 비정질 반도체층 266, n형 비정질 반도체층을 형성한다(도 4c 참조). 다음에, 도전성 재료를 함유하는 조성물을 토출하고, 도전층(258, 259)을 형성하고, 해당 도전층(258, 259)을 마스크로 하여서, n형 비정질 반도체층을 패터닝하여, n형 비정질 반도체층(260, 261)을 형성한다.
상기 공정을 거쳐서, 채널 보호형 박막트랜지스터가 완성된다. 다음에, 도전층 259에 접하도록, 도전성 재료를 함유하는 조성물을 토출하고, 화소전극으로서 기능하는 도전층 267을 형성한다. 계속해서, 뱅크가 되는 절연층(272)을 형성하고, 도전층 267에 접하도록, 전계발광층(270), 도전층 271을 적층형성하고, 발광소자를 사용한 표시기능을 갖는 표시장치가 완성된다(도 5b 참조). 상기 구성에서는, 발광소자를 구동하는 트랜지스터가 n형 트랜지스터이며, 도전층 267이 양극, 도전층 271이 음극에 해당한다. 그리고, 발광소자로부터 발생하는 빛은, 기판(200)과는 반대측에 출사하는, 소위 상면출사를 행하는 표시장치가 완성된다. 상기 제조 공정에 있어서, 도전층 252의 제조전에, 도전층 251을 형성해 둠으로써 해당 도전층(252)의 밀착성, 내박리성을 향상시킬 수 있다.
이때, 도 5c는, 도 5a 및 도 5b에 나타낸 구조의 등가회로도를 나타낸 것으로, 보다 자세하게는, n형 구동용 트랜지스터(230)와 발광소자(231)의 등가회로도 를 나타낸 것이다.
계속해서, 게이트전극의 제조에 본 발명을 적용한 순 스태거형 박막트랜지스터의 제조방법에 대해서, 도 6a 내지 도 6d를 참조하여 설명한다. 이 트랜지스터는, 비정질반도체를 채널부로 한 트랜지스터이다.
기판(30) 위에 스퍼터링법이나 CVD법 등의 공지의 방법에 의해, W, Al, Ta 등의 재료를 이용하여, 100∼800nm의 두께로 도전막(31)을 형성하고, 다음에 플라즈마 CVD법 등의 공지의 방법에 의해, n형 비정질 반도체(32)를 50∼200nm의 두께로 형성한다(도 6a 참조). 계속해서, 레지스트나 폴리이미드 등의 절연체로 이루어진 마스크(33, 34)를 형성한다. 그리고, 마스크(33, 34)를 이용하여, 도전막(31)과 n형 비정질 반도체(32)를 동시에 패터닝하고, 도전층(35, 36) 및 n형 비정질 반도체층(37, 38)을 형성한다. 이때, 가능한 한 테이퍼 형상으로 되도록 형성한다. 계속해서, 묘화장치 및 박리장치를 이용하여 마스크(33, 34)를 제거하고, n형 비정질반도체(37, 38)에 접하도록, CVD법 등에 의해, 50∼200nm의 두께로 반도체(40)를 형성한다(도 6b 참조). 반도체(40)으로서는, 비정질반도체나 비정질반도체 중에 결정립이 분산되도록 존재하고 있는 세미 비결정질 반도체(이하, SAS라 표기)를 이용하여도 된다.
SAS를 사용한 트랜지스터는, 그 이동도가 2∼20cm2/V·Sec와, 비정질반도체를 사용한 트랜지스터의 2∼20배의 전계효과 이동도를 갖고, 비정질과 결정구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체이다. 이 반도체는, 자유에너지적으로 안정한 제3의 상태를 갖는 반도체이며, 단거리질서를 가져 격자왜곡을 갖는 결정질의 반도체로, 그 입경을 0.5∼20nm으로 하여서 비단결정 반도체중에 분산되게 해서 존재하게 하는 것이 가능하다. 또한, 댕글링본드의 중화제로서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 함유시키고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 함유시켜서 격자왜곡을 더욱 촉진시킴으로써 안정성이 늘어나 양호한 SAS를 얻을 수 있다.
계속해서, 마스크(39)를 형성하고, 해당 마스크(39)를 이용하여, 반도체(40)를 패턴 가공하고, 반도체층(45)을 형성한다(도 6c 참조). 마스크(39)를 제거한 후, CVD법 등의 공지의 방법에 의해, 게이트 절연막이 되는 절연막(41)을 40∼200nm의 두께로 형성한다. 다음에, 스퍼터링법 및 CVD법 등의 공지의 방법에 의해, 도전층(43)을 0.5∼10nm의 두께로 형성한다. 계속해서, 도전성 재료를 함유하는 조성물을 토출하고, 도전층(44)을 형성한다. 그 후에, 필요에 따라서 소성 처리를 행한다. 또한 도전층 43 중, 도전층 44와 겹치지 않는 영역을 절연화하고, 절연층(46)을 형성한다(도 6d 참조).
상기 공정을 거쳐서, 박막트랜지스터가 완성된다. 상기 공정에 있어서, 도전층(44)의 제조전에, 얇은 막두께의 도전층 43을 형성해 둠으로써 도전층 44의 밀착성, 내박리성을 향상시킬 수 있다.
이때, 상술한 도 3a 내지 도 3d, 도 4a 내지 도 4c, 도 5a 내지 도 5c의 제조 공정에 나타낸 바와 같이, 이 박막트랜지스터에도, 상층에 발광소자나 액정소자 등의 표시소자를 형성해도 되고, 그렇게 하면, 표시기능을 갖는 표시장치가 완성된다.
계속해서, 게이트 전극의 제조에 본 발명을 적용한, 톱 게이트형 박막트랜지스터의 제조방법에 대해서, 도 7a 및 도 7b를 참조하여 설명한다. 이 트랜지스터는, 다결정반도체를 채널부로 한 트랜지스터이다.
기판(300) 위에 비정질반도체를 형성하고, 레이저 결정화 등의 공지의 결정화법을 이용하여 결정화하고, 다결정반도체로 한다. 계속해서, 반도체 위에 절연층(304)을 형성한다(도 7a 참조). 또 필요에 따라서 기판(300) 위에 하지막이 되는 절연막을 형성하고, 해당 기판(300)으로부터의 불순물의 침입을 방지하여도 된다.다음에, 절연층(304) 위에, 고융점 금속재료로 도전층(305)을 형성한다. 이때, 후에, 도전층(305)을 자연산화하는 공정을 행할 경우에는, 해당 도전층(305)을 0.01∼10nm의 두께로 형성한다. 다음에, 도전성 재료를 함유하는 조성물을 토출하고, 후에 게이트 전극으로서 기능하는 도전층(306)을 형성한다. 이 도전층(306)의 형성은, 액적토출수단을 이용하여 행한다. 다음에, 도전층(305) 중, 노출한 영역을 절연화하고, 절연층(320)을 형성한다. 계속해서, 도전층(306)을 마스크로 하여서, 반도체에 불순물을 첨가하고, 불순물이 첨가된 불순물영역(302, 303)과, 채널형성영역(301)을 형성한다.
계속해서, 절연층(307)을 형성 후, 포토리소그래피 기술을 이용하여, 해당 절연층(307)에 개구부를 형성한다. 그리고, 개구부를 충전하도록 도전성 재료를 함유하는 조성물을 토출하고, 도전층(308, 309)을 형성한다. 그 다음에, 도전층 308에 접하도록, 화소전극으로서 기능하는 도전층 310을 형성하고, 계속해서, 배향막(311)을 형성한다. 그리고, 칼라필터(315), 대향전극(314) 및 배향막(313)이 형성 된 기판(316)을 준비하고, 기판 300과 316을, 밀봉재(도시하지 않음)의 가열경화에 의해 접합시킨다. 그 후에 액정(312)을 주입하면, 액정소자를 사용한 표시 기능을 구비한 표시장치가 완성된다. 기판(316, 300)의 각측에는, 편광판(317, 318)이 접착된다. 상기 공정에 있어서, 도전층(306)의 제조전에, 얇은 막두께의 도전층을 형성해 둠으로써 도전층(306)의 밀착성, 내박리성을 향상시킬 수 있다. 본 실시형태는, 상기한 실시형태와 자유롭게 조합할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명을 이용하여 형성한 도전층의 밀착성 평가를 행한 실험 결과와, 해당 도전층의 투과율을 측정한 결과에 관하여 설명한다. 우선, 각 실험에 사용하는 샘플의 제조방법에 관하여 설명한다. 석영기판 위에, 0.5nm, 1.0nm, 2.0nm, 5.0nm의 각각의 두께로, 스퍼터링법에 의해, 티타늄(Ti)의 박막을 형성했다. 그 다음에, 티타늄 위에, 은을 함유하는 조성물을 토출하고, 선폭이 200㎛인 배선을 형성했다. 계속해서, 제1의 가열처리로서, 25개의 샘플을 230℃에서 1시간 소성했다. 그 후에, 제2의 가열처리로서 다음의 다른 조건하에서 상기 결과의 20개의 샘플을 소성했다. 즉, 250℃에서 1시간 소성한 5개의 샘플, 300℃에서 1시간 소성한 5개의 샘플, 350℃에서 1시간 소성한 5개의 샘플, 410℃에서 1시간 소성한 5개의 샘플을 형성했다. 이때, 25개의 샘플들 중 하나의 샘플은, 티타늄 박막을 갖지 않고, 제2의 가열처리를 행하지 않는다. 상기한 바와 같이 형성한 25개의 샘플에 대하여, 테이핑 테스트 및 불산처리 테스트의 2개의 실험을 행하고, 밀착성을 평가했다.
우선, 테이프 테스트의 결과에 관하여 설명한다. 테이프 테스트는, 은을 함유하는 조성물로 형성한 배선의 중앙에 절단기로 절삭깊이를 손질하여 전체면에 테이프를 붙여서 밀착시킨 후, 물리적수단에 의해 테이프를 당겨 벗겨서 평가를 행한 것으로, 표 1에 그 결과를 나타낸다. 표 1에 나타낸 바와 같이, 티타늄을 형성하지 않은 샘플에서는, 어느 쪽의 온도조건에 있어서도, 배선이 벗겨진다. 한편, 티타늄을 형성한 샘플에서는, 모든 온도조건에 있어서, 배선은 벗겨지지 않았다. 상기 결과에 의해, 티타늄과 은의 조성물의 밀착성은 양호하고, 또한 티타늄의 막두께(0.5nm, 1.0nm)이 매우 얇아도, 밀착성이 양호한 것이 밝혀졌다.
Figure 112004042013862-pat00001
X : 배선이 전부 벗겨짐.
다음에, 불산처리 테스트의 평가결과에 관하여 설명한다. 불산처리 테스트는, 각 샘플을 불산에 담근 후, 배선의 박리를 검사함으로써 평가를 행한 것으로, 표 2에 그 결과를 나타낸다. 이때, 불산처리는, 10초간 행하여, 배선의 박리가 보여지지 않을 경우에, 10초간의 불산처리를 반복해 행했다. 표 2에 그 결과를 나타 낸다. 표 2에 나타낸 바와 같이 티타늄을 형성한 샘플에서는, 9회의 불산처리, 즉, 합계 90초간의 불산처리를 행해도, 배선은 벗겨지지 않았다. 한편, 티타늄을 형성하지 않은 샘플에서는, 제2의 가열처리로서 250℃로 1시간 가열한 샘플은, 8회째의 불산처리, 즉 80초간의 불산처리를 행한 후에, 배선이 벗겨져 버렸다. 또한 300℃에서 1시간 가열한 샘플은, 6회째의 불산처리, 즉 60초간의 불산처리를 행한 후, 배선이 벗겨져 버렸다. 상기 결과로부터, 티타늄과 은의 조성물의 밀착성은 양호한 것이 밝혀졌다.
Figure 112004042013862-pat00002
○ : 90초간 샘플을 불산에 담근 후 배선은 벗겨지지 않음.
초수 : 배선이 벗겨질 때까지 불산에 샘플을 담그는 시간.
또한, 상기한 표 2에는 보이지 않았지만, 80℃의 분위기하에서, 박리액에 담그는 처리를 6분 행한 후, 상온의 분위기하에 두고, 이소프로필 알콜의 용액에 담그는 처리를 6분 행하여도, 티타늄은 박리하지 않았다. 마지막으로, 투과율을 측정한 결과에 관하여 설명한다. 측정 결과에서는, 티타늄을 막형성하지 않은 샘플의 투과율이 거의 1이고, 티타늄의 막두께가 두껍게 되면 될수록 투과율이 낮아지는 경향이 있었다. 그러나, 가열처리의 조건에 따라서 큰 차이는 보이지 않고, 모든 샘플이 투광성을 가지고 있었다.
[실시예 2]
본 발명을 적용해서 박막트랜지스터를 형성하고, 해당 박막트랜지스터를 이용하여 표시장치를 형성할 수 있다. 표시소자로서 발광소자를 이용하고, 게다가, 해당 발광소자를 구동하는 트랜지스터로서 p형 트랜지스터를 사용했을 경우, 해당 발광소자로부터 발생하는 빛은, 하면출사, 상면출사, 양면출사 중 어느 하나를 행한다. 여기에서는, 모든 경우에 따른 발광소자의 적층구조에 관하여 설명한다.
먼저, 빛이 기판(450)측으로 출사할 경우, 즉 하면출사를 행할 경우에 대해서, 도 8a를 참조하여 설명한다. 이 경우, 트랜지스터(451)에 전기적으로 접속하도록, 소스 및 드레인 배선(452, 453), 양극(454), 전계발광층(455), 음극(456)이 순차적으로 적층된다. 다음에, 빛이 기판(450)과 반대측으로 출사할 경우, 즉 상면출사를 행할 경우에 대해서, 도 8b를 사용하여 설명한다. 트랜지스터(451)에 전기적으로 접속하는 소스 및 드레인 배선(461, 462), 양극(463), 전계발광층(464), 음극(465)이 순차적으로 적층된다. 상기 구성에 의해, 양극(463)에서 빛이 투과해도, 그 빛은 배선(462)에서 반사되어, 기판(450)과 반대측으로 출사한다. 이때, 본 구성에서는, 양극(463)으로는 투광성 재료를 사용할 필요는 없다. 마지막으로, 빛이 기판측과 그 반대측의 양측으로 출사할 경우, 즉 양면출사를 행할 경우에 대해서, 도 8c를 참조하여 설명한다. 트랜지스터(451)에 전기적으로 접속하는 소스 및 드레 인 배선(470, 471), 양극(472), 전계발광층(473), 음극(474)이 순차적으로 적층된다. 이때, 양극(472)과 음극(474)은 투광성 재료, 또는 빛을 투과할 수 있는 박막두께로 형성하면, 양면출사가 실현될 수 있다.
상기 구성에 있어서, 음극(456, 465, 474)은, 일함수가 작은 재료를 사용하는 것이 가능하고, 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 전계발광층(455, 464, 473)은, 단층형, 적층형 또한 층간 계면이 없는 혼합형 구조 중 어느 하나이어도 된다. 또한 싱글릿 재료, 트리플릿 재료, 또는 그것들을 조합한 재료나, 저분자재료, 고분자재료 및 중분자재료를 포함하는 유기재료, 전자주입성이 뛰어난 산화몰리브덴 등으로 대표되는 무기재료, 유기재료와 무기재료의 복합재료 중 어느 것을 이용하여도 된다. 양극(454, 463, 472)은 빛을 투과하는 투명도전막을 이용하여 형성하고, 예를 들면 ITO, ITSO 이외에, 산화인듐에 2∼20%의 산화아연(ZnO)을 혼합한 투명도전막을 사용한다. 이때, 양극(454, 463, 472) 형성전에, 산소분위기중에서의 플라즈마처리나 진공분위기하에서의 가열처리를 행하여도 된다. 격벽(457, 466, 475)은, 실리콘을 포함하는 재료, 유기재료 및 화합물재료를 이용하여 형성한다. 아크릴 및 폴리이미드 등의 감광성 또는 비감광성의 재료를 이용하여 형성하면, 그 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 단절하지 않고 형성되기 때문에 바람직하다. 본 발명은, 상기한 실시형태와 자유롭게 조합하는 것이 가능하다.
[실시예 3]
본 발명에 따른 반도체장치의 일 실시예인 패널의 외관에 대해서, 도 9a-도 9c를 참조하여 설명한다. 도 9a는 패널의 평면도, 도 9b는 도 9a의 A-A'에서의 단면도, 도 9c는 B-B'에서의 단면도이다.
도 9a 및 도 9b에 나타낸 바와 같이, 제1의 기판(4001) 상에는, 화소부(4002), 주사선 구동회로(4004) 및 보호회로(4040)가 설치되고, 이것들을 둘러싸도록 밀봉재(4005)가 설치되고, 액정(4007)과 함께 제2의 기판(4006)에 의해 봉지된다. 밀봉재(4005)에 의해 둘러싸여진 영역과는 다른 영역에, 별도로 준비된 기판 위에 다결정 반도체로 형성된 신호선 구동회로(4003)가 실장된다. 화소부(4002)와 주사선 구동회로(4004)는, 복수의 TFT를 가지고, 도 9b에는 화소부(4002)가 포함하는 TFT 4010과, 보호회로(4040)가 포함하는 다이오드 및 저항소자를 포함하는 소자군(4041)을 예시한다. TFT 4010은, 비정질반도체를 채널부로 한 TFT이고, 해당 TFT 4010에 전기적으로 접속된 화소전극(4030), 제2의 기판(4006) 위에 형성된 대향전극(4031) 및 액정(4007)이 겹치는 부분이 액정소자이다. 또한 화소전극(4030)과 대향전극(4031)에 접하도록, 배향막(4020, 4021)이 설치된다. 스페이서(4035)는, 화소전극(4030)과 대향전극(4031) 사이의 거리를 제어하기 위해서 설치된다. 도 9b에는, 신호선 구동회로(4003)에 포함되는, 다결정반도체로 형성된 TFT 4009를 예시한다. 이때, 보호회로(4040)에 대해서는, 일부의 구성을 실시예 5에서 더욱 상세하게 설명하겠다.
또한, 도 9c에 나타낸 바와 같이, 별도로 형성된 신호선 구동회로(4003), 주사선 구동회로(4004) 및 화소부(4002)에 공급되는 각 종 신호는, 접속단자(4015)로 부터 공급된다. 접속단자(4015)는, 이방성 도전체(4016)를 거쳐서, FPC(4018)에 접속된다. 상기 패널은, 다결정반도체를 사용한 TFT를 갖는 신호선 구동회로(4003)를, 제1의 기판(4001)에 부착시키는 구성이었지만, 다결정반도체가 아니라, 단결정반도체를 사용한 TFT로 구성되는 구동회로를 부착시켜도 된다. 또한 주사선 구동회로를 별도로 형성해서 실장해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도로 형성해서 실장해도 된다. 또한, 상기 패널은, 기판(4001) 위에, 화소부(4002) 및 주사선 구동회로(4004)를 일체로 형성한 경우를 나타내고 있고, 이것들을 구성하는 소자는, 다결정반도체 또는 세미 비결정질 반도체(이하, SAS)를 채널부로 한 TFT를 사용하는 것이 바람직하다. SAS를 채널부로 한 TFT는, 이동도가, 비정질반도체를 채널부로 한 TFT보다도 높고, 주사선 구동회로(4004)를 구성하는 것이 충분한 특성을 갖는다. 이때, 도시하지 않았지만, 상기 패널에 편광판, 칼라필터나 차폐막을 가지고 있어도 된다. 또한, 표시소자로서, 액정소자를 가지는 경우를 도시했지만, 발광 소자 등의 다른 표시소자를 사용한 반도체장치에 본 발명을 적용해도 된다.
다음에, 상기와는 다른 반도체장치의 일 실시예인 패널의 외관에 대해서, 도 12a 및 도 12b를 참조하여 설명한다. 도 12a는 패널의 평면도, 도 12b는 도 12a의 A-A'에서의 단면도이다.
도 12a 및 도 12b에 나타낸 바와 같이, 제1의 기판(5001) 위에는, 화소부(5003) 및 구동회로(5004, 5005)를 둘러싸도록 하고, 밀봉재(5006)가 설치되고, 또한, 제1의 기판(5001) 상의 소자 위에 수지막(5015)을 형성한 후, 제2의 기판 (5002)에 의해 봉지된다. 도 12b에는, 신호선 구동회로(5005)에 포함된 CMOS회로(5010), 화소부(5003)에 포함된 TFT 5011 및 발광소자(5012)를 예시한다. 제1의 기판(5001) 위에 형성된 각 회로에 공급되는 각 종 신호는, 접속단자(5007)로부터 공급된다.
이때, 상기 패널에서는, 유리 기판으로 발광소자(5012)를 봉지한 경우를 나타낸다. 봉지처리는, 발광소자를 수분으로부터 보호하기 위한 처리로, 커버재로 기계적으로 봉입하는 방법, 열경화성수지 또는 자외광 경화성 수지로 봉입하는 방법, 금속산화물 및 금속질화물 등의 장벽 기능이 높은 박막에 의해 봉지하는 방법 중 어느 하나를 사용한다. 커버재로서는, 유리, 세라믹, 플라스틱 혹은 금속을 사용할 수 있다. 커버재측에 빛을 방사시키는 경우는 커버재는 투광성이 아니면 안된다. 또한 커버재와 상기 발광소자가 형성된 기판과는 열경화성수지 또는 자외광 경화성 수지 등의 밀봉재를 이용하여 부착시키고, 열처리 또는 자외광 조사처리에 의해 수지를 경화시켜서 밀폐 공간을 형성한다. 이 밀폐 공간 속에 산화바륨으로 대표되는 흡습재를 설치하는 것도 효과적이다. 또한, 커버재와 발광소자가 형성된 기판과의 공간을 열경화성수지 또는 자외광 경화성 수지로 충전하는 것도 가능하다. 이 경우, 열경화성수지 또는 자외광 경화성 수지 중에 산화바륨으로 대표되는 흡습재를 첨가해 두는 것은 효과적이다.
[실시예 4]
표시기능을 갖는 본 발명의 반도체장치의 구성에 대해서, 도 13을 참조하여 설명한다. 도 13은, 반도체장치의 개략을 설명하는 평면도이며, 기판(6100) 위에, 화소부(표시부)(6102), 보호회로(6103, 6104)가 설치되고, 인출배선을 통해서, 신호선측 드라이버 IC(6107) 및 주사선측 드라이버 IC(6104)와 접속된다. 화소부(6102)를 구성하는 소자로서, 비정질반도체 또는 미결정반도체를 사용하는 경우, 도면에 나타낸 바와 같이, COG방식 및 TAB방식 등의 공지의 방식에 의해 드라이버IC(6107, 6108)를 실장하고, 이것들의 드라이버 IC를 구동회로로서 사용하여도 된다. 이때, 화소부(6102)를 구성하는 소자로서, 미결정질반도체를 사용하는 경우, 주사선측 구동회로를 해당 미결정반도체로 구성하고, 신호선측에 드라이버 IC(6107)를 실장해도 된다. 상기와는 다른 구성으로서, 주사측 및 신호선측 구동회로의 일부를 동일 기판 위에 형성하고, 일부를 드라이버 IC로 대용한 구성이어도 된다. 즉, 드라이버 IC를 실장하는데 있어서, 그 구성은 여러가지이고, 본 발명은 어떠한 구성을 이용하여도 된다.
다음에, 표시기능을 갖는 본 발명의 반도체장치의 화소회로에 대해서, 도 14a 내지 도 14c를 참조하여 설명한다. 도 14a는, 화소(6101)의 등가회로도를 나타낸 것으로, 해당 화소(6101)는, 신호선(6114), 전원선(6115, 6117), 주사선(6116)의 각 배선으로 둘러싸여진 영역에, 화소(6101)에 대한 비디오신호의 입력을 제어하는 TFT 6110, 발광소자(6113)의 양쪽전극 사이에 흐르는 전류값을 제어하는 TFT 6111, 해당 TFT 6111의 게이트-소스간 전압을 보유하는 용량소자(6112)를 갖는다0. 이때, 도 5b에서는, 화소(6101) 내에는 용량소자(6112)를 형성하였지만, TFT 6111의 게이트 용량이나 다른 기생 용량으로 조달하는 것이 가능한 경우에는, 설치하지 않아도 된다.
도 14b는, 도 14a에 나타낸 화소(6101)에, TFT 6118과 주사선(6119)을 새롭게 설치한 구성의 화소회로이다. TFT 6118의 배치에 의해, 강제적으로 발광소자(6113)에 전류가 흐르지 않는 상태를 만들 수 있기 때문에, 모든 화소에 대한 신호의 기록을 기다리지 않고, 기록 기간의 개시와 동시 또는 직접적으로 점등 기간을 개시할 수 있다. 따라서, 듀티비가 향상하고, 동화상의 표시는 특히 양호하게 행할 수 있다.
도 14c는, 도 14b에 나타낸 화소(6101)의 TFT 6111을 삭제하고, 새롭게, TFT 6125, 6126과, 배선(6127)을 설치한 화소회로이다. 본 구성에서는, TFT 6125의 게이트 전극을 일정한 전위로 유지한 배선(6127)에 접속함으로써, 이 게이트 전극의 전위를 고정으로 하고, 게다가 포화영역에서 동작시킨다. 또한 TFT 6125와 직렬로 접속시켜, 선형영역으로 동작하는 TFT 6126의 게이트 전극에는, TFT 6110을 통해서, 화소의 점등 또는 비점등의 정보를 전하는 비디오신호를 입력한다. 선형영역에서 동작하는 TFT 6126의 소스 및 드레인간 전압값은 작기 때문에, TFT 6126의 게이트-소스간 전압의 약간의 변동은, 발광소자(6113)에 흐르는 전류값에는 영향을 끼치지 않는다. 따라서, 발광소자(6113)에 흐르는 전류값은, 포화영역으로 동작하는 TFT 6125에 의해 결정된다. 상기 구성을 갖는 본 발명은, TFT 6125의 특성 변동에 기인한 발광소자(6113)의 휘도 변동을 개선해서 화질을 높일 수 있다. 이때, TFT 6125의 채널길이 L1, 채널폭 W1, TFT 6126의 채널길이 L2, 채널폭 W2 는, L1/W1:L2/W2=5∼6000:1을 만족시키도록 설정하면 좋다. 또한 양 TFT(6125, 6126)는 동일 도전형을 가지고 있으면 제조 공정상 바람직하다. 또한, TFT 6125에는, 인핸스먼트형 TFT 또는 결핍형 TFT 중 어느 한쪽을 이용하여도 된다.
도 16a는 상기 구성의 화소회로의 평면도이고 도 16b는 그것의 등가회로도이다. 도 16a 및 도 16b에서, 신호선(6703), 전원선(6704), 주사선(6705), 또 다른 전원선(6706)으로 둘러싸여진 영역에, TFT 6700, 6701, 6702, 용량소자(6708)를 갖고, TFT 6701의 소스 또는 드레인에 화소전극(6707)이 접속된다.
이때, 표시기능을 갖는 본 발명의 반도체장치에는, 아날로그 비디오신호 또는 디지털 비디오신호를 이용하여도 된다. 디지털 비디오신호를 사용하는 경우, 그 비디오신호가 전압을 사용하고 있는 것인지, 전류를 사용하고 있는 것인지에 따라 변화된다. 즉, 발광소자의 발광시에, 화소에 입력되는 비디오신호는, 정전압의 것과 또는 정전류의 것이 있다. 정전압의 비디오신호에는, 발광소자에 인가되는 전압이 일정한 것과, 발광소자에 흐르는 전류가 일정한 것이 있다. 또 정전류의 비디오신호에는, 발광소자에 인가되는 전압이 일정한 것과, 발광소자에 흐르는 전류가 일정한 것이 있다. 이 발광소자에 인가되는 전압이 일정한 것은 정전압구동이며, 발광소자에 흐르는 전류가 일정한 것은 정전류구동이다. 정전류구동은, 발광소자의 저항변화에 의하지 않고, 일정한 전류가 흐른다. 본 발명의 표시장치 및 그 구동방법에는, 전압의 비디오신호 및 전류의 비디오신호 중 어느 쪽을 이용하여도 되고, 또 정전압구동 및 정전류구동 중 어느 쪽을 이용하여도 된다. 본 발명은, 상기한 실시형태 및 실시예와 자유롭게 조합하여 실행될 수 있다.
[실시예 5]
본 발명의 반도체장치에 구비된 보호회로의 일례에 관하여 설명한다. 보호회로는, TFT, 다이오드, 저항소자 및 용량소자 등으로부터 선택된 하나 또는 복수의 소자에 따라 구성되고, 이하에서는 몇 개의 보호회로의 구성과 그 동작에 관하여 설명한다. 우선, 외부회로와 내부회로의 사이에 배치되는 보호회로에 있어서, 1개의 입력단자에 대응한 보호회로의 등가회로도의 구성에 대해서, 도 15a를 참조하여 설명한다. 도 15a에 나타낸 보호회로는, p형 TFT 7220, 7230, 용량소자(7210, 7240), 저항소자(7250)를 갖는다. 저항소자(7250)는 2단자 저항으로, 일단에는 입력 전압 Vin(이하, Vin이라 표기)이, 타단에는 저전위전압 VSS(이하, VSS라 표기)가 공급된다. 저항소자(7250)는, 입력단자에 Vin이 공급되지 않게 되었을 때에, 배선의 전위를 VSS로 저하시키기 위해서 설치되어 있고, 그 저항값은 배선의 배선저항보다도 충분하게 크게 설정한다.
Vin이 고전위전압 VDD(이하, VDD라고 칭한다)보다도 높은 경우, 그 게이트-소스간 전압의 관계로부터, TFT 7220은 온, TFT 7230은 오프가 된다. 그렇게 하면, VDD가 TFT 7220을 통해서 배선에 공급된다. 따라서, 잡음 등에 의해, Vin이 VDD보다도 높아져도, 배선에 공급되는 전압은, VDD보다도 높아지는 경우는 없다. 한편, Vin이 VSS보다도 낮은 경우, 그 게이트-소스간 전압의 관계로부터, TFT 7220은 오프, TFT 7230은 온이 된다. 그렇게 하면, VSS가 배선에 공급된다. 따라서, 잡음 등에 의해, Vin이 VSS보다도 낮아져도, 배선에 공급되는 전압은, VDD보다도 높아지는 경우는 없다. 또한, 용량소자(7210, 7240)에 의해, 입력단자로부터의 전압에 펄스 형 잡음을 억제할 수 있고, 잡음에 의한 전압의 가파른 변화를 어느 정도 작게 할 수 있다.
상기 구성의 보호회로의 배치에 의해, 배선의 전압은, VSS 내지 VDD사이의 범위로 유지되고, 이 범위 외의 매우 높거나 또는 낮은 전압의 인가로부터 보호된다. 또한, 신호가 입력되는 입력단자에 보호회로를 설치함으로써, 신호가 입력되지 않고 있을 때에, 신호가 공급되는 모든 배선의 전압을, 일정한(이 실시예서는 VSS) 레벨로 유지할 수 있다. 즉 보호회로는, 신호가 입력단자에서 입력되지 않고 있을 때는, 배선끼리를 단락시킬 수 있는 쇼트 링(short ring)으로서의 기능도 갖는다. 그 때문에 배선간의 전압차이에 기인하는 정전파괴를 막을 수 있다. 또한 신호를 입력하고 있을 때는, 저항(7250)의 저항값이 충분하게 크므로, 배선에 공급되는 신호가 VSS로 끌어들이는 일이 없다.
도 15b에 나타낸 보호회로는, p형 TFT 7220, 7230을, 정류성을 갖는 다이오드(7260, 7270)로 대용한 등가회로도이다. 도 15c에 나타낸 보호회로는, p형 TFT 7220, 7230을, TFT 7350, 7360, 7370, 7380으로 대용한 등가회로도이다. 또한 상기와는 다른 구성의 보호회로로서, 도 15d에 나타낸 보호회로는, 저항(7280, 7290)과, 트랜지스터(7300)를 갖는다. 도 15e에 나타낸 보호회로는, 저항(7280, 7290), p형 TFT 7310 및 n형 TFT 7320을 갖는다. 도 15d 및 도 15e의 양쪽 구성과도, 단자(7330)에는 배선 등이 접속되고, 이 배선 등의 전위가 급격하게 변화된 경우에, n형 TFT 7300, 또는 p형 TFT 7310 및 n형 TFT 7320이 온 함으로써, 전류를 단자 7330로부터 7340의 방향으로 흘린다. 그렇게 하면, 단자(7330)에 접속된 전위의 급 격한 변동을 완화하고, 소자의 손상 또는 파괴를 방지할 수 있다. 이때, 상기 보호회로를 구성하는 소자는, 내압이 뛰어난 비정질반도체로 구성하는 것이 바람직하다. 본 실시예는, 상기한 실시형태와 자유롭게 조합하는 것이 가능하다.
[실시예 6]
본 발명을 적용해서 제조되는 전자기기의 일례로서, 디지털 카메라, 카 오디오 등의 오디오 재생장치, 퍼스널 랩탑 컴퓨터, 게임기기, 휴대정보단말(휴대전화, 휴대형 게임기 등), 가정용 게임기 등의 기록매체를 구비한 화상재생장치 등을 들 수 있다. 그 전자기기들의 구체적인 예를 도 10a 내지 도 10c 및 도 11a 내지 도 11c에 나타낸다.
도 10a는 텔레비젼 수상기로, 하우징(9501), 표시부(9502) 등을 포함한다. 도 10b는 퍼스널 컴퓨터용 모니터로, 하우징(9601), 표시부(9602) 등을 포함한다. 도 10c는 퍼스널 랩탑 컴퓨터로, 하우징(9801), 표시부(9802) 등을 포함한다. 본 발명은, 상기 전자기기의 표시부의 제조에 적용된다. 상기한 전자기기의 표시부는, 휴대단말과 비교하면 대형이기 때문에, 필연적으로, 소위 제4세대, 제5세대 이후의 대형 유리 기판을 사용하게 된다. 따라서, 재료의 이용 효율이 높고, 또 포토리소그래피 공정을 사용하는 경우와 비교해서 공정수를 삭감하는 것이 가능한 액적토출법으로 배선을 형성하는 본 발명을 사용하면, 저가격화가 실현된다. 또한 제조 공정이나 비용의 면에서, 비정질반도체나 미결정반도체를 채널부로 한 트랜지스터로 구성하는 것이 바람직하다.
도 11a는 휴대정보단말 중 휴대전화로, 하우징(9101), 표시부(9102) 등을 포함한다. 도 11b는 휴대정보단말 중 개인휴대 통신 단말기(PDA)로, 하우징(9201), 표시부(9202) 등을 포함한다. 도 11c는 비디오 카메라로, 표시부(9701, 9702) 등을 포함한다. 본 발명은, 상기 전자기기의 표시부의 제조에 적용된다. 상기 전자기기는, 휴대정보단말이기 때문에, 그 화면이 비교적 소형이다. 따라서, 표시부와 동일한 기판 위에, 다결정반도체를 채널로 한 박막트랜지스터를 사용한 구동회로나 CPU 등의 기능 회로, 다층배선을 탑재하고, 소형화를 꾀하는 것이 바람직하다. 이때, 공정수를 삭감할 수 있고, 액적토출법으로 배선을 형성하는 본 발명을 사용하면, 저가격화가 실현된다. 또한, 상기 전자기기는 휴대정보단말이기 때문에, 박형, 경량, 소형의 점에서 부가가치를 꾀하기 위해서, 발광소자를 사용한 표시부로 하여도 된다. 본 실시예는, 상기한 실시형태 및 상기 실시예와 자유롭게 조합할 수 있다.
본 발명은 도면을 참조하여 상기 실시형태와 실시예들에 의해 충분히 설명되었다. 당업자에게 잘 알려져 있으므로, 본 발명은 수개의 형태로 구체화될 수 있고, 본 발명의 목적 및 범위를 벗어나지 않고서 그 실시형태 및 그것의 상세 내용을 변화 및 변경할 수 있다. 따라서, 본 발명의 해석은 상술한 실시형태 및 실시예들에 언급된 설명에 한정되지 않는다. 이때, 상술한 본 발명의 구조에서는, 서로 동일한 부분은 첨부도면에서 동일한 참조부호로 나타낸다.
액적토출법에 의해 형성된 도전층의 밀착성, 내박리성을 향상시킬 수 있다.. 또한, 본 발명에 의하면 하층 박막의 손상 및 파괴를 방지할 수 있다.

Claims (38)

  1. 개구를 갖는 절연층에 접하도록 고융점금속을 포함하는 제1의 도전층을 형성하는 단계와,
    도전성 재료를 함유하는 조성물을 선택적으로 토출하여 상기 개구를 충전하고 상기 개구를 넘어서 연재함과 동시에 상기 제1의 도전층에 일부가 접하도록 제2의 도전층을 형성하는 단계와,
    상기 제2의 도전층과 접하지 않는 상기 제1의 도전층의 일부를 절연화하는 단계를 포함한 것을 특징으로 하는 배선 기판의 제조방법.
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  8. 개구를 갖는 절연층에 접하도록 고융점금속을 포함하는 제1의 도전층을 형성하는 단계와,
    도전성 재료를 함유하는 조성물을 선택적으로 토출하여 상기 개구를 충전하고 상기 개구를 넘어서 연재함과 동시에 상기 제1의 도전층에 일부가 접하도록 제2의 도전층을 형성하는 단계와,
    상기 제2의 도전층과 접하지 않는 상기 제1의 도전층의 일부를 식각하는 단계를 포함한 것을 특징으로 하는 배선 기판의 제조방법.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 절연층을, 실리콘을 함유한 산화물재료 또는 실리콘을 함유한 질화물재료로 형성하는 것을 특징으로 하는 배선 기판의 제조방법.
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  24. 제 1 항 또는 제 8 항에 있어서,
    상기 제1의 도전층을, 0.01∼10nm의 두께로 형성하는 것을 특징으로 하는 배선 기판의 제조방법.
  25. 제 1 항 또는 제 8 항에 있어서,
    상기 고융점금속은, Ti(티타늄), W(텅스텐), Cr(크롬), Al(알루미늄), Ta(탄탈), Ni(니켈), Zr(지르코늄), Hf(하프늄), V(바나듐), Ir(이리듐), Nb(니오븀), Pd(납), Pt(백금), Mo(몰리브덴), Co(코발트) 및 Rh(로듐)으로 이루어진 군으로부터 선택된 재료를 포함하는 것을 특징으로 하는 배선 기판의 제조방법.
  26. 제 1 항 또는 제 8 항에 있어서,
    상기 제1의 도전층을, 스퍼터링법, 딥법 또는 스핀 코트법으로 형성하는 것을 특징으로 하는 배선 기판의 제조방법.
  27. 제 1 항 또는 제 8 항에 있어서,
    상기 조성물은, 은, 금, 구리 및 인듐 주석산화물로 이루어진 군으로부터 선택된 재료를 포함하는 것을 특징으로 하는 배선 기판의 제조방법.
  28. 제 1 항 또는 제 8 항에 있어서,
    상기 절연층을 게이트 절연막으로서 사용하고 상기 제2의 도전층을 게이트전극으로서 사용하여 박막트랜지스터를 형성하는 것을 특징으로 하는 배선 기판의 제조방법.
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