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KR102664033B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102664033B1
KR102664033B1 KR1020170016165A KR20170016165A KR102664033B1 KR 102664033 B1 KR102664033 B1 KR 102664033B1 KR 1020170016165 A KR1020170016165 A KR 1020170016165A KR 20170016165 A KR20170016165 A KR 20170016165A KR 102664033 B1 KR102664033 B1 KR 102664033B1
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황윤태
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최수정
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 내지 제3 영역을 포함하는 기판, 상기 제1 내지 제3 영역의 상기 기판 상에 각각 형성되는 제1 내지 제3 계면막, 상기 제1 내지 제3 계면막 상에 각각 형성되는 제1 내지 제3 고유전율막으로서, 상기 제1 내지 제3 고유전율막의 상기 다이폴(dipole) 형성 물질의 농도는 각각 제1 내지 제3 농도이고, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 제1 내지 제3 고유전율막, 상기 제1 내지 제3 고유전율막 상에 형성되는 제1 내지 제3 일함수 조절막으로서, 상기 제1 내지 제3 일함수 조절막의 두께는 각각 제1 내지 제3 두께이고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은 제1 내지 제3 일함수 조절막 및 상기 제1 내지 제3 일함수 조절막 상에 각각 형성되는 제1 내지 제3 필링막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 내지 제3 영역을 포함하는 기판, 상기 제1 내지 제3 영역의 상기 기판 상에 각각 형성되는 제1 내지 제3 계면막, 상기 제1 내지 제3 계면막 상에 각각 형성되는 제1 내지 제3 고유전율막으로서, 상기 제1 내지 제3 고유전율막의 상기 다이폴(dipole) 형성 물질의 농도는 각각 제1 내지 제3 농도이고, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 제1 내지 제3 고유전율막, 상기 제1 내지 제3 고유전율막 상에 형성되는 제1 내지 제3 일함수 조절막으로서, 상기 제1 내지 제3 일함수 조절막의 두께는 각각 제1 내지 제3 두께이고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은 제1 내지 제3 일함수 조절막 및 상기 제1 내지 제3 일함수 조절막 상에 각각 형성되는 제1 내지 제3 필링막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 n형 영역과 p형 영역을 포함하는 기판으로서, 상기 n형 영역은 제1 내지 제3 n형 영역을 포함하고, 상기 p형 영역은 제1 내지 제3 p형 영역을 포함하는 기판, 상기 제1 내지 제3 n형 영역 및 제1 내지 제3 p형 영역의 상기 기판 상에 각각 형성되는 제1 내지 제6 계면막, 상기 제1 내지 제6 계면막 상에 각각 형성되는 제1 내지 제6 고유전율막으로서, 상기 제1 및 제4 고유전율막의 상기 다이폴 형성 물질의 농도는 제1 농도이고, 상기 제2 및 제5 고유전율막의 상기 다이폴 형성 물질의 농도는 제2 농도이고, 상기 제3 및 제6 고유전율막의 상기 다이폴 형성 물질의 농도는 제3 농도이고, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 제1 내지 제6 고유전율막, 상기 제1 내지 제3 고유전율막 상에 형성되는 제1 내지 제3 일함수 조절막으로서, 상기 제1 내지 제3 일함수 조절막의 두께는 각각 제1 내지 제3 두께이고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은 제1 내지 제3 일함수 조절막 및 상기 제4 내지 제6 고유전율막 상에 형성되는 제4 내지 제6 일함수 조절막으로서, 상기 제4 내지 제6 일함수 조절막의 두께는 각각 제4 내지 제6 두께이고, 상기 제4 두께는 상기 제5 두께보다 작고, 상기 제5 두께는 상기 제6 두께보다 작은 제4 내지 제6 일함수 조절막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 내지 제3 영역을 포함하는 기판을 제공하고, 상기 기판 상의 상기 제1 내지 제3 영역에 각각 제1 내지 제3 계면막을 형성하고, 상기 제1 내지 제3 계면막 상에 제1 내지 제3 고유전율막을 형성하고, 상기 제1 고유전율막 상에 제1 확산막을 형성하되, 상기 제2 및 제3 고유전율막 상에는 상기 제1 확산막을 형성하지 않고, 상기 제1 확산막의 다이폴 형성 물질을 상기 제1 고유전율막으로 확산시키는 제1 열처리를 수행하고, 상기 제1 확산막을 제거하고, 상기 제1 및 제2 고유전율막 상에 제2 확산막을 형성하되, 상기 제3 고유전율막 상에는 상기 제2 확산막을 형성하지 않고, 상기 제2 확산막의 다이폴 형성 물질을 상기 제1 및 제2 고유전율막으로 각각 확산시키는 제2 열처리를 수행하고, 상기 제2 확산막을 제거하고, 상기 제1 내지 제3 고유전율막 상에 각각 제1 내지 제3 일함수 조절막을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 A1 - A1, A2 - A2, A3 - A3, A4 - A4, A5 - A5 및 A6 - A6로 자른 단면도이다.
도 3은 도 1의 B1 - B1, B2 - B2, B3 - B3, B4 - B4, B5 - B5 및 B6 - B6로 자른 단면도이다.
도 4는 도 1의 C1 - C1, C2 - C2, C3 - C3, C4 - C4, C5 - C5 및 C6 - C6로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이고, 도 2는 도 1의 A1 - A1, A2 - A2, A3 - A3, A4 - A4, A5 - A5 및 A6 - A6로 자른 단면도이다. 도 3은 도 1의 B1 - B1, B2 - B2, B3 - B3, B4 - B4, B5 - B5 및 B6 - B6로 자른 단면도이고, 도 4는 도 1의 C1 - C1, C2 - C2, C3 - C3, C4 - C4, C5 - C5 및 C6 - C6로 자른 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제6 핀(F1~F6), 필드 절연막(105), 제1 내지 제6 게이트 구조체(G1~G6), 제1 내지 제6 스페이서(130~630), 제1 내지 제6 소스/드레인(140~640) 및 층간 절연막(200)을 포함한다.
기판(100)은 n형 영역(Rn) 및 p형 영역(Rp)을 포함할 수 있다. 추후에 설명하겠지만, n형 영역(Rn)에는 NMOS 트랜지스터가 형성되고, p형 영역(Rp)에서는 PMOS 트랜지스터가 형성될 수 있다. n형 영역(Rn)과 p형 영역(Rp)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다.
n형 영역(Rn)은 제1 내지 제3 영역(R1~R3)을 포함할 수 있다. 제1 내지 제3 영역(R1~R3)은 각각 서로 인접한 영역일수도 있고, 서로 이격된 영역일수도 있다. 제1 내지 제3 영역(R1~R3)은 각각 서로 다른 방향으로 배치될 수도 있고, 서로 동일한 방향으로 배치될 수도 있다.
구체적으로, 제1 영역(R1)은 서로 수직한 제1 X방향(X1), 제1 Y방향(Y1) 및 제1 Z방향(Z1)으로 정의될 수 있다. 제2 영역(R2)은 서로 수직한 제2 X방향(X2), 제2 Y방향(Y2) 및 제2 Z방향(Z2)으로 정의될 수 있다. 제3 영역(R3)은 서로 수직한 제3 X방향(X3), 제3 Y방향(Y3) 및 제3 Z방향(Z3)으로 정의될 수 있다. 이 때, 제1 내지 제3 X방향(X1~X3), 제1 내지 제3 Y방향(Y1~Y3) 및 제1 내지 제3 Z방향(Z1~Z3)은 서로 동일한 방향일수도 있고, 서로 상이한 방향일 수도 있다.
p형 영역(Rp)은 제4 내지 제6 영역(R4~R6)을 포함할 수 있다. 제4 내지 제6 영역(R4~R6)은 각각 서로 인접한 영역일수도 있고, 서로 이격된 영역일수도 있다. 제4 내지 제6 영역(R4~R6)은 각각 서로 다른 방향으로 배치될 수도 있고, 서로 동일한 방향으로 배치될 수도 있다.
구체적으로, 제4 영역(R4)은 서로 수직한 제4 X방향(X4), 제4 Y방향(Y4) 및 제4 Z방향(Z4)으로 정의될 수 있다. 제5 영역(R5)은 서로 수직한 제5 X방향(X5), 제5 Y방향(Y5) 및 제5 Z방향(Z5)으로 정의될 수 있다. 제6 영역(R6)은 서로 수직한 제6 X방향(X6), 제6 Y방향(Y6) 및 제6 Z방향(Z6)으로 정의될 수 있다. 이 때, 제4 내지 제6 X방향(X6), 제4 내지 제6 Y방향(Y6) 및 제4 내지 제6 Z방향(Z6)은 서로 동일한 방향일수도 있고, 서로 상이한 방향일 수도 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 내지 제6 핀(F1~F6)은 각각 제1 내지 제6 영역(R6)에서 기판(100)으로부터 각각 제1 내지 제6 Z방향(Z1~Z6)으로 돌출되어 형성될 수 있다. 이 때, 제1 내지 제6 Z방향(Z1~Z6)은 모두 동일한 연직방향일 수 있다.
제1 내지 제6 핀(F1~F6)은 각각 제1 내지 제6 영역(R6)에서 제1 내지 제6 X방향(X1~X6)으로 연장될 수 있다. 제1 내지 제6 핀(F1~F6)은 장변과 단변을 가질 수 있다. 도 1에서는 장변 방향이 각각 제1 내지 제6 X방향(X1~X6)으로, 단변 방향이 제1 내지 제6 Y방향(Y6)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제6 핀(F1~F6)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제6 핀(F1~F6)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
또한, 제1 내지 제6 핀(F1~F6)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제6 핀(F1~F6)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제6 핀(F1~F6)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제6 핀(F1~F6)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성되며, 제1 내지 제6 핀(F1~F6)의 측벽 일부를 덮고 제1 내지 제6 핀(F1~F6)의 상부를 노출시킬 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제6 게이트 구조체(G1~G6)는 각각 제1 내지 제6 핀(F1~F6) 상에서 제1 내지 제6 핀(F1~F6)과 교차할 수 있다. 도 1 에서는 제1 내지 제6 게이트 구조체(G1~G6)가 제1 내지 제6 Y방향(Y6)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 제1 내지 제6 게이트 구조체(G1~G6)는 각각 제1 내지 제6 핀(F1~F6)과 평면도 상에서 예각 또는 둔각을 이루면서 교차할 수 있다.
제1 내지 제6 계면막(160~660)은 각각 기판(100)과 제1 내지 제6 게이트 구조체 사이에 형성될 수 있다. 제1 내지 제6 계면막(160~660)은 각각 제1 내지 제6 핀(F1~F6)의 일부를 산화시켜 형성될 수 있다. 제1 내지 제6 계면막(160~660)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 내지 제6 핀(F1~F6)과, 필드 절연막(105)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제6 핀(F1~F6)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 제1 내지 제6 계면막(160~660)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 제1 내지 제6 계면막(160~660)은 필드 절연막(105)의 상면을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 내지 제6 계면막(160~660)의 형성 방법에 따라서, 제1 내지 제6 계면막(160~660)은 필드 절연막(105)의 상면을 따라서 형성되지 않을 수도 있다.
제1 내지 제6 고유전율막(170~670)은 각각 제1 내지 제6 계면막(160~660)과 제1 내지 제6 게이트 구조체(G1~G6) 사이에 형성될 수 있다. 제1 내지 제6 고유전율막(170~670)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 내지 제6 핀(F1~F6)의 프로파일을 따라서 형성될 수 있다. 또한, 제1 내지 제6 고유전율막(170~670)은 제1 내지 제6 게이트 구조체(G1~G6)와 필드 절연막(105)사이에 형성될 수 있다.
제1 내지 제6 고유전율막(170~670)은 각각 제1 내지 제6 계면막(160~660)의 상면과 제1 내지 제6 스페이서(130~630)의 내측면을 따라서 형성될 수 있다. 이에 따라서, 제1 내지 제6 고유전율막(170~670)의 최상부의 높이는 제1 내지 제6 스페이서(130~630)의 상면의 높이와 동일할 수 있다.
제1 내지 제6 고유전율막(170~670)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 제1 내지 제6 고유전율막(170~670)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
여기서, 제1 내지 제6 고유전율막(170~670)은 다이폴(dipole) 형성 물질을 포함할 수 있다. 여기서, 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제6 고유전율막(170~670)의 상기 다이폴 형성 물질의 농도는 각각 제1 내지 제6 농도일 수 있다. 이 때, 상기 제1 및 제4 농도는 서로 동일하고, 상기 제2 및 제5 농도는 서로 동일하고, 상기 제3 및 제6 농도는 서로 동일할 수 있다. 이는 서로 동일한 확산 공정을 통해서 동일한 농도를 가지는 것이므로, "동일"의 개념은 같은 공정 간의 미세한 차이를 포함하는 것으로 정의한다.
이 때, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 크다. 마찬가지로, 상기 제4 농도는 상기 제5 농도보다 크고, 상기 제5 농도는 상기 제6 농도보다 크다.
상기 제3 및 제6 농도는 0일 수 있다. 즉, 제3 고유전율막(370)과 제6 고유전율막(670)은 다이폴 형성 물질이 전혀 포함되지 않을 수 있다. 단, 이에 제한되는 것은 아니고, 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 상기 제3 및 제6 농도가 0이 아닌 상기 제1, 제2, 제4 및 제5 농도보다 작은 농도일 수도 있다.
제1 내지 제6 게이트 구조체(G1~G6)는 다중막으로 형성될 수 있다. 구체적으로, 제1 게이트 구조체(G1)는 제1 하부 일함수 조절막(180), 제1 상부 일함수 조절막(190) 및 제1 필링막(190)을 포함할 수 있다. 제2 게이트 구조체(G2)는 제2 하부 일함수 조절막(280), 제2 상부 일함수 조절막(290) 및 제2 필링막(290)을 포함할 수 있다. 제3 게이트 구조체(G3)는 제3 하부 일함수 조절막(380), 제3 상부 일함수 조절막(390) 및 제3 필링막(390)을 포함할 수 있다.
제4 게이트 구조체(G4)는 제4 하부 일함수 조절막(480), 제1 중간 일함수 조절막(485), 제4 상부 일함수 조절막(490) 및 제4 필링막(490)을 포함할 수 있다. 제5 게이트 구조체(G5)는 제5 하부 일함수 조절막(580), 제2 중간 일함수 조절막(585), 제5 상부 일함수 조절막(590) 및 제5 필링막(590)을 포함할 수 있다. 제6 게이트 구조체(G6)는 제6 하부 일함수 조절막(680), 제3 중간 일함수 조절막(685), 제6 상부 일함수 조절막(690) 및 제6 필링막(690)을 포함할 수 있다.
제1 내지 제6 하부 일함수 조절막(180~680)은 각각 제1 내지 제6 고유전율막(170~670) 상면 상에 형성될 수 있다.
제1 내지 제3 하부 일함수 조절막(180~380)은 각각 제6 내지 제8 두께(t6~t8)를 가질 수 있다. 이 때, 제6 두께(t6)는 제7 두께(t7)보다 작고, 제7 두께(t7)는 제8 두께(t8)보다 작을 수 있다. 이는 제1 내지 제3 고유전율막(170~370)의 다이폴 형성 물질의 농도와 관련이 있을 수 있다. 즉, 제1 내지 제3 고유전율막(170~370)의 다이폴 형성 물질의 농도는 각각 제1 내지 제3 농도이고, 상기 제1 농도가 가장 크고, 상기 제3 농도가 가장 작을 수 있다. 이에 따라서, 제1 내지 제3 하부 일함수 조절막(180~380)의 형성 공정을 같은 시간동안 진행해도 서로 다른 두께로 형성될 수 있다.
즉, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도에 따라서 제1 내지 제3 하부 일함수 조절막(180~380)의 두께가 달라진다. 구체적으로, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도가 클수록 제1 내지 제3 하부 일함수 조절막(180~380)의 두께가 작아질 수 있다.
제4 내지 제6 하부 일함수 조절막(480~680)은 각각 제3 내지 제5 두께(t3~t5)를 가질 수 있다. 이 때, 제3 두께(t3)는 제4 두께(t4)보다 작고, 제4 두께(t4)는 제5 두께(t5)보다 작을 수 있다. 이 역시 제4 내지 제6 고유전율막(670)의 다이폴 형성 물질의 농도와 관련이 있을 수 있다. 즉, 제4 내지 제6 고유전율막(670)의 다이폴 형성 물질의 농도는 각각 제4 내지 제6 농도이고, 상기 제4 농도가 가장 크고, 상기 제6 농도가 가장 작을 수 있다. 이에 따라서, 제4 내지 제6 하부 일함수 조절막(480~680)의 형성 공정을 같은 시간동안 진행해도 서로 다른 두께로 형성될 수 있다.
즉, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도에 따라서 제4 내지 제6 하부 일함수 조절막(480~680)의 두께가 달라진다. 구체적으로, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도가 클수록 제4 내지 제6 하부 일함수 조절막(480~680)의 두께가 작아질 수 있다.
제4 내지 제6 하부 일함수 조절막(480~680)은 p형 일함수 조절 물질을 포함할 수 있다. 즉, PMOS를 형성하는 일함수 조절막의 기능을 할 수 있다. 즉, 제4 내지 제6 하부 일함수 조절막(480~680)에 의해서 제4 영역(R4) 내지 제6 영역(R6)의 트랜지스터의 문턱 전압(threshold voltage, Vt)이 조절될 수 있다.
제4 내지 제6 하부 일함수 조절막(480~680)은 TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제3 중간 일함수 조절막(485~685)은 각각 제4 내지 제6 하부 일함수 조절막(480~680) 상에 형성될 수 있다. 제1 내지 제3 중간 일함수 조절막(485~685)은 모두 동일한 두께로 형성될 수 있다.
제1 내지 제3 중간 일함수 조절막(485~685)은 제1 내지 제3 하부 일함수 조절막(180~380)과 같은 물질일 수 있다. 즉, 제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 같은 공정에 의해서 형성될 수 있다. 단, 하부의 제1 내지 제3 고유전율막(170~370)이 있느냐, 제4 내지 제6 하부 일함수 조절막(480~680)이 있느냐에 따라서 같은 공정에서도 서로 다른 두께를 가질 수 있다.
제1 내지 제3 중간 일함수 조절막(485~685)은 TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 차단막의 기능을 할 수 있다. 즉, 제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 추후에 형성되는 제1 내지 제6 상부 일함수 조절막(190~690)과 제1 내지 제6 고유전율막(170~670)이 각각 접하지 않도록 하는 기능을 할 수 있다. 이를 통해서, 제1 내지 제6 상부 일함수 조절막(190~690)의 물질이 제1 내지 제6 고유전율막(170~670)으로 확산되지 않게하는 역할을 할 수 있다.
제1 내지 제3 상부 일함수 조절막(190~390)은 각각 제1 내지 제3 하부 일함수 조절막(180~380) 상에 형성될 수 있다. 제1 내지 제3 상부 일함수 조절막(190~390)은 모두 동일한 두께로 형성될 수 있다.
제4 내지 제6 상부 일함수 조절막(490~690)은 각각 제1 내지 제3 중간 일함수 조절막(485~685) 상에 형성될 수 있다. 제4 내지 제6 상부 일함수 조절막(490~690)은 모두 동일한 두께로 형성될 수 있다.
제1 내지 제6 상부 일함수 조절막(190~690)은 모두 동일한 물질을 포함할 수 있다. 제1 내지 제6 상부 일함수 조절막(190~690)은 n형 일함수 조절 물질일 수 있다. 예를 들어, 제1 내지 제6 상부 일함수 조절막(190~690)은 TiAlC를 포함할 수 있으나, 이에 제한되는 것은 아니다.
즉, n형 영역(Rn)에 형성되는 트랜지스터는 n형 일함수 조절 물질을 포함하고, p형 영역(Rp)에 형성되는 트랜지스터는 p형 일함수 조절 물질 및 n형 일함수 조절 물질을 모두 포함할 수 있다.
제1 내지 제6 필링막(190~690)은 각각 제1 내지 제6 상부 일함수 조절막(190~690) 상에 형성될 수 있다. 제1 내지 제6 필링막(190~690)에 의해서 제1 내지 제6 게이트 구조체(G1~G6)가 완성될 수 있다. 제1 내지 제6 필링막(190~690)은 W 및 TiN 중 적어도 하나를 포함할 수 있고, 이에 제한되는 것은 아니다.
제1 내지 제6 스페이서(130~630)는 제1 내지 제6 Y방향(Y6)으로 연장된 제1 내지 제6 게이트 구조체(G1~G6)의 측벽 상에 각각 배치될 수 있다. 제1 내지 제6 스페이서(130~630)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제6 스페이서(130~630)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 내지 제6 스페이서(130~630)의 형상 및 제1 내지 제6 스페이서(130~630)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
제1 내지 제6 소스/드레인(140~640)은 각각 제1 내지 제6 게이트 구조체(G1~G6)의 양 측에 형성될 수 있다. 제1 내지 제6 소스/드레인(140~640)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제1 내지 제6 소스/드레인(140~640)은 상승된 소오스/드레인일 수 있다. n형 영역(Rn)에 위치한 제1 내지 제3 소스/드레인(140~340)은 예를 들어, Si 에피택셜층 또는 SiC 에피택셜층일 수 있다. 이 때, 제1 내지 제3 소스/드레인(140~340)은 P가 고농도로 도핑된 Si:P 또는 SiPC를 포함할 수 있다. p형 영역(Rp)에 위치한 제4 내지 제6 소스/드레인(440~640)은 예를 들어, SiGe 에피택셜층일 수 있다.
제1 내지 제6 소스/드레인(140~640)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서는 n형 영역(Rn)과 p형 영역(Rp)의 제1 내지 제6 소스/드레인(140~640)의 형상, 크기 및/또는 균일성 등이 서로 다를 수 있다.
층간 절연막(200)은 제1 내지 제6 게이트 구조체(G1~G6) 및 제1 내지 제6 스페이서(130~630)를 덮을 수 있다. 층간 절연막(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제6 영역(R6)은 각각 서로 다른 문턱 전압을 가질 수 있다. n형 영역(Rn)에서는 다이폴 형성 물질의 농도가 가장 높은 제1 고유전율막(170)을 가지는 제1 영역(R1)의 트랜지스터가 가장 문턱 전압이 낮고(SLVTN, super low threshold votage n type transistor), 그 다음의 농도를 가지는 제2 고유전율막(270)을 가지는 제2 영역(R2)의 트랜지스터가 그 다음으로 문턱 전압이 낮고(LVTN, low threshold votage n type transistor), 마지막으로, 제3 고유전율막(370)을 가지는 제3 영역(R3)의 트랜지스터가 문턱 전압이 제일 높다(RVTN, regular threshold votage n type transistor).
p형 영역(Rp)에서는 다이폴 형성 물질의 농도가 가장 높은 제4 고유전율막(470)을 가지는 제4 영역(R4)의 트랜지스터가 가장 문턱 전압이 높고(RVTP, regular threshold votage p type transistor), 그 다음의 농도를 가지는 제5 고유전율막(570)을 가지는 제5 영역(R5)의 트랜지스터가 그 다음으로 문턱 전압이 높고(LVTP, low threshold votage p type transistor), 마지막으로, 제6 고유전율막(670)을 가지는 제6 영역(R6)의 트랜지스터가 문턱 전압이 제일 낮다(SLVTP, super low threshold votage p type transistor).
기존의 멀티 문턱 전압 소자들은 일함수 조절막의 두께를 통하여 문턱 전압을 조절하였기 때문에 각 영역 별로 일함수 조절막을 반복하여 형성하는 공정의 횟수를 달리하였다. 이러한 방식 때문에 기존의 멀티 문턱 전압 소자들은 공정이 복잡해지고, 각각의 일함수 조절막 사이의 계면의 표면 상태에 산화막 등의 불순물로 인한 특성의 열화가 발생할 수 있다. 또한, 일함수 조절막의 전체 두께가 증가하게되어 n형 영역과 p형 영역에 선택적으로 적용되는 제거 공정시 일함수 조절막의 제거가 용이하지 않게되는 문제들이 발생하였다.
이에 반해, 본 발명의 몇몇 실시예에 따른 반도체 장치는 다이폴 형성 물질의 농도에 따라서 멀티 문턱 전압 소자를 구현하므로, 공정이 단순해지고, 일함수 조절막의 제거 또한 용이해져 전체적인 반도체 장치의 신뢰성 및 동작 특성을 매우 향상시킬 수 있다.
이하, 도 5를 을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 핀(F1~F6)이 형성되지 않고, 기판(100) 상에 바로 제1 내지 제6 게이트 구조체(G1~G6)가 형성될 수 있다.
이에 따라, 필드 절연막은 본 실시예에서는 필요하지 않을 수 있다. 또한, 게이트 라스트(gate last) 공정이 아닌 게이트 퍼스트(gate first) 공정도 가능하다. 만일, 게이트 퍼스트 공정에 의해서 제1 내지 제6 게이트 구조체(G1~G6)가 형성되는 경우에는 제1 내지 제6 고유전율막(170~670), 제1 내지 제6 하부 일함수 조절막(180~680), 제1 내지 제6 상부 일함수 조절막(190~690) 및 제1 내지 제3 중간 일함수 조절막(485~685)의 형상이 도 5와 같이 U자 형상이 아닌 평평한 형상일 수도 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 몇몇 영역의 게이트 구조체는 챔퍼링(chamfering)된 형상을 포함할 수도 있다.
도 6에서는 예시적으로, 제3 영역(R3) 및 제6 영역(R6)의 제3 게이트 구조체(G3) 및 제6 게이트 구조체(G6)가 각각 챔퍼링된 형상을 포함하고 있도록 도시하였다. 단, 이에 제한되는 것은 아니고, 게이트 구조체의 폭이나, 다른 공정 상의 원인에 따라서, 어느 영역이라도 상기와 같은 챔퍼링 형상을 포함할 수 있다.
특히, 제3 하부 일함수 조절막(380) 및 제6 하부 일함수 조절막(680)과 같이 두꺼운 일함수 조절막을 가지는 경우에 다중막이 전부 U자 형태로 형성되기 어려울 수 있다. 따라서, 이러한 경우 챔퍼링된 형상으로 게이트 구조체의 적층 구조가 형성될 수 있다. 즉, 본원 발명은 게이트 구조체를 형성하는 각각의 구성막들의 순서가 정확하다면 게이트 구조체의 적층 형상에는 아무런 제한이 없다.
이하, 도 2 및 도 7 내지 도 19를 을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 7 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 7을 참조하면, 기판(100)을 제공한다.
기판(100)은 n형 영역(Rn) 및 p형 영역(Rp)을 포함할 수 있다. 추후에 설명하겠지만, n형 영역(Rn)에는 NMOS 트랜지스터가 형성되고, p형 영역(Rp)에서는 PMOS 트랜지스터가 형성될 수 있다. n형 영역(Rn)과 p형 영역(Rp)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다.
n형 영역(Rn)은 제1 내지 제3 영역(R1~R3)을 포함할 수 있다. 제1 내지 제3 영역(R1~R3)은 각각 서로 인접한 영역일수도 있고, 서로 이격된 영역일수도 있다. 제1 내지 제3 영역(R1~R3)은 각각 서로 다른 방향으로 배치될 수도 있고, 서로 동일한 방향으로 배치될 수도 있다.
이어서, 도 8을 참조하면, 제1 내지 제6 영역(R6)에 각각 제1 내지 제6 핀(F1~F6)을 형성한다.
제1 내지 제6 핀(F1~F6)은 각각 제1 내지 제6 영역(R6)에서 기판(100)으로부터 각각 제1 내지 제6 Z방향(Z1~Z6)으로 돌출되어 형성될 수 있다. 이 때, 제1 내지 제6 Z방향(Z1~Z6)은 모두 동일한 연직방향일 수 있다.
제1 내지 제6 핀(F1~F6)은 각각 제1 내지 제6 영역(R6)에서 제1 내지 제6 X방향(X1~X6)으로 연장될 수 있다. 제1 내지 제6 핀(F1~F6)은 장변과 단변을 가질 수 있다. 도 1에서는 장변 방향이 각각 제1 내지 제6 X방향(X1~X6)으로, 단변 방향이 제1 내지 제6 Y방향(Y6)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제6 핀(F1~F6)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제6 핀(F1~F6)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
이어서, 도 9를 참조하면, 제1 내지 제6 더미 게이트 절연막(110~610), 제1 내지 제6 더미 게이트 전극(120~620) 및 제1 내지 제6 스페이서(130~630)를 형성한다.
먼저, 제1 내지 제6 더미 게이트 절연막(110~610)을 각각 제1 내지 제6 영역(R6)의 기판(100) 상에 형성한다. 제1 내지 제6 더미 게이트 절연막(110~610)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
이이서, 제1 내지 제6 더미 게이트 전극(120~620)을 형성한다. 제1 내지 제6 더미 게이트 전극(120~620)은 각각 제1 내지 제6 더미 게이트 절연막(110~610) 상에 형성될 수 있다. 제1 내지 제6 더미 게이트 전극(120~620)은 도전체로 형성될 수 있다.
이어서, 제1 내지 제6 더미 게이트 절연막(110~610) 및 제1 내지 제6 더미 게이트 전극(120~620)의 측면에 제1 내지 제6 스페이서(130~630)를 형성한다. 제1 내지 제6 스페이서(130~630)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 나머지 공간을 채우는 층간 절연막(200)을 형성하고, 제1 내지 제6 더미 게이트 전극(120~620) 및 제1 내지 제6 스페이서(130~630)의 상면을 노출시키는 평탄화 공정을 수행한다.
이어서, 도 10을 참조하면, 제1 내지 제6 게이트 트렌치(150~650)를 형성한다.
제1 내지 제6 게이트 트렌치(150~650)는 각각 제1 내지 제6 더미 게이트 전극(120~620)과 제1 내지 제6 더미 게이트 절연막(110~610)을 제거하여 형성할 수 있다. 이에 따라서, 제1 내지 제6 게이트 트렌치(150~650)의 바닥면은 기판(100)이고, 측면은 각각 제1 내지 제6 스페이서(130~630)일 수 있다.
이어서, 도 11을 참조하면, 제1 내지 제6 계면막(160~660)을 형성한다.
제1 내지 제6 계면막(160~660)은 각각 제1 내지 제6 영역(R6)의 제1 내지 제6 핀(F1~F6) 상에 형성될 수 있다. 제1 내지 제6 계면막(160~660)은 각각 제1 내지 제6 핀(F1~F6)의 일부를 산화시켜 형성될 수 있다. 제1 내지 제6 계면막(160~660)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 내지 제6 핀(F1~F6)과, 필드 절연막(105)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제6 핀(F1~F6)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 제1 내지 제6 계면막(160~660)은 실리콘 산화막을 포함할 수 있다.
이어서, 도 12를 참조하면, 제1 내지 제6 고유전율막(170~670)을 형성한다.
제1 내지 제6 고유전율막(170~670)은 제1 내지 제6 계면막(160~660) 상에 형성될 수 있다. 제1 내지 제6 고유전율막(170~670)은 각각 제1 내지 제6 계면막(160~660)의 상면과 제1 내지 제6 스페이서(130~630)의 내측면을 따라서 형성될 수 있다. 이에 따라서, 제1 내지 제6 고유전율막(170~670)의 최상부의 높이는 제1 내지 제6 스페이서(130~630)의 상면의 높이와 동일할 수 있다. 제1 내지 제6 고유전율막(170~670)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
이어서, 도 13을 참조하면, 제1 확산막(171, 471)을 형성한다.
먼저, 제1 확산막(171, 471)이 선택적으로 특정 영역에만 형성될 수 있다.
제1 확산막(171, 471)은 제1 영역(R1) 및 제4 영역(R4)에만 형성되고, 제2 영역(R2), 제3 영역(R3), 제5 영역(R5) 및 제6 영역(R6)에는 형성되지 않을 수 있다.
제1 확산막(171, 471)은 다이폴 형성 물질을 포함할 수 있다. 상기 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 확산막(171, 471)은 상기 다이폴 형성 물질의 산화막일 수 있다.
제1 확산막(171, 471)은 제1 두께(t1)로 형성될 수 있다. 이 때, 제1 두께(t1)는 확산되는 다이폴 확산 물질의 양을 변화시킬 수 있으므로, 원하는 문턱 전압에 따라서 제1 두께(t1)를 조절할 수 있다. 즉, 제1 두께(t1)가 두꺼울수록 제1 영역(R1)의 트랜지스터의 문턱 전압은 낮아지고, 제4 영역(R4)의 트랜지스터의 문턱 전압은 높아질 수 있다.
이어서, 제1 열처리(10)를 수행한다.
제1 열처리(10)는 제1 시점에 수행될 수 있다. 제1 열처리(10)는 500 내지 800℃의 온도로 수행될 수 있다. 제1 열처리(10)에 의해서 제1 확산막(171, 471)에 있는 다이폴 형성 물질이 제1 고유전율막(170) 및 제4 고유전율막(470)으로 확산될 수 있다. 이 때, 제1 열처리(10)의 온도가 높아질수록 상기 다이폴 형성 물질의 확산량이 더 많아질 수 있다.
따라서, 제1 열처리(10)의 온도를 조절하여 추후에 형성되는 제1 영역(R1) 및 제4 영역(R4)의 트랜지스터의 문턱 전압을 조절할 수 있다. 구체적으로, 제1 열처리(10)의 온도가 높을수록 제1 영역(R1)의 트랜지스터의 문턱 전압은 낮아지고, 제4 영역(R4)의 트랜지스터의 문턱 전압은 높아질 수 있다.
이어서, 도 14를 참조하면, 제1 확산막(171, 471)을 제거한다.
제1 확산막(171, 471)은 상기 다이폴 형성 물질의 확산을 위해서 임시적으로 형성된 막이므로 확산 공정 이후에는 제거될 수 있다. 이에 따라서, 제1 고유전율막(170) 및 제4 고유전율막(470)의 상면이 다시 노출될 수 있다.
제1 확산막(171, 471)의 제거는 DSP(diluted sulfar peroxide), H2SO4 및 탈이온수(DI(DeIonize) water) 중 적어도 하나를 포함할 수 있다.
확산 공정에 의해서 제1 고유전율막(170) 및 제4 고유전율막(470)의 상기 다이폴 형성 물질의 농도는 제2 고유전율막(270), 제3 고유전율막(370), 제5 고유전율막(570) 및 제6 고유전율막(670)의 상기 다이폴 형성 물질의 농도보다 높을 수 있다. 실질적으로 제2 고유전율막(270), 제3 고유전율막(370), 제5 고유전율막(570) 및 제6 고유전율막(670)의 상기 다이폴 형성 물질의 농도는 0일 수 있다.
이어서, 도 15를 참조하면, 제2 확산막(172, 272, 472, 572)을 형성한다.
먼저, 제2 확산막(172, 272, 472, 572)이 선택적으로 특정 영역에만 형성될 수 있다.
제2 확산막(172, 272, 472, 572)은 제1 영역(R1), 제2 영역(R2), 제4 영역(R4) 및 제5 영역(R5)에만 형성되고, 제3 영역(R3) 및 제6 영역(R6)에는 형성되지 않을 수 있다.
제2 확산막(172, 272, 472, 572)은 다이폴 형성 물질을 포함할 수 있다. 상기 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 확산막(172, 272, 472, 572)은 상기 다이폴 형성 물질의 산화막일 수 있다.
제2 확산막(172, 272, 472, 572)은 제2 두께(t2)로 형성될 수 있다. 이 때, 제2 두께(t2)는 확산되는 다이폴 확산 물질의 양을 변화시킬 수 있으므로, 원하는 문턱 전압에 따라서 제2 두께(t2)를 조절할 수 있다. 즉, 제2 두께(t2)가 두꺼울수록 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터의 문턱 전압은 낮아지고, 제4 영역(R4) 및 제5 영역(R5)의 트랜지스터의 문턱 전압은 높아질 수 있다. 이 때, 제2 두께(t2)와 제1 두께(t1)는 서로 같을 수도 있고, 서로 다를 수도 있다.
이어서, 제2 열처리(20)를 수행한다.
제2 열처리(20)는 상기 제1 시점보다 이후인 제2 시점에 수행될 수 있다. 제2 열처리(20)는 500 내지 800℃의 온도로 수행될 수 있다. 제2 열처리(20)에 의해서 제2 확산막(172, 272, 472, 572)에 있는 다이폴 형성 물질이 제1 고유전율막(170), 제2 고유전율막(270), 제4 고유전율막(470) 및 제5 고유전율막(570)으로 확산될 수 있다. 이 때, 제2 열처리(20)의 온도가 높아질수록 상기 다이폴 형성 물질의 확산량이 더 많아질 수 있다. 이 때, 제2 열처리(20)의 온도와 제1 열처리(10)의 온도는 서로 같을 수도 있고, 서로 다를 수도 있다.
따라서, 제2 열처리(20)의 온도를 조절하여 추후에 형성되는 제1 영역(R1), 제2 영역(R2), 제4 영역(R4) 및 제5 영역(R5)의 트랜지스터의 문턱 전압을 조절할 수 있다. 구체적으로, 제2 열처리(20)의 온도가 높을수록 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터의 문턱 전압은 낮아지고, 제4 영역(R4) 및 제5 영역(R5)의 트랜지스터의 문턱 전압은 높아질 수 있다.
이어서, 도 16을 참조하면, 제2 확산막(172, 272, 472, 572)을 제거한다.
제2 확산막(172, 272, 472, 572)은 상기 다이폴 형성 물질의 확산을 위해서 임시적으로 형성된 막이므로 확산 공정 이후에는 제거될 수 있다. 이에 따라서, 제1 고유전율막(170), 제2 고유전율막(270), 제4 고유전율막(470) 및 제5 고유전율막(570)의 상면이 다시 노출될 수 있다.
제1 확산막(171, 471)의 제거는 DSP(diluted sulfar peroxide), H2SO4 및 DI(DeIonize) water 중 적어도 하나를 포함할 수 있다.
확산 공정에 의해서 제1 고유전율막(170), 제2 고유전율막(270), 제4 고유전율막(470) 및 제5 고유전율막(570)의 상기 다이폴 형성 물질의 농도는 제3 고유전율막(370) 및 제6 고유전율막(670)의 상기 다이폴 형성 물질의 농도보다 높을 수 있다. 실질적으로 제3 고유전율막(370) 및 제6 고유전율막(670)의 상기 다이폴 형성 물질의 농도는 0일 수 있다.
또한, 제1 고유전율막(170) 및 제4 고유전율막(470)은 2번의 확산 공정을 거쳤으므로, 제2 고유전율막(270) 및 제5 고유전율막(570)보다 상기 다이폴 형성 물질의 농도가 더 높을 수 있다.
이어서, 도 17을 참조하면, 제4 내지 제6 하부 일함수 조절막(480~680)을 형성한다.
제4 내지 제6 하부 일함수 조절막(480~680)은 각각 제4 내지 제6 고유전율막(670) 상에 형성될 수 있다. 제4 내지 제6 하부 일함수 조절막(480~680)은 각각 제3 내지 제5 두께(t3~t5)를 가질 수 있다. 이 때, 제3 두께(t3)는 제4 두께(t4)보다 작고, 제4 두께(t4)는 제5 두께(t5)보다 작을 수 있다.
이는 제4 내지 제6 고유전율막(670)의 다이폴 형성 물질의 농도와 관련이 있을 수 있다. 즉, 제4 내지 제6 고유전율막(670)의 다이폴 형성 물질의 농도는 각각 제4 내지 제6 농도이고, 상기 제4 농도가 가장 크고, 상기 제6 농도가 가장 작을 수 있다. 이에 따라서, 제4 내지 제6 하부 일함수 조절막(480~680)의 형성 공정을 같은 시간동안 진행해도 서로 다른 두께로 형성될 수 있다.
즉, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도에 따라서 제4 내지 제6 하부 일함수 조절막(480~680)의 두께가 달라진다. 구체적으로, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도가 클수록 제4 내지 제6 하부 일함수 조절막(480~680)의 두께가 작아질 수 있다.
제4 내지 제6 하부 일함수 조절막(480~680)은 p형 일함수 조절 물질을 포함할 수 있다. 즉, PMOS를 형성하는 일함수 조절막의 기능을 할 수 있다. 즉, 제4 내지 제6 하부 일함수 조절막(480~680)에 의해서 제4 영역(R4) 내지 제6 영역(R6)의 트랜지스터의 문턱 전압(threshold voltage, Vt)이 조절될 수 있다.
제4 내지 제6 하부 일함수 조절막(480~680)은 TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제4 내지 제6 하부 일함수 조절막(480~680)의 제4 내지 제6 영역(R4~R6)의 선택적 형성은 먼저, 전체 영역에 하부 일함수 조절막을 형성하고, 제1 내지 제3 영역(R1~R3)에서 이를 제거함에 따라서 이루어질 수 있다.
이 때, 제4 내지 제6 하부 일함수 조절막(480~680)의 두께가 두꺼운 경우에는 제거가 용이하지 않을 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 내지 제6 고유전율막(170~670)에 의해서 대부분의 문턱 전압을 조절하므로, 굳이 하부 일함수 조절막의 두께를 두껍게 할 필요가 없어 하부 일함수 조절막이 상기 제거 공정에서도 용이하게 제거될 수 있다.
이어서, 도 18을 참조하면, 제1 내지 제3 하부 일함수 조절막(180~380) 및 제1 내지 제3 중간 일함수 조절막(485~685)을 형성한다.
제1 내지 제3 하부 일함수 조절막(180~380)은 각각 제1 내지 제3 고유전율막(170~370) 상에 형성될 수 있다. 제1 내지 제3 하부 일함수 조절막(180~380)은 각각 제6 내지 제8 두께(t6~t8)를 가질 수 있다. 이 때, 제6 두께(t6)는 제7 두께(t7)보다 작고, 제7 두께(t7)는 제8 두께(t8)보다 작을 수 있다.
이는 제1 내지 제3 고유전율막(170~370)의 다이폴 형성 물질의 농도와 관련이 있을 수 있다. 즉, 제1 내지 제3 고유전율막(170~370)의 다이폴 형성 물질의 농도는 각각 제1 내지 제3 농도이고, 상기 제1 농도가 가장 크고, 상기 제3 농도가 가장 작을 수 있다. 이에 따라서, 제1 내지 제3 하부 일함수 조절막(180~380)의 형성 공정을 같은 시간동안 진행해도 서로 다른 두께로 형성될 수 있다.
즉, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도에 따라서 제1 내지 제3 하부 일함수 조절막(180~380)의 두께가 달라진다. 구체적으로, 하부에 위치한 고유전율막의 다이폴 형성 물질의 농도가 클수록 제1 내지 제3 하부 일함수 조절막(180~380)의 두께가 작아질 수 있다.
제1 내지 제3 중간 일함수 조절막(485~685)은 각각 제4 내지 제6 하부 일함수 조절막(480~680) 상에 형성될 수 있다. 제1 내지 제3 중간 일함수 조절막(485~685)은 모두 동일한 두께로 형성될 수 있다.
제1 내지 제3 중간 일함수 조절막(485~685)은 제1 내지 제3 하부 일함수 조절막(180~380)과 같은 물질일 수 있다. 즉, 제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 같은 공정에 의해서 형성될 수 있다. 단, 하부의 제1 내지 제3 고유전율막(170~370)이 있느냐, 제4 내지 제6 하부 일함수 조절막(480~680)이 있느냐에 따라서 같은 공정에서도 서로 다른 두께를 가질 수 있다.
제1 내지 제3 중간 일함수 조절막(485~685)은 TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 차단막의 기능을 할 수 있다. 즉, 제1 내지 제3 중간 일함수 조절막(485~685)과 제1 내지 제3 하부 일함수 조절막(180~380)은 추후에 형성되는 제1 내지 제6 상부 일함수 조절막(190~690)과 제1 내지 제6 고유전율막(170~670)이 각각 접하지 않도록 하는 기능을 할 수 있다. 이를 통해서, 제1 내지 제6 상부 일함수 조절막(190~690)의 물질이 제1 내지 제6 고유전율막(170~670)으로 확산되지 않게하는 역할을 할 수 있다.
이어서, 도 19를 참조하면, 제1 내지 제6 상부 일함수 조절막(190~690)을 형성한다.
제1 내지 제3 상부 일함수 조절막(190~390)은 각각 제1 내지 제3 하부 일함수 조절막(180~380) 상에 형성될 수 있다. 제1 내지 제3 상부 일함수 조절막(190~390)은 모두 동일한 두께로 형성될 수 있다.
제4 내지 제6 상부 일함수 조절막(490~690)은 각각 제1 내지 제3 중간 일함수 조절막(485~685) 상에 형성될 수 있다. 제4 내지 제6 상부 일함수 조절막(490~690)은 모두 동일한 두께로 형성될 수 있다.
제1 내지 제6 상부 일함수 조절막(190~690)은 모두 동일한 물질을 포함할 수 있다. 제1 내지 제6 상부 일함수 조절막(190~690)은 n형 일함수 조절 물질일 수 있다. 예를 들어, 제1 내지 제6 상부 일함수 조절막(190~690)은 TiAlC를 포함할 수 있으나, 이에 제한되는 것은 아니다.
즉, n형 영역(Rn)에 형성되는 트랜지스터는 n형 일함수 조절 물질을 포함하고, p형 영역(Rp)에 형성되는 트랜지스터는 p형 일함수 조절 물질 및 n형 일함수 조절 물질을 모두 포함할 수 있다.
이어서, 도 2를 참조하면, 제1 내지 제6 필링막(190~690)을 형성한다.
제1 내지 제6 필링막(190~690)은 각각 제1 내지 제6 상부 일함수 조절막(190~690) 상에 형성될 수 있다. 제1 내지 제6 필링막(190~690)에 의해서 제1 내지 제6 게이트 구조체(G1~G6)가 완성될 수 있다. 제1 내지 제6 필링막(190~690)은 W 및 TiN 중 적어도 하나를 포함할 수 있고, 이에 제한되는 것은 아니다.
도 7 내지 도 19에서, 제1 내지 제6 고유전율막(170~670), 제1 내지 제6 하부 일함수 조절막(180~680), 제1 내지 제3 중간 일함수 조절막(485~685) 및 제1 내지 제6 상부 일함수 조절막(190~690) 및 제1 내지 제6 필링막(190~690)은 각각의 형성 공정 마다 소자 분리가 된 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 모두 서로 다른 영역에서 연결된 채로 적층되다가 마지막에 평탄화 공정 등에 의해서 소자 분리가 형성될 수 있다. 이러한 경우에는 공정의 낭비가 없어 효율성 및 비욜 절감이 극대화될 수 있다.
본 발명의 몇몇 실시예에서는 2번의 확산막 및 열처리 공정의 사이클보다 더 많은 횟수의 확산막 및 열처리 공정을 수행할 수 있다. 이를 통해서, 더 세밀하고, 더 큰 차이의 멀티 문턱 전압을 형성할 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 내지 제6 고유전율막(170~670)의 다이폴 형성 물질의 농도에 따라서 제1 내지 제6 하부 일함수 조절막(180~680)의 두께가 자동적으로 조절되는 것은 있지만, 그 외의 일함수 조절막의 두께를 달리하는 구조는 포함하지 않을 수 있다.
따라서, 제1 확산막(171, 471) 및 제2 확산막(172, 272, 472, 572)을 제외하면, 제1 내지 제6 영역(R6)에서 n형 영역(Rn)과 p형 영역(Rp)을 구분하는 1번의 선택적 식각만을 수행하여 공정이 단순화될 수 있다. 이 때, 제거되는 막도 두께가 얇아 쉽게 제거될 수 있다.
이하, 도 2, 도 7 내지 도 14 및 도 16 내지 도20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 상술한 실시예와 도 7 내지 도 14의 단계는 동일하다.
이어서, 도 20을 참조하면, 제2 확산막(272, 572)을 형성한다.
먼저, 제2 확산막(272, 572)이 선택적으로 특정 영역에만 형성될 수 있다.
제2 확산막(272, 572)은 제2 영역(R2) 및 제5 영역(R5)에만 형성되고, 제1 영역(R1), 제3 영역(R3), 제4 영역(R4) 및 제6 영역(R6)에는 형성되지 않을 수 있다.
제2 확산막(272, 572)은 다이폴 형성 물질을 포함할 수 있다. 상기 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 확산막(272, 572)은 상기 다이폴 형성 물질의 산화막일 수 있다.
제2 확산막(272, 572)은 제2 두께(t2)로 형성될 수 있다. 이 때, 제2 두께(t2)는 확산되는 다이폴 확산 물질의 양을 변화시킬 수 있으므로, 원하는 문턱 전압에 따라서 제2 두께(t2)를 조절할 수 있다. 즉, 제2 두께(t2)가 두꺼울수록 제2 영역(R2)의 트랜지스터의 문턱 전압은 낮아지고, 제5 영역(R5)의 트랜지스터의 문턱 전압은 높아질 수 있다. 이 때, 제2 두께(t2)와 제1 두께(t1)는 서로 같을 수도 있고, 서로 다를 수도 있다.
이어서, 제2 열처리(20)를 수행한다.
제2 열처리(20)는 상기 제1 시점보다 이후인 제2 시점에 수행될 수 있다. 제2 열처리(20)는 500 내지 800℃의 온도로 수행될 수 있다. 제2 열처리(20)에 의해서 제2 확산막(272, 572)에 있는 다이폴 형성 물질이 제2 고유전율막(270) 및 제5 고유전율막(570)으로 확산될 수 있다. 이 때, 제2 열처리(20)의 온도가 높아질수록 상기 다이폴 형성 물질의 확산량이 더 많아질 수 있다. 이 때, 제2 열처리(20)의 온도와 제1 열처리(10)의 온도는 서로 같을 수도 있고, 서로 다를 수도 있다.
따라서, 제2 열처리(20)의 온도를 조절하여 추후에 형성되는 제2 영역(R2) 및 제5 영역(R5)의 트랜지스터의 문턱 전압을 조절할 수 있다. 구체적으로, 제2 열처리(20)의 온도가 높을수록 제2 영역(R2)의 트랜지스터의 문턱 전압은 낮아지고, 제5 영역(R5)의 트랜지스터의 문턱 전압은 높아질 수 있다.
제1 두께(t1) 및 제2 두께(t2)가 동일한 경우에는, 제1 열처리(10)의 온도와 제2 열처리(20)의 온도가 서로 다를 수 있다. 즉, 동일한 두께의 제1 확산막(171, 471)과 제2 확산막(272, 572)이 서로 다른 열처리 온도를 가지면서 제1 영역(R1) 및 제4 영역(R4)과, 제2 영역(R2) 및 제5 영역(R5)의 트랜지스터의 문턱 전압이 서로 달라질 수 있다.
반대로, 제1 열처리(10)의 온도와 제2 열처리(20)의 온도가 동일한 경우에는, 제1 두께(t1) 및 제2 두께(t2)가 서로 다를 수 있다. 즉, 동일한 온도에서 제1 열처리(10) 및 제2 열처리(20)가 수행되는 경우 제1 확산막(171, 471)과 제2 확산막(272, 572)이 서로 다른 두께를 가지면서 제1 영역(R1) 및 제4 영역(R4)과, 제2 영역(R2) 및 제5 영역(R5)의 트랜지스터의 문턱 전압이 서로 달라질 수 있다.
물론, 제1 두께(t1) 및 제2 두께(t2)가 서로 다르고, 더 나아가 제1 열처리(10)의 온도와 제2 열처리(20)의 온도가 서로 다를 수도 있다.
이어서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 상술한 실시예와 도 16 내지 도 19의 단계 및 도 2의 단계가 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1~F6: 핀 G1~G6: 게이트 구조체
171, 471, 172, 272, 472, 572: 확산막
10, 20: 열처리

Claims (10)

  1. 제1 내지 제3 영역을 포함하는 기판;
    상기 제1 내지 제3 영역의 상기 기판 상에 각각 형성되는 제1 내지 제3 계면막;
    상기 제1 내지 제3 계면막 상에 각각 형성되는 제1 내지 제3 고유전율막으로서, 상기 제1 내지 제3 고유전율막의 다이폴(dipole) 형성 물질의 농도는 각각 제1 내지 제3 농도이고, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 제1 내지 제3 고유전율막;
    상기 제1 내지 제3 고유전율막 상에 형성되는 제1 내지 제3 일함수 조절막으로서, 상기 제1 내지 제3 일함수 조절막의 두께는 각각 제1 내지 제3 두께이고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은 제1 내지 제3 일함수 조절막; 및
    상기 제1 내지 제3 일함수 조절막 상에 각각 형성되는 제1 내지 제3 필링막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 계면막, 제1 고유전율막, 제1 일함수 조절막 및 제1 필링막이 포함되는 제1 게이트 구조체와,
    상기 제2 계면막, 제2 고유전율막, 제2 일함수 조절막 및 제2 필링막이 포함되는 제2 게이트 구조체와,
    상기 제3 계면막, 제3 고유전율막, 제3 일함수 조절막 및 제3 필링막이 포함되는 제3 게이트 구조체와,
    상기 제1 내지 제3 게이트 구조체의 측면에 각각 형성되는 제1 내지 제3 스페이서를 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 내지 제3 게이트 구조체의 양 측에 형성되는 제1 내지 제3 소스/드레인을 더 포함하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 내지 제3 게이트 구조체는 각각 제1 내지 제3 문턱 전압을 가지고,
    상기 제2 문턱 전압의 크기는 상기 제1 및 제3 문턱 전압 각각의 크기 사이로 형성되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 내지 제3 일함수 조절막은 상기 제1 내지 제3 고유전율막과 각각 직접 접하는 제1 내지 제3 하부 일함수 조절막과,
    상기 제1 내지 제3 하부 일함수 조절막 상에 각각 형성되는 제1 내지 제3 상부 일함수 조절막을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 하부 일함수 조절막은 각각 제4 내지 제6 두께를 가지고, 상기 제4 두께는 상기 제5 두께보다 작고, 상기 제5 두께는 상기 제6 두께보다 작고,
    상기 제1 내지 제3 상부 일함수 조절막의 두께는 모두 동일한 반도체 장치.
  8. n형 영역과 p형 영역을 포함하는 기판으로서, 상기 n형 영역은 제1 내지 제3 영역을 포함하고, 상기 p형 영역은 제4 내지 제6 영역을 포함하는 기판;
    상기 제1 내지 제6 영역의 상기 기판 상에 각각 형성되는 제1 내지 제6 계면막;
    상기 제1 내지 제6 계면막 상에 각각 형성되는 제1 내지 제6 고유전율막으로서, 상기 제1 및 제4 고유전율막의 다이폴 형성 물질의 농도는 제1 농도이고, 상기 제2 및 제5 고유전율막의 상기 다이폴 형성 물질의 농도는 제2 농도이고, 상기 제3 및 제6 고유전율막의 상기 다이폴 형성 물질의 농도는 제3 농도이고, 상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 제1 내지 제6 고유전율막;
    상기 제1 내지 제3 고유전율막 상에 형성되는 제1 내지 제3 일함수 조절막으로서, 상기 제1 내지 제3 일함수 조절막의 두께는 각각 제1 내지 제3 두께이고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은 제1 내지 제3 일함수 조절막; 및
    상기 제4 내지 제6 고유전율막 상에 형성되는 제4 내지 제6 일함수 조절막으로서, 상기 제4 내지 제6 일함수 조절막의 두께는 각각 제4 내지 제6 두께이고, 상기 제4 두께는 상기 제5 두께보다 작고, 상기 제5 두께는 상기 제6 두께보다 작은 제4 내지 제6 일함수 조절막을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 내지 제3 일함수 조절막은 상기 제1 내지 제3 고유전율막과 각각 직접 접하는 제1 내지 제3 하부 일함수 조절막과,
    각각 상기 제1 내지 제3 하부 일함수 조절막 상에서, 상기 제1 내지 제3 하부 일함수 조절막과 각각 직접 접하는 제1 내지 제3 상부 일함수 조절막을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제4 내지 제6 일함수 조절막은 상기 제4 내지 제6 고유전율막과 각각 직접 접하는 제4 내지 제6 하부 일함수 조절막과,
    상기 제4 내지 제6 하부 일함수 조절막 상에 각각 형성되는 제1 내지 제3 중간 일함수 조절막과,
    상기 제1 내지 제3 중간 일함수 조절막 상에 각각 형성되는 제4 내지 제6 상부 일함수 조절막을 포함하는 반도체 장치.
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