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KR102659970B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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KR102659970B1
KR102659970B1 KR1020240032240A KR20240032240A KR102659970B1 KR 102659970 B1 KR102659970 B1 KR 102659970B1 KR 1020240032240 A KR1020240032240 A KR 1020240032240A KR 20240032240 A KR20240032240 A KR 20240032240A KR 102659970 B1 KR102659970 B1 KR 102659970B1
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Abstract

표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되고, 상기 제1 전극을 부분적으로 노출하는 컨택홀을 갖는 절연층 및 상기 절연층의 상기 컨택홀 상에 배치되는 컬럼 스페이서를 포함한다.

Description

표시 기판 및 이의 제조 방법 {DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 수평 방향의 변형에 의한 불량 감소될 수 있는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.
근래 정보화 사회의 발전과 더불어, 표시 기판에 대한 다양한 형태의 요구가 증대되면서, 액정 표시 기판(Liquid Crystal Display Device; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 전계 방출 장치(Field Emission Display Device; FED), 전기 영동 표시 기판(Electrophoretic Display Device: EPD), 유기 전계 발광 표시 기판(Organic Electroluminescence emitting device: OLED) 등 표시 기판에 대한 연구가 활발히 진행되고 있다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 장치는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판과 대향 기판 사이에는 셀 갭을 유지하는 컬럼 스페이서가 형성된다. 그러나, 수평 방향의 외력이 작용하여 컬럼 스페이서가 이동되는 경우, 컬럼 스페이서에 의해 배향막이 긁히는 불량이 발생될 수 있으며, 이에 따라, 표시 장치의 불량이 발생할 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 수평 방향의 외력에 의한 불량을 감소 시킬 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상술한 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되고, 상기 제1 전극을 부분적으로 노출하는 컨택홀을 갖는 절연층 및 상기 절연층의 상기 컨택홀 상에 배치되는 컬럼 스페이서를 포함한다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서는 부분적으로 노출되는 상기 제1 전극과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층의 두께는 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층 상에 배치되며, 상기 컨택홀을 커버하는 접착 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서는 상기 접착 패턴과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 상기 제1 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 상기 제1 전극과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층의 두께는 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 절연층, 상기 절연층 상에 배치되는 접착 전극 및 상기 접착 전극 상에 배치되는 컬럼 스페이서를 포함한다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서는 상기 접착 패턴과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 상기 제1 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층의 두께는 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에 유기막을 형성하는 단계, 상기 유기막 상에 제1 전극을 형성하는 단계, 상기 유기막 상에 절연층을 형성하는 단계 및 상기 절연층 상에 컬럼 스페이서를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서를 형성하는 단계는 상기 절연층에 상기 제1 전극을 부분적으로 노출시키는 컨택홀을 형성하는 단계 및 상기 컨택홀 상에 상기 컬럼 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서를 형성하는 단계는 상기 절연층에 상기 제1 전극을 부분적으로 노출시키는 컨택홀을 형성하는 단계, 상기 컨택홀 상에 접착 패턴을 형성하는 단계 및 상기 접착 패턴 상에 상기 컬럼 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 패턴은 상기 제1 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서를 형성하는 단계는 상기 절연층 상에 접착 전극을 형성하는 단계 및 상기 접착 전극 상에 상기 컬럼 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접착 전극은 상기 제1 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서는 상기 접착 패턴과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층의 두께는 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하일 수 있다.
본 발명의 실시예들에 따르면, 표시 기판은 상기 컨택홀상에 형성되어 상기 공통 전극과 직접 접촉하는 컬럼 스페이서를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판상의 배향막을 손상시키는 것을 방지할 수 있다.
또한, 표시 기판은 접착 패턴 상에 형성되는 컬럼 스페이서를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판상의 배향막을 손상시키는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판 나타내는 개략적인평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3 내지 도 6은 도 2의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시 기판 나타내는 개략적인평면도이다.
도 8은 도 7의 II-II'선을 따라 절단한 단면도이다.
도 9 내지 도 12는 도 8의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 표시 기판 나타내는 개략적인평면도이다.
도 14는 도 13의 III-III'선을 따라 절단한 단면도이다.
도 15 내지 도 18은 도 14의 표시 기판의 제조 방법을 나타낸 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 개략적인평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 베이스 기판(110), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 제1 절연층(120), 액티브 패턴(AP), 제2 절연층(130), 유기막(140), 공통 전극(CE), 제3 절연층(150), 화소 전극(PE) 및 컬럼 스페이서(CS)를 포함한다.
상기 게이트 라인(GL)은 제1 방향으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 스위칭 소자(SW)의 게이트 전극(GE)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 제1 절연층(120)이 형성된다. 상기 제1 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(120) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에는 제2 절연층(130)이 형성된다. 상기 제2 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(130) 상에는 유기막(140)이 형성된다. 상기 유기막(140)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(140)은 유기 물질을 포함하는 절연층일 수 있다.
상기 유기막(140) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
상기 공통 전극(CE) 상에는 제3 절연층(150)이 형성된다. 상기 제3 절연층(150)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제3 절연층(150)은 실리콘 산화물(SiOx)을 포함하고, 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하의 두께를 가질 수 있다. 또한, 상기 제3 절연층(150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(150)에는 상기 공통 전극(CE)을 부분적으로 노출시키는 컨택홀(CH)이 형성된다. 상기 컨택홀(CH) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 부분적으로 노출되는 상기 공통 전극(CE)과 직접 접촉할 수 있다. 상기 컬럼 스페이서(CS)는 상기 베이스 기판(110)과 대향하는 대향 기판에 형성되는 컬럼 스페이서(미도시)와 접촉할 수 있다. 상기 컬럼 스페이서(CS)가 형성되지 않는 경우 대향 기판에 형성되는 컬럼 스페이서(미도시)는 상기 베이스 기판(110)에 형성되는 배향막을 손상시킬 수 있으며, 이에 따라 표시 기판의 불량이 발생될 수 있다.
그러나, 본발명의 일 실시예에 따른 표시 기판은 상기 컨택홀(CH)상에 형성되어 상기 공통 전극(CE)과 직접 접촉하는 컬럼 스페이서(CS)를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판(110)상의 배향막을 손상시키는 것을 방지할 수 있다.
도 3 내지 도 6은 도 2의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 3을 참조하면, 베이스 기판(110) 상에 게이트 전극(GE) 및 제1 절연층(120)을 형성한다.
예를 들어, 상기 베이스 기판(110) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 상기 게이트 전극(GE)을 형성한다. 상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 제1 절연층(120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 하부 절연층을 포함할 수 있다.
도 4를 참조하면, 상기 제1 절연층(120)이 형성된 베이스 기판(110) 상에 액티브 패턴(AP), 소스 전극(SE), 드레인 전극(DE) 및 제2 절연층(130)을 형성한다.
상기 제1 절연층(120) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다.
상기 소스 전극(DE) 및 드레인 전극(DE) 상에는 제2 절연층(130)이 형성된다. 상기 제2 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 5를 참조하면, 상기 제2 절연층(130)이 형성된 베이스 기판(110) 상에 유기막(140) 및 공통 전극(CE)이 형성된다.
상기 제2 절연층(130) 상에는 유기막(140)이 형성된다. 상기 유기막(140)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(140)은 유기 물질을 포함하는 절연층일 수 있다.
상기 유기막(140) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
도 6을 참조하면, 상기 공통 전극(CE)이 형성된 베이스 기판(110) 상에 제3 절연층(150)이 형성된다. 이후 상기 제3 절연층(150)을 패터닝하여 컨택홀(CH)을 형성한다.
상기 공통 전극(CE) 상에는 제3 절연층(150)이 형성된다. 상기 제3 절연층(150)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제3 절연층(150)은 실리콘 산화물(SiOx)을 포함하고, 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하의 두께를 가질 수 있다. 또한, 상기 제3 절연층(150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(150)에는 상기 공통 전극(CE)을 부분적으로 노출시키는 컨택홀(CH)이 형성된다.
도 2를 참조하면, 상기 제3 절연층(150)이 형성된 베이스 기판(110) 상에 컬럼 스페이서(CS)가 형성된다.
상기 제3 절연층(150)에는 상기 공통 전극(CE)을 부분적으로 노출시키는 컨택홀(CH)이 형성된다. 상기 컨택홀(CH) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 부분적으로 노출되는 상기 공통 전극(CE)과 직접 접촉할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 기판 나타내는 개략적인평면도이다. 도 8은 도 7의 II-II'선을 따라 절단한 단면도이다.
본 실시예에 따른 표시 기판은 데이터 접착 패턴(AE)을 제외하고는 도 1 및 도 2의 표시 기판과 실질적으로 동일하다. 따라서, 도 1 및 도 2의 표시 기판과 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 베이스 기판(1110), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 제1 절연층(1120), 액티브 패턴(AP), 제2 절연층(1130), 유기막(1140), 공통 전극(CE), 제3 절연층(1150), 화소 전극(PE), 접착 패턴(AE) 및 컬럼 스페이서(CS)를 포함한다.
상기 제3 절연층(1150)에는 상기 공통 전극(CE)을 부분적으로 노출시키는 컨택홀(CH)이 형성된다. 상기 컨택홀(CH) 상에는 접착 패턴(AE)이 형성된다. 상기 접착 패턴(AE)은 상기 컨택홀(CH)을 커버한다. 상기 접착 패턴(AE)은 상기 공통 전극(CE)과 직접 접촉할 수 있다. 상기 접착 패턴(AE)은 상기 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 상기 접착 패턴(AE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 접착 패턴(AE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 접착 패턴(AE)은티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 접착 패턴(AE) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 상기 접착 패턴(AE)과 직접 접촉할 수 있다. 상기 컬럼 스페이서(CS)는 상기 베이스 기판(1110)과 대향하는 대향 기판에 형성되는 컬럼 스페이서(미도시)와 접촉할 수 있다. 상기 컬럼 스페이서(CS)가 형성되지 않는 경우 대향 기판에 형성되는 컬럼 스페이서(미도시)는 상기 베이스 기판(1110)에 형성되는 배향막을 손상시킬 수 있으며, 이에 따라 표시 기판의 불량이 발생될 수 있다.
그러나, 본발명의 일 실시예에 따른 표시 기판은 상기 컨택홀(CH)상에 형성되어 상기 공통 전극(CE)과 직접 접촉하는 컬럼 스페이서(CS)를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판(1110)상의 배향막을 손상시키는 것을 방지할 수 있다.
도 9 내지 도 12는 도 8의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 9를 참조하면, 베이스 기판(1110) 상에 게이트 전극(GE) 및 제1 절연층(1120)을 형성한다.
예를 들어, 상기 베이스 기판(1110) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 상기 게이트 전극(GE)을 형성한다. 상기 베이스 기판(1110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 절연층(1120)을 형성한다. 상기 제1 절연층(1120)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 제1 절연층(1120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(1120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 하부 절연층을 포함할 수 있다.
도 10을 참조하면, 상기 제1 절연층(1120)이 형성된 베이스 기판(1110) 상에 액티브 패턴(AP), 소스 전극(SE), 드레인 전극(DE) 및 제2 절연층(1130)을 형성한다.
상기 제1 절연층(1120) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다.
상기 소스 전극(DE) 및 드레인 전극(DE) 상에는 제2 절연층(1130)이 형성된다. 상기 제2 절연층(1130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(1130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(1130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(1130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 11을 참조하면, 상기 제2 절연층(1130)이 형성된 베이스 기판(1110) 상에 유기막(1140) 및 공통 전극(CE)이 형성된다.
상기 제2 절연층(1130) 상에는 유기막(1140)이 형성된다. 상기 유기막(1140)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(1140)은 유기 물질을 포함하는 절연층일 수 있다.
상기 유기막(1140) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
도 12를 참조하면, 상기 공통 전극(CE)이 형성된 베이스 기판(1110) 상에 제3 절연층(1150)이 형성된다. 이후 상기 제3 절연층(1150)을 패터닝하여 컨택홀(CH)을 형성한다. 상기 컨택홀(CH) 상에는 접착 패턴(AE)이 형성된다.
상기 공통 전극(CE) 상에는 제3 절연층(1150)이 형성된다. 상기 제3 절연층(1150)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(1150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제3 절연층(1150)은 실리콘 산화물(SiOx)을 포함하고, 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하의 두께를 가질 수 있다. 또한, 상기 제3 절연층(1150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(1150)에는 상기 공통 전극(CE)을 부분적으로 노출시키는 컨택홀(CH)이 형성된다. 상기 컨택홀(CH) 상에는 접착 패턴(AE)이 형성된다. 상기 접착 패턴(AE)은 상기 컨택홀(CH)을 커버한다. 상기 접착 패턴(AE)은 상기 공통 전극(CE)과 직접 접촉할 수 있다. 상기 접착 패턴(AE)은 상기 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 상기 접착 패턴(AE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 접착 패턴(AE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 접착 패턴(AE)은티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 8을 참조하면, 상기 접착 패턴(AE)이 형성된 베이스 기판(1110) 상에 컬럼 스페이서(CS)가 형성된다.
상기 접착 패턴(AE) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 상기 접착 패턴(AE)과 직접 접촉할 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 기판 나타내는 개략적인평면도이다. 도 14는 도 13의 III-III'선을 따라 절단한 단면도이다.
본 실시예에 따른 표시 기판은 데이터 접착 패턴(AE)을 제외하고는 도 1 및 도 2의 표시 기판과 실질적으로 동일하다. 따라서, 도 1 및 도 2의 표시 기판과 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 베이스 기판(2110), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 제1 절연층(2120), 액티브 패턴(AP), 제2 절연층(2130), 유기막(2140), 공통 전극(CE), 제3 절연층(2150), 화소 전극(PE), 접착 패턴(AE) 및 컬럼 스페이서(CS)를 포함한다.
상기 제3 절연층(2150) 상에는 접착 패턴(AE)이 형성된다. 본 실시예에서는, 상기 상기 제3 절연층(2150)에 컨택홀이 형성되지 않는다. 접착 패턴(AE)은 상기 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 상기 접착 패턴(AE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 접착 패턴(AE)은산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 접착 패턴(AE)은티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 접착 패턴(AE) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 상기 접착 패턴(AE)과 직접 접촉할 수 있다. 상기 컬럼 스페이서(CS)는 상기 베이스 기판(2110)과 대향하는 대향 기판에 형성되는 컬럼 스페이서(미도시)와 접촉할 수 있다. 상기 컬럼 스페이서(CS)가 형성되지 않는 경우 대향 기판에 형성되는 컬럼 스페이서(미도시)는 상기 베이스 기판(2110)에 형성되는 배향막을 손상시킬 수 있으며, 이에 따라 표시 기판의 불량이 발생될 수 있다.
그러나, 본발명의 일 실시예에 따른 표시 기판은 상기 접착 패턴(AE)상에 형성되는 컬럼 스페이서(CS)를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판(2110)상의 배향막을 손상시키는 것을 방지할 수 있다.
도 15 내지 도 18은 도 14의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 15을 참조하면, 베이스 기판(2110) 상에 게이트 전극(GE) 및 제1 절연층(2120)을 형성한다.
예를 들어, 상기 베이스 기판(2110) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 상기 게이트 전극(GE)을 형성한다. 상기 베이스 기판(2110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 절연층(2120)을 형성한다. 상기 제1 절연층(2120)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 제1 절연층(2120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(2120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 하부 절연층을 포함할 수 있다.
도 16을 참조하면, 상기 제1 절연층(2120)이 형성된 베이스 기판(2110) 상에 액티브 패턴(AP), 소스 전극(SE), 드레인 전극(DE) 및 제2 절연층(2130)을 형성한다.
상기 제1 절연층(2120) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다.
상기 소스 전극(DE) 및 드레인 전극(DE) 상에는 제2 절연층(2130)이 형성된다. 상기 제2 절연층(2130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(2130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(2130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(2130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 17을 참조하면, 상기 제2 절연층(2130)이 형성된 베이스 기판(2110) 상에 유기막(2140) 및 공통 전극(CE)이 형성된다.
상기 제2 절연층(2130) 상에는 유기막(2140)이 형성된다. 상기 유기막(2140)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(2140)은 유기 물질을 포함하는 절연층일 수 있다.
상기 유기막(2140) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
도 18을 참조하면, 상기 공통 전극(CE)이 형성된 베이스 기판(2110) 상에 제3 절연층(2150)이 형성된다. 이후 상기 제3 절연층(2150) 상에 접착 패턴(AE)이 형성된다.
상기 공통 전극(CE) 상에는 제3 절연층(2150)이 형성된다. 상기 제3 절연층(2150)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(2150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제3 절연층(2150)은 실리콘 산화물(SiOx)을 포함하고, 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하의 두께를 가질 수 있다. 또한, 상기 제3 절연층(2150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(2150) 상에는 접착 패턴(AE)이 형성된다. 상기 접착 패턴(AE)은 상기 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 상기 접착 패턴(AE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 접착 패턴(AE)은산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 접착 패턴(AE)은티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 14를 참조하면, 상기 접착 패턴(AE)이 형성된 베이스 기판(2110) 상에 컬럼 스페이서(CS)가 형성된다.
상기 접착 패턴(AE) 상에는 컬럼 스페이서(CS)가 형성된다. 상기 컬럼 스페이서(CS)는 상기 접착 패턴(AE)과 직접 접촉할 수 있다.
본 발명의 실시예들에 따르면, 표시 기판은 상기 컨택홀상에 형성되어 상기 공통 전극과 직접 접촉하는 컬럼 스페이서를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판상의 배향막을 손상시키는 것을 방지할 수 있다.
또한, 표시 기판은 접착 패턴 상에 형성되는 컬럼 스페이서를 포함한다. 따라서, 대향 기판에 형성되는 컬럼 스페이서가 상기 베이스 기판상의 배향막을 손상시키는 것을 방지할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 120: 제1 절연층
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 AP: 액티브 패턴
PE: 화소 전극 130: 제2 절연층
140: 유기막 150: 제3 절연층
CS: 컬럼 스페이서

Claims (7)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자;
    상기 스위칭 소자 상에 배치되는 유기막;
    상기 유기막 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되고, 상기 제1 전극을 부분적으로 노출하는 컨택홀을 갖는 절연층; 및
    상기 절연층의 상기 컨택홀 상에 배치되는 컬럼 스페이서를 포함하고,
    상기 절연층 상에 배치되며, 상기 컨택홀을 커버하는 접착 패턴을 더 포함하고,
    상기 제1 전극은 공통 전극인 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서,
    상기 절연층의 두께는 1.8 마이크로 미터 이상 2.2 마이크로 미터 이하인 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서,
    상기 컬럼 스페이서는 상기 접착 패턴과 직접 접촉하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서,
    상기 접착 패턴은 상기 제1 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서,
    상기 접착 패턴은 상기 제1 전극과 직접 접촉하는 것을 특징으로 하는 표시 기판.
  6. 베이스 기판 상에 제1 방향으로 연장되는 게이트라인에 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 상에 유기막을 형성하는 단계;
    상기 유기막 상에 제1 전극을 형성하는 단계;
    상기 유기막 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 컬럼 스페이서를 형성하는 단계를 포함하고,
    상기 컬럼 스페이서를 형성하는 단계는,
    상기 절연층에 상기 제1 전극을 부분적으로 노출시키는 컨택홀을 형성하는 단계;
    상기 컨택홀 상에 상기 컨택홀을 커버하는 접착 패턴을 형성하는 단계; 및
    상기 접착 패턴 상에 상기 컬럼 스페이서를 형성하는 단계를 포함하고,
    상기 제1 전극은 공통 전극인 것을 특징으로 하는 표시 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 접착 패턴은 상기 제1 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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