KR102658371B1

KR102658371B1 - 화소 회로 및 표시 패널

Info

Publication number: KR102658371B1
Application number: KR1020200040473A
Authority: KR
Inventors: 정민재; 박기찬; 이준호; 정경훈; 채종철
Original assignee: 삼성디스플레이 주식회사; 건국대학교 산학협력단
Priority date: 2020-04-02
Filing date: 2020-04-02
Publication date: 2024-04-18
Anticipated expiration: 2040-04-02
Also published as: US11217154B2; KR20210123455A; CN113554976B; CN113554976A; US20210312856A1

Abstract

다양한 실시예들에 따라서, 복수의 서브 픽셀들, 타이밍 제어부 및 데이터 센싱 구동부를 포함하는 표시 패널이 제공된다. 상기 복수의 서브 픽셀들 각각은 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 상기 화소 회로는 제1 트랜지스터, 및 제2 트랜지스터를 포함한다. 상기 타이밍 제어부는 영상 데이터를 수신하고, 상기 제1 트랜지스터의 제1 특성 정보에 기초하여 바이어스 데이터를 생성하고, 상기 제2 트랜지스터의 제2 특성 정보에 기초하여 상기 영상 데이터를 보정하여 보정 데이터를 생성한다. 상기 데이터 센싱 구동부는 상기 바이어스 데이터 및 상기 보정 데이터를 수신하고, 상기 바이어스 데이터에 대응하는 바이어스 전압, 및 상기 보정 데이터에 대응하는 계조 전압을 상기 화소 회로에 출력한다. 상기 화소 회로는 상기 발광 소자에 연결되고, 상기 발광 소자에 상기 구동 전류를 출력하는 상기 제1 트랜지스터, 상기 바이어스 전압에 기초하여 상기 구동 전류의 크기를 제어하는 제1 구동 회로, 및 상기 계조 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 상기 제2 트랜지스터를 포함하는 제2 구동 회로를 포함한다.

Description

화소 회로 및 표시 패널{Pixel circuit and light emitting panel}

본 발명은 화소 회로 및 표시 패널에 관한 것이다.

발광 다이오드(Light Emitting Diode, LED), 특히 발광 물질로 무기 재료를 사용하고 마이크로미터 오더의 크기를 갖는 마이크로 LED(micro-LED)는 전류량에 따라서 발광 파장이 변하기 때문에, 유기 발광 다이오드(Organic Light Emitting Diode)와 같이 전류량을 통해 계조를 표현하는 구동 방식을 적용하기 어렵다. 표시 패널에서 발광 다이오드를 발광 소자로 이용하기 위해서는 시분할 구동 방식으로 동작하는 화소 회로가 필요하다.

본 발명이 해결하고자 하는 과제는 발광 다이오드를 구동하기 위한 화소 회로를 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 발광 다이오드를 포함하는 표시 패널을 제공하는 것이다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 측면에 따른 표시 패널은 복수의 서브 픽셀들, 타이밍 제어부 및 데이터 센싱 구동부를 포함한다. 상기 복수의 서브 픽셀들 각각은 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 상기 화소 회로는 제1 트랜지스터, 및 제2 트랜지스터를 포함한다. 상기 타이밍 제어부는 영상 데이터를 수신하고, 상기 제1 트랜지스터의 제1 특성 정보에 기초하여 바이어스 데이터를 생성하고, 상기 제2 트랜지스터의 제2 특성 정보에 기초하여 상기 영상 데이터를 보정하여 보정 데이터를 생성한다. 상기 데이터 센싱 구동부는 상기 바이어스 데이터 및 상기 보정 데이터를 수신하고, 상기 바이어스 데이터에 대응하는 바이어스 전압, 및 상기 보정 데이터에 대응하는 계조 전압을 상기 화소 회로에 출력한다.

상기 화소 회로는 상기 발광 소자에 연결되고, 상기 발광 소자에 상기 구동 전류를 출력하는 상기 제1 트랜지스터, 상기 바이어스 전압에 기초하여 상기 구동 전류의 크기를 제어하는 제1 구동 회로, 및 상기 계조 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 상기 제2 트랜지스터를 포함하는 제2 구동 회로를 포함한다.

본 발명의 일 측면에 따른 화소 회로는 발광 소자에 연결된다. 상기 화소 회로는 제1 구동 전압이 인가되는 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터, 스캔 신호를 전달하는 스캔선에 연결되는 게이트, 바이어스 전압이 인가되는 제1 데이터선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결단을 갖는 제4 트랜지스터, 상기 스캔선에 연결되는 게이트, 제1 제어 전압이 인가되는 제1 센싱선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 연결단을 갖는 제5 트랜지스터, 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터, 제1 노드(B)에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 드레인, 및 제2 제어 전압이 인가되는 제2 센싱선에 연결되는 소스를 포함하는 제2 트랜지스터, 및 상기 스캔선에 연결되는 게이트, 계조 전압이 인가되는 제2 데이터선에 연결되는 제1 연결단, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 연결단을 포함하는 제3 트랜지스터를 포함한다.

본 발명의 다른 측면에 따른 표시 패널은 발광 소자, 제1 구동 전압이 인가되는 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터, 스캔 신호를 전달하는 스캔선에 연결되는 게이트, 바이어스 전압이 인가되는 제1 데이터선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결단을 갖는 제4 트랜지스터, 상기 스캔선에 연결되는 게이트, 제1 제어 전압이 인가되는 제1 센싱선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 연결단을 갖는 제5 트랜지스터, 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터, 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 드레인, 및 제2 제어 전압이 인가되는 제2 센싱선에 연결되는 소스를 포함하는 제2 트랜지스터, 상기 스캔선에 연결되는 게이트, 계조 전압이 인가되는 제2 데이터선에 연결되는 제1 연결단, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 연결단을 포함하는 제3 트랜지스터, 및 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압이 인가되는 전압선에 연결되는 제1 전극, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제2 커패시터를 포함한다.

본 발명의 다양한 실시예들에 따르면, 마이크로 LED와 같은 발광 소자를 구동하기 위해 시분할 구동 방식으로 동작하는 화소 회로가 제공될 수 있다. 화소 회로 내의 트랜지스터들의 특성이 센싱 회로에 감지될 수 있다. 구동 회로는 트랜지스터들의 특성 편차를 보상한 바이어스 전압 및 계조 전압을 출력함으로써, 화소 회로가 발광 소자에 출력되는 구동 전류의 크기와 펄스 폭이 정확하게 제어됨으로써, 발광 소자는 정확한 밝기와 색상을 광을 방출할 수 있다. 따라서, 표시 패널의 표시 품질은 개선될 수 있다.

또한, 화소 회로가 단순하기 때문에 고밀도 화소 제작이 가능하고 대면적 패널을 제작할 때에도 높은 수율을 확보할 수 있다.

도 1은 일 실시예에 따른 표시 패널의 개략적인 블록도이다.
도 2는 일 실시예에 따른 데이터 센싱 구동부를 설명하기 위한 블록도이다.
도 3은 일 실시예에 따른 화소의 회로도이다.
도 4는 도 3의 화소를 표시 모드에서 구동하기 위한 한 프레임 기간 동안의 타이밍도이다.
도 5는 일 실시예에 따른 화소와 화소에 연결되는 데이터 센싱 회로의 회로도이다.
도 6은 도 4의 화소 및 데이터 센싱 회로를 센싱 모드에서 구동하기 위한 타이밍도이다.

본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 일 실시예에 따른 표시 패널의 개략적인 블록도이다. 도 2는 일 실시예에 따른 데이터 센싱 구동부를 설명하기 위한 블록도이다.

도 1을 참조하면, 표시 패널(100)는 표시부(110), 게이트 스윕 구동부(120), 데이터 센싱 구동부(130), 타이밍 제어부(140), 및 전압 발생부(150)를 포함할 수 있다.

표시부(110)는 화소(PX)들을 포함한다. 도 1에는 오직 하나의 화소(PX)만이 도시되었지만, 이는 용이한 이해를 위한 것이며, 표시부(110)에는 복수의 화소들(PX)이 배치될 수 있다. 화소들(PX)은 예컨대 제1 방향(예컨대, 행 방향)으로 연장되는 복수의 화소 행들과 제2 방향(예컨대, 열 방향)으로 연장되는 복수의 화소 열들을 포함하는 매트릭스 형태로 배열될 수 있다.

적어도 2개의 화소들(PX)이 하나의 단위 픽셀을 구성할 수 있다. 도 1에 도시된 화소(PX)는 단위 픽셀을 구성하는 하나의 서브 픽셀에 대응할 수 있다.

표시부(110)의 화소들(PX)은 프레임 기간(frame time period)마다 새로운 바이어스 전압(DATA_bias)과 계조 전압(DATA_grey)을 수신하고, 바이어스 전압(DATA_bias)에 대응하는 크기와 계조 전압(DATA_grey)에 대응하는 펄스 폭을 갖는 구동 전류에 의해 발광함으로써, 한 프레임의 영상 데이터(DATA1)에 대응하는 영상을 표시할 수 있다.

화소(PX)는 예컨대 행 방향으로 연장되는 스캔선(SL[N])과 전압선(VL)에 연결되고, 예컨대 열 방향으로 연장되는 제1 및 제2 데이터선(DL1, DL2)과 제1 및 제2 센싱선(SSL1, SSL2)에 연결될 수 있다. 화소(PX)는 제1 및 제2 전원선(PL1, PL2)에 연결될 수 있다.

표시부(110)가 매트릭스 형태로 배열되는 화소들(PX)을 포함하는 경우, 표시부(110)는 스캔선(SL[N])을 포함하는 복수의 스캔선, 전압선(VL)을 포함하는 복수의 전압선, 제1 데이터선(DL1)을 포함하는 복수의 제1 데이터선, 제2 데이터선(DL2)을 포함하는 복수의 제2 데이터선, 제1 센싱선(SSL1)을 포함하는 복수의 제1 센싱선, 제2 센싱선(SSL2)을 포함하는 복수의 제2 센싱선, 및 제1 전원선(PL1)을 포함하는 복수의 제1 전원선을 포함할 수 있다. 표시부(110)는 제2 전원선(PL2)을 포함하는 복수의 제2 전원선(PL2)을 포함할 수도 있다.

복수의 스캔선과 복수의 전압선은 예컨대 행 방향을 연장될 수 있으며, 게이트 스윕 구동부(120)에 연결될 수 있다. 복수의 제1 데이터선, 복수의 제2 데이터선, 복수의 제1 센싱선, 및 복수의 제2 센싱선은 예컨대 열 방향으로 연장될 수 있으며, 데이터 센싱 구동부(130)에 연결될 수 있다. 복수의 제1 전원선과 복수의 제2 전원선은 전압 발생부(150)에 연결될 수 있다.

아래에서는 화소(PX)에 연결되는 스캔선(SL[N]), 전압선(VL), 제1 및 제2 데이터선(DL1, DL2), 제1 및 제2 센싱선(SSL1, SSL2), 및 제1 및 제2 전원선(PL1, PL2)을 중심으로 설명한다.

화소(PX)는 발광 소자와 발광 소자에 구동 전류를 출력하는 화소 회로를 포함한다. 발광 소자는 무기 재료를 이용하여 제작되는 무기 발광 다이오드(LED)일 수 있다. 발광 소자는 예컨대 100 마이크로미터(㎛) 이하 크기를 갖는 마이크로 LED일 수 있다. 발광 소자는 적색 LED, 녹색 LED, 청색 LED와 같은 특정 색상의 광을 방출하는 LED일 수 있다.

화소 회로는 제1 및 제2 트랜지스터를 포함하는 복수의 트랜지스터, 및 제1 및 제2 커패시터를 포함한다. 화소 회로는 스캔 신호에 응답하여 바이어스 전압과 계조 전압을 저장하고, 바이어스 전압에 기초하여 결정되는 크기와 계조 전압에 기초하여 결정되는 펄스 폭을 갖는 구동 전류를 발광 소자에 출력할 수 있다. 제어된 크기와 펄스 폭을 갖는 구동 전류에 의하여 발광 소자가 의도된 파장과 밝기를 갖는 광을 의도된 발광 시간 동안 방출함으로써, 계조가 정확하게 표현될 수 있다.

화소 회로는 제1 트랜지스터, 제1 구동 회로, 및 제2 트랜지스터를 갖는 제2 구동 회로를 포함한다. 제1 트랜지스터는 발광 소자에 연결되고, 발광 소자에 구동 전류를 출력한다. 구동 전류의 크기는 제1 트랜지스터의 게이트와 소스 사이에 인가되는 전압의 크기에 따라 결정된다.

제1 구동 회로는 바이어스 전압(DATA_bias)에 기초하여 구동 전류의 크기를 제어한다. 제1 구동 회로는 바이어스 전압(DATA_bias)에 기초하여 구동 전류의 크기를 일정하게 유지하기 위한 전압을 제1 트랜지스터의 게이트와 소스 사이에 인가할 수 있다.

제2 구동 회로는 계조 전압(DATA_grey)에 기초하여 구동 전류의 펄스 폭을 제어하는 제2 트랜지스터를 포함한다. 제2 구동 회로는 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압(Sweep)과 계조 전압(DATA_grey)을 수신하고, 계조 전압(DATA_grey)과 스윕 전압(Sweep)에 기초하여 발광 소자의 발광 시간(duration)을 제어할 수 있다. 화소 회로는 도 3을 참조하여 아래에서 더욱 자세히 설명한다.

게이트 스윕 구동부(120)는 타이밍 제어부(140)로부터 제공된 제1 제어 신호(CONT1)에 기초하여 복수의 스캔 신호, 및 스윕 전압(Sweep)을 생성할 수 있다. 게이트 스윕 구동부(120)는 복수의 스캔 신호를 순차적으로 생성할 수 있다. 순차적으로 생성된 스캔 신호들은 스캔선을 통해 화소들(PX)에게 제공될 수 있다. 화소(PX)는 스캔선(SL[N])을 통해 스캔 신호(SCAN)를 수신할 수 있다.

게이트 스윕 구동부(120)는 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압(Sweep)을 생성하여, 전압선들을 통해 화소들(PX)에게 제공될 수 있다. 스윕 전압(Sweep)은 미리 설정된 기간(예컨대, 발광 기간) 동안 선형적으로 증가 또는 감소하는 크기를 갖고, 미리 설정된 기간 외의 기간(예컨대, 데이터 기입 기간)에는 일정한 크기를 갖는 전압일 수 있다. 화소(PX)는 전압선(VL)을 통해 스윕 전압(Sweep)을 수신할 수 있다.

데이터 센싱 구동부(130)는 표시 패널(100)이 영상을 표시하는 표시 모드에서 타이밍 제어부(140)로부터 제공된 바이어스 데이터(DATA2), 보정 데이터(DATA3), 및 제2 제어 신호(CONT2)에 기초하여 바이어스 전압(DATA_bias), 계조 전압(DATA_grey), 및 제1 및 제2 제어 전압(CV1, CV2)을 생성할 수 있다.

데이터 센싱 구동부(130)는 제2 제어 신호(CONT2)에 기초하여 바이어스 데이터(DATA2)를 디지털 아날로그 변환하여 바이어스 전압(DATA_bias)을 생성하고, 바이어스 전압(DATA_bias)을 증폭하여 제1 데이터선(DL1)에 출력한다. 데이터 센싱 구동부(130)는 제2 제어 신호(CONT2)에 기초하여 보정 데이터(DATA3)를 디지털 아날로그 변환하여 계조 전압(DATA_grey)을 생성하고, 계조 전압(DATA_grey)을 증폭하여 제2 데이터선(DL2)에 출력한다. 데이터 센싱 구동부(130)는 표시 모드에서 제2 제어 신호(CONT2)에 기초하여 제2 제어 전압(CV1, CV2)을 생성하여 제2 센싱선(SSL2)에 출력하고, 제1 제어 전압(CV1)을 생성하여 제1 센싱선(SSL1)에 출력할 수 있다. 화소(PX)는 제1 데이터선(DL1)을 통해 바이어스 전압(DATA_bias)을 수신하고, 제2 데이터선(DL2)을 통해 계조 전압(DATA_grey)을 수신하고, 제1 및 제2 센싱선(SSL1, SSL2)을 통해 각각 제1 및 제2 제어 전압(CV1, CV2)을 각각 수신할 수 있다.

데이터 센싱 구동부(130)는 화소(PX) 내의 제1 및 제2 트랜지스터의 특성을 센싱하기 위한 센싱 모드에서 기준 바이어스 전압, 기준 바이어스 전압 및 기준 소스 전압을 생성하고, 제1 및 제2 센싱선(SSL1, SSL2)을 통해 제1 및 제2 트랜지스터가 출력한 전류의 크기를 각각 감지하여 제1 및 제2 센싱 데이터(SD1, SD2)를 생성할 수 있다. 데이터 센싱 구동부(130)는 제1 및 제2 센싱 데이터(SD1, SD2)를 타이밍 제어부(140)에 제공할 수 있다.

데이터 센싱 구동부(130)는 제1 및 제2 센싱 데이터(SD1, SD2)를 생성하기 위한 센싱 회로를 포함할 수 있다. 센싱 회로는 복수의 스위치를 포함할 수 있으며, 스위치들은 제2 제어 신호(CONT2)에 기초하여 제어될 수 있다. 센싱 회로는 도 5를 참조로 아래에서 더욱 자세히 설명한다.

전압 발생부(150)는 표시 패널(100)를 구동하기 위한 제1 및 제2 구동 전압(PVDD, PVSS)을 생성한다. 제1 구동 전압(PVDD)은 제1 전원선(PL1)에 인가되고, 제2 구동 전압(PVSS)은 제2 전원선(PL2)에 인가된다. 발광 소자가 발광하는 발광 구간에서, 제1 구동 전압(PVDD)의 전압 레벨은 제2 구동 전압(PVSS)의 전압 레벨보다 높을 수 있다.

타이밍 제어부(140)는 게이트 스윕 구동부(120), 데이터 센싱 구동부(130) 및 전압 발생부(150)를 제어함으로써 표시부(110)를 제어할 수 있다. 타이밍 제어부(140)는 외부 장치로부터 제어 신호(CONT) 및 영상 데이터(DATA1)를 수신한다. 타이밍 제어부(140)는 제어 신호(CONT)를 이용하여 제1 및 제2 제어 신호(CONT1, CONT2)를 생성할 수 있다. 타이밍 제어부(140)는 제1 트랜지스터의 제1 특성 정보에 기초하여 바이어스 데이터(DATA2)를 생성할 수 있다. 타이밍 제어부(140)는 제2 트랜지스터의 제2 특성 정보에 기초하여 영상 데이터(DATA1)를 보정하여 보정 데이터(DATA3)를 생성할 수 있다.

일 실시예에 따르면, 도 2를 참조하면, 타이밍 제어부(140)는 보상 계수 산출부(142), 보상부(144) 및 메모리(146)를 포함할 수 있다.

보상 계수 산출부(142)는 제1 및 제2 센싱 데이터(SD1, SD2)를 수신할 수 있다. 보상 계수 산출부(142)는 제1 센싱 데이터(SD1)에 기초하여 화소 회로의 제1 트랜지스터의 특성 편차를 보상하기 위한 제1 보상 계수를 산출할 수 있다. 보상 계수 산출부(142)는 제2 센싱 데이터(SD2)에 기초하여 화소 회로의 제2 트랜지스터의 특성 편차를 보상하기 위한 제2 보상 계수를 산출할 수 있다. 트랜지스터의 특성은 트랜지스터의 문턱전압 및/또는 이동도를 의미할 수 있다. 제1 보상 계수는 제1 트랜지스터의 제1 특성 정보로 지칭되고, 제2 보상 계수는 제2 트랜지스터의 제2 특성 정보로 지칭될 수 있다. 보상 계수 산출부(142)에서 산출된 제1 특성 정보와 제2 특성 정보는 메모리(146)에 저장될 수 있다.

보상부(144)는 제1 보상 계수에 기초하여 제1 트랜지스터의 특성 편차를 보상하기 위한 바이어스 데이터(DATA2)를 생성할 수 있다. 보상부(144)는 바이어스 데이터(DATA2)를 데이터 센싱 구동부(130)에 제공할 수 있다.

보상부(144)는 영상 데이터(DATA1)를 수신할 수 있다. 보상부(144)는 제2 보상 계수에 기초하여 영상 데이터(DATA1)를 보정하여 보정 데이터(DATA3)를 생성할 수 있다. 보정 데이터(DATA3)는 제2 트랜지스터의 특성 편차를 보상하기 위해 영상 데이터(DATA1)를 보정한 데이터이다. 보상부(144)는 보정 데이터(DATA3)를 데이터 센싱 구동부(130)에 제공할 수 있다.

다시 도 1을 참조하면, 표시 패널(100)은 영상이 표시되는 표시 구간과 영상이 표시되지 않는 비표시 구간을 가질 수 있다. 표시 구간은 복수의 프레임 기간을 포함한다. 각 프레임 기간은 화소 회로가 스캔 신호에 응답하여 바이어스 전압과 계조 전압을 저장하는 데이터 기입 기간과 발광 소자가 발광할 수 있는 발광 기간을 포함한다.

비표시 구간은 화소 회로의 제1 트랜지스터의 특성 편차를 보상하기 위해 제1 트랜지스터로부터 출력되는 전류를 센싱하는 제1 센싱 구간, 및 화소 회로의 제2 트랜지스터의 특성 편차를 보상하기 위해 제2 트랜지스터로부터 출력되는 전류를 센싱하는 제2 센싱 구간을 포함한다.

제1 센싱 구간에 제1 트랜지스터에 기준 바이어스 전압과 기준 소스 전압이 인가되는데, 데이터 센싱 구동부(130)는 기준 바이어스 전압의 레벨을 변경하면서 제1 트랜지스터로부터 출력되는 전류를 센싱할 수 있다. 제2 센싱 구간에 제2 트랜지스터에 기준 계조 전압과 기준 소스 전압이 인가되는데, 데이터 센싱 구동부(130)는 기준 계조 전압의 레벨을 변경하면서 제2 트랜지스터로부터 출력되는 전류를 센싱할 수 있다.

제2 센싱 구간은 제1 센싱 구간 직후에 위치할 수 있다. 제1 센싱 구간과 제2 센싱 구간은 표시 구간의 직후 또는 표시 구간의 직전에 위치할 수 있다. 제1 센싱 구간과 제2 센싱 구간은 미리 설정된 주기마다 존재할 수 있다.

화소들(PX)에 포함되는 제1 트랜지스터들은 동일한 특성을 갖는 것이 바람직하지만, 공정 오차 및 열화 등의 이유에 의해 서로 다른 특성을 갖게 될 수 있다. 제1 트랜지스터의 특성에 편차가 발생하면 화소들(PX) 각각의 화소 회로에서 발광 소자로 출력하는 구동 전류의 크기 편차가 생기게 되고, 구동 전류의 크기 편차가 발생하면 화소들(PX) 각각의 발광 소자는 다른 밝기의 광을 방출할 수 있으며, 방출되는 광의 파장도 달라질 수 있다. 본 실시예에 따르면, 제1 트랜지스터들의 편차로 인해 발생되는 구동 전류의 크기 편차는 화소(PX)에 인가되는 바이어스 전압(DATA_bias)에 의해 보상될 수 있다.

화소들(PX)에 포함되는 제2 트랜지스터들은 동일한 특성을 갖는 것이 바람직하지만, 공정 오차 및 열화 등의 이유에 의해 서로 다른 특성을 갖게 될 수 있다. 제2 트랜지스터의 특성에 편차가 발생하면 화소들(PX) 각각의 화소 회로에서 발광 소자로 출력하는 구동 전류의 펄스 폭이 정확하게 제어되지 않게 된다. 펄스 폭이 정확하게 제어되지 않으면, 화소들(PX) 각각이 표현하는 계조가 부정확해진다. 본 실시예에 따르면, 제2 트랜지스터들의 편차로 인해 발생되는 구동 전류의 펄스 폭 편차는 화소(PX)에 인가되는 계조 전압(DATA_grey)에 의해 보상될 수 있다.

도 3은 일 실시예에 따른 화소의 회로도이다.

도 3을 참조하면, 화소(PX)는 발광 소자(mLED)와 발광 소자(mLED)에 구동 전류(Id)를 출력하는 화소 회로를 포함한다. 화소 회로는 제1 트랜지스터(T1), 제1 구동 회로(10), 및 제2 구동 회로(20)를 포함한다.

발광 소자(mLED)는 발광 물질로 무기 재료를 사용하고 마이크로미터 오더의 크기를 갖는 마이크로 LED일 수 있다. 도 3에 도시된 바와 같이 발광 소자(mLED)의 애노드는 제1 트랜지스터(T1)의 소스에 연결되고, 발광 소자(mLED)의 캐소드는 제2 구동 전압(PVSS)이 인가되는 제2 전원선(PL2)에 연결될 수 있다. 다른 예에 따르면, 발광 소자(mLED)는 제1 구동 전압(PVDD)이 인가되는 제1 전원선(PL1)과 제1 트랜지스터(T1)의 드레인 사이에 연결될 수도 있다.

제1 트랜지스터(T1)는 도 3에 도시된 바와 같이 n형 MOSFET일 수 있다. 제2 내지 제5 트랜지스터(T2-T5)도 역시 n형 MOSFET일 수 있다. 제1 내지 제5 트랜지스터들(T1-T5)은 박막 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1-T5)은 금속 산화물의 반도체 물질을 포함할 수 있다. 예컨대, 제1 내지 제5 트랜지스터들(T1-T5)은 금속 산화물로 이루어진 활성층을 포함할 수 있다.

아래에서는 도 3에 도시된 바와 같이 화소(PX)의 트랜지스터들(T1-T5)이 n형 MOSFET인 실시예에 대하여 설명한다. 그러나, 화소(PX)의 트랜지스터들(T1-T5)은 p형 MOSFET일 수 있으며, 그에 따라 화소 회로의 연결 관계가 변경될 수 있다. 본 발명의 사상은 p형 MOSFET을 포함하는 화소(PX) 및 이를 포함하는 표시 패널에도 동일하게 적용될 수 있다.

제1 트랜지스터(T1)는 제1 노드(A)에 연결되는 게이트, 제1 구동 전압(PVDD)이 인가되는 제1 전원선(PL1)에 연결되는 드레인, 및 발광 소자(mLED)의 애노드에 연결되는 소스를 갖는다. 제1 트랜지스터(T1)는 게이트에 인가되는 전압의 크기에 따라 크기가 제어되는 구동 전류(Id)를 출력한다.

제1 구동 회로(10)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제1 커패시터(Cst)를 포함한다. 제1 구동 회로(10)는 스캔 신호(SCAN[N])를 전달하는 스캔선(SL[N]), 바이어스 전압(DATA_bias)이 인가되는 제1 데이터선(DL1) 및 제1 제어 전압(CV1)이 인가되는 제1 센싱선(SSL1)에 연결된다.

제4 트랜지스터(T4)는 스캔선(SL[N])에 연결되는 게이트, 제1 데이터선(DL1)에 연결되는 제1 연결단, 및 제1 트랜지스터(T1)의 게이트에 연결되는 제2 연결단을 갖는다. 제4 트랜지스터(T4)는 스캔 신호(SCAN[N])에 응답하여, 제1 트랜지스터(T1)의 게이트에 바이어스 전압(DATA_bias)을 인가한다.

제5 트랜지스터(T5)는 스캔선(SL[N])에 연결되는 게이트, 제1 센싱선(SSL1)에 연결되는 제1 연결단, 및 제1 트랜지스터(T1)의 소스에 연결되는 제2 연결단을 갖는다. 제5 트랜지스터(T5)는 스캔 신호(SCAN[N])에 응답하여, 제1 트랜지스터(T1)의 소스에 제1 제어 전압(CV1)을 인가한다.

제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트에 연결되는 제1 전극 및 제1 트랜지스터(T1)의 소스에 연결되는 제2 전극을 갖는다. 제1 커패시터(Cst)는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 스캔 신호(SCAN[N])에 응답하여 전달하는 바이어스 전압(DATA_bias)과 제1 제어 전압(CV1)의 차를 저장한다. 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트와 소스 사이에 연결되므로, 제1 트랜지스터(T1)는 제1 커패시터(Cst)에 저장된 전압에 기초하여 결정되는 크기를 갖는 구동 전류(Id)를 발광 소자(mLED)에 출력한다.

바이어스 전압(DATA_bias)은 데이터 센싱 구동부(도 1의 130)에 의해 감지된 제1 트랜지스터(T1)의 특성(예컨대, 문턱 전압 및/또는 이동도)에 기초하여 생성되는 바이어스 데이터(DATA2)에 대응한 전압이다. 즉, 바이어스 전압(DATA_bias)은 구동 전류(Id)가 미리 설정된 크기를 갖게 하는 전압이므로, 구동 전류(Id)는 제1 트랜지스터(T1)의 공정 오차 및 열화 등의 원인으로 특성이 불균일하거나 시간에 따라 변하더라도 일정한 크기를 가질 수 있다.

제2 구동 회로(20)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 커패시터(Cswp)를 포함한다. 제2 구동 회로(20)는 스캔 신호(SCAN[N])를 전달하는 스캔선(SL[N]), 계조 전압(DATA_grey)이 인가되는 제2 데이터선(DL2), 제2 제어 전압(CV2)이 인가되는 제2 센싱선(SSL2), 및 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압(Seep)이 인가되는 전압선(VL)에 연결된다.

제2 트랜지스터(T2)는 제2 노드(B)에 연결되는 게이트, 제1 트랜지스터(T1)의 게이트에 연결되는 드레인, 및 제2 센싱선(SSL2)에 연결되는 소스를 갖는다. 제2 트랜지스터(T2)는 게이트에 인가되는 전압에 따라 제1 트랜지스터(T1)의 게이트에 제2 제어 전압(CV2)을 인가하여, 제1 트랜지스터(T1)를 턴 오프시킬 수 있다.

제3 트랜지스터(T3)는 스캔선(SL[N])에 연결되는 게이트, 제2 데이터선(DL2)에 연결되는 제1 연결단, 및 제2 트랜지스터(T2)의 게이트에 연결되는 제2 연결단을 갖는다. 제3 트랜지스터(T3)는 스캔 신호(SCAN[N])에 응답하여 제2 트랜지스터(T2)의 게이트에 계조 전압(DATA_grey)을 인가한다.

제2 커패시터(Cswp)는 전압선(VL)에 연결되는 제1 전극 및 제2 트랜지스터(T2)의 게이트에 연결되는 제2 전극을 갖는다. 제2 커패시터(Cswp)는 데이터 기입 기간에 제3 트랜지스터(T3)가 스캔 신호(SCAN[N])에 응답하여 전달하는 계조 전압(DATA_grey)을 저장하고, 발광 기간에 선형적으로 변하는 스윕 전압(Sweep)에 의해 제2 노드(B)의 전압은 선형적으로 상승할 수 있다. 선형적으로 상승하는 제2 노드(B)의 전압이 제2 트랜지스터(T2)의 문턱 전압보다 높아지면, 제2 트랜지스터(T2)는 턴 온되고, 제2 제어 전압(CV2)이 제1 트랜지스터(T1)의 게이트에 인가됨에 따라 제1 트랜지스터(T1)는 턴 오프될 수 있다.

계조 전압(DATA_grey)이 낮으면, 제2 노드(B)의 전압이 제2 트랜지스터(T2)의 문턱 전압보다 높아지는 시점이 늦춰지게 되고, 제1 트랜지스터(T1)는 늦게 턴 오프되면서 발광 소자(mLED)가 발광하는 발광 시간은 길어진다. 반대로, 계조 전압(DATA_grey)이 높으면, 제2 노드(B)의 전압은 빨리 제2 트랜지스터(T2)의 문턱 전압보다 높아지게 되고, 제1 트랜지스터(T1)는 빨리 턴 오프되면서 발광 소자(mLED)가 발광하는 발광 시간은 짧아진다. 이러한 방식으로 발광 소자(mLED)가 발광하는 발광 시간을 제어함으로써 계조가 표현될 수 있다.

화소들(PX)의 제2 트랜지스터(T2)의 문턱 전압이 모두 균일한 것이 바람직하지만, 공정 오차 및/또는 열화에 의해 제2 트랜지스터(T2)의 문턱 전압은 편차를 가질 수 있다. 본 실시예에 따르면, 계조 전압(DATA_grey)은 데이터 센싱 구동부(도 1의 130)에 의해 감지된 제2 트랜지스터(T2)의 특성(예컨대, 문턱 전압 및/또는 이동도)에 기초하여 영상 데이터(DATA1)를 보정하여 생성되는 보정 데이터(DATA3)에 대응한 전압이다. 즉, 계조 전압(DATA_grey)은 제2 트랜지스터(T2) 각각의 특성 편차를 보상한 전압이므로, 제2 트랜지스터(T2)의 특성이 불균일하거나 시간에 따라 변하더라도 스윕 전압(Sweep)을 이용하여 의도된 시간에 정확하게 턴 오프시킬 수 있다. 따라서, 정확한 계조 표현이 가능하다.

이제 도 4를 참조하여 화소(PX)의 동작에 대하여 설명한다.

도 4는 도 3의 화소를 표시 모드에서 구동하기 위한 한 프레임 기간 동안의 타이밍도이다.

도 4를 참조하면, 화소(PX)는 영상을 표시하는 표시 모드에서 한 프레임 기간마다 새로운 데이터를 수신하고 수신된 데이터에 대응하는 계조를 표현할 수 있다. 한 프레임 기간(1 Frame)은 데이터 기입 기간(TP1)과 발광 기간(TP2)을 포함할 수 있다.

데이터 기입 기간(TP1)은 화소(PX)가 스캔 신호(SCAN[N])에 응답하여 제1 커패시터(Cst)에 바이어스 전압(DATA_bias)을 저장하고, 제2 커패시터(Cswp)에 계조 전압(DATA_grey)을 저장하는 기간이다. 발광 기간(TP2)은 발광 소자(mLED)가 구동 전류(Id)에 의해 발광하는 기간이다.

데이터 기입 기간(TP1)은 제1 내지 제5 기간(DP1-DP5)으로 구분될 수 있고, 발광 기간(TP2)은 제6 내지 제7 기간(DP6-DP7)으로 구분될 수 있다. 제1 기간(DP1)은 스탠바이 기간, 제2 기간(DP2)은 프리차지 기간, 제3 기간(DP3)은 데이터 입력 기간, 제4 기간(DP4)은 데이터 보유 기간, 제5 기간(DP5)은 발광 준비 기간으로 이해될 수 있다. 제6 기간(DP6)은 스윕(발광 On) 기간, 제7 기간(DP7)은 스윕(발광 Off) 기간으로 이해될 수 있다.

제1 기간(DP1)에, 제1 구동 전압(PVDD)은 로우 레벨로 천이할 수 있다. 제1 구동 전압(PVDD)은 제2 구동 전압(PVSS)과 동일한 레벨로 하강할 수 있다. 이때, 제1 구동 전압(PVDD)은 예컨대 -3V일 수 있다. 제1 트랜지스터(T1)의 소스의 전압 레벨도 실질적으로 로우 레벨로 낮아진다. 제1 구동 전압(PVDD)은 데이터 기입 기간(TP1) 동안 계속 로우 레벨(예컨대, -3V)일 수 있다.

제2 구동 전압(PVSS)은 한 프레임 기간(1 Frame) 동안 로우 레벨(예컨대, -3V)일 수 있다. 제1 제어 전압(CV1)도 한 프레임 기간(1 Frame) 동안 로우 레벨(예컨대, -3V)일 수 있다.

제2 제어 전압(CV2)은 제1 기간(DP1)에 하이 레벨(예컨대, 2V)일 수 있고, 스윕 전압(Sweep)은 제1 기간(DP1)에 하이 레벨(예컨대, 6V)일 수 있다. 스캔 신호(SCAN[N])는 로우 레벨일 수 있으며, 제3 내지 제5 트랜지스터들(T3-T5)은 턴 오프 될 수 있다.

제2 기간(DP2)에, 제1 구동 전압(PVDD), 제2 구동 전압(PVSS), 제1 제어 전압(CV1)은 로우 레벨(예컨대, -3V)이고, 제2 제어 전압(CV2)은 하이 레벨(예컨대, 2V)이고, 스윕 전압(Sweep)은 하이 레벨(예컨대, 6V)일 수 있다.

제2 기간(DP2)에 스캔 신호(SCAN[N])는 하이 레벨로 천이할 수 있으며, 그에 따라 제3 내지 제5 트랜지스터들(T3-T5)은 턴 온 될 수 있다. 이때, 제1 데이터선(DL1)과 제2 데이터선(DL2)에는 이전 행의 화소(PX)에 기입될 바이어스 전압(DATA_bias)와 계조 전압(DATA_grey)이 인가된다. 이전 행의 화소(PX)에 기입될 바이어스 전압(DATA_bias)와 계조 전압(DATA_grey)은 각각 제4 트랜지스터(T4)와 제3 트랜지스터(T3)를 통해 제1 노드(A)와 제2 노드(B)에 인가된다. 이때, 도 4에 도시된 바와 같이, 제1 노드(A)의 전압은 올라가고 제2 노드(B)의 전압은 내려갈 수 있다.

바이어스 전압(DATA_bias)은 대략 (4+α)V이고, 여기서 α는 제1 트랜지스터(T1)의 특성에 따라 결정되는 값일 수 있다. 계조 전압(DATA_grey)은 대략 -7V 내지 0V 사이에 계조 데이터에 따라 설정되는 값일 수 있다. 계조 데이터의 계조값이 낮을수록 계조 전압(DATA_grey)은 높은 전압 레벨이고, 계조 데이터의 계조값이 높을수록 계조 전압(DATA_grey)은 낮은 전압 레벨일 수 있다.

제2 기간(DP2)에 이전 행의 화소(PX)에 기입될 바이어스 전압(DATA_bias)와 계조 전압(DATA_grey)을 제1 커패시터(Cst)와 제2 커패시터(Cswp)을 미리 충전시킴으로써, 제3 기간(DP3)의 시간 길이를 줄일 수 있다.

제1 트랜지스터(T1)의 게이트에는 이전 행의 화소(PX)에 기입될 바이어스 전압(DATA_bias)(예컨대, (4+α)V)이 인가되고, 제1 트랜지스터(T1)의 소스에는 로우 레벨(예컨대, -3V)의 제1 제어 전압(CV1)이 인가되므로, 제1 트랜지스터(T1)는 턴 온 된다. 하지만, 제1 구동 전압(PVDD)과 제2 구동 전압(PVSS)이 모두 로우 레벨이므로, 발광 소자(mLED)는 발광하지 않는다.

제2 트랜지스터(T2)의 소스에는 하이 레벨(예컨대, 2V)의 제2 제어 전압(CV2)이 인가되고, 제2 트랜지스터(T2)의 드레인에는 이전 행의 화소(PX)에 기입될 바이어스 전압(DATA_bias)(예컨대, (4+α)V)이 인가되지만, 제2 트랜지스터(T2)의 게이트에는 이전 행의 화소(PX)에 기입될 계조 전압(DATA_grey)(예컨대, -7V 내지 0V)이 인가되므로, 제2 트랜지스터(T2)는 턴 온 되지 않는다.

제3 기간(DP3)에, 제1 구동 전압(PVDD), 제2 구동 전압(PVSS), 제1 제어 전압(CV1)은 로우 레벨(예컨대, -3V)이고, 제2 제어 전압(CV2)은 하이 레벨(예컨대, 2V)이고, 스윕 전압(Sweep)은 하이 레벨(예컨대, 6V)일 수 있다. 스캔 신호(SCAN[N])은 하이 레벨이고, 제3 내지 제5 트랜지스터들(T3-T5)은 턴 온 상태이다.

제1 데이터선(DL1)과 제2 데이터선(DL2)을 통해 현재 화소(PX)에 기입될 바이어스 전압(DATA_bias)와 계조 전압(DATA_grey)을 수신한다. 바이어스 전압(DATA_bias)와 계조 전압(DATA_grey)은 각각 제1 노드(A)와 제2 노드(B), 즉, 제1 커패시터(Cst)와 제2 커패시터(Cswp)에 인가된다.

제1 트랜지스터(T1)의 게이트에는 바이어스 전압(DATA_bias)(예컨대, (4+α)V)이 인가되고, 제1 트랜지스터(T1)의 소스에는 로우 레벨(예컨대, -3V)의 제1 제어 전압(CV1)이 인가되므로, 제1 트랜지스터(T1)는 턴 온 된다. 하지만, 제1 구동 전압(PVDD)과 제2 구동 전압(PVSS)이 모두 로우 레벨이므로, 발광 소자(mLED)는 발광하지 않는다.

제2 트랜지스터(T2)의 소스에는 하이 레벨(예컨대, 2V)의 제2 제어 전압(CV2)이 인가되고, 제2 트랜지스터(T2)의 드레인에는 바이어스 전압(DATA_bias)(예컨대, (4+α)V)이 인가되지만, 제2 트랜지스터(T2)의 게이트에는 계조 전압(DATA_grey)(예컨대, -7V 내지 0V)이 인가되므로, 제2 트랜지스터(T2)는 턴 온 되지 않는다.

제4 기간(DP4)에, 제1 구동 전압(PVDD), 제2 구동 전압(PVSS), 제1 제어 전압(CV1)은 로우 레벨(예컨대, -3V)이고, 제2 제어 전압(CV2)은 하이 레벨(예컨대, 2V)이고, 스윕 전압(Sweep)은 하이 레벨(예컨대, 6V)일 수 있다. 스캔 신호(SCAN[N])은 하이 레벨이고, 제3 내지 제5 트랜지스터들(T3-T5)은 턴 온 상태이다.

스캔 신호(SCAN[N])은 로우 레벨로 천이하고, 제3 내지 제5 트랜지스터들(T3-T5)은 턴 오프 된다.

제1 커패시터(Cst)에는 바이어스 전압(DATA_bias)과 로우 레벨의 제1 제어 전압(CV1)의 차가 저장되고, 제2 커패시터(Cswp)에는 계조 전압(DATA_grey)과 하이 레벨의 스윕 전압(Sweep)의 차가 저장된다.

제5 기간(DP5)에, 제1 구동 전압(PVDD), 제2 구동 전압(PVSS), 제1 제어 전압(CV1)은 로우 레벨(예컨대, -3V)이다.

제2 제어 전압(CV2)과 스윕 전압(Sweep)은 로우 레벨로 천이할 수 있다. 도 4에 도시된 바와 같이, 스윕 전압(Sweep)이 먼저 로우 레벨로 천이한 후, 제2 제어 전압(CV2)이 로우 레벨로 천이할 수 있다.

스윕 전압(Sweep)이 하이 레벨(예컨대, 6V)에서 로우 레벨(예컨대, 0V)로 천이함에 따라, 제2 노드(B)의 전압도 6V만큼 낮아지게 된다. 예컨대, 제2 노드(B)의 전압은 예컨대 -13V 내지 -6V 사이일 수 있다. 제2 제어 전압(CV2)이 로우 레벨(예컨대, -6V)로 천이하게 되더라도, 제2 트랜지스터(T2)의 게이트, 즉, 제2 노드(B)의 전압은 제2 제어 전압(CV2)보다 높지 않기 때문에 제2 트랜지스터(T2)는 턴 오프 상태이다.

본 실시예에 따르면, 화소(PX)에 입력되는 계조 데이터의 계조값이 0인 경우, 제3 기간(DP3)에 0V+Vth2의 계조 전압(DATA_grey)이 제2 데이터선(DL2)에 입력될 수 있다. 여기서, Vth2는 제2 트랜지스터(T2)의 문턱 전압으로서, 타이밍 제어부(도 1의 140)은 제2 트랜지스터(T2)의 문턱 전압 정보를 저장할 수 있다. 제2 커패시터(Cswp) 양단에는 하이 레벨(예컨대, 6V)의 스윕 전압(Sweep)과 0V+Vth2의 계조 전압(DATA_grey)의 차가 저장된다. 제5 기간(DP5)에 스윕 전압(Sweep)이 하이 레벨(예컨대, 6V)에서 로우 레벨(예컨대, 0V)로 천이하면서 제2 노드(B)의 전압은 -6V+Vth2가 되고, 제2 제어 전압(CV2)이 로우 레벨(예컨대, -6V)로 천이하면서 제2 트랜지스터(T2)의 소스 전압은 -6V가 된다. 제2 트랜지스터(T2)의 게이트와 소스 사이에 제2 트랜지스터(T2)의 문턱 전압(Vth2)에 해당하는 전압이 인가되므로, 제2 트랜지스터(T2)는 턴 온되어 제1 트랜지스터(T1)의 게이트에 로우 레벨(예컨대, -6V)의 제2 제어 전압(CV2)을 인가한다. 제1 트랜지스터(T1)는 로우 레벨(예컨대, -6V)의 제2 제어 전압(CV2)에 의해 턴 오프 되며, 이후 제6 기간(DP6)에 발광 소자(mLED)는 발광하지 않는다. 화소(PX)에 입력되는 계조 데이터의 계조값이 0이므로, 발광 소자(mLED)가 발광하지 않아야 한다.

제6 기간(DP6)에, 제1 구동 전압(PVDD)은 하이 레벨(예컨대, 5V)로 천이한다. 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 전압 차(예컨대, 8V)가 생기면서, 전류 경로가 형성되고, 제1 트랜지스터(T1)는 제1 커패시터(Cst)에 저장된 전압에 대응하는 구동 전류(Id)를 출력하고, 발광 소자(mLED)는 구동 전류(Id)에 대응하는 밝기로 발광하기 시작한다. 제1 커패시터(Cst)에 저장되는 바이어스 전압(DATA_bias)은 제1 트랜지스터(T1)의 특성을 보상한 전압이므로, 구동 전류(Id)는 미리 설정한 크기를 가질 수 있다.

스윕 전압(Sweep)은 로우 레벨(예컨대, 0V)에서 선형적으로 증가한다. 그에 따라, 제2 노드(B), 즉, 제2 트랜지스터(T2)의 게이트의 전압도 선형적으로 증가하게 된다. 제2 노드(B)의 전압과 로우 레벨(예컨대, -6V)의 제2 제어 전압(CV2) 간의 차이, 즉, 제2 트랜지스터(T2)의 게이트-소스 간 전압은 점점 높아진다. 제2 트랜지스터(T2)의 게이트-소스 간 전압이 제2 트랜지스터(T2)의 문턱 전압보다 높아지면, 제6 기간(DP6)은 종료하고, 제7 기간(DP7)이 시작한다.

제7 기간(DP7)에, 제2 트랜지스터(T2)의 게이트-소스 간 전압이 제2 트랜지스터(T2)의 문턱 전압보다 높아지면서 제2 트랜지스터(T2)는 턴 온 된다. 턴 온된 제2 트랜지스터(T2)는 로우 레벨(예컨대, -6V)의 제2 제어 전압(CV2)을 제1 트랜지스터(T1)의 게이트에 인가하고, 제1 트랜지스터(T1)는 턴 오프 된다.

제2 트랜지스터(T2)가 턴 온하는 타이밍은 계조 전압(DATA_grey)과 제2 트랜지스터(T2)의 문턱 전압에 따라 결정된다. 계조 전압(DATA_grey)는 제2 트랜지스터(T2)의 특성(예컨대, 문턱 전압)을 보상한 전압이므로, 제2 트랜지스터(T2)가 턴 온하는 타이밍은 정확하게 제어될 수 있으며, 화소(PX)에 입력된 계조 데이터의 계조값을 정확하게 표현할 수 있다.

다시 도 1을 참조하면, 전압 발생부(150)는 데이터 기입 기간(TP1)에 로우 레벨(예컨대, -3V)의 제1 구동 전압(PVDD)을 제1 전원선(PL1)에 인가하고 발광 기간(TP2)에 하이 레벨(예컨대, 5V)의 제1 구동 전압(PVDD)을 제1 전원선(PL1)에 인가할 수 있다.

게이트 스윕 구동부(120)는 데이터 기입 기간(TP1)에 스캔 신호들을 순차적으로 출력할 수 있다. 게이트 스윕 구동부(120)는 제2 및 제3 기간(DP2, DP3)에 스캔 신호(SCAN[N])를 화소(PX)에 연결된 스캔선(SL[N])에 출력할 수 있다. 게이트 스윕 구동부(120)는 발광 기간(TP2)에 선형적으로 증가하는 스윕 전압(Sweep)을 전압선(VL)에 출력할 수 있다.

데이터 센싱 구동부(130)는 데이터 기입 기간(TP1)에 하이 레벨(예컨대, 2V)의 제2 제어 전압(CV2)을 제2 센싱선(SSL2)에 출력하고, 발광 기간(TP2)에 로우 레벨(예컨대, -6V)의 제2 제어 전압(CV2)을 제2 센싱선(SSL2)에 출력할 수 있다.

도 5는 일 실시예에 따른 화소와 화소에 연결되는 데이터 센싱 회로의 회로도이다.

도 5를 참조하면, 화소(PX)는 도 3에 도시된 화소(PX)와 실질적으로 동일하며, 이에 대하여 반복하여 설명하지 않는다.

데이터 센싱 회로(230)는 데이터 센싱 구동부(130)에 포함되고, 화소(PX)에 연결된다. 데이터 센싱 회로(230)는 화소(PX)에 제1 센싱선(SSL1) 및 제2 센싱선(SSL2)을 통해 연결된다. 도 5에 도시되지 않았지만, 데이터 센싱 회로(230)는 화소(PX)에 제1 데이터선(DL1) 및 제2 데이터선(DL2)을 통해 연결된다.

데이터 센싱 회로(230)는 센싱 회로(233), 제1 및 제2 제어 전압 출력부(234, 235) 및 복수의 스위치들(S1-S6) 중 적어도 일부를 포함하는 스위치 회로를 포함한다.

센싱 회로(233)는 제1 구동 회로(10)에 기준 바이어스 전압(DATA_bias) 및 기준 소스 전압(Vpre)을 인가할 때 제1 트랜지스터(T1)가 출력하는 전류(I1)의 크기를 감지하여 제1 센싱 데이터(도 1의 SD1)를 생성하고, 제2 구동 회로(20)에 기준 계조 전압(DATA_grey) 및 기준 소스 전압(Vpre)을 인가할 때 제2 트랜지스터(T2)가 출력하는 전류(I2)의 크기를 감지하여 제2 센싱 데이터(도 1의 SD2)를 생성한다.

기준 바이어스 전압(DATA_bias)는 제1 트랜지스터(T1)의 특성을 센싱하기 위한 제1 센싱 기간에 제1 데이터선(DL1)에 입력되는 전압을 지칭하고, 기준 계조 전압(DATA_grey)는 제2 트랜지스터(T2)의 특성을 센싱하기 위한 제2 센싱 기간에 제2 데이터선(DL2)에 입력되는 전압을 지칭한다. 기준 소스 전압(Vpre)은 센싱 회로(233)에 의해 제1 또는 제2 센싱선(SSL1, SSL2)에 인가되는 전압을 지칭한다. 기준 소스 전압(Vpre)은 데이터 센싱 구동부(130)에서 생성될 수 있다.

센싱 회로(233)는 적분 회로와 아날로그-디지털 변환 회로(232)를 포함한다. 적분 회로는 연산 증폭기(231) 및 제3 커패시터(Cfb)를 포함한다. 센싱 회로(233)는 제3 스위치(S3)를 통해 제1 센싱선(SSL1)에 연결되고, 제4 스위치(S4)를 통해 제2 센싱선(SSL2)에 연결된다. 제1 센싱 기간에 제3 스위치(S3)가 단락되고 제4 스위치(S4)는 개방된다. 제2 센싱 기간에 제3 스위치(S3)가 개방되고 제4 스위치(S4)가 단락된다.

연산 증폭기(231)는 제3 스위치(S3)와 제4 스위치(S4)에 연결되는 제1 입력단, 기준 소스 전압(Vpre)이 인가되는 제2 입력단, 및 아날로그-디지털 변환 회로(232)와 연결되는 출력단을 갖는다. 제3 커패시터(Cfb)는 연산 증폭기(231)의 제1 입력단과 출력단 사이에 연결된다. 제1 스위치(S1)는 제3 커패시터(Cfb)와 병렬로 연결될 수 있다.

제1 스위치(S1)가 단락되면 제3 커패시터(Cfb)에 저장된 전하를 모두 방전한다. 제1 스위치(S1)가 개방되면 연산 증폭기(231)의 제1 입력단을 향해 흐르는 전류가 제3 커패시터(Cfb)에 누적되며, 제3 커패시터(Cfb)의 양단 전압은 누적된 전류에 비례하여 커지게 된다. 연산 증폭기(231)의 출력단의 전압은 제3 커패시터(Cfb)의 양단 전압만큼 낮아진다. 아날로그-디지털 변환 회로(232)는 연산 증폭기(231)의 출력단에 연결된 출력 노드(OUT)의 전압(Vout)을 감지하여 센싱 데이터를 생성할 수 있다.

연산 증폭기(231)의 출력단과 출력 노드(OUT) 사이에 제2 스위치(S2)가 배치될 수 있다. 연산 증폭기(231)의 출력단의 전압은 제2 스위치(S2)가 개방되는 시점에 출력 노드(OUT)에 샘플링될 수 있고, 아날로그-디지털 변환 회로(232)는 출력 노드(OUT)에 샘플링된 전압(Vout)을 감지할 수 있다.

제1 제어 전압 출력부(234)는 제5 스위치(S5)를 통해 제1 센싱선(SSL1)에 연결된다. 제2 제어 전압 출력부(235)는 제6 스위치(S6)를 통해 제2 센싱선(SSL2)에 연결된다. 제5 스위치(S5)와 제6 스위치(S6)는 제2 제어 신호(도 1의 CONT2)에 따라 표시 모드에서 단락되고 센싱 모드에서 개방될 수 있다.

도 5에 도시되지 않았지만, 데이터 센싱 회로(230)는 제1 데이터선(DL1)에 바이어스 전압(DATA_bias)을 출력하는 바이어스 전압 출력부, 및 제2 데이터선(DL2)에 계조 전압(DATA_grey)을 출력하는 계조 전압 출력부를 더 포함할 수 있다.

도 6은 도 4의 화소 및 데이터 센싱 회로를 센싱 모드에서 구동하기 위한 타이밍도이다.

도 6을 참조하면, 데이터 센싱 회로(230)는 제1 센싱 기간(STP1)에 화소(PX)의 제1 트랜지스터(T1)의 특성을 감지하고, 제2 센싱 기간(STP2)에 화소(PX)의 제2 트랜지스터(T2)의 특성을 감지할 수 있다. 제1 트랜지스터(T1)의 특성은 문턱전압 특성 및/또는 이동도 특성이고, 제2 트랜지스터(T2)의 특성은 문턱전압 특성일 수 있다.

제1 센싱 기간(STP1)은 제1 내지 제4 기간(SP1-SP4)으로 구분되고, 제2 센싱 기간(STP2)은 제5 내지 제8 기간(SP5-SP8)로 구분될 수 있다. 제1 기간(SP1)은 스탠바이 기간, 제2 기간(SP2)은 T1 바이어싱 기간, 제3 기간(SP3)은 제1 전류 누적 기간, 제4 기간(SP4)은 제1 감지 기간으로 이해될 수 있다. 제5 기간(SP5)은 스탠바이 기간, 제6 기간(SP6)은 T2 바이어싱 기간, 제7 기간(SP7)은 제2 전류 측정 기간, 제8 기간(SP8)은 제2 감지 기간으로 이해될 수 있다.

제1 구동 전압(PVDD)은 제1 센싱 기간(STP1)에 하이 레벨이고, 제2 센싱 기간(STP2)에 로우 레벨일 수 있다. 제2 구동 전압(PVSS)은 제1 센싱 기간(STP1)과 제2 센싱 기간(STP2)에 로우 레벨일 수 있다.

제1 센싱 기간(STP1)의 제2 및 제3 기간(SP2-SP3)에 스캔 신호(SCAN[N])가 화소(PX)에 인가되어, 제3 내지 제5 트랜지스터(T3-T5)가 턴 온될 수 있다. 제2 센싱 기간(STP2)의 제6 및 제7 기간(SP6-SP7)에 스캔 신호(SCAN[N])가 화소(PX)에 인가되어, 제3 내지 제5 트랜지스터(T3-T5)가 턴 온될 수 있다.

제1 기간(SP1)에, 제1 내지 제3 스위치(S1-S3)가 단락되고, 제4 스위치(S4)가 개방된다. 연산 증폭기(231)의 제2 입력단에 입력되는 기준 소스 전압(Vpre)은 제1 스위치(S1)를 통해 연산 증폭기(231)의 출력단에 전달되고, 제2 스위치(S2)를 통해 출력 노드(OUT)의 출력 전압(Vout)은 기준 소스 전압(Vpre)와 동일해진다.

제2 기간(SP2)과 제3 기간(SP3)에 스캔 신호(SCAN[N])에 의해 제3 내지 제5 트랜지스터(T3-T5)가 턴 온된다. 스캔 신호(SCAN[N])에 동기화하여 하이 레벨의 기준 바이어스 전압(DATA_bias)이 제1 데이터선(DL1)에 인가된다. 기준 바이어스 전압(DATA_bias)은 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트에 인가된다.

기준 소스 전압(Vpre)은 제5 트랜지스터(T5)를 통해 제1 트랜지스터(T1)의 소스에 인가된다. 제1 커패시터(Cst)는 기준 바이어스 전압(DATA_bias)과 기준 소스 전압(Vpre)의 차를 저장한다. 기준 소스 전압(Vpre)과 로우 레벨의 제2 구동 전압(PVSS)의 차가 발광 소자(mLED)의 문턱 전압보다 작게 설정될 수 있다. 발광 소자(mLED)가 도통하지 않으므로, 제1 트랜지스터(T1)가 출력하는 전류(I1)는 발광 소자(mLED)로 흐르지 않는다.

스캔 신호(SCAN[N])에 동기화하여 로우 레벨의 계조 전압(DATA_grey)이 인가되어, 제2 내지 제4 기간(SP2-SP4) 동안 제2 트랜지스터(T2)가 턴 오프될 수 있다. 다른 예에 따르면, 스윕 전압(Sweep)이 로우 레벨로 유지되어 제2 트랜지스터(T2)가 턴 오프될 수도 있다.

제1 트랜지스터(T1)는 기준 바이어스 전압(DATA_bias)과 기준 소스 전압(Vpre)의 차에 기초하여 결정되는 크기를 갖는 제1 전류(I1)를 출력한다. 제1 전류(I1)는 제5 트랜지스터(T5) 및 제3 스위치(S3)를 통해 연산 증폭기(231)의 제1 입력단을 향해 흐르게 된다.

제2 기간(SP2)에는 제1 스위치(S1)가 단락되고, 제3 기간(SP3)에는 제1 스위치(S1)가 개방된다. 제2 기간(SP2)에는 제1 전류(I1)가 제1 스위치(S1)를 통해 연산 증폭기(231)의 출력단으로 흐른다. 제3 기간(SP3)이 되어 제1 스위치(S1)가 개방되면, 제1 전류(I1)는 제3 커패시터(Cfb)에 누적된다. 제1 전류(I1)가 제3 커패시터(Cfb)에 누적됨에 따라 제3 커패시터(Cfb)의 양단 전압은 점점 커지게 된다.

연산 증폭기(231)의 제1 입력단에 연결되는 제3 커패시터(Cfb)의 제1 전극에는 기준 소스 전압(Vpre)이 바이어스되고 있으므로, 제3 커패시터(Cfb)의 제2 전극이 연결되는 연산 증폭기(231)의 출력단의 전압은 기준 소스 전압(Vpre)에서 제3 커패시터(Cfb)의 양단 전압만큼 낮아진다. 도 3에 도시된 바와 같이, 출력 노드(OUT)의 전압(Vout)은 제3 기간(SP3)에 시간에 따라 낮아진다.

제3 기간(SP3)이 끝날 때, 제2 스위치(S2)가 개방되면서, 출력 노드(OUT)의 전압(Vout)은 더 이상 낮아지지 않는다. 제4 기간(SP4)에 아날로그-디지털 변환 회로(ADC)는 출력 노드(OUT)의 전압(Vout)을 감지하여 제1 센싱 데이터(SD1)를 생성할 수 있다.

제1 센싱 데이터(SD1)는 제1 트랜지스터(T1)의 문턱전압 및/또는 이동도와 관련된다. 데이터 센싱 구동부(도 1의 130)는 타이밍 제어부(도 1의 140)의 제어에 따라 기준 바이어스 전압(DATA_bias)을 변경하면서 제1 센싱 데이터(SD1)를 생성할 수 있다. 타이밍 제어부(140)는 기준 바이어스 전압(DATA_bias)의 크기와 제1 센싱 데이터(SD1)의 값에 기초하여 제1 트랜지스터(T1)의 특성을 산출하고 메모리(도 2의 146)에 저장할 수 있다.

제5 기간(SP5)에, 제1 내지 제3 스위치(S1-S3)가 단락되고, 제4 스위치(S4)가 개방된다. 연산 증폭기(231)의 제2 입력단에 입력되는 기준 소스 전압(Vpre)은 제1 스위치(S1)를 통해 연산 증폭기(231)의 출력단에 전달되고, 제2 스위치(S2)를 통해 출력 노드(OUT)의 출력 전압(Vout)은 기준 소스 전압(Vpre)와 동일해진다.

제6 기간(SP6)과 제7 기간(SP7)에 스캔 신호(SCAN[N])에 의해 제3 내지 제5 트랜지스터(T3-T5)가 턴 온된다. 스캔 신호(SCAN[N])에 동기화하여 하이 레벨의 기준 계조 전압(DATA_grey)이 제2 데이터선(DL2)에 인가되고 하이 레벨의 바이어스 전압(DATA_bias)이 제1 데이터선(DL1)에 인가되고

하이 레벨의 바이어스 전압(DATA_bias)은 제4 트랜지스터(T4)를 통해 제2 트랜지스터(T2)의 드레인에 인가되고, 하이 레벨의 기준 계조 전압(DATA_grey)은 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 게이트에 인가된다. 기준 소스 전압(Vpre)은 제4 스위치(S4)를 통해 제2 트랜지스터(T2)의 소스에 인가된다.

제2 트랜지스터(T2)는 게이트에 인가되는 기준 계조 전압(DATA_grey)과 소스에 인가되는 기준 소스 전압(Vpre)의 차에 기초하여 결정되는 크기를 갖는 제2 전류(I2)를 출력한다. 제2 전류(I2)는 제4 스위치(S4)를 통해 연산 증폭기(231)의 제1 입력단을 향해 흐르게 된다.

제6 기간(SP6)에는 제1 스위치(S1)가 단락되고, 제7 기간(SP7)에는 제1 스위치(S1)가 개방된다. 제6 기간(SP6)에는 제2 전류(I2)가 제1 스위치(S1)를 통해 연산 증폭기(231)의 출력단으로 흐른다. 제7 기간(SP7)이 되어 제1 스위치(S1)가 개방되면, 제2 전류(I2)는 제3 커패시터(Cfb)에 누적된다. 제2 전류(I2)가 제3 커패시터(Cfb)에 누적됨에 따라 제3 커패시터(Cfb)의 양단 전압은 점점 커지게 된다.

연산 증폭기(231)의 제1 입력단에 연결되는 제3 커패시터(Cfb)의 제1 전극에는 기준 소스 전압(Vpre)이 바이어스되고 있으므로, 제3 커패시터(Cfb)의 제2 전극이 연결되는 연산 증폭기(231)의 출력단의 전압은 기준 소스 전압(Vpre)에서 제3 커패시터(Cfb)의 양단 전압만큼 낮아진다. 도 3에 도시된 바와 같이, 출력 노드(OUT)의 전압(Vout)은 제7 기간(SP7)에 시간에 따라 낮아진다.

제7 기간(SP7)이 끝날 때, 제2 스위치(S2)가 개방되면서, 출력 노드(OUT)의 전압(Vout)은 더 이상 낮아지지 않는다. 제8 기간(SP8)에 아날로그-디지털 변환 회로(ADC)는 출력 노드(OUT)의 전압(Vout)을 감지하여 제2 센싱 데이터(SD2)를 생성할 수 있다.

제2 센싱 데이터(SD2)는 제2 트랜지스터(T2)의 문턱전압 및/또는 이동도와 관련된다. 데이터 센싱 구동부(도 1의 130)는 타이밍 제어부(도 1의 140)의 제어에 따라 기준 계조 전압(DATA_grey)을 변경하면서 제2 센싱 데이터(SD2)를 생성할 수 있다. 타이밍 제어부(140)는 기준 바이어스 전압(DATA_bias)의 크기와 제2 센싱 데이터(SD2)의 값에 기초하여 제2 트랜지스터(T2)의 특성을 산출하고 메모리(도 2의 146)에 저장할 수 있다.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

복수의 서브 픽셀들로서, 상기 복수의 서브 픽셀들 각각은 발광 소자, 및 상기 발광 소자에 구동 전류를 출력하는 화소 회로를 포함하고, 상기 화소 회로는 제1 트랜지스터, 및 제2 트랜지스터를 포함하는 상기 복수의 서브 픽셀들;
영상 데이터를 수신하고, 상기 제1 트랜지스터의 제1 특성 정보에 기초하여 바이어스 데이터를 생성하고, 상기 제2 트랜지스터의 제2 특성 정보에 기초하여 상기 영상 데이터를 보정하여 보정 데이터를 생성하는 타이밍 제어부; 및
상기 바이어스 데이터 및 상기 보정 데이터를 수신하고, 상기 바이어스 데이터에 대응하는 바이어스 전압, 및 상기 보정 데이터에 대응하는 계조 전압을 상기 화소 회로에 출력하는 데이터 센싱 구동부를 포함하고,
상기 화소 회로는,
상기 발광 소자에 연결되고, 상기 발광 소자에 상기 구동 전류를 출력하는 상기 제1 트랜지스터;
상기 바이어스 전압에 기초하여 상기 구동 전류의 크기를 제어하는 제1 구동 회로; 및
상기 계조 전압에 기초하여 상기 구동 전류의 펄스 폭을 제어하는 상기 제2 트랜지스터를 포함하는 제2 구동 회로를 포함하는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 복수의 서브 픽셀들 각각에 포함되는 상기 제1 트랜지스터의 편차로 인해 발생되는 상기 구동 전류의 크기 편차는 상기 제1 구동 회로에 인가되는 상기 바이어스 전압에 의해 보상되고,
상기 복수의 서브 픽셀들 각각에 포함되는 상기 제2 트랜지스터의 편차로 인해 발생되는 상기 구동 전류의 펄스 폭 편차는 상기 제2 구동 회로에 인가되는 상기 계조 전압에 의해 보상되는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 제1 트랜지스터는 게이트와 소스 사이에 인가되는 전압의 크기에 따라 결정되는 크기의 상기 구동 전류를 상기 발광 소자로 제공하고,
상기 제1 구동 회로는 상기 바이어스 전압에 기초하여 상기 구동 전류의 크기를 일정하게 유지하기 위한 전압을 상기 제1 트랜지스터의 게이트와 소스 사이에 인가하고,
상기 제2 구동 회로는 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 수신하고, 상기 계조 전압과 상기 스윕 전압에 기초하여 상기 발광 소자의 발광 시간(duration)을 제어하는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 제1 트랜지스터와 상기 발광 소자는 제1 구동 전압이 인가되는 제1 전원선과 제2 구동 전압이 인가되는 제2 전원선 사이에 직렬로 연결되고,
상기 제1 구동 회로는,
스캔 신호에 응답하여, 상기 제1 트랜지스터의 게이트에 상기 바이어스 전압을 인가하는 제4 트랜지스터;
상기 스캔 신호에 응답하여, 상기 제1 트랜지스터의 소스에 제1 제어 전압을 인가하는 제5 트랜지스터; 및
상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
제4 항에 있어서,
상기 제2 구동 회로는,
게이트에 인가되는 전압에 따라, 상기 제1 트랜지스터의 게이트에 제2 제어 전압을 인가하는 상기 제2 트랜지스터;
상기 스캔 신호에 응답하여, 상기 제2 트랜지스터의 게이트에 상기 계조 전압을 인가하는 제3 트랜지스터; 및
일 단이 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 수신하고, 타 단이 상기 제2 트랜지스터의 게이트에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
제5 항에 있어서,
상기 표시 패널은 한 프레임 기간(frame time period)마다 영상을 표시하고,
상기 한 프레임 기간은 i) 상기 화소 회로가 상기 스캔 신호에 응답하여 상기 제1 커패시터에 상기 바이어스 전압을 저장하고 상기 제2 커패시터에 상기 계조 전압을 저장하는 데이터 기입 기간, 및 ii) 상기 발광 소자가 상기 펄스 폭에 대응하는 발광 시간 동안 발광하는 발광 기간을 포함하는 것을 특징으로 하는 표시 패널.
제6 항에 있어서,
상기 데이터 기입 기간에 로우 레벨의 상기 제1 구동 전압을 상기 제1 전원선에 공급하고 상기 발광 기간에 하이 레벨의 상기 제1 구동 전압을 상기 제1 전원선에 공급하는 전압 발생부; 및
상기 스캔 신호를 출력하고, 상기 발광 기간에 선형적으로 증가하는 상기 스윕 전압을 상기 제2 커패시터에 공급하는 게이트 스윕 구동부를 더 포함하는 표시 패널.
제7 항에 있어서,
상기 데이터 센싱 구동부는 상기 데이터 기입 기간에 하이 레벨의 상기 제2 제어 전압을 상기 제2 트랜지스터에 공급하고 상기 발광 기간에 로우 레벨의 상기 제2 제어 전압을 상기 제2 트랜지스터에 공급하는 것을 특징으로 하는 표시 패널.
제1 항에 있어서,
상기 데이터 센싱 구동부는 상기 제1 구동 회로에 기준 바이어스 전압 및 기준 소스 전압을 인가할 때 상기 제1 트랜지스터가 출력하는 전류의 크기를 감지하여 제1 센싱 데이터를 생성하고, 상기 제2 구동 회로에 기준 계조 전압 및 상기 기준 소스 전압을 인가할 때 상기 제2 트랜지스터가 출력하는 전류의 크기를 감지하여 제2 센싱 데이터를 생성하는 센싱 회로를 포함하는 것을 특징으로 하는 표시 패널.
제9 항에 있어서,
상기 타이밍 제어부는 상기 제1 센싱 데이터 및 상기 제2 센싱 데이터를 기초로 상기 제1 특성 정보 및 상기 제2 특성 정보를 각각 생성하고, 상기 제1 특성 정보 및 상기 제2 특성 정보를 저장하는 메모리를 포함하는 것을 특징으로 하는 표시 패널.
제9 항에 있어서,
상기 센싱 회로는,
상기 기준 소스 전압을 상기 제1 구동 회로와 상기 제2 구동 회로 중 하나에 선택적으로 인가하기 위한 스위치 회로;
수신되는 전류를 적분하는 적분 회로; 및
상기 제1 센싱 데이터 및 상기 제2 센싱 데이터를 생성하는 아날로그-디지털 변환 회로를 포함하는 것을 특징으로 하는 표시 패널.
제11 항에 있어서,
상기 제1 트랜지스터와 상기 발광 소자는 제1 구동 전압이 인가되는 제1 전원선과 제2 구동 전압이 인가되는 제2 전원선 사이에 직렬로 연결되고,
상기 제1 구동 회로는,
스캔 신호에 응답하여, 상기 제1 트랜지스터의 게이트에 상기 바이어스 전압을 인가하는 제4 트랜지스터;
상기 스캔 신호에 응답하여, 상기 제1 트랜지스터의 소스에 제1 제어 전압을 인가하는 제5 트랜지스터; 및
상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
상기 제2 구동 회로는,
게이트에 인가되는 전압에 따라, 상기 제1 트랜지스터의 게이트에 제2 제어 전압을 인가하는 상기 제2 트랜지스터;
상기 스캔 신호에 응답하여, 상기 제2 트랜지스터의 게이트에 상기 계조 전압을 인가하는 제3 트랜지스터; 및
일 단이 미리 설정된 기간 동안 선형적으로 변하는 스윕 전압을 수신하고, 타 단이 상기 제2 트랜지스터의 게이트에 연결되는 제2 커패시터를 포함하고,
상기 스위치 회로는 상기 적분 회로와 상기 제5 트랜지스터 사이의 제1 스위치, 및 상기 적분 회로와 상기 제2 트랜지스터 사이의 제2 스위치를 포함하고,
상기 적분 회로는 상기 제1 스위치와 상기 제2 스위치가 연결되는 제1 입력단, 상기 기준 소스 전압이 인가되는 제2 입력단 및 상기 아날로그-디지털 변환 회로와 연결되는 출력단을 갖는 연산 증폭기, 및 상기 연산 증폭기의 제1 입력단과 상기 출력단 사이에 연결되는 제3 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
제12 항에 있어서,
상기 데이터 센싱 구동부는,
상기 제4 트랜지스터를 통해 상기 기준 바이어스 전압을 상기 제1 트랜지스터의 게이트에 인가하고, 상기 기준 소스 전압을 상기 제1 트랜지스터의 소스에 인가하고, 이때 상기 제1 트랜지스터가 출력하는 전류를 상기 제5 트랜지스터를 통해 수신하여 상기 제1 센싱 데이터를 생성하고,
상기 제3 트랜지스터를 통해 상기 기준 계조 전압을 상기 제2 트랜지스터의 게이트에 인가하고, 상기 기준 소스 전압을 상기 제2 트랜지스터의 소스에 인가하고, 이때 상기 제2 트랜지스터가 출력하는 전류를 수신하여 상기 제2 센싱 데이터를 생성하는 것을 특징으로 하는 표시 패널.
발광 소자에 연결되는 화소 회로에 있어서,
제1 구동 전압이 인가되는 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터;
스캔 신호를 전달하는 스캔선에 연결되는 게이트, 바이어스 전압이 인가되는 제1 데이터선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결단을 갖는 제4 트랜지스터;
상기 스캔선에 연결되는 게이트, 제1 제어 전압이 인가되는 제1 센싱선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 연결단을 갖는 제5 트랜지스터;
상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터;
제1 노드에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 드레인, 및 제2 제어 전압이 인가되는 제2 센싱선에 연결되는 소스를 포함하는 제2 트랜지스터;
상기 스캔선에 연결되는 게이트, 계조 전압이 인가되는 제2 데이터선에 연결되는 제1 연결단, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 연결단을 포함하는 제3 트랜지스터; 및
미리 설정된 기간 동안 선형적으로 변하는 스윕 전압이 인가되는 전압선에 연결되는 제1 전극, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제2 커패시터를 포함하는 화소 회로.
발광 소자;
제1 구동 전압이 인가되는 제1 전원선과 상기 발광 소자 사이에 연결되는 제1 트랜지스터;
스캔 신호를 전달하는 스캔선에 연결되는 게이트, 바이어스 전압이 인가되는 제1 데이터선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 게이트에 연결되는 제2 연결단을 갖는 제4 트랜지스터;
상기 스캔선에 연결되는 게이트, 제1 제어 전압이 인가되는 제1 센싱선에 연결되는 제1 연결단, 및 상기 제1 트랜지스터의 소스에 연결되는 제2 연결단을 갖는 제5 트랜지스터;
상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 커패시터;
게이트, 상기 제1 트랜지스터의 게이트에 연결되는 드레인, 및 제2 제어 전압이 인가되는 제2 센싱선에 연결되는 소스를 포함하는 제2 트랜지스터;
상기 스캔선에 연결되는 게이트, 계조 전압이 인가되는 제2 데이터선에 연결되는 제1 연결단, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 연결단을 포함하는 제3 트랜지스터; 및
미리 설정된 기간 동안 선형적으로 변하는 스윕 전압이 인가되는 전압선에 연결되는 제1 전극, 및 상기 제2 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제2 커패시터를 포함하는 표시 패널.
제15 항에 있어서,
상기 표시 패널은 데이터 기입 기간과 발광 기간을 포함하는 한 프레임 기간(frame time period)마다 영상을 표시하고,
상기 데이터 기입 기간 내에 상기 스캔 신호를 상기 스캔선에 출력하고, 상기 발광 기간에 선형적으로 증가하는 상기 스윕 전압을 상기 전압선에 출력하는 게이트 스윕 구동부;
상기 데이터 기입 기간에 하이 레벨의 상기 제2 제어 전압을 상기 제2 센싱선에 출력하고, 상기 발광 기간에 로우 레벨의 상기 제2 제어 전압을 상기 제2 센싱선에 출력하고, 상기 스캔 신호와 동기화하여 상기 바이어스 전압과 상기 계조 전압을 각각 상기 제1 데이터선과 상기 제2 데이터선에 출력하는 데이터 센싱 구동부; 및
상기 데이터 기입 기간에 로우 레벨의 상기 제1 구동 전압을 상기 제1 전원선에 출력하고, 상기 발광 기간에 하이 레벨의 상기 제1 구동 전압을 상기 제1 전원선에 출력하는 전압 발생부를 더 포함하는 표시 패널.
제16 항에 있어서,
영상 데이터를 수신하고, 상기 제1 트랜지스터의 제1 특성 정보에 기초하여 바이어스 데이터를 생성하여 상기 데이터 센싱 구동부에 제공하고, 상기 제2 트랜지스터의 제2 특성 정보에 기초하여 상기 영상 데이터를 보정하여 보정 데이터를 생성하고 상기 보정 데이터를 상기 데이터 센싱 구동부에 제공하는 타이밍 제어부를 더 포함하고,
상기 데이터 센싱 구동부는 상기 바이어스 데이터 및 상기 보정 데이터를 수신하고, 상기 바이어스 데이터에 대응하는 상기 바이어스 전압을 생성하고, 상기 보정 데이터에 대응하는 상기 계조 전압을 생성하는 것을 특징으로 하는 표시 패널.
제16 항에 있어서,
상기 제1 센싱선에 연결되는 제1 스위치;
상기 제2 센싱선에 연결되는 제2 스위치;
상기 제1 스위치와 상기 제2 스위치가 연결되는 제1 입력단, 기준 소스 전압이 인가되는 제2 입력단, 및 출력단을 갖는 연산 증폭기;
상기 연산 증폭기의 상기 제1 입력단과 상기 출력단 사이에 연결되는 제3 커패시터;
상기 연산 증폭기의 상기 출력단에 연결되는 아날로그-디지털 변환 회로를 더 포함하는 표시 패널.
제18 항에 있어서,
상기 게이트 스윕 구동부는 상기 제1 트랜지스터의 특성을 센싱하기 위한 제1 센싱 기간에 상기 스캔 신호를 상기 스캔 선에 출력하고,
상기 데이터 센싱 구동부는 상기 제1 센싱 기간에 상기 제1 스위치를 턴 온시키고 상기 제2 스위치를 턴 오프시키고, 상기 스캔 신호와 동기화하여 하이 레벨의 기준 바이어스 전압과 로우 레벨의 기준 계조 전압을 각각 상기 제1 데이터선과 상기 제2 데이터선에 출력하는 것을 특징으로 하는 표시 패널.
제18 항에 있어서,
상기 게이트 스윕 구동부는 상기 제2 트랜지스터의 특성을 센싱하기 위한 제2 센싱 기간에 상기 스캔 신호를 상기 스캔 선에 출력하고,
상기 데이터 센싱 구동부는 상기 제2 센싱 기간에 상기 제1 스위치를 턴 오프시키고 상기 제1 스위치를 턴 온시키고, 상기 스캔 신호와 동기화하여 하이 레벨의 기준 바이어스 전압과 하이 레벨의 기준 계조 전압을 각각 상기 제1 데이터선과 상기 제2 데이터선에 출력하는 것을 특징으로 하는 표시 패널.