[go: up one dir, main page]

KR102651315B1 - 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR102651315B1
KR102651315B1 KR1020180095318A KR20180095318A KR102651315B1 KR 102651315 B1 KR102651315 B1 KR 102651315B1 KR 1020180095318 A KR1020180095318 A KR 1020180095318A KR 20180095318 A KR20180095318 A KR 20180095318A KR 102651315 B1 KR102651315 B1 KR 102651315B1
Authority
KR
South Korea
Prior art keywords
pull
code
voltage
pad
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180095318A
Other languages
English (en)
Other versions
KR20200020069A (ko
Inventor
최훈대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180095318A priority Critical patent/KR102651315B1/ko
Priority to US16/353,429 priority patent/US10748585B2/en
Priority to CN201910716005.7A priority patent/CN110838336B/zh
Publication of KR20200020069A publication Critical patent/KR20200020069A/ko
Application granted granted Critical
Publication of KR102651315B1 publication Critical patent/KR102651315B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명의 실시 예에 따른 캘리브레이션 회로는, 풀업 코드를 각각 수신하고 외부 저항과 연결된 패드 및 제 1 전원 전압 사이에 각각 연결되는 제 1 및 제 2 풀업 유닛들, 풀다운 코드를 수신하고 패드 및 제 2 전원 전압 사이에 연결되는 풀다운 유닛, 제 1 풀업 유닛 및 외부 저항에 기초하여 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 제 1 및 제 2 풀업 유닛들, 외부 저항, 및 풀다운 유닛에 기초하여 공통 노드에서 생성되는 제 2 전압과 기준 전압을 비교하는 비교기, 제 1 전압과 기준 전압의 제 1 비교 결과에 기초하여 풀업 코드를 조정하는 제 1 디지털 필터, 및 제 2 전압과 기준 전압의 제 2 비교 결과에 기초하여 풀다운 코드를 조정하는 제 2 디지털 필터를 포함할 수 있다.

Description

풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치{CALIBRATION CIRCUIT INCLUDING COMMON NODE SHARED BY PULL-UP CALIBRATION PATH AND PULL-DOWN CALIBRATION PATH, AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 좀 더 자세하게는 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
전송 선로를 따라 전송되는 신호는 전송 선로의 종단에서 반사될 수 있다. 신호의 반사는 신호의 전송에 영향을 줄 수 있다. 터미네이션 저항은 전송 선로를 통해 신호를 교환하는 장치들 사이의 임피던스를 매칭하기 위해 사용될 수 있고 신호의 반사를 줄일 수 있다. 임피던스 매칭을 위해, 메모리 컨트롤러로부터 고속으로 커맨드 및 어드레스를 수신하고 고속으로 메모리 컨트롤러와 데이터를 교환하는 메모리 장치 내부에는 터미네이션 저항(즉, ODT(on-die termination))이 포함될 수 있다.
메모리 장치 내부의 터미네이션 저항은 PVT(process, voltage, temperature)에 의해 변동될 수 있으므로, 메모리 장치는 터미네이션 저항을 보정하기 위한 캘리브레이션 회로를 포함할 수 있다. 종래의 캘리브레이션 회로에서는 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로가 서로 분리되어 있었으므로, 각각의 경로들이 PVT 변동에 의해 영향을 받을 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 캘리브레이션 회로는, 풀업 코드를 각각 수신하고 외부 저항과 연결된 패드 및 제 1 전원 전압 사이에 각각 연결되는 제 1 및 제 2 풀업 유닛들, 풀다운 코드를 수신하고 패드 및 제 2 전원 전압 사이에 연결되는 풀다운 유닛, 제 1 풀업 유닛 및 외부 저항에 기초하여 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 제 1 및 제 2 풀업 유닛들, 외부 저항, 및 풀다운 유닛에 기초하여 공통 노드에서 생성되는 제 2 전압과 기준 전압을 비교하는 비교기, 제 1 전압과 기준 전압의 제 1 비교 결과에 기초하여 풀업 코드를 조정하는 제 1 디지털 필터, 및 제 2 전압과 기준 전압의 제 2 비교 결과에 기초하여 풀다운 코드를 조정하는 제 2 디지털 필터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 제 1 패드 및 제 1 전원 전압 사이에 연결되는 제 1 저항부들 각각의 제 1 저항 값이 제 1 패드에 연결되는 외부 저항과 동일하도록 제 1 코드를 조정하고, 제 1 패드 및 제 2 전원 전압 사이에 연결되는 제 2 저항부의 제 2 저항 값이 외부 저항과 동일하도록 제 2 코드를 조정하는 캘리브레이션 회로, 워드 라인들과 비트 라인들에 연결되는 DRAM 셀들을 포함하고 제 2 패드를 통해 수신되거나 출력되는 데이터를 저장하는 메모리 셀 어레이, 워드 라인들 중 적어도 하나를 선택하는 로우 디코더, 비트 라인들과 연결된 컬럼 선택 라인들 중 적어도 하나를 선택하는 컬럼 디코더, 및 제 1 코드 및 제 2 코드를 수신하고, 제 2 패드에 연결되는 터미네이션 저항을 제공하고, 그리고 메모리 셀 어레이에 저장된 데이터를 제 2 패드를 통해 출력하는 출력 드라이버를 포함할 수 있고, 캘리브레이션 회로는 제 1 저항부들 중 하나 및 외부 저항에 기초하여 제 1 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 제 1 저항부들, 제 2 저항부, 및 외부 저항에 기초하여 공통 노드에서 생성되는 제 2 전압과 기준 전압을 비교하는 비교기를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는, 제 1 및 제 2 전원 전압들에 기초하여 동작하고 제 1 패드에 연결되는 외부 저항을 이용하여 제 1 및 제 2 코드들을 조정하는 캘리브레이션 회로, 제 1 및 제 2 전원 전압들에 기초하여 동작하고, 제 1 및 제 2 코드들을 수신하고, 그리고 제 2 패드에 연결되는 터미네이션 저항을 조정하는 출력 드라이버, 제 3 및 제 4 전원 전압들에 기초하여 동작하고, 워드 라인들과 비트 라인들에 연결되는 DRAM 셀들을 포함하고, 그리고 제 2 패드를 통해 수신되거나 출력되는 데이터를 저장하는 메모리 셀 어레이, 워드 라인들 중 적어도 하나를 선택하는 로우 디코더, 및 비트 라인들과 연결된 컬럼 선택 라인들 중 적어도 하나를 선택하는 컬럼 디코더를 포함할 수 있고, 캘리브레이션 회로는 제 1 코드에 따른 제 1 저항 값과 외부 저항에 기초하여 제 1 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 제 1 코드에 따른 제 2 저항 값, 외부 저항, 및 제 2 코드에 따른 제 3 저항 값에 기초하여 공통 노드에서 생성되는 제 2 전압과 기준 전압과 비교하는 비교기를 포함할 수 있다.
본 발명의 실시 예에 따른 캘리브레이션 회로는 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드 및 공통 노드에 연결된 하나의 비교기를 이용하여 풀업 코드 및 풀다운 코드 모두를 조정할 수 있다. 따라서, 캘리브레이션 회로의 PVT 변동이 개선될 수 있고 캘리브레이션 회로를 포함하는 반도체 메모리 장치의 RMT가 개선될 수 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다.
도 3은 도 1 및 도 2의 풀업 유닛의 블록도를 예시적으로 도시한다.
도 4는 도 1 및 도 2의 풀다운 유닛의 블록도를 예시적으로 도시한다.
도 5는 일 실시 예에 따라 도 1 및 도 2의 캘리브레이션 회로의 블록도를 좀 더 구체적으로 도시한다.
도 6은 다른 실시 예에 따라 도 1 및 도 2의 캘리브레이션 회로의 블록도를 좀 더 구체적으로 도시한다.
도 7 및 도 8은 본 발명의 다른 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다.
도 9 및 도 10은 본 발명의 또 다른 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다.
도 11은 본 발명의 실시 예에 따른 캘리브레이션 회로의 동작 방법의 순서도를 예시적으로 도시한다.
도 12는 본 발명의 실시 예에 따른 캘리브레이션 회로가 적용된 메모리 장치의 블록도를 예시적으로 도시한다.
도 13은 도 12의 메모리 장치로 ZQ 캘리브레이션 커맨드가 입력된 경우의 캘리브레이션 회로의 타이밍도를 예시적으로 도시한다.
도 14는 도 12의 출력 드라이버의 블록도를 예시적으로 도시한다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1 및 도 2는 본 발명의 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다. 도 1 및 도 2는 함께 설명될 것이다. 캘리브레이션 회로(100)는 패드(110), 풀업 유닛들(pull-up units; 120_1, 120_2), 비교기(130), 제 1 디지털 필터(140), 풀다운 유닛(pull-down unit; 150), 제 2 디지털 필터(160), 및 컨트롤러(170)를 포함할 수 있다.
패드(110)는 외부 저항(RZQ)과 전기적으로 연결될 수 있다. 외부 저항(RZQ)은 패드(110)와 전원 전압(VSSQ) 사이에 연결되지만 캘리브레이션 회로(100)에는 포함되지 않을 수 있다. 외부 저항(RZQ)은 캘리브레이션 회로(100)가 구현되는 반도체 장치의 PVT(process, voltage, temperature) 변동에 영향을 받지 않는 수동 소자일 수 있다. 예를 들어, 외부 저항(RZQ)은 240Ω일 수 있고 +/- 1%의 허용 오차(tolerance)가 외부 저항(RZQ)에 허용될 수 있다.
풀업 유닛들(120_1, 120_2)은 풀업 코드(PUCODE)를 각각 수신할 수 있다. 풀업 유닛들(120_1, 120_2)은 풀업 코드(PUCODE)에 따라 외부 저항(RZQ)과 연결된 패드(110) 및 전원 전압(VDDQ) 사이에 각각 연결될 수 있다. 풀업 유닛들(120_1, 120_2) 각각의 저항 값은 풀업 코드(PUCODE)에 따라 변경될 수 있다. 풀업 유닛들(120_1, 120_2) 각각은 풀업 코드(PUCODE)에 따라 가변 가능한 저항 값을 갖는 가변 저항부 또는 풀업 저항부일 수 있다. 풀업 유닛들(120_1, 120_2)은 서로 동일하게 구현될 수 있다.
비교기(130)는 공통 노드(혹은 패드 노드)의 전압(VDIV)과 기준 전압(VREFZQ)을 비교할 수 있다. 예를 들어, 전압(VDIV)의 제 1 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 한 개의 풀업 유닛(120_1), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 다른 예를 들어, 전압(VDIV)의 제 2 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 두 개의 풀업 유닛들(120_1, 120_2), 풀다운 유닛(150), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 제 1 레벨과 제 2 레벨은 모두 패드(110)와 전기적으로 연결된 공통 노드에서 생성될 수 있다. 비교기(130)는 전압(VDIV)과 기준 전압(VREFZQ)간의 레벨 차이를 증폭하는 증폭기를 포함할 수 있다.
제 1 디지털 필터(140)는 비교기(130)의 비교 결과에 기초하여 풀업 코드(PUCODE)를 조정하거나 보정(calibrate)할 수 있다. 제 1 디지털 필터(140)는 전압(VDIV)이 기준 전압(VREFZQ)보다 크면 풀업 코드(PUCODE)를 증가시키거나 감소시킬 수 있다. 풀업 코드(PUCODE)가 조정된 이후의 전압(VDIV)은 풀업 코드(PUCODE)가 조정되기 이전의 전압(VDIV)보다 낮아질 수 있다. 반대로, 제 1 디지털 필터(140)는 전압(VDIV)이 기준 전압(VREFZQ)보다 작으면 풀업 코드(PUCODE)를 감소시키거나 증가시킬 수 있다. 풀업 코드(PUCODE)가 조정된 이후의 전압(VDIV)은 풀업 코드(PUCODE)가 조정되기 이전의 전압(VDIV)보다 높아질 수 있다. 실시 예에 있어서, 제 1 디지털 필터(140)는 적어도 하나의 덧셈기 및 적어도 하나의 곱셈기를 포함할 수 있다. 제 1 디지털 필터(140)에서 사용되는 적어도 하나의 계수는 후술하는 제 1 경로(풀업 캘리브레이션 경로)의 안정성에 따라 결정될 수 있다.
풀다운 유닛(150)은 풀다운 코드(PDCODE)에 따라 외부 저항(RZQ)과 연결된 패드(110) 및 전원 전압(VSSQ) 사이에 연결될 수 있다. 풀다운 유닛(150)의 저항 값은 풀다운 코드(PDCODE)에 따라 변경될 수 있다. 풀다운 유닛(150)은 풀다운 코드(PDCODE)에 따라 가변 가능한 저항 값을 갖는 가변 저항부 또는 풀다운 저항부일 수 있다.
제 2 디지털 필터(160)는 제 1 디지털 필터(140)와 유사하게, 비교기(130)의 비교 결과에 기초하여 풀다운 코드(PDCODE)를 조정하거나 보정할 수 있다. 제 2 디지털 필터(160)는 전압(VDIV)이 기준 전압(VREFZQ)보다 크면 풀다운 코드(PDCODE)를 증가시키거나 감소시킬 수 있다. 반대로, 제 2 디지털 필터(160)는 전압(VDIV)이 기준 전압(VREFZQ)보다 작으면 풀다운 코드(PDCODE)를 감소시키거나 증가시킬 수 있다. 제 1 디지털 필터(140)와 유사하게, 제 2 디지털 필터(160)는 적어도 하나의 덧셈기 및 적어도 하나의 곱셈기를 포함할 수 있다. 제 2 디지털 필터(160)에서 사용되는 적어도 하나의 계수는 후술하는 제 2 경로(풀다운 캘리브레이션 경로)의 안정성에 따라 결정될 수 있다.
컨트롤러(170)는 제 1 디지털 필터(140)를 활성화하는 제 1 제어 신호(ZQPU_EN)를 생성할 수 있다. 제 1 제어 신호(ZQPU_EN)가 활성화된 구간 동안 제 1 디지털 필터(140)는 활성화되고 풀업 코드(PUCODE)를 조정할 수 있다. 컨트롤러(170)는 제 2 디지털 필터(160)를 활성화하는 제 2 제어 신호(ZQPD_EN)를 생성할 수 있다. 제 1 제어 신호(ZQPU_EN)가 활성화된 구간 다음의 제 2 제어 신호(ZQPD_EN)가 활성화된 구간 동안 제 2 디지털 필터(160)는 활성화되고 풀다운 코드(PDCODE)를 조정할 수 있다.
캘리브레이션 회로(100)는 ODT(on-die termination)를 위해, 풀업 유닛들(120_1, 120_2) 각각의 저항 값이 외부 저항(RZQ)과 동일하도록 풀업 코드(PUCODE)를 조정할 수 있고 그 다음 풀다운 유닛(150)의 저항 값이 외부 저항(RZQ)과 동일하도록 풀다운 코드(PDCODE)를 조정할 수 있다. 도 1을 참조하여, 캘리브레이션 회로(100)가 풀다운 코드(PDCODE)보다 풀업 코드(PUCODE)를 먼저 조정하는 동작을 설명한다.
풀업 코드(PUCODE)는 제 1 경로를 통하여 조정될 수 있다. 제 1 경로는 풀업 유닛들(120_1, 120_2) 중 하나의 풀업 유닛(120_1), 패드(110), 패드(110)에 연결된 공통 노드, 비교기(130), 및 제 1 디지털 필터(140)를 포함할 수 있다.
컨트롤러(170)는 제 1 제어 신호(ZQPU_EN)를 활성화하고 제 2 제어 신호(ZQPD_EN)를 비활성화할 수 있다. 제 1 제어 신호(ZQPU_EN)에 따라 제 1 디지털 필터(140)는 활성화될 수 있다. 반면에, 제 2 제어 신호(ZQPD_EN)에 따라 풀업 유닛(120_2), 풀다운 유닛(150), 및 제 2 디지털 필터(160)는 비활성화될 수 있다. 풀업 유닛(120_2)이 비활성화되면 풀업 유닛(120_2)은 패드(110)와 전원 전압(VDDQ) 사이에 전기적으로 연결되지 않을 수 있다. 예를 들어, 풀업 유닛(120_2)은 전기적으로 개방(open)될 수 있고 풀업 유닛(120_2)의 저항 값은 매우 커질 수 있다(예를 들면, 무한대). 풀다운 유닛(150)이 비활성화되면 풀다운 유닛(150)은 패드(110)와 전원 전압(VSSQ) 사이에 전기적으로 연결되지 않을 수 있다. 예를 들어, 풀다운 유닛(150)은 전기적으로 개방될 수 있고 풀다운 유닛(150)의 저항 값은 매우 커질 수 있다(예를 들면, 무한대).
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀업 유닛(120_1), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 풀업 유닛(120_2)은 비활성화되므로, 풀업 유닛(120_1)과 외부 저항(RZQ)은 전원 전압들(VDDQ, VSSQ) 사이에서 직렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고 풀업 유닛(120_1)의 저항 값이 풀업 코드(PUCODE)에 따라 변경되는 RU인 경우, 전압(VDIV)의 레벨은 VDDQ X [RZQ]/[RU + RZQ]일 수 있다.
비교기(130)는 전압(VDIV)의 제 1 레벨과 기준 전압(VREFZQ)의 레벨을 비교할 수 있다. 풀업 유닛(120_1)의 저항 값이 외부 저항(RZQ)과 동일하도록, 기준 전압(VREFZQ)은 VDDQ X 0.5로 사전에 설정될 수 있다. 제 1 디지털 필터(140)는 풀업 유닛(120_1)의 저항 값이 외부 저항(RZQ)과 동일하도록 또는 전압(VDIV)의 레벨이 기준 전압(VREFZQ)의 레벨과 동일하도록 풀업 코드(PUCODE)를 조정할 수 있다.
제 1 디지털 필터(140)는 조정된 풀업 코드(PUCODE), 즉 최종 풀업 코드를 레지스터(141)에 저장할 수 있다. 최종 풀업 코드는 고정된 값을 가질 수 있고 그리고 최종 풀업 코드에 따른 풀업 유닛(120_1)의 저항 값은 외부 저항(RZQ)과 동일할 수 있다. 레지스터(141)는 제 1 디지털 필터(140)에 포함되는 것으로 도 1에서 도시되었으나, 레지스터(141)는 제 1 디지털 필터(140)와 분리되어 캘리브레이션 회로(100) 또는 다른 장치 내에서 구현될 수도 있다.
캘리브레이션 회로(100)는 제 1 경로를 통해 풀업 코드(PUCODE)를 조정한 이후에 제 2 경로를 통해 풀다운 코드(PDCODE)를 조정할 수 있다. 캘리브레이션 회로(100)는 풀업 코드(PUCODE)를 조정하는 동안 풀다운 코드(PDCODE)를 조정하지 않는다. 도 2를 참조하여, 캘리브레이션 회로(100)가 풀다운 코드(PDCODE)를 조정하는 동작을 설명한다.
풀다운 코드(PDCODE)는 제 2 경로를 통하여 조정될 수 있다. 제 2 경로는 풀다운 유닛(150), 패드(110), 패드(110)에 연결된 공통 노드, 비교기(130), 및 제 2 디지털 필터(160)를 포함할 수 있다. 풀다운 코드(PDCODE)가 조정되는 동안, 풀업 유닛들(120_1, 120_2)은 활성화될 수 있고 최종 풀업 코드가 풀업 유닛들(120_1, 120_2)로 각각 제공될 수 있다. 풀업 유닛들(120_1, 120_2)은 패드(110) 및 전원 전압(VDDQ) 사이에 병렬로 연결되고 그리고 풀업 유닛들(120_1, 120_2) 각각의 저항 값은 최종 풀업 코드에 따라 외부 저항(RZQ)과 동일할 수 있다.
컨트롤러(170)는 제 1 제어 신호(ZQPU_EN)를 비활성화하고 제 2 제어 신호(ZQPD_EN)를 활성화할 수 있다. 제 1 제어 신호(ZQPU_EN)에 따라 제 1 디지털 필터(140)는 비활성화될 수 있다. 반면에, 제 2 제어 신호(ZQPD_EN)에 따라 제 2 디지털 필터(160)는 활성화될 수 있다. 레지스터(141)는 제 2 제어 신호(ZQPD_EN)에 따라 최종 풀업 코드를 풀업 유닛들(120_1, 120_2)로 각각 제공할 수 있다.
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀업 유닛들(120_1, 120_2), 외부 저항(RZQ), 및 풀다운 유닛(150)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 제 2 경로를 통해 풀다운 코드(PDCODE)가 조정되는 동안 외부 저항(RZQ)과 풀다운 유닛(150)은 패드(110)와 전원 전압(VSSQ) 사이에 서로 병렬로 연결될 수 있다. 따라서, 기준 전압(VREFZQ)을 유지하면서 풀다운 유닛(150)의 저항 값을 외부 저항(RZQ)과 동일하게 조정하기 위해, 풀업 유닛들(120_1, 120_2)도 패드(110)와 전원 전압(VDDQ) 사이에 서로 병렬로 연결될 수 있다. 예를 들어, 서로 병렬로 연결된 풀업 유닛들(120_1, 120_2)의 합성 저항은 하나의 풀업 유닛의 저항 값의 절반일 수 있다.
풀업 유닛들(120_1, 120_2), 그리고 외부 저항(RZQ)과 풀다운 유닛(150)은 전원 전압들(VDDQ, VSSQ) 사이에서 직렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고, 풀업 유닛들(120_1, 120_2) 각각의 저항 값은 풀업 코드(PUCODE)에 따라 고정된 RU이고, 그리고 풀다운 유닛(150)의 저항 값이 풀다운 코드(PDCODE)에 따라 변경되는 RD인 경우, 전압(VDIV)의 레벨은 VDDQ X [RZQ||RD]/[(RU||RU) + (RZQ||RD)]일 수 있다. RU는 최종 풀업 코드에 따라 RZQ로 고정되므로, 전압(VDIV)의 레벨은 VDDQ X [RZQ||RD]/[(RZQ/2) + (RZQ||RD)]일 수 있다.
비교기(130)는 전압(VDIV)의 제 2 레벨과 기준 전압(VREFZQ)의 레벨을 비교할 수 있다. 기준 전압(VREFZQ)은 풀업 코드(PUCODE)를 조정하는 경우와 동일하게 VDDQ X 0.5로 유지될 수 있다. 제 2 디지털 필터(160)는 풀다운 유닛(150)의 저항 값이 외부 저항(RZQ)과 동일하도록 또는 전압(VDIV)의 레벨이 기준 전압(VREFZQ)의 레벨과 동일하도록 풀다운 코드(PDCODE)를 조정할 수 있다.
제 2 디지털 필터(160)는 조정된 풀다운 코드(PDCODE), 즉 최종 풀다운 코드를 레지스터(161)에 저장할 수 있다. 최종 풀다운 코드는 고정된 값을 가질 수 있고 그리고 최종 풀다운 코드에 따른 풀다운 유닛(150)의 저항 값은 외부 저항(RZQ)과 동일할 수 있다. 레지스터(161)는 제 2 디지털 필터(160)에 포함되는 것으로 도 2에서 도시되었으나, 레지스터(161)는 제 2 디지털 필터(160)와 분리되어 캘리브레이션 회로(100) 또는 다른 장치 내에서 구현될 수도 있다.
전술한대로, 제 1 경로를 통해 생성되는 공통 노드의 전압(VDIV)은 전원 전압들(VDDQ, VSSQ)의 차이, 한 개의 풀업 유닛(120_1), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 제 2 경로를 통해 생성되는 공통 노드의 전압(VDIV)은 전원 전압들(VDDQ, VSSQ)의 차이, 두 개의 풀업 유닛들(120_1, 120_2), 외부 저항(RZQ), 및 풀다운 유닛(150)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)가 조정되는 동안 기준 전압(VREFDQ)의 레벨은 동일하게 유지되므로, 제 1 경로를 통해 생성되는 공통 노드의 전압(VDIV)의 제 1 레벨과 제 2 경로를 통해 생성되는 공통 노드의 전압(VDIV)의 제 2 레벨은 모두 기준 전압(VREFDQ)의 레벨(예를 들어, VDDQ X 0.5)로 수렴할 수 있다.
실시 예에 있어서, 비교기(130)는 제 1 경로를 통해 풀업 코드(PUCODE)가 조정되는 경우에 동작할 수 있고 그리고 제 2 경로를 통해 풀다운 코드(PDCODE)가 조정되는 경우에도 동작할 수 있다. 제 1 디지털 필터(140)는 비교기(130)의 제 1 비교 결과에 기초하여 풀업 코드(PUCODE)를 조정할 수 있다. 제 2 디지털 필터(160)는 비교기(130)의 제 2 비교 결과에 기초하여 풀다운 코드(PDCODE)를 조정할 수 있다. 즉, 제 1 및 제 2 디지털 필터들(140, 160)은 비교기(130)를 공유할 수 있다. 제 1 비교 결과는 제 1 경로를 통해 생성되는 공통 노드의 제 1 전압(VDIV)과 기준 전압(VREFDQ)의 비교 결과를 나타낼 수 있고 그리고 제 2 비교 결과는 제 2 경로를 통해 생성되는 공통 노드의 제 2 전압(VDIV)과 기준 전압(VREFDQ)의 비교 결과를 나타낼 수 있다. 제 1 경로를 통해 생성되는 전압과 제 2 경로를 통해 생성되는 전압이 모두 패드(110)에 연결된 노드에서 생성되므로, 패드(110)에 연결된 노드는 공통 노드로 지칭될 수 있다. 제 1 경로 및 제 2 경로는 각각 공통 노드를 포함할 수 있다. 예를 들어, 공통 노드는 패드(110)와 비교기(130) 사이의 경로 또는 패드(110)와 풀다운 유닛(150) 사이의 경로에 위치할 수 있다.
상술한 실시 예와 달리, 풀업 코드(PUCODE)를 조정하기 위한 하나의 비교기와 풀다운 코드(PDCODE)를 조정하기 위한 다른 비교기가 캘리브레이션 회로에 이용되면, 각각의 비교기들에서 PVT 변동이 발생할 수 있다. 또한, 전압(VDIV)이 생성되는 노드들이 공유되지 않고 서로 상이하면, 각각의 노드들에서 PVT 변동이 발생할 수 있다. 반면에, 본 발명의 실시 예에 따른 캘리브레이션 회로(100)는 제 1 경로 및 제 2 경로에 의해 공유되는 공통 노드 및 공통 노드에 연결된 하나의 비교기(130)를 이용하여 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE) 모두를 조정할 수 있다. 캘리브레이션 회로(100)는 PVT 변동을 줄이고 그리고 RMT(rank margin tool)를 개선할 수 있다. 캘리브레이션 회로(100)는, 서로 분리된 풀업 캘리브레이션 경로 및 풀다운 캘리브레이션 경로를 갖는 다른 캘리브레이션 회로에 비해, 풀업 유닛들(120_1, 120_2) 각각의 저항 값을 보다 정확하게 외부 저항(RZQ)과 일치시킬 수 있고 풀다운 유닛(150)의 저항 값을 보다 정확하게 외부 저항(RZQ)과 일치시킬 수 있다.
실시 예에 있어서, 캘리브레이션 회로(100)는 기준 전압(VREFZQ)을 생성하는 전압 디바이더(미도시)를 더 포함할 수 있다. 예를 들어, 전압 디바이더는 전원 전압들(VDDQ, VSSQ)을 연결하는 저항들을 포함할 수 있고 저항들은 서로 직렬로 연결될 수 있다. 저항들의 비율은 사전에 설정된 기준 전압(VREFZQ)의 레벨에 따라 결정될 수 있다.
도 3은 도 1 및 도 2의 풀업 유닛의 블록도를 예시적으로 도시한다. 도 3의 풀업 유닛(120_1)은 도 1 및 도 2의 풀업 유닛(120_1)일 수 있다.
풀업 유닛(120_1)은 풀업 코드(PUCODE[0:N], N은 자연수)를 수신하는 스위치들과 패드(110) 사이에 연결되는 저항(Rus)을 포함할 수 있다. 풀업 유닛(120_1)은 N+1 비트들을 갖는 풀업 코드(PUCODE[0:N])에 따라 전원 전압(VDDQ)과 저항(Rus)을 각각 전기적으로 연결하는 스위치들(트랜지스터들)을 포함할 수 있다. 게이트 단자를 통해 풀업 코드(PUCODE[0])를 수신하는 스위치는 풀업 코드(PUCODE[0])에 따라 턴 온되거나 턴 오프될 수 있다. 다른 풀업 코드(PUCODE[1:N])를 수신하는 다른 스위치들도 상술한 방식으로 동작할 수 있다. 도 3에서 스위치는 PMOS(p-channel metal oxide semiconductor)로 예시적으로 도시되었으나, 저항(Rus)과 전원 전압(VDDQ)을 각각 연결하는 스위치들은 PMOS, NMOS(n-channel metal oxide semiconductor), 또는 PMOS와 NMOS 조합을 이용하여 구현될 수도 있다.
풀업 유닛(120_1)은 캘리브레이션 동작을 수행하는 동안 턴 온되는 트랜지스터와 그 트랜지스터에 연결되는 저항(Rum)을 더 포함할 수 있다. 제어 신호(ZQCAL_ENB)는 캘리브레이션 동작 구간을 나타낼 수 있다. 캘리브레이션 동작 구간은 풀업 코드(PUCODE)가 조정되는 구간 및 풀다운 코드(PDCODE)가 조정되는 구간을 모두 포함할 수 있다. 예를 들어, 제어 신호(ZQCAL_ENB)는 풀업 코드(PUCODE)가 조정되는 구간 및 풀다운 코드(PDCODE)가 조정되는 구간에서 논리 0을 가질 수 있고 전원 전압(VDDQ)과 저항(Rum)을 연결할 수 있다. 저항(Rum)은 풀업 코드(PUCODE[0:N])와 관계없이 제어 신호(ZQCAL_ENB)에 따라 전원 전압(VDDQ)과 패드(110) 사이에 전기적으로 연결될 수 있다.
풀업 유닛(120_1)의 합성 저항(또는 등가 저항)은 제어 신호(ZQCAL_ENB) 및 풀업 코드(PUCODE)에 따른 저항들(Rum, Rus)과 스위치들에 의해 결정될 수 있다. 예를 들어, 제어 신호(ZQCAL_ENB)가 활성화되고 풀업 유닛(120_1)으로 최종 풀업 코드가 제공되면, 풀업 유닛(120_1)의 합성 저항은 외부 저항(RZQ)과 동일할 수 있다(예를 들어, 240Ω).
실시 예에 있어서, 도 3에서 도시된 것과 달리, 스위치들과 저항들(Rum, Rus)의 위치가 서로 바뀔 수도 있다. 저항들(Rum, Rus)은 전원 전압(VDDQ)과 스위치들 사이에 연결될 수도 있다. 스위치들은 저항들(Rum, Rus)과 패드(110) 사이에 연결될 수도 있다.
실시 예에 있어서, 도 1 및 도 2의 풀업 유닛(120_2)은 도 3의 풀업 유닛(120_1)과 동일하게 구현될 수 있다. 다만, 풀업 코드(PUCODE)가 조정되는 동안 풀업 유닛(120_2)의 저항들(Rum, Rus)과 연결되는 스위치들은 모두 턴 오프될 수 있다. 풀다운 코드(PDCODE)가 조정되는 동안 풀업 유닛(120_2)의 저항(Rus)과 연결되는 스위치들로 최종 풀업 코드가 제공될 수 있다. 풀다운 코드(PDCODE)가 조정되는 동안 풀업 유닛(120_2)의 저항(Rum)과 연결되는 스위치로 제어 신호(ZQCAL_ENB) 대신에 다른 제어 신호(ZQPD_ENB)가 제공될 수 있다. 제어 신호(ZQPD_ENB)는 제 2 제어 신호(ZQPD_EN)가 반전된 것일 수 있고 풀다운 코드(PDCODE)가 조정되는 동안 풀업 유닛(120_2)의 저항(Rum)과 연결되는 스위치를 턴 온시킬 수 있다.
도 4는 도 1 및 도 2의 풀다운 유닛의 블록도를 예시적으로 도시한다. 도 4의 풀다운 유닛(150)은 도 1 및 도 2의 풀다운 유닛(150)일 수 있다.
풀다운 유닛(150)은 풀다운 코드(PDCODE[0:N], N은 자연수)를 수신하는 스위치들과 패드(110) 사이에 연결되는 저항(Rds)을 포함할 수 있다. 풀다운 유닛(150)은 N+1 비트들을 갖는 풀다운 코드(PDCODE[0:N])에 따라 전원 전압(VSSQ)과 저항(Rds)을 각각 전기적으로 연결하는 스위치들(트랜지스터들)을 포함할 수 있다. 게이트 단자를 통해 풀다운 코드(PDCODE[0])를 수신하는 스위치는 풀다운 코드(PDCODE[0])에 따라 턴 온되거나 턴 오프될 수 있다. 다른 풀다운 코드(PDCODE[1:N])를 수신하는 다른 스위치들도 상술한 방식으로 동작할 수 있다. 도 4에서 스위치는 NMOS로 예시적으로 도시되었으나, 저항(Rds)과 전원 전압(VSSQ)을 각각 연결하는 스위치들은 PMOS, NMOS, 또는 PMOS와 NMOS 조합을 이용하여 구현될 수도 있다.
풀다운 유닛(150)은 풀다운 코드(PDCODE)가 조정되는 동안 턴 온되는 트랜지스터와 그 트랜지스터에 연결되는 저항(Rdm)을 더 포함할 수 있다. 예를 들어, 도 1 및 도 2에서 전술한 제 2 제어 신호(ZQPD_EN)는 풀다운 코드(PDCODE)가 조정되는 구간에서 논리 1을 가질 수 있고 전원 전압(VSSQ)과 저항(Rdm)을 연결할 수 있다. 저항(Rdm)은 풀다운 코드(PDCODE[0:N])와 관계없이 제 2 제어 신호(ZQPD_EN)에 따라 전원 전압(VDDQ)과 패드(110) 사이에 전기적으로 연결될 수 있다.
풀다운 유닛(150)의 합성 저항은 제 2 제어 신호(ZQPD_EN) 및 풀다운 코드(PDCODE)에 따른 저항들(Rdm, Rds)과 스위치들에 의해 결정될 수 있다. 제 2 제어 신호(ZQPD_EN)가 활성화되고 풀다운 유닛(150)으로 최종 풀다운 코드가 제공되면, 풀다운 유닛(150)의 합성 저항은 외부 저항(RZQ)과 동일할 수 있다(예를 들어, 240Ω).
실시 예에 있어서, 도 4에서 도시된 것과 달리, 스위치들과 저항들(Rdm, Rds)의 위치가 서로 바뀔 수도 있다. 저항들(Rdm, Rds)은 전원 전압(VSSQ)과 스위치들 사이에 연결될 수도 있다. 스위치들은 저항들(Rdm, Rds)과 패드(110) 사이에 연결될 수도 있다.
다른 실시 예에 있어서, 도 3 및 도 4에서 풀업 코드(PUCODE[0:N])의 비트들의 개수와 풀다운 코드(PDCODE[0:N])의 비트들의 개수는 N+1로 서로 동일한 것으로 설명되었으나, 풀업 코드(PUCODE[0:N])의 비트들의 개수와 풀다운 코드(PDCODE[0:N])의 비트들의 개수는 서로 상이할 수도 있다. 풀업 유닛(120_1)의 스위치들의 개수와 풀다운 유닛(150)의 스위치들의 개수도 서로 상이할 수 있다.
도 5는 일 실시 예에 따라 도 1 및 도 2의 캘리브레이션 회로의 블록도를 좀 더 구체적으로 도시한다. 도 5에서, 패드(110), 풀업 유닛들(120_1, 120_2), 및 제 1 디지털 필터(140)만 도시되었고 캘리브레이션 회로(100)의 다른 구성 요소들은 생략되었다. 예를 들어, 캘리브레이션 회로(100)는 풀업 유닛(120_2)의 연결을 위한 로직(180)을 더 포함할 수 있다.
전술한대로, 풀업 코드(PUCODE)가 조정되는 동안, 풀업 코드(PUCODE)는 풀업 유닛(120_1)에게는 제공되나 풀업 유닛(120_2)에게는 제공되지 않을 수 있다. 로직(180)은 제 2 제어 신호(ZQPD_EN)가 비활성화되면 풀업 코드(PUCODE)를 풀업 유닛(120_2)으로 제공하지 않을 수 있다. 예를 들어, 로직(180)은 제 2 제어 신호(ZQPD_EN)에 기초하여 제 1 디지털 필터(140)의 풀업 코드(PUCODE) 대신에 블록 코드를 풀업 유닛(120_2)으로 제공할 수 있다. 블록 코드에 의해 풀업 유닛(120_2)의 모든 트랜지스터들은 턴 오프될 수 있고 풀업 유닛(120_2)은 블록될 수 있다. 풀업 유닛(120_2)은 제 2 제어 신호(ZQPD_EN)가 비활성화되면 전원 전압(VDDQ)과 패드(110) 사이에 전기적으로 연결되지 않을 수 있다.
로직(180)은 제 2 제어 신호(ZQPD_EN)가 활성화되면, 풀업 코드(PUCODE)를 풀업 유닛(120_2)으로 제공할 수 있다. 여기서, 풀업 코드(PUCODE)는 레지스터(141)에 저장되고 고정된 최종 풀업 코드일 수 있다. 로직(180)은 다양한 논리 게이트들(INV, NAND, NOR, AND, OR, XNOR, XOR 등)의 조합을 이용하여 구현될 수 있다.
도 6은 다른 실시 예에 따라 도 1 및 도 2의 캘리브레이션 회로의 블록도를 좀 더 구체적으로 도시한다. 도 6에서, 패드(110), 풀업 유닛들(120_1, 120_2), 및 제 1 디지털 필터(140)만 도시되었고 캘리브레이션 회로(100)의 다른 구성 요소들은 생략되었다. 예를 들어, 캘리브레이션 회로(100)는 풀업 유닛(120_2)의 연결을 위한 스위치 회로(190)를 더 포함할 수 있다.
전술한 예시들과 달리, 제 1 디지털 필터(140)의 풀업 코드(PUCODE)는 풀업 유닛들(120_1, 120_2) 모두에게 제공될 수 있다. 풀업 유닛들(120_1, 120_2) 각각은 제 1 경로를 통해 조정되는 풀업 코드(PUCODE)를 수신할 수 있고 그 다음 제 2 경로를 통해 풀다운 코드(PDCODE)가 조정되는 동안 레지스터(141)에 저장된 최종 풀업 코드를 수신할 수 있다.
스위치 회로(190)는 제 2 제어 신호(ZQPD_EN)에 따라 풀업 유닛(120_2)과 패드(110)를 연결할 수 있다. 스위치 회로(190)는 제 2 제어 신호(ZQPD_EN)가 활성화되는 경우에만 풀업 유닛(120_2)과 패드(110)를 연결할 수 있다. 예를 들어, 스위치 회로(190)는 제 2 제어 신호(ZQPD_EN)에 따라 풀업 유닛(120_2)의 저항들과 패드(110)를 각각 전기적으로 연결하는 트랜지스터들을 포함할 수 있다. 도 5의 예시 또는 도 6의 예시와 관계없이, 풀업 유닛(120_2)은 풀업 코드(PUCODE)가 조정되는 동안 전원 전압(VDDQ)과 패드(110) 사이에 전기적으로 연결되지 않을 수 있다.
도 7 및 도 8은 본 발명의 다른 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다. 도 7 및 도 8은 함께 설명될 것이다. 캘리브레이션 회로(200)는 패드(210), 풀업 유닛들(220_1~220_8), 비교기(230), 제 1 디지털 필터(240), 풀다운 유닛(250), 제 2 디지털 필터(260), 및 컨트롤러(270)를 포함할 수 있다. 도 7 및 도 8의 캘리브레이션 회로(200)는 도 1 및 도 2의 캘리브레이션 회로(100)와 유사하게 동작하거나 구현될 수 있다. 도 7 및 도 8의 구성 요소들 각각은 유사한 참조 번호를 갖는 도 1 내지 도 6의 구성 요소와 유사하게 동작하거나 구현될 수 있다. 이하, 캘리브레이션 회로(200)와 캘리브레이션 회로(100)간의 차이점이 주로 설명된다.
캘리브레이션 회로(200)는 캘리브레이션 회로(100)와 달리 8개의 풀업 유닛들(220_1~220_8)을 포함할 수 있다. 풀업 코드(PUCODE)는 제 1 경로를 통하여 조정될 수 있다. 도 7을 참조하면, 제 1 경로는 풀업 유닛들(220_1~220_4), 패드(210), 공통 노드, 비교기(230), 및 제 1 디지털 필터(240)를 포함할 수 있다. 제 1 경로를 통해 풀업 코드(PUCODE)가 조정되는 동안, 풀업 유닛들(220_1~220_4)은 전원 전압(VDDQ)과 패드(210) 사이에 각각 연결될 수 있으나 풀업 유닛들(220_5~220_8)은 전원 전압(VDDQ)과 패드(210) 사이에 각각 전기적으로 연결되지 않을 수 있다. 풀업 유닛들(220_1~220_4) 각각은 도 1 및 도 2에서 전술한 풀업 유닛(120_1)과 동일하게 동작하거나 구현될 수 있다. 풀업 유닛들(220_5~220_8) 각각은 도 1 및 도 2에서 전술한 풀업 유닛(120_2)과 동일하게 동작하거나 구현될 수 있다.
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 4개의 풀업 유닛들(220_1~220_4), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 풀업 유닛들(220_1~220_4)은 서로 병렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고 풀업 유닛들(220_1~220_4) 각각의 저항 값이 RU인 경우, 전압(VDIV)의 레벨은 VDDQ X [RZQ]/[(RU/4) + RZQ]일 수 있다. 풀업 유닛들(220_1~220_4) 각각의 저항 값이 외부 저항(RZQ)과 동일하도록, 도 1 및 도 2의 경우와 달리 기준 전압(VREFZQ)은 VDDQ X 0.8로 사전에 설정될 수 있다. 제 1 경로에 포함되는 풀업 유닛들의 개수가 증가할수록, 기준 전압(VREFZQ)의 레벨도 증가할 수 있다. 풀업 유닛들의 개수 및 기준 전압(VREFZQ)의 레벨은 상술한 예시들로 한정되지 않는다. 사전에 설정된 기준 전압(VREFZQ)의 레벨에 따라 풀업 유닛들의 개수가 결정될 수 있다. 예를 들어, 풀업 유닛들의 개수가 M이면, 기준 전압(VREFZQ)의 레벨은 VDDQ X [RZQ]/[RZQ/(M/2) + RZQ]일 수 있다. 제 1 디지털 필터(240)는 조정된 풀업 코드(PUCODE), 즉 최종 풀업 코드를 레지스터(241)에 저장할 수 있다.
캘리브레이션 회로(100)와 유사하게, 캘리브레이션 회로(200)는 제 1 경로를 통해 풀업 코드(PUCODE)를 조정한 이후에 제 2 경로를 통해 풀다운 코드(PDCODE)를 조정할 수 있다. 도 8을 참조하면, 제 2 경로는 풀다운 유닛(250), 패드(210), 공통 노드, 비교기(230), 및 제 2 디지털 필터(260)를 포함할 수 있다. 여기서, 풀다운 코드(PDCODE)가 조정되는 동안, 풀업 유닛들(220_1~220_8)은 모두 활성화될 수 있고 그리고 최종 풀업 코드가 풀업 유닛들(220_1~220_8)로 각각 제공될 수 있다. 풀업 유닛들(220_1~220_8)은 패드(210) 및 전원 전압(VDDQ) 사이에 병렬로 연결되고 그리고 풀업 유닛들(220_1~220_8) 각각의 저항 값은 최종 풀업 코드에 따라 외부 저항(RZQ)과 동일하다.
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 8개의 풀업 유닛들(220_1~220_8), 외부 저항(RZQ), 및 풀다운 유닛(250)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 제 2 경로를 통해 풀다운 코드(PDCODE)가 조정되는 동안 외부 저항(RZQ)과 풀다운 유닛(250)은 패드(210) 및 전원 전압(VSSQ) 사이에 서로 병렬로 연결될 수 있다. 따라서, 기준 전압(VREFZQ)을 유지하면서 풀다운 유닛(250)의 저항 값을 외부 저항(RZQ)과 동일하게 조정하기 위해, 풀업 유닛들(220_1~220_8)도 서로 병렬로 연결될 수 있다.
풀업 유닛들(220_1~220_8), 그리고 외부 저항(RZQ)과 풀다운 유닛(250)은 전원 전압들(VDDQ, VSSQ) 사이에서 직렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고, 풀업 유닛들(220_1~220_8) 각각의 저항 값이 RU이고, 그리고 풀다운 유닛(250)의 저항 값이 RD인 경우, 전압(VDIV)의 레벨은 VDDQ X [RZQ||RD]/[(RU/8) + (RZQ||RD)]일 수 있다. RU는 최종 풀업 코드에 따라 RZQ이므로, 전압(VDIV)의 레벨은 VDDQ X [RZQ||RD]/[(RZQ/8) + (RZQ||RD)]일 수 있다. 기준 전압(VREFZQ)은 풀업 코드(PUCODE)를 조정하는 경우와 동일하게 VDDQ X 0.8로 유지될 수 있다. 제 2 디지털 필터(260)는 조정된 풀다운 코드(PDCODE), 즉 최종 풀다운 코드를 레지스터(261)에 저장할 수 있다.
도 9 및 도 10은 본 발명의 또 다른 실시 예에 따른 캘리브레이션 회로의 블록도를 예시적으로 도시한다. 도 9 및 도 10은 함께 설명될 것이다. 캘리브레이션 회로(300)는 패드(310), 풀다운 유닛들(320_1~320_8), 비교기(330), 제 1 디지털 필터(340), 풀업 유닛(350), 제 2 디지털 필터(360), 및 컨트롤러(370)를 포함할 수 있다. 캘리브레이션 회로(300)는 캘리브레이션 회로들(100, 200)과 유사하게 동작하거나 구현될 수 있다. 도 9 및 도 10의 구성 요소들 각각은 유사한 참조 번호를 갖는 도 1 내지 도 8의 구성 요소와 유사하게 동작하거나 구현될 수 있다. 이하, 캘리브레이션 회로(300)와 캘리브레이션 회로들(100, 200)간의 차이점이 주로 설명된다.
전술한 예시들과 달리, 외부 저항(RZQ)은 전원 전압(VSSQ)이 아닌 전원 전압(VDDQ)과 패드(310) 사이에 연결될 수 있다. 풀다운 유닛들(320_1~320_8)은 풀다운 코드(PDCODE)에 따라 외부 저항(RZQ)과 연결된 패드(310) 및 전원 전압(VSSQ) 사이에 각각 연결될 수 있다. 풀다운 유닛들(320_1~320_8)은 서로 동일하게 구현될 수 있고, 풀다운 유닛들(320_1~320_8) 각각은 도 4의 저항들(Rdm, Rds) 및 트랜지스터들을 포함할 수 있다.
비교기(330)는 공통 노드의 전압(VDIV)과 기준 전압(VREFZQ)을 비교할 수 있다. 예를 들어, 전압(VDIV)의 제 1 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀다운 유닛들(320_1~320_4), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 다른 예를 들어, 전압(VDIV)의 제 2 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀다운 유닛들(320_1~320_8), 풀업 유닛(350), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 비교기(330)는 전술한 비교기들(130, 230)과 유사하게 동작하거나 구현될 수 있다.
제 1 디지털 필터(340)는 비교기(330)의 비교 결과에 기초하여 풀다운 코드(PDCODE)를 조정하거나 변경할 수 있다. 제 1 디지털 필터(340)는 전압(VDIV)이 기준 전압(VREFZQ)보다 크면 풀다운 코드(PDCODE)를 증가시키거나 감소시킬 수 있다. 반대로, 제 1 디지털 필터(340)는 전압(VDIV)이 기준 전압(VREFZQ)보다 작으면 풀다운 코드(PDCODE)를 감소시키거나 증가시킬 수 있다. 제 1 디지털 필터(340)는 전술한 제 1 디지털 필터들(140, 240)과 유사하게 구현될 수 있다.
풀업 유닛(350)은 풀업 코드(PUCODE)에 따라 외부 저항(RZQ)과 연결된 패드(310) 및 전원 전압(VDDQ) 사이에 연결될 수 있다. 풀업 유닛(350)은 도 3의 저항들(Rum, Rus) 및 트랜지스터들을 포함할 수 있다.
제 2 디지털 필터(360)는 비교기(330)의 비교 결과에 기초하여 풀업 코드(PUCODE)를 조정하거나 변경할 수 있다. 제 2 디지털 필터(360)는 전압(VDIV)이 기준 전압(VREFZQ)보다 크면 풀업 코드(PUCODE)를 증가시키거나 감소시킬 수 있다. 반대로, 제 2 디지털 필터(360)는 전압(VDIV)이 기준 전압(VREFZQ)보다 작으면 풀업 코드(PUCODE)를 감소시키거나 증가시킬 수 있다. 제 2 디지털 필터(360)는 전술한 제 2 디지털 필터들(160, 260)과 유사하게 구현될 수 있다.
컨트롤러(370)는 제 1 디지털 필터(340)를 활성화하는 제 1 제어 신호(ZQPD_EN)를 생성할 수 있다. 제 1 제어 신호(ZQPD_EN)가 활성화된 구간 동안 제 1 디지털 필터(340)는 활성화되고 풀다운 코드(PDCODE)를 조정할 수 있다. 컨트롤러(370)는 제 2 디지털 필터(360)를 활성화하는 제 2 제어 신호(ZQPU_EN)를 생성할 수 있다. 제 1 제어 신호(ZQPD_EN)가 활성화된 구간 다음의 제 2 제어 신호(ZQPU_EN)가 활성화된 구간 동안 제 2 디지털 필터(360)는 활성화되고 풀업 코드(PUCODE)를 조정할 수 있다.
도 1, 도 2, 도 7, 및 도 8의 캘리브레이션 회로들(100, 200)과 달리, 도 9 및 도 10의 캘리브레이션 회로(300)는 제 1 경로를 통해 풀다운 코드(PDCODE)를 조정한 이후에 제 2 경로를 통해 풀업 코드(PUCODE)를 조정할 수 있다. 캘리브레이션 회로(300)는 풀다운 코드(PDCODE)를 조정하는 동안 풀업 코드(PUCODE)를 조정하지 않는다. 도 9를 참조하여, 캘리브레이션 회로(100)가 풀다운 코드(PDCODE)를 먼저 조정하는 동작을 설명한다.
풀다운 코드(PDCODE)는 제 1 경로를 통하여 조정될 수 있다. 제 1 경로는 풀다운 유닛들(320_1~320_4), 패드(310), 비교기(330), 및 제 1 디지털 필터(340)를 포함할 수 있다. 풀다운 유닛들(320_1~320_4)은 전술한 풀업 유닛들(120_1, 220_1~220_4)과 유사하게, 풀다운 코드(PDCODE)가 조정되는 동안 제 1 디지털 필터(340)로부터 풀다운 코드(PDCODE)를 수신할 수 있고 전원 전압(VSSQ)과 패드(310) 사이에 각각 연결될 수 있다. 반면에, 풀다운 유닛들(320_5~320_8)은 전술한 풀업 유닛들(120_2, 220_5~220_8)과 유사하게, 전원 전압(VSSQ)과 패드(310) 사이에 각각 전기적으로 연결되지 않을 수 있다.
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀다운 유닛들(320_1~320_4), 및 외부 저항(RZQ)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 풀다운 유닛들(320_1~320_4)은 서로 병렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고 풀다운 유닛들(320_1~320_4) 각각의 저항 값이 RD인 경우, 전압(VDIV)의 레벨은 VDDQ X [RD/4]/[RZQ + (RD/4)]일 수 있다. 풀다운 유닛들(320_1~320_4) 각각의 저항 값이 외부 저항(RZQ)과 동일하도록, 기준 전압(VREFZQ)은 VDDQ X 0.2로 사전에 설정될 수 있다. 제 1 경로에 포함되는 풀다운 유닛들의 개수가 증가할수록, 기준 전압(VREFZQ)의 레벨도 감소할 수 있다. 풀다운 유닛들의 개수 및 기준 전압(VREFZQ)의 레벨은 상술한 예시로 한정되지 않는다. 사전에 설정된 기준 전압(VREFZQ)의 레벨에 따라 풀다운 유닛들의 개수가 결정될 수 있다. 예를 들어, 풀다운 유닛들의 개수가 M이면, 기준 전압(VREFZQ)의 레벨은 VDDQ X [RZQ/(M/2)]/[RZQ/(M/2) + RZQ]일 수 있다. 제 1 디지털 필터(340)는 조정된 풀다운 코드(PDCODE), 즉 최종 풀다운 코드를 레지스터(341)에 저장할 수 있다.
캘리브레이션 회로(300)는 제 1 경로를 통해 풀다운 코드(PDCODE)를 조정한 이후에 제 2 경로를 통해 풀업 코드(PUCODE)를 조정할 수 있다. 도 10을 참조하면, 제 2 경로는 풀업 유닛(350), 패드(310), 비교기(330), 및 제 2 디지털 필터(360)를 포함할 수 있다. 여기서, 풀업 코드(PUCODE)가 조정되는 동안, 풀다운 유닛들(320_1~320_8)은 모두 활성화될 수 있고 그리고 최종 풀다운 코드가 풀다운 유닛들(320_1~320_8)로 각각 제공될 수 있다. 풀다운 유닛들(320_1~320_8)은 패드(310) 및 전원 전압(VSSQ) 사이에 병렬로 연결되고 그리고 풀다운 유닛들(320_1~320_8) 각각의 저항 값은 최종 풀다운 코드에 따라 외부 저항(RZQ)과 동일하다.
전압(VDIV)의 레벨은 전원 전압들(VDDQ, VSSQ)의 차이, 풀다운 유닛들(320_1~320_8), 외부 저항(RZQ), 및 풀업 유닛(350)에 따라 결정되는 전압 분배에 의해 결정될 수 있다. 제 2 경로를 통해 풀업 코드(PUCODE)가 조정되는 동안 외부 저항(RZQ)과 풀업 유닛(350)은 패드(310) 및 전원 전압(VDDQ) 사이에 서로 병렬로 연결될 수 있다. 따라서, 기준 전압(VREFZQ)을 유지하면서 풀업 유닛(350)의 저항 값을 외부 저항(RZQ)과 동일하게 조정하기 위해, 풀다운 유닛들(320_1~320_8)도 서로 병렬로 연결될 수 있다. 예를 들어, 서로 병렬로 연결된 풀다운 유닛들(320_1~320_8)의 합성 저항은 풀다운 유닛들(320_1~320_4)의 합성 저항의 절반일 수 있다.
외부 저항(RZQ)과 풀업 유닛(350), 그리고 풀다운 유닛들(320_1~320_8)은 전원 전압들(VDDQ, VSSQ) 사이에서 직렬로 연결될 수 있다. 예를 들어, 전원 전압(VSSQ)이 접지 전압이고, 풀다운 유닛들(320_1~320_8) 각각의 저항 값이 RD이고, 그리고 풀업 유닛(350)의 저항 값이 RU인 경우, 전압(VDIV)의 레벨은 VDDQ X [RD/8]/[(RZQ||RU) + (RD/8)]일 수 있다. RD는 최종 풀업 코드에 따라 RZQ이므로, 전압(VDIV)의 레벨은 VDDQ X [RZQ/8]/[(RZQ||RU)+ (RZQ/8)]일 수 있다. 기준 전압(VREFZQ)은 풀다운 코드(PDCODE)를 조정하는 경우와 동일하게 VDDQ X 0.2로 유지될 수 있다. 제 2 디지털 필터(360)는 조정된 풀업 코드(PUCODE), 즉 최종 풀업 코드를 레지스터(361)에 저장할 수 있다.
도 11은 본 발명의 실시 예에 따른 캘리브레이션 회로의 동작 방법의 순서도를 예시적으로 도시한다. 도 11은 도 1 내지 도 10을 참조하여 설명될 것이다. 캘리브레이션 회로들(100, 200) 각각은 제 1 경로를 통해 풀업 코드(PUCODE)를 먼저 조정하고 그 다음 제 2 경로를 통해 풀다운 코드(PDCODE)를 조정할 수 있다. 반면에, 캘리브레이션 회로(300)는 제 1 경로를 통해 풀다운 코드(PDCODE)를 먼저 조정하고 그 다음 제 2 경로를 통해 풀업 코드(PUCODE)를 조정할 수 있다. 즉, 본 발명의 실시 예에 따른 캘리브레이션 회로는 제 1 경로를 통해 제 1 코드를 먼저 조정하고 그 다음 제 2 경로를 통해 제 2 코드를 조정할 수 있다. 여기서, 제 1 코드는 풀업 코드(PUCODE, 또는 풀다운 코드(PDCODE))이고 제 2 코드는 풀다운 코드(PDCODE, 또는 풀업 코드(PUCODE))이다. 또한, 제 1 저항부는 풀업 유닛(또는 풀다운 유닛)이고 제 2 저항부는 풀다운 유닛(또는 풀업 유닛)이다. 캘리브레이션 회로들(100, 200, 300) 각각에 의해 제 1 저항부의 제 1 저항 값은 외부 저항(RZQ)과 동일하게 될 수 있고 제 2 저항부의 제 2 저항 값도 외부 저항(RZQ)과 동일하게 될 수 있다.
S110 단계에서, 캘리브레이션 회로들(100, 200, 300)의 컨트롤러들(170, 270, 370)은 제 1 경로를 활성화하기 위한 제 1 제어 신호(ZQPU_EN 또는 ZQPD_EN)를 활성화할 수 있다. 제 1 제어 신호에 따라, 제 1 경로에 포함되는 제 1 저항부(들), 비교기들(130, 230, 330), 및 제 1 디지털 필터들(140, 240, 340)이 활성화될 수 있다.
S120 단계에서, 캘리브레이션 회로들(100, 200, 300)은 제 1 경로를 통해 제 1 코드를 조정할 수 있다. 제 1 디지털 필터는 제 1 저항부의 제 1 저항 값이 외부 저항(RZQ)과 동일하도록 제 1 코드를 조정할 수 있다. 조정된 제 1 코드는 제 1 최종 코드로서 레지스터들(141, 241, 341)에 각각 저장될 수 있다.
S120 단계 이후의 S130 단계에서, 캘리브레이션 회로들(100, 200, 300)의 컨트롤러들(170, 270, 370)은 제 2 경로를 활성화하기 위한 제 2 제어 신호(ZQPD_EN 또는 ZQPU_EN)를 활성화할 수 있다. 제 2 제어 신호에 따라, 제 2 경로에 포함되는 제 1 저항부들, 제 2 저항부, 비교기들(130, 230, 330), 및 제 2 디지털 필터들(160, 260, 360)이 활성화될 수 있다.
S140 단계에서, 캘리브레이션 회로들(100, 200, 300)은 제 2 경로를 통해 제 2 코드를 조정할 수 있다. 제 2 디지털 필터는 제 2 저항부의 제 2 저항 값이 외부 저항(RZQ)과 동일하도록 제 2 코드를 조정할 수 있다. 조정된 제 2 코드는 제 2 최종 코드로서 레지스터들(161, 261, 361)에 각각 저장될 수 있다.
도 12는 본 발명의 실시 예에 따른 캘리브레이션 회로가 적용된 메모리 장치의 블록도를 예시적으로 도시한다. 메모리 장치(1000)는 반도체 메모리 장치로도 지칭될 수 있다. 메모리 장치(1000)는 패드들(1111~1114), 캘리브레이션 회로(1200), 입력 버퍼들(1311~1313), ODT 회로들(1321, 1322), 출력 드라이버(1323), 메모리 셀 어레이(1410), 로우 디코더(1420), 컬럼 디코더(1430), 쓰기 드라이버 및 입출력 센스 엠프(1440), 커맨드 디코더(1450), 어드레스 레지스터(1460), 모드 레지스터(1470), 그리고 직렬화기 및 병렬화기(1480)를 포함할 수 있다.
패드(1111)로 메모리 장치(1000)의 외부로부터 커맨드(CMD)가 입력될 수 있다. 패드(1111)는 단자(terminal), 핀(pin) 등으로도 지칭될 수 있다. 커맨드(CMD)는 메모리 장치(1000)로만 입력되는 단방향 신호(예를 들어, CS_n, ACT_n, RAS_n, CAS_n, WE_n 등)에 포함될 수 있고 패드(1111)는 입력 패드일 수 있다.
패드(1112)로 메모리 장치(1000)의 외부로부터 어드레스(ADD)가 입력될 수 있다. 어드레스(ADD)는 메모리 장치(1000)로만 입력되는 단방향 신호(예를 들어, A0, A1, A2 등)에 포함될 수 있고 패드(1112)는 입력 패드일 수 있다. 메모리 장치(1000)는 패드(1112)를 통해 메모리 셀 어레이(1410) 내 메모리 셀들의 위치를 나타내는 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 수신할 수 있다. 또한, 메모리 장치(1000)는 패드(1112)를 통해 메모리 장치(1000)의 동작 모드를 설정하기 위한 연산 코드(OPCODE)를 더 수신할 수 있다.
패드(1113)로 메모리 장치(1000)의 외부로부터 쓰기 데이터가 입력될 수 있다. 패드(1113)로 메모리 장치(1000) 내부의 읽기 데이터가 출력될 수 있다. 쓰기 데이터 또는 읽기 데이터를 포함하는 DQ 신호는 패드(1113)를 통해 메모리 장치(1000)로 입력되거나 패드(1113)를 통해 메모리 장치(1000)로부터 출력될 수 있다. DQ 신호는 양방향 신호일 수 있고 패드(1113)는 데이터 입출력 패드일 수 있다. 예를 들어, DQ 신호의 논리 0에 대응하는 전압의 제 1 레벨(VOL)과 DQ 신호의 논리 1에 대응하는 전압의 제 2 레벨(VOH)의 중간 레벨([VOL+VOH]/2)은 전술한 기준 전압(VREFZQ)의 레벨과 동일할 수 있고 전술한 기준 전압(VREFZQ)의 레벨은 DQ 신호의 중심(center) 레벨 또는 공통 모드(common mode) 레벨로 지칭될 수 있다. 기준 전압(VREFZQ)은 메모리 장치(1000)의 규약에 따라 사전에 결정될 수 있다. 예를 들어, DQ 신호를 전송하는데 CTT(center tap termination) 방식이 사용되면, 기준 전압(VREFZQ)의 레벨은 VDDQ X 0.5일 수 있다. 다른 예를 들어, DQ 신호를 전송하는데 POD(pseudo open drain) 터미네이션 방식이 사용되면, 기준 전압(VREFZQ)의 레벨은 VDDQ X 0.8일 수 있다. 또 다른 예를 들어, DQ 신호를 전송하는데 그라운드 터미네이션 방식이 사용되면, 기준 전압(VREFZQ)의 레벨은 VDDQ X 0.2일 수 있다. 기준 전압(VREFZQ)의 레벨은 상술한 예시들로 한정되지 않는다.
패드(1114)에는 도 1, 도 2, 도 7, 도 8, 도 9, 및 도 10에서 전술한 외부 저항(RZQ)이 연결될 수 있다. 예를 들어, 패드(1114)는 ZQ 패드로 지칭될 수 있고 전술한 패드들(110, 210, 310)일 수 있다. 도 12에서 외부 저항(RZQ)은 패드(1114)와 전원 전압(VSSQ) 사이에 연결된 것으로 도시되었으나(도 1, 도 2, 도 7, 및 도 8 참조), 외부 저항(RZQ)은 패드(1114)와 전원 전압(VDDQ) 사이에 연결될 수도 있다(도 9 및 도 10 참조).
캘리브레이션 회로(1200)는 도 1, 도 2, 도 7, 도 8, 도 9, 및 도 10에서 전술한 캘리브레이션 회로들(100, 200, 300)일 수 있다. 캘리브레이션 회로(1200)는 외부 저항(RZQ)을 이용하여 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)를 생성할 수 있다.
입력 버퍼(1311)는 패드(1111)를 통해 커맨드(CMD)를 수신하고 커맨드(CMD)를 커맨드 디코더(1450)로 제공할 수 있다. 입력 버퍼(1312)는 패드(1112)를 통해 어드레스(ADD)를 수신하고 어드레스(ADD)를 어드레스 레지스터(1460)로 제공할 수 있다. 도시된 것과 달리, 입력 버퍼(1312)는 패드(1112)를 통해 커맨드/어드레스(CA)를 수신하고 커맨드/어드레스(CA)를 커맨드 디코더(1450) 및 어드레스 레지스터(1460)로 각각 제공할 수 있다. 입력 버퍼(1313)는 패드(1113)를 통해 쓰기 데이터를 수신하고 쓰기 데이터를 직렬화기 및 병렬화기(1480)로 제공할 수 있다.
ODT 회로(1321)는 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)에 따라 패드(1111)에 연결되는 터미네이션 저항을 제공할 수 있다. ODT 회로(1321)는 메모리 컨트롤러(미도시)에서 메모리 장치(1000)로 커맨드(CMD)가 전송되는데 사용되는 전송 선로의 종단에 터미네이션 저항을 제공할 수 있다.
ODT 회로(1322)는 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)에 따라 패드(1112)에 연결되는 터미네이션 저항을 제공할 수 있다. ODT 회로(1322)는 메모리 컨트롤러에서 메모리 장치(1000)로 어드레스(ADD)가 전송되는데 사용되는 전송 선로의 종단에 터미네이션 저항을 제공할 수 있다.
출력 드라이버(1323)는 직렬화기 및 병렬화기(1480)로부터 읽기 데이터를 수신하고 패드(1113)를 통해 읽기 데이터를 메모리 컨트롤러로 출력할 수 있다. 또한, 출력 드라이버(1323)는 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)를 수신할 수 있다. 출력 드라이버(1323)는 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)에 따라 패드(1113)에 연결되는 터미네이션 저항을 제공할 수 있다. 출력 드라이버(1323)는 메모리 컨트롤러와 메모리 장치(1000)간의 데이터 입출력 신호(DQ 신호)가 전송되는데 사용되는 전송 선로의 종단에 터미네이션 저항을 제공할 수 있다.
만약 ODT 회로들(1321, 1322) 및 출력 드라이버(1323)로 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)가 제공되지 않으면, ODT 회로들(1321, 1322) 및 출력 드라이버(1323)에 의해 제공되는 터미네이션 저항은 PVT 변동에 영향을 받을 수 있다. 캘리브레이션 회로(1200)는, ODT 회로들(1321, 1322) 및 출력 드라이버(1323)에 의해 제공되는 터미네이션 저항이 PVT 변동에 영향을 받지 않고 외부 저항(RZQ)에 따라 결정될 수 있도록, 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)를 생성할 수 있다.
실시 예에 있어서, 커맨드(CMD)를 수신하기 위한 패드(1111)의 개수는 적어도 하나 이상일 수 있다. 메모리 장치(1000)는 커맨드(CMD)를 수신하기 위한 패드들, 패드들과 각각 연결되는 입력 버퍼들, 및 ODT 회로들을 포함할 수 있다. 유사하게, 어드레스(ADD)를 수신하기 위한 패드(1112)의 개수는 적어도 하나 이상일 수 있다. 메모리 장치(1000)는 어드레스(ADD)를 수신하기 위한 패드들, 패드들과 각각 연결되는 입력 버퍼들, 및 ODT 회로들을 포함할 수 있다. 또한, 메모리 장치(1000)는 커맨드(CMD)와 어드레스(ADD)를 모두 수신하기 위한 패드들, 패드들과 각각 연결되는 입력 버퍼들, 및 ODT 회로들을 포함할 수 있다. 유사하게, 데이터 입출력을 위한 패드(1113)의 개수는 적어도 하나 이상일 수 있다. 메모리 장치(1000)는 데이터 입출력을 위한 패드들, 패드들과 각각 연결되는 입력 버퍼들, 및 출력 버퍼들을 포함할 수 있다.
메모리 셀 어레이(1410)는 워드 라인들(WL) 및 비트 라인들과 연결되는 메모리 셀들을 포함할 수 있다. 워드 라인들(WL)과 비트 라인들은 서로 수직하게 배치될 수 있다. 예를 들어, 메모리 셀은 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀, TRAM(thyristor random access memory) 셀, 낸드 플래시 메모리(nand flash memory) 셀, 노어 플래시 메모리(nor flash memory) 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, MRAM(magnetic random access memory) 셀 등일 수 있다. 예를 들어, 메모리 셀 어레이(1410)는 DRAM 셀들을 포함할 수 있고 메모리 장치(1000)는 DDR SDRAM(double data rate synchronous DRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM, LPDDR(low power double data rate) SDRAM, LPDD2 SDRAM, LPDDR3 SDRAM, LPDDR4 SDRAM, LPDDR5 SDRAM, HBM(high bandwidth memory), HBM2, HBM3 등일 수 있다. 메모리 셀 어레이(1410)에는 패드(1113)를 통해 수신되는 데이터가 저장될 수 있다. 메모리 셀 어레이(1410)에 저장된 데이터는 패드(1113)를 통해 출력될 수 있다.
로우 디코더(1420)는 로우 어드레스(RA)를 디코딩하고 워드 라인들(WL) 중 적어도 하나를 선택할 수 있다. 예를 들어, 메모리 장치(1000)로 활성화 커맨드, 리프레쉬 커맨드 등이 입력되면, 로우 디코더(1420)는 워드 라인들(WL) 중 적어도 하나를 선택할 수 있다. 메모리 장치(1000)로 프리차지 커맨드 등이 입력되면, 로우 디코더(1420)는 선택된 워드 라인(들)을 프리차지할 수 있다.
컬럼 디코더(1430)는 컬럼 어드레스(CA)를 디코딩하고 컬럼 선택 라인들(CSL) 중 적어도 하나를 선택할 수 있다. 하나의 컬럼 선택 라인은 적어도 둘 이상의 비트 라인들(예를 들면, 8개의 비트 라인들)과 연결될 수 있다. 하나의 컬럼 선택 라인에 연결된 비트 라인들의 개수는 프리패치 사이즈, 버스트 랭스 등에 기초하여 결정될 수 있다. 예를 들어, 메모리 장치(1000)로 읽기 커맨드, 쓰기 커맨드 등이 입력되면, 컬럼 디코더(1430)는 컬럼 선택 라인들(CSL) 중 적어도 하나를 선택할 수 있다. 도 12에서 도시의 편의를 위해 컬럼 선택 라인들(CSL)은 워드 라인들(WL)과 평행하게 도시되었으나, 컬럼 선택 라인들(CSL)은 워드 라인들(WL)과 수직하게 배치될 수 있다.
쓰기 드라이버 및 입출력 센스 엠프(1440)는 직렬화기 및 병렬화기(1480)로부터 쓰기 데이터를 수신할 수 있고 글로벌 입출력 라인들(GIO)을 통해 로우 디코더(1420) 및 컬럼 디코더(1430)에 의해 선택된 메모리 셀들에 쓰기 데이터를 쓸 수 있다. 쓰기 드라이버 및 입출력 센스 엠프(1440)는 선택된 메모리 셀들로부터 글로벌 입출력 라인들(GIO)을 통해 읽기 데이터를 읽을 수 있고 읽기 데이터를 직렬화기 및 병렬화기(1480)로 제공할 수 있다.
커맨드 디코더(1450)는 입력 버퍼들(1311, 1312)로부터 커맨드(CMD)를 수신하고 디코딩할 수 있다. 예를 들어, 커맨드 디코더(1450)는 활성화 커맨드, 프리차지 커맨드, 리프레쉬 커맨드 등을 디코딩하고 로우 디코더(1420)를 제어할 수 있다. 커맨드 디코더(1450)는 쓰기 커맨드, 읽기 커맨드 등을 디코딩하고 컬럼 디코더(1430)를 제어할 수 있다. 커맨드 디코더(1450)는 모드 레지스터 설정(MRS) 커맨드를 디코딩하고 연산 코드(OPCODE)가 모드 레지스터(1470)에 저장되도록 어드레스 레지스터(1460)를 제어할 수 있다.
커맨드 디코더(1450)는 ZQ 캘리브레이션 커맨드를 디코딩하고 캘리브레이션 회로(1200)로 제어 신호(ZQCAL_EN)를 제공할 수 있다. 예를 들어, ZQ 캘리브레이션 커맨드는 메모리 장치(1000)의 임피던스 매칭을 위해 메모리 컨트롤러에 의해 발생될 수 있다. 캘리브레이션 회로(1200)는 제어 신호(ZQCAL_EN)가 활성화되면 ZQ 캘리브레이션 동작을 시작할 수 있다. ZQ 캘리브레이션 동작은 풀업 코드(PUCODE) 및 풀다운 코드(PDCODE)를 조정하는 동작을 나타내고 임피던스 캘리브레이션 동작으로 지칭될 수도 있다.
어드레스 레지스터(1460)는 입력 버퍼(1312)로부터 어드레스(ADD)를 수신하고 임시로 저장할 수 있다. 어드레스 레지스터(1460)는 커맨드 디코더(1450)의 제어에 따라 로우 어드레스(RA)를 로우 디코더(1420)에 제공할 수 있다. 어드레스 레지스터(1460)는 커맨드 디코더(1450)의 제어에 따라 컬럼 어드레스(CA)를 컬럼 디코더(1430)에 제공할 수 있다. 어드레스 레지스터(1460)는 커맨드 디코더(1450)의 제어에 따라 연산 코드(OPCODE)를 모드 레지스터(1470)에 저장할 수 있다.
모드 레지스터(1470)는 메모리 장치(1000)의 동작 모드를 설정하기 위한 연산 코드들 또는 값들을 저장할 수 있다. 예를 들어, 모드 레지스터(1470)는 패드들(1111, 1112, 1113) 각각에 제공되는 터미네이션 저항의 값을 설정하기 위한 연산 코드를 저장할 수 있다. 예를 들어, 연산 코드에 따라 터미네이션 저항의 값은 RZQ/1, RZQ/2, RZQ/3, …, RZQ/K 중 어느 하나로 설정될 수 있다(여기서, K는 자연수).
직렬화기 및 병렬화기(1480)는 입력 버퍼(1313)로부터 쓰기 데이터를 수신하고 쓰기 데이터의 비트들을 병렬화할 수 있다. 직렬화기 및 병렬화기(1480)는 병렬화된 비트들을 포함하는 쓰기 데이터를 쓰기 드라이버 및 입출력 센스 엠프(1440)로 전송할 수 있다. 직렬화기 및 병렬화기(1480)는 쓰기 드라이버 및 입출력 센스 엠프(1440)로부터 읽기 데이터를 수신하고 읽기 데이터의 비트들을 직렬화할 수 있다. 직렬화기 및 병렬화기(1480)는 직렬화된 비트들을 포함하는 읽기 데이터를 출력 드라이버(1323)로 전송할 수 있다.
실시 예에 있어서, 메모리 셀 어레이(1410), 로우 디코더(1420), 컬럼 디코더(1430), 쓰기 드라이버 및 입출력 센스 엠프(1440), 커맨드 디코더(1450), 어드레스 레지스터(1460), 모드 레지스터(1470), 그리고 직렬화기 및 병렬화기(1480)는 전원 전압들(VDD, VSS)에 기초하여 동작할 수 있다. 반면에, 패드들(1111~1114)과 연결되는 회로들은 전원 전압들(VDD, VSS)이 아닌 전원 전압들(VDDQ, VSSQ)에 기초하여 동작할 수 있다. 예를 들어, 캘리브레이션 회로(1200), 입력 버퍼들(1311~1313), ODT 회로들(1321, 1322), 및 출력 드라이버(1323)는 전원 전압들(VDDQ, VSSQ)에 기초하여 동작할 수 있다. 전원 전압들(VDDQ, VSSQ)에 기초하여 동작하는 회로들은 전원 전압들(VDD, VSS)과 독립적일 수 있고 전원 전압들(VDD, VSS)의 노이즈에 영향을 받지 않을 수 있다. 물론, 도 12에서 도시된 것과 달리 패드들(1111~1114)과 연결되는 회로들은 전원 전압들(VDD, VSS)에 기초하여 동작할 수도 있다.
도 13은 도 12의 메모리 장치로 ZQ 캘리브레이션 커맨드가 입력된 경우의 캘리브레이션 회로의 타이밍도를 예시적으로 도시한다. 도 13은 도 12를 참조하여 설명될 것이다. 메모리 장치(1000)로 ZQ 캘리브레이션 커맨드가 입력되면, T1 시점에서 커맨드 디코더(1450)는 제어 신호(ZQCAL_EN)를 활성화할 수 있다.
T2 시점에서, 캘리브레이션 회로(1200)의 컨트롤러(도 1, 도 2, 도 7, 및 도 8의 컨트롤러들(170, 270) 참조)는 제 1 제어 신호(ZQPU_EN)를 활성화할 수 있다. 캘리브레이션 회로(1200)는 T2 시점 이후부터 풀업 코드(PUCODE)를 조정하거나 보정할 수 있다.
T3 시점에서, 캘리브레이션 회로(1200)의 컨트롤러는 제 1 제어 신호(ZQPU_EN)를 비활성화할 수 있다. T3 시점에서 캘리브레이션을 통해 조정된 새로운 풀업 코드, 즉 최종 풀업 코드가 레지스터(도 1, 도 2, 도 7, 및 도 8의 레지스터들(141, 241) 참조)에 저장될 수 있다. 컨트롤러는 최종 풀업 코드가 레지스터에 저장되면 제 1 제어 신호(ZQPU_EN)를 비활성화할 수 있다. 또는, 컨트롤러는 T2 시점부터 사전에 결정된 시간이 경과하면 제 1 제어 신호(ZQPU_EN)를 비활성화할 수 있다.
T4 시점에서, 캘리브레이션 회로(1200)의 컨트롤러는 제 2 제어 신호(ZQPD_EN)를 활성화할 수 있다. 캘리브레이션 회로(1200)는 T4 시점 이후부터 풀다운 코드(PDCODE)를 조정하거나 보정할 수 있다.
T5 시점에서, 캘리브레이션 회로(1200)의 컨트롤러는 제 2 제어 신호(ZQPD_EN)를 비활성화할 수 있다. T5 시점에서 캘리브레이션을 통해 조정된 새로운 풀다운 코드, 즉 최종 풀다운 코드가 레지스터(도 1, 도 2, 도 7, 및 도 8의 레지스터들(161, 261) 참조)에 저장될 수 있다. 컨트롤러는 최종 풀다운 코드가 레지스터에 저장되면 제 2 제어 신호(ZQPD_EN)를 비활성화할 수 있다. 또는, 컨트롤러는 T4 시점부터 사전에 결정된 시간이 경과하면 제 2 제어 신호(ZQPD_EN)를 비활성화할 수 있다.
T6 시점에서, 커맨드 디코더(1450)는 제어 신호(ZQCAL_EN)를 비활성화할 수 있다. 예를 들어, T1 시점부터 T6 시점까지에 대응하는 사전에 결정된 시간 이내에 캘리브레이션 회로(1200)는 ZQ 캘리브레이션 동작을 완료할 수 있다.
도 14는 도 12의 출력 드라이버의 블록도를 예시적으로 도시한다. 도 14는 도 12를 참조하여 설명될 것이다. 출력 드라이버(1323)는 전원 전압(VDDQ)과 패드(1113) 사이에 연결되는 풀업 유닛들(1323_11~1323_17)을 포함할 수 있다. 출력 드라이버(1323)는 전원 전압(VSSQ)과 패드(1113) 사이에 연결되는 풀다운 유닛들(1323_21~1323_27)을 포함할 수 있다.
캘리브레이션 회로(1200)에 의해 생성된 풀업 코드(PUCODE)는 풀업 유닛들(1323_11~1323_17)에게 각각 제공될 수 있다. 풀업 코드(PUCODE)에 따른 풀업 유닛들(1323_11~1323_17) 각각의 저항 값은 외부 저항(RZQ)과 동일할 수 있다. 풀업 유닛들(1323_11~1323_17) 각각은 전술한 풀업 유닛들(120_1, 120_2, 220_1~220_8, 350)과 동일하게 구현될 수 있다.
캘리브레이션 회로(1200)에 의해 생성된 풀다운 코드(PDCODE)는 풀다운 유닛들(1323_21~1323_27)에게 각각 제공될 수 있다. 풀다운 코드(PDCODE)에 따른 풀다운 유닛들(1323_21~1323_27) 각각의 저항 값은 외부 저항(RZQ)과 동일할 수 있다. 풀다운 유닛들(1323_21~1323_27) 각각은 전술한 풀다운 유닛들(150, 250, 320_1~320_8)과 동일하게 구현될 수 있다.
실시 예에 있어서, 패드(1113)의 터미네이션 저항 값을 조정하기 위해 모드 레지스터(1470)에 저장된 연산 코드에 따라, 풀업 유닛들(1323_11~1323_17) 중 전원 전압(VDDQ)과 패드(1113) 사이에 전기적으로 연결되는 풀업 유닛들의 개수가 결정될 수 있다. 모드 레지스터(1470)에 저장된 연산 코드에 따라, 풀다운 유닛들(1323_21~1323_27) 중 전원 전압(VSSQ)과 패드(1113) 사이에 전기적으로 연결되는 풀다운 유닛들의 개수가 결정될 수 있다. 전원 전압(VDDQ)과 패드(1113) 사이에 전기적으로 연결되는 풀업 유닛들의 개수 또는 전원 전압(VSSQ)과 패드(1113) 사이에 전기적으로 연결되는 풀다운 유닛들의 개수가 증가할수록 터미네이션 저항 값은 감소할 수 있다. 따라서, 풀업 유닛들(1323_11~1323_17)의 개수 및 풀다운 유닛들(1323_21~1323_27)의 개수는 도 14에서 도시된 것으로 한정되지 않고 도 12에서 전술한 K일 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 캘리브레이션 회로; 110: 패드;
120_1, 120_2: 풀업 유닛들; 130: 비교기;
140: 제 1 디지털 필터; 150: 풀다운 유닛;
160: 제 2 디지털 필터; 170: 컨트롤러;

Claims (10)

  1. 풀업 코드를 각각 수신하고 외부 저항과 연결된 패드 및 제 1 전원 전압 사이에 각각 연결되는 제 1 및 제 2 풀업 유닛들;
    풀다운 코드를 수신하고 상기 패드 및 제 2 전원 전압 사이에 연결되는 풀다운 유닛;
    상기 제 1 풀업 유닛 및 상기 외부 저항에 기초하여 상기 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 상기 제 1 및 제 2 풀업 유닛들, 상기 외부 저항, 및 상기 풀다운 유닛에 기초하여 상기 공통 노드에서 생성되는 제 2 전압과 상기 기준 전압을 비교하는 비교기;
    상기 제 1 전압과 상기 기준 전압의 제 1 비교 결과에 기초하여 상기 풀업 코드를 조정하는 제 1 디지털 필터; 및
    상기 제 2 전압과 상기 기준 전압의 제 2 비교 결과에 기초하여 상기 풀다운 코드를 조정하는 제 2 디지털 필터를 포함하는 캘리브레이션 회로.
  2. 제 1 항에 있어서,
    상기 제 1 디지털 필터는 상기 제 1 풀업 유닛의 저항 값이 상기 외부 저항과 동일하도록 상기 풀업 코드를 조정하고,
    상기 제 2 디지털 필터는 상기 풀업 코드가 조정된 이후에, 상기 풀다운 유닛의 저항 값이 상기 외부 저항과 동일하도록 상기 풀다운 코드를 조정하고, 그리고
    상기 제 1 및 제 2 디지털 필터들은 상기 공통 노드의 상기 제 1 및 제 2 전압들 각각과 상기 기준 전압을 비교하는 비교기를 공유하는 캘리브레이션 회로.
  3. 제 2 항에 있어서,
    상기 제 1 전압은, 상기 제 2 전원 전압 및 상기 패드 사이에 연결되는 상기 외부 저항과 상기 풀업 코드에 따라 변경되는 상기 제 1 풀업 유닛의 상기 저항 값에 따라 결정되는 캘리브레이션 회로.
  4. 제 3 항에 있어서,
    상기 제 1 디지털 필터는 상기 제 1 전압의 레벨이 상기 기준 전압의 레벨과 동일하도록 상기 풀업 코드를 조정하는 캘리브레이션 회로.
  5. 제 2 항에 있어서,
    상기 제 2 풀업 유닛은 상기 풀업 코드가 조정되는 동안, 상기 패드 및 상기 제 1 전원 전압 사이에서 전기적으로 개방되고, 그리고
    상기 제 2 디지털 필터가 상기 풀다운 코드를 조정하는 동안, 상기 제 1 및 제 2 풀업 유닛들 모두는 상기 패드 및 상기 제 1 전원 전압 사이에 연결되는 캘리브레이션 회로.
  6. 제 5 항에 있어서,
    상기 제 2 전압은, 상기 제 2 전원 전압 및 상기 패드 사이에 연결되는 상기 외부 저항, 상기 풀업 코드에 따라 고정된 상기 제 1 및 제 2 풀업 유닛들의 저항 값들, 및 상기 풀다운 코드에 따라 변경되는 상기 풀다운 유닛의 상기 저항 값에 따라 결정되는 캘리브레이션 회로.
  7. 제 6 항에 있어서,
    상기 제 2 디지털 필터는 상기 제 2 전압의 레벨이 상기 기준 전압의 레벨과 동일하도록 상기 풀다운 코드를 조정하는 캘리브레이션 회로.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 풀업 유닛들은 상기 패드와 상기 제 1 전원 전압 사이에 병렬로 연결되고, 그리고
    상기 외부 저항 및 상기 풀다운 유닛은 상기 패드와 상기 제 2 전원 전압 사이에 병렬로 연결되는 캘리브레이션 회로.
  9. 제 1 패드 및 제 1 전원 전압 사이에 연결되는 제 1 저항부들 각각의 제 1 저항 값이 상기 제 1 패드에 연결되는 외부 저항과 동일하도록 제 1 코드를 조정하고, 상기 제 1 패드 및 제 2 전원 전압 사이에 연결되는 제 2 저항부의 제 2 저항 값이 상기 외부 저항과 동일하도록 제 2 코드를 조정하는 캘리브레이션 회로;
    워드 라인들과 비트 라인들에 연결되는 DRAM(dynamic random access memory) 셀들을 포함하고 제 2 패드를 통해 수신되거나 출력되는 데이터를 저장하는 메모리 셀 어레이;
    상기 워드 라인들 중 적어도 하나를 선택하는 로우 디코더;
    상기 비트 라인들과 연결된 컬럼 선택 라인들 중 적어도 하나를 선택하는 컬럼 디코더; 및
    상기 제 1 코드 및 상기 제 2 코드를 수신하고, 상기 제 2 패드에 연결되는 터미네이션 저항을 제공하고, 그리고 상기 메모리 셀 어레이에 저장된 상기 데이터를 상기 제 2 패드를 통해 출력하는 출력 드라이버를 포함하되,
    상기 캘리브레이션 회로는 상기 제 1 저항부들 중 하나 및 상기 외부 저항에 기초하여 상기 제 1 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고 그 다음 상기 제 1 저항부들, 상기 제 2 저항부, 및 상기 외부 저항에 기초하여 상기 공통 노드에서 생성되는 제 2 전압과 상기 기준 전압을 비교하는 비교기를 포함하는 반도체 메모리 장치.
  10. 제 1 및 제 2 전원 전압들에 기초하여 동작하고 제 1 패드에 연결되는 외부 저항을 이용하여 풀업 코드 및 풀다운 코드를 조정하는 캘리브레이션 회로;
    상기 제 1 및 제 2 전원 전압들에 기초하여 동작하고, 상기 풀업 코드 및 풀다운 코드들을 수신하고, 그리고 제 2 패드에 연결되는 터미네이션 저항을 조정하는 출력 드라이버;
    제 3 및 제 4 전원 전압들에 기초하여 동작하고, 워드 라인들과 비트 라인들에 연결되는 DRAM(dynamic random access memory) 셀들을 포함하고, 그리고 상기 제 2 패드를 통해 수신되거나 출력되는 데이터를 저장하는 메모리 셀 어레이;
    상기 워드 라인들 중 적어도 하나를 선택하는 로우 디코더; 및
    상기 비트 라인들과 연결된 컬럼 선택 라인들 중 적어도 하나를 선택하는 컬럼 디코더를 포함하되,
    상기 캘리브레이션 회로는:
    상기 풀업 코드를 각각 수신하고 상기 제 1 패드 및 상기 제 1 전원 전압 사이에 각각 연결되는 제 1 및 제 2 풀업 유닛들;
    상기 풀다운 코드를 수신하고 상기 제 1 패드 및 상기 제 2 전원 전압 사이에 연결되는 풀다운 유닛; 및
    상기 제 1 풀업 유닛 및 상기 외부 저항에 기초하여 상기 제 1 패드에 연결된 공통 노드에서 생성되는 제 1 전압과 기준 전압을 비교하고, 그 다음 상기 제 1 및 제 2 풀업 유닛들, 상기 외부 저항, 및 상기 풀다운 유닛에 기초하여 상기 공통 노드에서 생성되는 제 2 전압과 상기 기준 전압을 비교하는 비교기를 포함하는 반도체 메모리 장치.
KR1020180095318A 2018-08-16 2018-08-16 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치 Active KR102651315B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180095318A KR102651315B1 (ko) 2018-08-16 2018-08-16 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치
US16/353,429 US10748585B2 (en) 2018-08-16 2019-03-14 Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same
CN201910716005.7A CN110838336B (zh) 2018-08-16 2019-08-05 校准电路及包括该校准电路的半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180095318A KR102651315B1 (ko) 2018-08-16 2018-08-16 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20200020069A KR20200020069A (ko) 2020-02-26
KR102651315B1 true KR102651315B1 (ko) 2024-03-26

Family

ID=69522992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180095318A Active KR102651315B1 (ko) 2018-08-16 2018-08-16 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US10748585B2 (ko)
KR (1) KR102651315B1 (ko)
CN (1) CN110838336B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031070B1 (en) * 2020-01-27 2021-06-08 Micron Technology, Inc. Apparatus and method for performing continuous time linear equalization on a command/address signal
KR102171868B1 (ko) * 2020-03-31 2020-10-29 주식회사 아나패스 디스플레이 장치 및 부스트 회로의 구동 시간 조정 방법
CN111427812B (zh) * 2020-04-21 2022-05-20 中国科学院微电子研究所 计算机闪存设备物理接口的阻抗校准电路及校准控制方法
KR102811626B1 (ko) * 2020-07-01 2025-05-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 구동 방법
KR20220066620A (ko) 2020-11-16 2022-05-24 에스케이하이닉스 주식회사 온 다이 터미네이션 회로, 그의 동작 방법, 및 반도체 시스템
CN114520018B (zh) * 2020-11-18 2024-06-07 长鑫存储技术有限公司 测试方法及测试系统
KR102758697B1 (ko) * 2021-01-06 2025-01-22 삼성전자주식회사 멀티 레벨 신호 수신을 위한 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법
US11978505B2 (en) 2021-01-11 2024-05-07 Changxin Memory Technologies, Inc. Drive circuit with adjustable pull-up resistor, and memory comprising the same
CN114765040B (zh) * 2021-01-11 2025-01-24 长鑫存储技术有限公司 驱动电路
KR20220114135A (ko) * 2021-02-08 2022-08-17 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템
KR20230065531A (ko) 2021-11-05 2023-05-12 삼성전자주식회사 메모리 장치, 메모리 장치의 캘리브레이션 방법 및 제조 방법
KR20240099607A (ko) * 2022-12-22 2024-07-01 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 이를 수행하는 비휘발성 메모리 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3462104B2 (ja) 1998-12-11 2003-11-05 株式会社東芝 プログラマブルインピーダンス回路及び半導体装置
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR100820783B1 (ko) 2007-03-02 2008-04-11 주식회사 하이닉스반도체 미스매치를 줄인 온 다이 터미네이션 장치
KR100881131B1 (ko) * 2007-06-25 2009-02-02 주식회사 하이닉스반도체 온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치
KR100879783B1 (ko) * 2007-06-26 2009-01-22 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR100904482B1 (ko) * 2007-12-11 2009-06-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
KR20100002777A (ko) 2008-06-30 2010-01-07 손기태 풍력을 이용한 운송수단의 전기공급장치
KR20100003602A (ko) 2008-07-01 2010-01-11 주식회사 하이닉스반도체 임피던스 교정 회로
KR20100103146A (ko) 2009-03-13 2010-09-27 주식회사 하이닉스반도체 반도체 메모리 장치의 임피던스 캘리브레이션 회로
KR20110013704A (ko) 2009-08-03 2011-02-10 삼성전자주식회사 Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법
KR20110051860A (ko) * 2009-11-11 2011-05-18 삼성전자주식회사 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
KR20110131708A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 출력드라이버
KR101806817B1 (ko) * 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
JP5624441B2 (ja) * 2010-11-30 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012253432A (ja) * 2011-05-31 2012-12-20 Toshiba Corp 半導体装置
KR102070619B1 (ko) 2013-03-13 2020-01-30 삼성전자주식회사 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법
KR20150113587A (ko) * 2014-03-31 2015-10-08 에스케이하이닉스 주식회사 반도체 장치
KR102246878B1 (ko) * 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US9317052B1 (en) * 2014-11-24 2016-04-19 SK Hynix Inc. Semiconductor apparatus with calibration circuit and system including the same
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
KR20170040719A (ko) * 2015-10-02 2017-04-13 삼성전자주식회사 Zq 글로벌 매니징 기능을 갖는 메모리 시스템
KR102529968B1 (ko) * 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20170143127A (ko) * 2016-06-20 2017-12-29 삼성전자주식회사 터미네이션 저항을 보정하는 반도체 메모리 장치 및 그것의 터미네이션 저항 보정 방법
KR20180062809A (ko) * 2016-12-01 2018-06-11 삼성전자주식회사 Zq 핀을 공유하는 메모리 장치의 zq 캘리브레이션 방법

Also Published As

Publication number Publication date
CN110838336A (zh) 2020-02-25
KR20200020069A (ko) 2020-02-26
US20200058332A1 (en) 2020-02-20
CN110838336B (zh) 2024-06-21
US10748585B2 (en) 2020-08-18

Similar Documents

Publication Publication Date Title
KR102651315B1 (ko) 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치
US10693460B1 (en) Fuse adjustable output driver
US10284198B2 (en) Memory systems with ZQ global management and methods of operating same
US9043539B2 (en) Semiconductor device having a memory and calibration circuit that selectively adjusts an impedance of an output buffer dependent upon refresh commands
US7598785B2 (en) Apparatus and method for adjusting slew rate in semiconductor memory device
US20110193590A1 (en) Semiconductor device and circuit board having the semiconductor device mounted thereon
US10878862B2 (en) Apparatuses and methods for DRAM wordline control with reverse temperature coefficient delay
US10566968B1 (en) Output driver, and semiconductor memory device and memory system having the same
US11145355B2 (en) Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device
US8610460B2 (en) Control signal generation circuits, semiconductor modules, and semiconductor systems including the same
US11869574B2 (en) Semiconductor memory device and memory system including the same
CN110993002B (zh) 用于改进动态随机存取存储器(dram)中组件可靠性的系统和方法
US20190266121A1 (en) Methods and apparatuses for differential signal termination
KR20210113432A (ko) 입력 버퍼를 포함하는 장치 및 입력 버퍼를 동작시키기 위한 방법
US9431094B1 (en) Input buffer
CN111951847B (zh) 用于输入和输出参数优化的设备、存储器和方法
KR20150133234A (ko) 반도체 장치
US11936377B2 (en) Impedance control for input/output circuits
US20160049180A1 (en) Semiconductor device including input/output circuit
US12283342B2 (en) Apparatuses and methods for input buffer data feedback equalization circuits
US9130556B2 (en) Semiconductor device having output buffer circuit in which impedance thereof can be controlled
JP2015159435A (ja) 半導体装置
JP5752862B1 (ja) 半導体回路装置及び半導体メモリシステム
CN116564371A (zh) 放大电路、控制方法和存储器

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180816

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210812

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20180816

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230816

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20231227

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240321

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240322

End annual number: 3

Start annual number: 1

PG1601 Publication of registration