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KR102644598B1 - 반도체 패키지 - Google Patents

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KR102644598B1
KR102644598B1 KR1020190033423A KR20190033423A KR102644598B1 KR 102644598 B1 KR102644598 B1 KR 102644598B1 KR 1020190033423 A KR1020190033423 A KR 1020190033423A KR 20190033423 A KR20190033423 A KR 20190033423A KR 102644598 B1 KR102644598 B1 KR 102644598B1
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KR
South Korea
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interposer
semiconductor
package
semiconductor device
adhesive
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최윤석
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함하고, 상기 제1 및 제2 반도체 장치들 중 적어도 하나는 상기 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 하나의 패키지 안에 여러 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근, 전자 장치는 고 대역폭 메모리(High Bandwidth Memory, HBM)나 적층 칩 패키지를 포함하여 고용량 및 고속 동작 등과 같은 하이 퍼포먼스를 제공할 수 있다. 이러한 전자 장치에 사용되는 패키지에 실리콘 인터포저와 같은 별도의 기판을 사용하여 고밀도의 인터커넥션이 제공될 수 있다. 그러나, 실장되는 칩들이 상기 인터포저의 면적 안으로 설계되어 상기 인터포저의 크기가 증가하고 이에 따라 상기 인터포저의 제작이 어렵고 수율이 저하되는 문제점이 있다.
본 발명의 일 과제는 인터포저의 제작이 용이하고 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함한다. 상기 제1 및 제2 반도체 장치들 중 적어도 하나는 상기 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고, 반도체 기판 및 상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층을 포함하는 인터포저, 및 상기 인터포저 상에 서로 이격 배치되며 상기 배선들 중 적어도 하나에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함한다. 상기 제1 및 제2 반도체 장치들 중 적어도 하나는 상기 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 패키지 기판 상에 인터포저를 적층시킨다. 상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되도록 제1 및 제2 반도체 장치들을 적층시킨다. 상기 인터포저와 상기 패키지 기판 사이에 제1 접착제로 언더필한다. 상기 제1 및 제2 반도체 장치들 및 상기 인터포저 사이에 제2 접착제로 언더필한다. 상기 제1 및 제2 반도체 장치들 중 적어도 하나는 상기 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함할 수 있다. 상기 제1 및 제2 반도체 장치들은 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함할 수 있다.
이에 따라, 상기 제1 및 제2 반도체 장치들이 오버행 구조를 가짐으로써, 상기 인터포저의 크기를 최소화하여 상기 인터포저의 제조를 용이하게 하고 수율을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2은 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지를 나타내는 사시도이다.
도 4은 도 1의 "A" 부분을 나타내는 확대 단면도이다.
도 5 내지 도 8은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 도 17의 반도체 패키지를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2은 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지를 나타내는 사시도이다. 도 4은 도 1의 "A" 부분을 나타내는 확대 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저(200), 제1 반도체 장치(300) 및 제2 반도체 장치(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)은 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(200)는 패키지 기판(100) 상에 배치될 수 있다. 인터포저(200)는 솔더 범프들(230)을 통해 패키지 기판(100) 상에 실장될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(200)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
인터포저(200)는 내부에 형성된 복수 개의 연결 배선들을 갖는 실리콘 인터포저일 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 인터포저(200) 내부의 상기 연결 배선들을 통해 서로 연결되거나 솔더 범프들(230)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 제1 및 제2 반도체 칩들(300, 400) 사이의 고밀도 인터커넥션을 제공할 수 있다
예시적인 실시예들에 있어서, 인터포저(200)는 반도체 기판(210) 및 반도체 기판(210)의 상부면에 복수 개의 배선들을 갖는 배선층(220)을 포함할 수 있다. 복수 개의 상기 배선들은 제1 배선들(222) 및 제2 배선들(224)을 포함할 수 있다. 반도체 기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(212)을 포함할 수 있다. 관통 전극들(212) 각각은 관통 실리콘 비아(TSV)를 포함할 수 있다.
제1 배선들(222)은 관통 전극들(212)과 전기적으로 연결될 수 있다. 제1 및 제2 반도체 장치들(300, 400)은 제1 배선들(222) 및 관통 전극들(212)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 제2 배선들(224)에 의해 서로 전기적으로 연결될 수 있다.
도 4에 도시된 바와 같이, 배선층(220)은 적어도 2개의 금속 배선층들을 포함할 수 있다. 배선층(220)은 순차적으로 적층된 제1 내지 제5 절연막들(220a, 220b, 220c, 220d, 220e)을 포함할 수 있다. 제1 배선(222)은 제1 내지 제5 절연막들(220a, 220b, 220c, 220d, 220e) 내에 각각 형성된 제1 금속 배선(222a), 제1 콘택(224a), 제2 금속 배선(222b), 제2 콘택(224b) 및 제3 금속 배선(222c)를 포함할 수 있다. 제3 금속 배선(222c)의 적어도 일부분이 랜딩 패드로서의 접속 패드의 역할을 수행할 수 있다. 제3 금속 배선(222c) 상에는 솔더 범프(330, 430)가 배치될 수 있다.
제1 반도체 장치(300)는 인터포저(200) 상에 배치될 수 있다. 제1 반도체 장치(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 장치(300)는 칩 패드들이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들(330)에 의해 인터포저(200)의 상기 접속 패드들과 전기적으로 연결될 수 있다.
제1 반도체 장치(300)는 상기 칩 패드들이 형성되어 있는 접속 영역(IR1)을 포함할 수 있다. 평면도에서 보았을 때, 제1 반도체 장치(300)의 접속 영역(IR1)은 인터포저(200)의 영역 내에 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 인터포저(200)의 일측부로부터 돌출하는 오버행 부분(OR1)을 포함할 수 있다. 제1 반도체 장치(300)의 외측 단부는 인터포저(200)의 일측부로부터 돌출할 수 있다. 제1 반도체 장치(300)는 인터포저(200)의 일측부로부터 수평 방향으로 연장하도록 배치될 수 있다. 평면도에서 보았을 때, 인터포저(200)의 외측 단부가 제1 반도체 장치(300)의 외측 단부보다 안쪽에 위치할 수 있다.
제2 반도체 장치(400)는 인터포저(200) 상에서 제1 반도체 장치(300)로부터 이격되도록 배치될 수 있다. 제2 반도체 장치(400)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(400)는 칩 패드들이 형성된 활성면이 인터포저(200)를 향하도록 인터포저(200) 상에 실장될 수 있다. 제2 반도체 장치(400)의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들(430)에 의해 인터포저(200)의 상기 접속 패드들과 전기적으로 연결될 수 있다.
제2 반도체 장치(400)는 상기 칩 패드들이 형성되어 있는 접속 영역(IR2)을 포함할 수 있다. 평면도에서 보았을 때, 제2 반도체 장치(400)의 접속 영역(IR2)은 인터포저(200) 영역 내에 위치할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 장치(400)는 인터포저(200)의 타측부로부터 돌출하는 오버행 부분(OR2)을 포함할 수 있다. 제2 반도체 장치(400)의 외측 단부는 인터포저(200)의 타측부로부터 돌출할 수 있다. 제2 반도체 장치(400)는 인터포저(200)의 타측부로부터 수평 방향으로 연장하도록 배치될 수 있다. 평면도에서 보았을 때, 인터포저(200)의 외측 단부가 제2 반도체 장치(400)의 외측 단부보다 안쪽에 위치할 수 있다.
하나의 제1 반도체 장치(300) 및 하나의 제2 반도체 장치(400)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 제2 반도체 장치(400)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 실리콘 관통 비아들(TSVs)에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 인터포저(200)와 패키지 기판(100) 사이에 언더필되는 제1 접착제(250), 제1 반도체 장치(300) 및 인터포저(200) 사이에 언더필되는 제2 접착제(350), 및 제2 반도체 장치(400) 및 인터포저(200) 사이에 언더필되는 제3 접착제(450)를 더 포함할 수 있다.
예를 들면, 상기 제1 내지 제3 접착제들은 에폭시 물질을 포함하여 인터포저(200)와 패키지 기판(100) 사이 그리고 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이의 틈을 보강할 수 있다.
패키지 기판(100)의 상기 하부면 상에는 외부 접속 패드들이 형성되고, 상기 외부 접속 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(110)이 배치될 수 있다. 예를 들면, 외부 연결 부재(100)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 인터포저(200) 상에 서로 이격 배치되며 인터포저(200)에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들(300, 400)을 포함할 수 있다. 제1 및 제2 반도체 장치들(300, 400)은 인터포저(200)의 대향하는 측부들로부터 돌출하는 오버행 부분(OR1, OR2)을 각각 포함할 수 있다.
이에 따라, 제1 및 제2 반도체 장치들(300, 400)이 오버행 구조를 가짐으로써, 인터포저(200)의 크기를 최소화하여 상기 인터포저(200)의 제조를 용이하게 하고 수율을 향상시킬 수 있다.
이하에서는, 상술한 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다. 상기 반도체 패키지의 제조 방법은 2.5D 패키지를 제조하는 데 이용될 수 있다. 다만, 이로 인하여 예시적인 실시예들에 따른 반도체 패키지의 제조 방법이 이로 한정되지 않음을 이해할 수 있을 것이다.
도 5 내지 도 8은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 5 내지 도 7은 상기 반도체 패키지의 제조 방법을 나타내는 단면도들이고, 도 8은 도 7의 평면도이다.
도 5를 참조하면, 먼저, 인터포저(200)를 패키지 기판(100) 상에 배치시킬 수 있다.
예시적인 실시예들에 있어서, 먼저, 웨이퍼에 복수 개의 상기 실리콘 인터포저 다이들을 형성한 후, 상기 웨이퍼를 소잉하여 개별적인 실리콘 인터포저를 형성할 수 있다. 상기 개별적인 실리콘 인터포저(즉, 인터포저(200))를 패키지 기판(100) 상에 실장시킬 수 있다.
인터포저(200)는 솔더 범프들(230)을 통해 패키지 기판(100) 상에 실장될 수 있다. 이어서, 인터포저(200)과 패키지 기판(100) 사이에는 제1 접착제(250)가 언더필(underfill)될 수 있다. 인터포저(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(200)는 패키지 기판(100)의 영역 내에 배치될 수 있다.
인터포저(200)는 내부에 형성된 복수 개의 연결 배선들을 가질 수 있다. 인터포저(200)는 반도체 기판(예로, 실리콘 기판)(210) 및 반도체 기판(210)의 상부면에 복수 개의 배선들을 갖는 배선층(220)을 포함할 수 있다. 복수 개의 상기 배선들은 제1 배선들(222) 및 제2 배선들(224)을 포함할 수 있다. 반도체 기판(210)은 내부에 관통 형성된 복수 개의 관통 전극들(212)을 포함할 수 있다. 관통 전극(212)은 관통 실리콘 비아(TSV)를 포함할 수 있다.
도 6을 참조하면, 인터포저(200) 상에 제1 반도체 장치(300) 및 제2 반도체 장치(400)를 서로 이격되도록 배치시킬 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 장치들(300, 400)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(200) 상에 실장될 수 있다. 제1 반도체 장치(300)의 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들(330)에 의해 인터포저(200)의 접속 패드들과 전기적으로 연결될 수 있다. 제2 반도체 장치(400)의 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들(430)에 의해 인터포저(200)의 상기 접속 패드들과 전기적으로 연결될 수 있다.
예를 들면, 제1 반도체 장치(300)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(400)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
도 7 및 도 8을 참조하면, 제1 반도체 장치(300)와 인터포저(200) 사이에 제2 접착제(350)를 언더필(underfill)하고, 제2 반도체 장치(400)와 인터포저(200) 사이에 제3 접착제(450)를 언더필(underfill)할 수 있다.
디스펜서 노즐을 제1 반도체 장치(300)의 내측 단부를 따라 이동시키면서 상기 디스펜스 노즐을 통해 제1 반도체 장치(300)와 인터포저(200) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제2 접착제(350)를 형성할 수 있다.
이와 유사하게, 상기 디스펜서 노즐을 제2 반도체 장치(300)의 내측 단부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 제2 반도체 장치(400)와 인터포저(200) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제3 접착제(450)를 형성할 수 있다.
예를 들면, 상기 제1, 제2 및 제3 접착제들(250, 350, 450)는 에폭시 물질을 포함하여 인터포저(200)와 패키지 기판(100) 사이 그리고 제1 및 제2 반도체 장치들(300, 400)과 인터포저(200) 사이의 틈을 보강할 수 있다.
일반적으로, 웨이퍼 상에 복수 개의 실리콘 인터포저 다이들 각각에 서로 다른 반도체 칩들을 이격되도록 실장한 후, 상기 웨이퍼를 절단한 후, 상기 반도체 칩들이 실장된 하나의 인터포저를 패키지 기판 상에 실장하였다. 따라서, 상기 반도체 칩들이 인터포저로부터 돌출되도록 배치할 수 없고, 이에 따라, 상기 인터포저의 크기를 감소시킬 수 없다.
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이에 반해, 예시적인 실시예들에 따르면, 복수 개의 실리콘 인터포저 다이들이 형성된 웨이퍼를 소잉한 후, 개별적인 실리콘 인터포저(200)를 패키지 기판(100) 상에 실장할 수 있다. 이어서, 상기 인터포저(200) 상에 제1 및 제2 반도체 장치들(300, 400)을 이격되게 배치시키므로, 상기 제1 및 제2 반도체 장치들(300, 400)이 인터포저(200)로부터 측방으로 돌출되도록(즉, 제1 및 제2 반도체 장치들(300, 400)의 외측 단부들이 인터포저(200)의 측부들로부터 각각 돌출되도록) 배치할 수 있고, 이에 따라, 상기 인터포저(200)의 크기를 감소시킬 수 있다. 즉, 제1 및 제2 반도체 장치들(300, 400)이 상기 인터포저(200)엥 대해 오버행 구조를 가짐으로써, 인터포저(200)의 크기를 최소화하여 상기 인터포저(200)의 제조를 용이하게 하고 수율을 향상시킬 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제1 내지 제3 접착제들을 제외하고는 도 1을 참조로 설명한 반도체 패키지(10)와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 9를 참조하면, 반도체 패키지(11)는 인터포저(200)와 패키지 기판(100) 사이에 언더필되는 제1 접착제(252), 제1 반도체 장치(300) 및 인터포저(200) 사이에 언더필되는 제2 접착제(352), 및 제2 반도체 장치(400) 및 인터포저(200) 사이에 언더필되는 제3 접착제(452)를 포함할 수 있다.
제1 접착제(252)는 인터포저(200)의 양측부를 따라 패키지 기판(100)으로부터 상방으로 연장할 수 있다. 제1 접착제(252)의 패키지 기판(100)으로부터 높이는 인터포저(200)의 패키지 기판(100)으로부터의 높이와 동일할 수 있다. 제2 접착제(352)는 인터포저(200)의 일측부로부터 제1 접착제(252)의 상부면까지 연장할 수 있다. 제3 접착제(452)는 인터포저(200)의 타측부로부터 제1 접착제(252)의 상부면까지 연장할 수 있다.
따라서, 제1 접착제(252)는 제2 접착제(352) 및 제3 접착제(452)와 접촉 지지할 수 있다. 이에 따라, 제1 내지 제3 접착제들(252, 352, 452)은 오버행 구조를 갖는 제1 및 제2 반도체 장치들(300, 400)을 견고히 지지할 수 있다.
이하에서는, 도 9의 반도체 패키지(11)를 제조하는 방법에 대하여 설명하기로 한다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 10을 참조하면, 인터포저(200)를 패키지 기판(100) 상에 배치시킨 후, 제1 접착제(252)를 인터포저(200)와 패키지 기판(100) 사이에 언더필할 수 있다.
예시적인 실시예들에 있어서, 디스펜서 노즐을 인터포저(200)의 양 측부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 인터포저(200)와 패키지 기판(100) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 예비 접착제를 형성할 수 있다.
이어서, 상기 디스펜서 노즐을 인터포저(200)의 양측부를 따라 상방으로 이동시키면서 상기 디스펜서 노즐을 통해 상기 언더필 용액을 상기 예비 접착제 상에 디스펜싱하고, 상기 언더필 용액이 경화되어 제1 접착제(252)를 형성할 수 있다.
제1 접착제(252)는 인터포저(200)의 양측부를 따라 패키지 기판(100)으로부터 상방으로 연장할 수 있다. 제1 접착제(252)의 패키지 기판(100)으로부터 높이는 인터포저(200)의 패키지 기판(100)으로부터의 높이와 동일할 수 있다.
이어서, 도 6 내지 도 8을 참조로 설명한 공정들과 유사한 공정들을 수행하여 도 9의 반도체 패키지(11)를 완성할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 추가적인 접착제를 제외하고는 도 1을 참조로 설명한 반도체 패키지(10)와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 반도체 패키지(12)는 제1 반도체 장치(300)와 패키지 기판(100) 사이에 언더필되는 제4 접착제(500) 및 제2 반도체 장치(400) 및 패키지 기판(100) 사이에 언더필되는 제5 접착제(550)를 더 포함할 수 있다.
제4 접착제(500)는 제1 반도체 장치(300)와 패키지 기판(100) 사이에 배치되며 인터포저(200)의 일측부를 따라 패키지 기판(100)으로부터 상방으로 연장할 수 있다. 제4 접착제(500)는 제1 반도체 장치(300)의 오버행 부분(OR1)과 접촉 지지할 수 있다.
제5 접착제(550)는 제2 반도체 장치(400)와 패키지 기판(100) 사이에 배치되며 인터포저(200)의 타측부를 따라 패키지 기판(100)으로부터 상방으로 연장할 수 있다. 제5 접착제(500)는 제2 반도체 장치(400)의 오버행 부분(OR2)과 접촉 지지할 수 있다.
이에 따라, 제4 및 제5 접착제들(500, 550)은 오버행 구조를 갖는 제1 및 제2 반도체 장치들(300, 400)을 견고히 지지할 수 있다.
이하에서는, 도 11의 반도체 패키지(12)를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 8을 참조로 설명한 공정들과 유사한 공정들을 수행하여, 인터포저(200) 상에 제1 및 제2 반도체 장치들(300, 400)을 실장시킨 후, 제4 접착제(500)를 제1 반도체 장치(300)와 패키지 기판(100) 사이에 언더필하고 제5 접착제(550)을 제2 반도체 장치(400) 및 패키지 기판(100) 사이에 언더필할 수 있다.
예시적인 실시예들에 있어서, 디스펜서 노즐을 인터포저(200)의 일측부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 제1 반도체 장치(300)와 패키지 기판(100) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제4 접착제(500)를 형성할 수 있다.
이어서, 상기 디스펜서 노즐을 인터포저(200)의 타측부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 제2 반도체 장치(400)와 패키지 기판(100) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제5 접착제(550)를 형성할 수 있다.
제4 접착제(500)는 인터포저(200)의 일측부를 따라 패키지 기판(100)으로부터 상방으로 연장하여 제1 반도체 장치(300)의 오버행 부분(OR1)과 접촉 지지할 수 있다.
제5 접착제(550)는 인터포저(200)의 타측부를 따라 패키지 기판(100)으로부터 상방으로 연장하여 제2 반도체 장치(400)의 오버행 부분(OR2)과 접촉 지지할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제2 및 제3 접착제들의 구성 및 추가적인 지지 부재를 제외하고는 도 1을 참조로 설명한 반도체 패키지(10)와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 반도체 패키지(13)는 제1 반도체 장치(300) 및 패키지 기판(100) 사이 그리고 제2 반도체 장치(400) 및 패키지 기판(100)에 사이에 배치되는 지지 부재들(600)을 포함할 수 있다. 지지 부재들(600)은 인터포저(200) 둘레를 따라 배열될 수 있다.
지지 부재(600)는 제1 반도체 장치(300)의 오버행 부분(OR1) 아래에 배치될 수 있다. 지지 부재(600)는 패키지 기판(100)으로부터 상방으로 연장하는 기둥 형상을 가질 수 있다. 지지 부재(600)는 제1 반도체 장치(300)의 오버행 부분(OR1)으로부터 이격되어 이들 사이에 제1 갭을 형성할 수 있다. 지지 부재(600)는 인터포저(200)의 일측부로부터 이격되어 이들 사이에 제2 갭을 형성할 수 있다. 제2 접착제(354)는 인터포저(200)의 일측부로부터 측방으로 연장하여 상기 제1 갭을 채우고 하방으로 연장하여 상기 제2 갭을 채울 수 있다.
지지 부재(600)는 제2 반도체 장치(400)의 오버행 부분(OR2) 아래에 배치될 수 있다. 지지 부재(600)는 패키지 기판(100)으로부터 상방으로 연장하는 기둥 형상을 가질 수 있다. 지지 부재(600)는 제2 반도체 장치(400)의 오버행 부분(OR2)으로부터 이격되어 이들 사이에 제3 갭을 형성할 수 있다. 지지 부재(600)는 인터포저(200)의 타측부로부터 이격되어 이들 사이에 제4 갭을 형성할 수 있다. 제3 접착제(454)는 인터포저(200)의 타측부로부터 측방으로 연장하여 상기 제3 갭을 채우고 하방으로 연장하여 상기 제4 갭을 채울 수 있다.
이하에서는, 도 12의 반도체 패키지(13)를 제조하는 방법에 대하여 설명하기로 한다.
도 13 내지 도 16은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 13, 도 15 및 도 16은 상기 반도체 패키지의 제조 방법을 나타내는 단면도들이고, 도 14는 도 13의 평면도이다.
도 13 및 도 14를 참조하면, 인터포저(200)를 패키지 기판(100) 상에 배치시키고, 복수 개의 지지 부재들(600)을 패키지 기판(100) 상에 배치시킬 수 있다.
예시적인 실시예들에 있어서, 지지 부재들(600)은 인터포저(200) 둘레를 따라 배열시킬 수 있다. 접착제와 같은 물질을 패키지 기판(100) 상에 디스펜싱하여 지지 부재들(600)을 형성할 수 있다.
지지 부재(600)는 패키지 기판(100)으로부터 상부로 연장하는 기둥 형상을 가질 수 있다. 지지 부재(600)는 인터포저(200)의 일측부로부터 이격되어 이들 사이에 제2 갭을 형성할 수 있다. 지지 부재(600)는 인터포저(200)의 타측부로부터 이격되어 이들 사이에 제4 갭을 형성할 수 있다.
도 15 및 도 16을 참조하면, 인터포저(200) 상에 제1 및 제2 반도체 장치들(300, 400)을 배치시킨 후, 제1 반도체 장치(300)와 인터포저(200) 사이에는 제2 접착제(354)를 언더필(underfill)하고, 제2 반도체 장치(400)와 인터포저(200) 사이에 제3 접착제(454)를 언더필(underfill)할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)의 오버행 부분(OR1)은 지지 부재(600)으로부터 이격되어 이들 사이에 제1 갭을 형성할 수 있다. 제2 반도체 장치(400)의 오버행 부분(OR2)은 지지 부재(600)로부터 이격되어 이들 사이에 제3 갭을 형성할 수 있다. 제2 반도체 장치(400)의 오버행 부분(OR2)은 지지 부재(600)로부터 이격되어 이들 사이에 제3 갭을 형성할 수 있다.
이어서, 디스펜서 노즐을 제1 반도체 장치(300)의 내측 단부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 제1 반도체 장치(300)와 인터포저(200) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제2 접착제(354)를 형성할 수 있다. 이 때, 상기 언더필 용액은 상기 제1 갭 및 상기 제2 갭 내부로 이동하고 경화되어 제2 접착제(354)는 인터포저(200)의 일측부로부터 측방으로 연장하여 상기 제1 갭을 채우고 하방으로 연장하여 상기 제2 갭을 채울 수 있다.
이후, 상기 디스펜서 노즐을 제2 반도체 장치(400)의 내측 단부를 따라 이동시키면서 상기 디스펜서 노즐을 통해 제2 반도체 장치(400)와 인터포저(200) 사이에 언더필 용액을 디스펜싱하고, 상기 언더필 용액이 경화되어 제3 접착제(454)를 형성할 수 있다. 이 때, 상기 언더필 용액은 상기 제3 갭 및 상기 제4 갭 내부로 이동하고 경화되어 제3 접착제(454)는 인터포저(200)의 타측부로부터 측방으로 연장하여 상기 제3 갭을 채우고 하방으로 연장하여 상기 제4 갭을 채울 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 18은 도 17의 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 제1 및 제2 반도체 장치들의 배열 및 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지(10)와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17 및 도 18을 참조하면, 반도체 패키지(14)는 패키지 기판(100), 인터포저(200), 제1 반도체 장치(300) 및 복수 개의 제2 반도체 장치들(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(300)는 인터포저(200)의 중심 영역에 배치되고, 제2 반도체 장치들(400)은 인터포저(200)의 주변 영역에 배치될 수 있다. 예를 들면, 4개의 제2 반도체 장치들(400)이 인터포저(200)의 모서리 영역들에 각각 배치될 수 있다.
제1 반도체 장치(300)는 로직 반도체 장치를 포함하고, 제2 반도체 장치들(400)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 평면도에서 보았을 때, 제1 반도체 장치(300)는 인터포저(200)의 내부에 배치되고, 제2 반도체 장치들(400)는 인터포저(200)의 측부로부터 돌출하도록 배치될 수 있다.
제2 반도체 장치(400)는 인터포저(200)의 일측부로부터 돌출하는 오버행 부분(OR2)을 포함할 수 있다. 제2 반도체 장치(400)의 외측 단부는 인터포저(200)의 타측부로부터 돌출할 수 있다. 제2 반도체 장치(400)는 인터포저(200)의 타측부로부터 수평 방향으로 연장하도록 배치될 수 있다. 평면도에서 보았을 때, 인터포저(200)의 외측 단부가 제2 반도체 장치들(400)의 외측 단부보다 안쪽에 위치할 수 있다.
제1 및 제2 반도체 장치들(300, 400)은 제1 배선들(222) 및 관통 전극들(212)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치들(400)은 인터포저(200)에 의해 서로 전기적으로 연결될 수 있다. 제1 반도체 장치(300) 및 제2 반도체 장치(400)는 제2 배선들(224)에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 패키지를 포함하는 전자 장치는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치, 고대역폭 메모리(HBM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다. 상기 전자 장치는 TV, 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13, 14: 반도체 패키지 100: 패키지 기판
200: 인터포저 210: 반도체 기판
212: 관통 전극 220: 배선층
222: 제1 배선 224: 제2 배선
230, 330, 430: 솔더 범프 250: 제1 접착제
300: 제1 반도체 장치 350, 352, 354: 제2 접착제
400: 제2 반도체 장치 450, 452, 454: 제3 접착제
500: 제4 접착제 550: 제5 접착제
600: 지지 부재

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저; 및
    상기 인터포저 상에 서로 이격 배치되며 상기 인터포저에 의해 서로 전기적으로 연결되는 제1 및 제2 반도체 장치들을 포함하고,
    상기 제1 및 제2 반도체 장치들 중 적어도 하나는 상기 인터포저의 일측부로부터 돌출하는 오버행 부분을 포함하고,
    상기 제1 및 제2 반도체 장치들은 도전성 범프들을 매개로 하여 상기 인터포저 상에 실장되고, 상기 제1 및 제2 반도체 장치들은 상기 인터포저에 의해 상기 패키지 기판과 전기적으로 연결되고,
    상기 오버행 부분 아래에는, 상기 오버행 부분을 포함하는 상기 제1 및 제2 반도체 장치들 중 적어도 하나를 상기 패키지 기판에 전기적으로 연결시키는 도전성 부재들이 배치되지 않는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 인터포저는
    반도체 기판; 및
    상기 반도체 기판의 상부면에 복수 개의 배선들을 갖는 배선층을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제1 및 제2 반도체 장치들은 상기 배선들 중 적어도 하나에 의해 서로 전기적으로 연결되는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 반도체 기판은 관통 형성되고 상기 배선들과 전기적으로 연결된 복수 개의 관통 전극들을 포함하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 관통 전극들은 상기 제1 및 제2 반도체 장치들과 상기 패키지 기판을 전기적으로 연결시키는 반도체 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 인터포저와 상기 패키지 기판 사이에 언더필되는 제1 접착제; 및
    상기 제1 반도체 장치 및 상기 인터포저 사이에 언더필되는 제2 접착제를 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제1 접착제는 상기 패키지 기판으로부터 상방으로 연장하여 상기 제2 접착제와 연결되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 반도체 장치 및 상기 패키지 기판 사이에 언더필되는 제3 접착제를 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 반도체 장치 및 상기 패키지 기판 사이에 배치되는 지지 부재를 더 포함하는 반도체 패키지.
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