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KR102643111B1 - 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR102643111B1
KR102643111B1 KR1020160084909A KR20160084909A KR102643111B1 KR 102643111 B1 KR102643111 B1 KR 102643111B1 KR 1020160084909 A KR1020160084909 A KR 1020160084909A KR 20160084909 A KR20160084909 A KR 20160084909A KR 102643111 B1 KR102643111 B1 KR 102643111B1
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thin film
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신민철
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터는, 채널부 및 상기 채널부를 중심으로 상호 간에 이격되는 소스 전극 및 드레인 전극을 포함하는 반도체층, 상기 채널부의 상측에 배치되며, 상기 반도체층과 교차되는 방향으로 연장되는 게이트 전극, 및 상기 게이트 전극과 상기 채널부 사이에 배치되는 제1 영역 및 상기 제1 영역에서 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되는 제2 영역을 포함하는 절연층을 포함하고, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량과 상기 절연층의 상기 제2 영역의 수소 함유량 사이의 편차는 10 % 이하로 형성된다.

Description

박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발광 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이러한 비정질 규소와 다결정 규소를 보완하기 위하여 비정질 실리콘보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
박막 트랜지스터를 제조하는 공정 과정에서, 열처리 과정을 거치는 경우, 일부 막과 인접한 다른 막 사이에서 수소의 확산이 이루어 질 수 있다. 다만, 수소 확산이 불균일하게 이루어져, 일부 영역과 인접한 다른 영역의 수소 함유량 간 편차가 커지게 되며, 이로 인하여 반도체 특성이 저하될 수 있는 문제점이 있다.
본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 수소 함유량의 편차가 감소되어 반도체 특성 저하가 억제될 수 있는 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 채널부 및 상기 채널부를 중심으로 상호 간에 이격되는 소스 전극 및 드레인 전극을 포함하는 반도체층, 상기 채널부의 상측에 배치되며, 상기 반도체층의 채널 길이 방향에 대하여 교차되는 방향으로 연장되는 게이트 전극, 및 상기 게이트 전극과 상기 채널부 사이에 배치되는 제1 영역 및 상기 제1 영역과 연결되어 있으며 상기 제1 영역으로부터 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되는 제2 영역을 포함하는 절연층을 포함하고, 상기 소스 전극 및/또는 상기 드레인 전극의 수소 함유량은 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 큰 최대 수소 함유량과 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 작은 최소 수소 함유량 사이의 범위에 포함된다.
또한, 상기 소스 전극 및 상기 드레인 전극의 수소 함유량은, 상기 채널부의 수소 함유량보다 크고 상기 절연층의 상기 제2영역의 수소 함유량보다 작게 형성될 수 있다.
또한, 상기 절연층의 상기 제1 영역의 수소 함유량은, 상기 절연층의 상기 제1 영역의 수소 함유량보다 크고 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량보다 작게 형성될 수 있다.
또한, 상기 절연층 및 상기 게이트 전극의 연장 길이는, 상기 반도체층의 연장 길이보다 작게 형성될 수 있다.
또한, 상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하며, 상기 게이트 전극의 타단과 연결되는 게이트 라인을 더 포함할 수 있다.
또한, 상기 채널부는 상기 소스 전극 및 상기 드레인 전극 중 어느 하나를 완전히 감쌀 수 있다.
또한, 상기 채널부는 원형 또는 사각형 중 어느 하나로 형성될 수 있다.
본 실시예의 다른 측면에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되며, 채널부 및 상기 채널부를 중심으로 상호 간에 이격되는 소스 전극 및 드레인 전극을 포함하는 반도체층, 상기 채널부의 상측에 배치되며, 상기 반도체층의 채널 길이 방향에 대하여 교차되는 방향으로 연장되는 게이트 전극, 및 상기 게이트 전극과 상기 채널부 사이에 배치되는 제1 영역 및 상기 제1 영역과 연결되어 있으며 상기 제1 영역으로부터 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되는 제2 영역을 포함하는 절연층을 포함하고, 상기 소스 전극 또는 상기 드레인 전극과 상기 절연층의 상기 제2 영역의 수소 함유량 편차는 10 % 이하로 형성된다.
또한, 상기 소스 전극 및 상기 드레인 전극의 수소 함유량은, 상기 채널부의 수소 함유량보다 크고 상기 절연층의 상기 제2영역의 수소 함유량보다 작게 형성될 수 있다.
또한, 상기 절연층의 상기 제1 영역의 수소 함유량은, 상기 절연층의 상기 제1 영역의 수소 함유량보다 크고 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량보다 작게 형성될 수 있다.
또한, 상기 절연층 및 상기 게이트 전극의 연장 길이는, 상기 반도체층의 연장 길이보다 작게 형성될 수 있다.
또한, 상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하며, 상기 게이트 전극의 타단과 연결되는 게이트 라인을 더 포함할 수 있다.
또한, 상기 채널부는 상기 소스 전극 및 상기 드레인 전극 중 어느 하나를 완전히 감쌀 수 있다.
또한, 상기 절연 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함할 수 있다.
본 실시예의 또 다른 측면에 따른 박막 트랜지스터 표시판의 제조방법은, 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴의 채널부 상측에 형성되는 절연층을 형성하는 단계, 상기 절연층의 상측에 게이트 전극을 형성하는 단계, 상기 반도체 패턴에 상기 채널부를 중심으로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 절연층은, 상기 게이트 전극과 상기 채널부 사이에 배치되는 제1 영역 및 상기 제1 영역에서 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되는 제2 영역을 포함하고, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량은 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 큰 최대 수소 함유량과 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 작은 최소 수소 함유량 사이의 범위에 포함된다.
또한, 상기 절연층을 형성하는 단계는, 상기 절연층의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량이 상기 최대 수소 함유량과 상기 최소 수소함유량 사이의 범위에 포함되도록 할 수 있다.
또한, 상기 반도체 패턴, 상기 절연층 및 상기 게이트 전극을 덮는 보호막을 형성하는 단계를 더 포함하고, 상기 보호막의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량이 상기 최대 수소 함유량과 상기 최소 수소함유량 사이의 범위에 포함되도록 할 수 있다.
또한, 상기 절연층의 상측에 게이트 전극을 형성하는 단계는, 상기 게이트 전극의 연장 길이가 상기 반도체 패턴의 연장 길이보다 작게 형성되도록 하고, 상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하도록 하며, 상기 게이트 전극의 타단과 연결되는 게이트 라인을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 절연층의 상측에 게이트 전극을 형성하는 단계는, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나를 완전히 감싸는 상기 채널부의 상측에, 상기 채널부에 대응되는 형상으로 상기 게이트 전극을 형성할 수 있다.
본 발명에 따르면, 절연층의 수소 함유량과 소스 전극 또는 드레인 전극의 수소 함유량 간의 편차를 최소화함으로써, 수소 이온의 불균일한 확산에 의하여 발생될 수 있는 반도체 특성의 저하를 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터가 형성된 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 Ⅱ - Ⅱ 선도에 따른 단면도이다.
도 3은 도 1의 Ⅲ - Ⅲ 선도에 따른 단면도이다.
도 4는 도 1의 A-B 구간의 수소 함유량 분포표이다.
도 5는 도 1의 C-D 구간의 수소 함유량 분포표이다.
도 6 내지 도 9는 도 1의 박막 트랜지스터 표시판을 제조하는 방법을 보여주는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판이 형성된 막막 트랜지스터 표시판의 평면도이다.
도 11은 도 10의 XI - XI 선도에 따른 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판이 형성된 막막 트랜지스터 표시판의 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 발명이 없는 한 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분의 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, "~ 상에" 또는 "~ 위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도면들을 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터가 형성된 박막 트랜지스터 표시판의 평면도이며, 도 2는 도 1의 Ⅱ - Ⅱ 선도에 따른 단면도이다. 그리고, 도 3은 도 1의 Ⅲ - Ⅲ 선도에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 버퍼층(121,122)이 위치한다.
버퍼층(121,122)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3), 질화 실리콘(SiNx) 등의 절연물질을 포함할 수 있다. 버퍼층(121,122)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다. 버퍼층(121,122)의 두께는 500Å 이상 1㎛ 이하일 수 있으나 이에 한정되는 것은 아니다.
버퍼층(121,122)은 제1 버퍼층(121) 및 제1 버퍼층(121)의 상측에 위치되는 제2 버퍼층(122)을 포함할 수 있다. 예시적으로, 제1 버퍼층(121)은 질화 실리콘(SiNx)을 포함하고, 제2 버퍼층(122)은 산화 실리콘(SiOx)를 포함할 수 있다.
버퍼층(121, 122)의 적어도 한 층은 생략될 수 있다.
제2 버퍼층(122) 위에는 반도체층(130)이 위치한다.
반도체층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
반도체층(130)은 채널부(134)와, 채널부(134)를 중심으로 상호 간에 이격되는 소스 전극(133) 및 드레인 전극(135)을 포함한다.
소스 전극(133) 및 드레인 전극(135)은 도전성을 가지며 반도체층(130)을 이루는 반도체 물질과 동일한 물질 및 예를 들어 환원된 반도체 물질을 포함할 수 있다.
반도체층(130) 층의 채널부(134) 위에는 절연층(142)이 위치한다. 절연층(142)은 채널부(134)를 덮으며, 소스 전극(133) 또는 드레인 전극(135)과 실질적으로 중첩하지 않을 수 있다.
절연층(142)은 단일막 또는 이중막 이상의 다중막으로 형성될 수 있다.
절연층(142)이 단일막인 경우, 절연층(142)은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 절연층(142)은 채널부(134)의 계면 특성을 향상시키고 채널부(134)에 불순물이 침투하는 것을 막을 수 있다.
절연층(142)이 다중막일 경우, 하부막은 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 채널부(134)의 계면 특성을 향상시키고 채널부(134)에 불순물이 침투하는 것을 막을 수 있다. 상기 하부막 위에 배치되는 상부막은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 등의 다양한 절연 물질로 만들어질 수 있다. 예를 들어, 절연층(142)은 산화 알루미늄(AlOx)의 하부막과 산화 실리콘(SiOx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 500Å 이하일 수 있고 상부막의 두께는 500Å 이상 1500Å 이하일 수 있으나 이에 한정되는 것은 아니다.
또 다른 예로서, 절연층(142)은 산화 실리콘(SiOx)의 하부막과 질화 실리콘(SiNx)의 상부막을 포함할 수 있고, 이때 하부막의 두께는 대략 2000Å이고 상부막의 두께는 대략 1000Å일 수 있으나 역시 이에 한정되는 것은 아니다.
절연층(142)의 두께는 1000Å 이상 5000Å 이하일 수 있으나, 이에 한정되는 것은 아니다. 절연층(142)의 전체 두께는 박막 트랜지스터의 특성이 극대화되도록 적절히 조절될 수 있다.
절연층(142) 위에는 게이트 전극(154)이 위치한다. 게이트 전극(154)의 가장자리 경계는 절연층(142)의 가장자리 경계의 안쪽에 위치한다.
게이트 전극(154)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(154)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(154)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(154), 소스 전극(133) 및 드레인 전극(135)은 반도체(134)와 함께 박막 트랜지스터(thin film transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 반도체층(130)의 채널부(134)에 형성된다.
본 실시예에 따른 게이트 전극(154)은 반도체층(130)의 연장 방향과 교차되는 방향, 즉 반도체층(130)의 채널 길이 방향인 제1 방향(d1)과 교차되는 제2 방향(d2)으로 연장 형성된다.
그리고, 게이트 전극(154)의 하측에 배치되는 절연층(142)도 게이트 전극(154)과 마찬가지로 상기 제2 방향으로 연장 형성된다.
절연층(142)은 채널부(134)의 상측에 배치되는 제1 영역(142a)과, 제2 영역(142b)에서 게이트 전극(154)의 연장 방향과 동일한 방향, 즉 상기 제2 방향으로 연장되는 제2 영역(142b)을 포함한다.
한편, 절연층(142)의 제2 영역(142b)의 수소 함유량과 소스 전극(133) 또는 드레인 전극(135)의 수소 함유량 간의 편차가 커지게 되면, 후속 공정에서 수행되는 열처리 과정에서 소스 전극(133) 및/또는 드레인 전극(135)으로부터 채널부(134)로의 수소 이온 확산이 불균일하게 발생될 수 있다. 상기 수소 이온은 산화물 반도체 내부의 캐리어 농도에 영향을 미치기 때문에, 수소 이온의 확산이 불균일하게 이루어질 경우 반도체 특성이 저하되는 문제가 발생하게 된다.
따라서, 본 실시예에 따른 박막 트랜지스터(Q)는 절연층(142)의 수소 함유량과 소스 전극 또는 드레인 전극(135)의 수소 함유량 간의 편차를 최소화함으로써, 수소 이온의 불균일한 확산에 의하여 발생될 수 있는 반도체 특성의 저하를 억제한다.
본 실시예에서 절연층(142)은 게이트 전극(154)과 함께 연장되는 형태로 설명되고 있으나, 절연층(142)이 섬형(island-like) 절연층으로 형성되는 구성 또한 가능하다.
이하에서는 반도체층(130) 및 절연층(142)의 수소 함유량 구성을 상세하게 설명한다.
도 4는 도 1의 A-B 구간의 수소 함유량 분포표이며, 도 5는 도 1의 C-D 구간의 수소 함유량 분포표이다.
도 4 및 도 5에서는 본 실시예에 따른 박막 트랜지스터(Q)의 반도체층(130) 및 절연층(142)의 수소 함유량 분포가 예시적으로 도시된다.
먼저, 도 4를 참조하면, 반도체층(130)의 소스 전극(133) 및 드레인 전극(135)에서의 수소 함유량은 제1 수소 함유량(W1)으로 형성된다. 그리고, 채널부(134)의 수소 함유량은, 소스 전극(133) 및 드레인 전극(135)과 연결된 지점에서, 제1 수소 함유량(W1)에서부터 점차 감소하여 중앙 측에서 가장 작은 제2 수소 함유량(W2)으로 형성된다.
이때, 수소 함유량은 질량백분율 기준 농도일 수 있다.
그 다음, 도 5를 참조하면, 절연층(142)은 중앙에 위치되는 제1 영역(142a)과 제1 영역(142a)을 사이에 두고 배치되는 한 쌍의 제2 영역(142b)을 포함하고, 제2 영역(142b)에서의 수소 함유량은 제3 수소 함유량(W3)으로 형성된다. 그리고, 제1 영역(142a)의 수소 함유량은 제2 영역(142b)들과 연결된 지점에서, 제3 수소 함유량(W3)에서부터 점차 감소하여 중앙 측에서 가장 작은 제4 수소 함유량(W4)으로 형성된다.
이때, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량인 제1 수소 함유량(W1)과 제2 영역(142b)의 수소 함유량인 제3 수소 함유량(W3) 간의 편차는 10% 이하로 형성된다.
제2 영역(142b)의 수소 함유량보다 상대적으로 10% 큰 수소 함유량 값을 최대 수소 함유량이라 하고, 제2 영역(142b)의 수소 함유량보다 상대적으로 10% 작은 수소 함유량 값을 최소 수소 함유량이라 할 때, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량은 상기 최대 수소 함유량과 상기 최소 수소 함유량 사이의 범위에 포함된다.즉, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량은 제2 영역(142b)의 수소 함유량과 같을 수 있으며, 제2 영역(142b)의 수소 함유량보다 10% 이하의 범위 내에서 같거나 작을 수 있다.
따라서, 박막 트랜지스터(Q)의 열처리 과정에서, 소스 전극(133) 및 드레인 전극(135)에서 채널부(134)로 수소 이온의 확산이 이루어지는 과정에서, 채널부(134)와 접한 소스 전극(133) 및 드레인 전극(135)과 절연층(142)의 제2 영역(142b) 간의 수소 이온 편차가 10% 이내로 형성됨에 따라서 채널부(134)로의 수소 이온 확산이 균일하게 이루어질 수 있다.
한편, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량(W1)은 10% 이하의 범위 내에서 제2 영역(142b)의 수소 함유량인 제3 수소 함유량(W3)보다 크게 형성될 수 있다. 이 경우, 제2 영역(142b)의 수소 함유량(W3)은, 제1 영역(142a)의 수소 함유량(W4)보다 크고, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량(W1)보다 작게 형성될 수 있다.
반대로, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량(W1)은 10% 이하의 범위 내에서 제2 영역(142b)의 수소 함유량인 제3 수소 함유량(W3)보다 작게 형성될 수 있다. 이 경우, 소스 전극(133) 및 드레인 전극(135)의 수소 함유량(W1)은, 채널부(134)의 수소 함유량(W2)보다 크고 제2 영역(142b)의 수소 함유량(W3)보다 작게 형성될 수 있다.
다시, 도 2 및 도 3을 참조하면, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 버퍼층(120) 위에는 보호막(passivation layer)(160)이 위치한다. 보호막(160)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 보호막(160)은 소스 전극(133)을 드러내는 접촉 구멍(163) 및 드레인 전극(135)을 드러내는 접촉 구멍(미도시)을 포함할 수 있다.
이하에서는 도 1에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 16을 참조하여 설명한다.
도 6 내지 도 9는 도 1의 박막 트랜지스터 표시판을 제조하는 방법을 차례대로 보여주는 단면도이다.
먼저, 도 6을 참조하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 제1 버퍼층(121) 및 제2 버퍼층(122)을 형성할 수 있다.
제1 버퍼층(121) 및 제2 버퍼층(122)은 각각 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 포함할 수 있다.
그리고, 제2 버퍼층(122) 위에는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 반도체층(130)을 형성한다.
그리고, 반도체층(130) 위에 감광막을 도포하고 노광하여 제1 감광막 패턴(51)을 형성한다.
그 다음, 제1 감광막 패턴(51)을 마스크로 반도체층(130)을 식각하여 반도체 패턴(132)을 형성한다. 이때, 제2 버퍼층(122)도 반도체 패턴(132)과 함께 식각될 수 있다.
그 다음, 도 7을 참조하면, 반도체 패턴(132) 및 버퍼층(120) 위에 절연 물질층(140)을 형성한다. 절연 물질층(140)은 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있고, 산화 실리콘(SiOx) 등의 절연성 산화물을 포함하는 하부막과 절연 물질을 포함하는 상부막을 포함하는 다중막으로 형성할 수도 있다. 절연 물질층(140)의 두께는 1000Å 이상 5000Å 이하일 수 있으나, 이에 한정되는 것은 아니다.
그리고, 절연 물질층(140) 위에 금속 등의 도전성 물질을 적층하여 게이트층(150)을 형성한다. 이어서, 게이트층(150) 위에 감광막을 도포하고 노광하여 제2 감광막 패턴(52)을 형성한다. 제2 감광막 패턴(52)은 반도체 패턴(132)의 일부와 중첩한다.
그 다음, 도 8을 참조하면, 제2 감광막 패턴(52)을 마스크로 하여 게이트층(150)을 식각하여 게이트 전극(154)을 형성한다. 이때, 습식 식각 방법을 이용할 수 있으며, 식각 정도를 조절하여 게이트 전극(154)의 가장자리 경계가 제2 감광막 패턴(52)의 가장자리 경계의 안쪽에 위치하도록 한다.
게이트 전극(154)은 반도체 패턴(132)의 가운데 부분을 가로지르며 통과하도록 형성하여, 게이트 전극(154)과 반도체 패턴(132)의 중첩 부분의 양쪽에 위치하는 반도체 패턴(132)의 두 부분이 게이트 전극(154)에 의해 덮이지 않도록 한다.
다음, 도 9를 참조하면, 제2 감광막 패턴(52)을 마스크로 절연 물질층(140)을 패터닝하여 절연층(142)을 형성한다. 이때 건식 식각 방법을 이용할 수 있다. 절연층(142)의 가장자리 경계는 게이트 전극(154)의 가장자리 경계보다 바깥쪽에 형성된다. 또한, 식각 기체 및 식각 시간을 조절하여 제1 버퍼층(121)은 식각되지 않도록 할 수 있다.
절연층(142)과 반도체 패턴(132)의 중첩 부분의 양쪽에는 절연층(142)에 의해 덮이지 않는 반도체 패턴(132)의 두 부분이 위치한다.
그 다음, 제2 감광막 패턴(51)을 제거한다. 제2 감광막 패턴(51)의 제거 전에 산소 기체를 이용한 애싱(ashing)을 진행할 수도 있다.
그 다음, 드러난 반도체 패턴(132)의 노출된 부분을 도전성 처리하여 도전성을 가지는 소스 전극(133) 및 드레인 전극(135)을 형성한다. 게이트 전극(154)과 중첩하는 반도체 패턴(132)은 채널부(134)가 된다. 일례로 상기 도전성 처리는 환원 처리 일 수 있다.
노출된 반도체 패턴(132)의 환원 처리 방법으로 환원 분위기에서의 열처리 방법을 이용할 수도 있고, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 불소계 기체(예를 들어 F2, NF3, CF4, SF6, CHF3) 등 기체 플라즈마를 이용한 플라즈마 처리도 이용할 수 있다.
환원 처리된 노출된 반도체 패턴(132)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서, 환원 처리된 반도체 패턴(132)은 도전성을 가지게 되어 소스 전극(133) 및 드레인 전극(135)을 형성한다.
그 다음, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 제1버퍼층(121) 위에는 보호막 (160)을 형성한다.
한편, 절연층(142)을 형성하는 과정에서, 절연층(142)의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 절연층(142)의 제2 영역(142b)과 소스 전극(133) 또는 드레인 전극(135)의 수소 함유량 편차를 10% 이하로 형성되도록 할 수 있다.
또한, 게이트 전극(154), 소스 전극(133), 드레인 전극(135), 그리고 제1 버퍼층(121)을 덮는 보호막(160)을 형성하는 과정에서, 보호막(160)의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 절연층(142)의 제2 영역(142b)과 소스 전극(133) 또는 드레인 전극(135)의 수소 함유량 편차를 10% 이하로 형성되도록 할 수 있다.
제안되는 실시예에 의하면, 절연층(142)의 수소 함유량과 소스 전극(133) 또는 드레인 전극(135)의 수소 함유량 간의 편차를 최소화함으로써, 수소 이온의 불균일한 확산에 의하여 발생될 수 있는 반도체 특성의 저하를 억제할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판이 형성된 박막 트랜지스터 표시판의 평면도이며, 도 11은 도 10의 X - X 선도에 따른 단면도이다.
본 실시예는 게이트 전극 및 절연층의 구성에 있어서 차이가 있을 뿐 다른 구성에 있어서는 도 1 내지 도 9의 박막 트랜지스터의 구성과 실질적으로 동일하므로, 이하에서는 본 실시예의 차별적인 구성을 중심으로 설명한다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판은 절연기판(210), 제1 버퍼층(221), 제2 버퍼층(222), 반도체층(230), 절연층(254), 게이트 전극(254), 보호막(260), 및 게이트 라인(GL)을 포함한다.
본 실시예에 따른 박막 트랜지스터(Q)의 절연층(242) 및 게이트 전극(254)의 상기 제2 방향으로의 연장길이는 반도체층(230)의 상기 제1 방향으로의 연장길이보다 작게 형성된다.
즉, 절연층(242) 및 게이트 전극(254)의 상기 제2 방향으로의 길이는, 반도체층(230)의 소스 전극(233), 채널부(234) 및 드레인 전극(235)의 길이의 합보다 작게 형성된다. 이때, 절연층(242)의 제2 영역(242b)의 크기는 반도체층(230)의 소스 전극(233) 및 드레인 전극(235)의 크기에 비하여 매우 작은 크기로 형성된다.
게이트 전극(254)은 기둥 모양으로 형성되며, 일단은 채널부(234)와 마주보는 형상으로 절연층(242)의 제1 영역(242a)과 접하며, 타단은 보호막(260)의 상측에 형성되는 게이트 라인(GL)과 접촉된다.
즉, 본 실시예에 따른 게이트 전극(254) 및 절연층(242)은 섬형(Island-like) 전극 및 절연층 형상으로 형성된다.
본 실시예에 의하면, 절연층(242)의 제2 영역(242a)의 크기가 최소화 됨에 따라서, 수소 이온의 불균일한 확산이 억제될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판이 형성된 막막 트랜지스터 표시판의 평면도이다.
본 실시예는 반도체층, 게이트 전극 및 절연층의 구성에 있어서 차이가 있을 뿐 다른 구성에 있어서는 도 1 내지 도 9의 박막 트랜지스터의 구성과 실질적으로 동일하므로, 이하에서는 본 실시예의 차별적인 구성을 중심으로 설명한다.
도 12를 참조하면, 본 실시예에 따른 구성은 박막 트랜지스터 표시판은 반도체층(330)에 형성되는 소스 전극(333)과, 채널부(334)와, 드레인 전극(335)을 포함한다.
이때, 채널부(334)는 소스 전극(333)을 완전하게 둘러싸는 형상으로 형성되며, 예시적으로 내부가 개구되는 원형 또는 사각형 기둥 형상으로 형성될 수 있다.
드레인 전극(335)은 채널부(334)의 외곽 측에 형성되며, 채널부(334)의 상측에는 절연층(342) 및 게이트 전극(354)이 형성된다.
절연층(342) 및 게이트 전극(354)은 채널부(334)에 대응되는 형상으로 평면에서 보았을 때, 내부가 개구되는 원형 또는 사각형 기둥 형상으로 형성될 수 있다.
한편, 게이트 전극(354)은 게이트 전극(154), 소스 전극(133), 드레인 전극(135)을 덮는 보호막(미도시)을 관통하는 제1 접촉 구멍(371)을 통하여 게이트 라인(GL)과 연결된다.
소스 전극(333) 및 드레인 전극(335)도, 게이트 전극(354)과 마찬가지로, 상기 보호막을 관통하는 제2 접촉 구멍(372) 및 제3 접촉 구멍(373)을 통하여 소스 라인(SL) 및 드레인 라인(DL)과 연결될 수 있다.
본 실시예에서는 채널부(334)가 소스 전극(333)을 둘러싸는 형상으로 형성되는 것으로 설명되고 있으나, 채널부(334)가 드레인 전극(335)을 둘러싸고 소스 전극(333)이 채널부(334)의 외곽에 마련되는 구성도 가능하다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.

Claims (19)

  1. 채널부 및 상기 채널부를 중심으로 상호 간에 이격되는 소스 전극 및 드레인 전극을 포함하는 반도체층;
    상기 채널부의 상측에 배치되며, 상기 반도체층의 채널 길이 방향에 대하여 교차되는 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널부 사이에 배치되어 상기 채널부와 중첩하는 제1 영역 및 상기 제1 영역과 연결되어 있으며 상기 제1 영역으로부터 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되며 상기 채널부와 중첩하지 않는 제2 영역을 포함하는 절연층
    을 포함하고,
    상기 소스 전극 및/또는 상기 드레인 전극의 수소 함유량은 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 큰 최대 수소 함유량과 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 작은 최소 수소 함유량 사이의 범위에 포함되고,
    상기 제2 영역의 수소 함유량은 상기 제1 영역의 수소 함유량보다 높은
    박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 수소 함유량은, 상기 채널부의 수소 함유량보다 크고 상기 절연층의 상기 제2영역의 수소 함유량보다 작은 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 절연층의 상기 제1 영역의 수소 함유량은, 상기 절연층의 상기 제1 영역의 수소 함유량보다 크고 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량보다 작은 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 절연층 및 상기 게이트 전극의 연장 길이는, 상기 반도체층의 연장 길이보다 작게 형성되는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하며,
    상기 게이트 전극의 타단과 연결되는 게이트 라인;을 더 포함하는 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 채널부는 평면상에서 상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 주위를 둘러싸는 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 채널부는 원형 또는 사각형 중 어느 하나로 형성되는 박막 트랜지스터.
  8. 절연 기판;
    상기 절연 기판 위에 형성되며, 채널부 및 상기 채널부를 중심으로 상호 간에 이격되는 소스 전극 및 드레인 전극을 포함하는 반도체층;
    상기 채널부의 상측에 배치되며, 상기 반도체층의 채널 길이 방향에 대하여 교차되는 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널부 사이에 배치되어 상기 채널부와 중첩하는 제1 영역 및 상기 제1 영역과 연결되어 있으며 상기 제1 영역으로부터 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되며 상기 채널부와 중첩하지 않는 제2 영역을 포함하는 절연층
    을 포함하고,
    상기 소스 전극 또는 상기 드레인 전극과 상기 절연층의 상기 제2 영역의 수소 함유량 편차는 10 % 이하이고,
    상기 제2 영역의 수소 함유량은 상기 제1 영역의 수소 함유량보다 높은
    박막 트랜지스터 표시판.
  9. 제 8 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 수소 함유량은, 상기 채널부의 수소 함유량보다 크고 상기 절연층의 상기 제2영역의 수소 함유량보다 작은 박막 트랜지스터 표시판.
  10. 제 8 항에 있어서,
    상기 절연층의 상기 제1 영역의 수소 함유량은, 상기 절연층의 상기 제1 영역의 수소 함유량보다 크고 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량보다 작은 박막 트랜지스터 표시판.
  11. 제 8 항에 있어서,
    상기 절연층 및 상기 게이트 전극의 연장 길이는, 상기 반도체층의 연장 길이보다 작게 형성되는 박막 트랜지스터 표시판.
  12. 제 11 항에 있어서,
    상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하며,
    상기 게이트 전극의 타단과 연결되는 게이트 라인을 더 포함하는 박막 트랜지스터 표시판.
  13. 제 8 항에 있어서,
    상기 채널부는 평면상에서 상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 주위를 둘러싸는 박막 트랜지스터 표시판.
  14. 제 8 항에 있어서,
    상기 절연 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함하는 박막 트랜지스터 표시판.
  15. 산화물 반도체 물질을 포함하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴의 채널부 상측에 형성되는 절연층을 형성하는 단계;
    상기 절연층의 상측에 게이트 전극을 형성하는 단계;
    상기 반도체 패턴에 상기 채널부를 중심으로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 절연층은, 상기 게이트 전극과 상기 채널부 사이에 배치되어 상기 채널부와 중첩하는 제1 영역 및 상기 제1 영역에서 상기 게이트 전극의 연장방향과 동일한 방향으로 연장되며 상기 채널부와 중첩하지 않는 제2 영역을 포함하고,
    상기 게이트 전극은 상기 반도체 패턴의 채널 길이 방향에 대하여 교차되는 방향으로 연장되며,
    상기 소스 전극 또는 상기 드레인 전극의 수소 함유량은 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 큰 최대 수소 함유량과 상기 절연층의 상기 제2 영역의 수소 함유량보다 상대적으로 10% 작은 최소 수소 함유량 사이의 범위에 포함되고,
    상기 제2 영역의 수소 함유량은 상기 제1 영역의 수소 함유량보다 높은
    박막 트랜지스터 표시판의 제조방법.
  16. 제 15 항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 절연층의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량이 상기 최대 수소 함유량과 상기 최소 수소함유량 사이의 범위에 포함되도록 하는 박막 트랜지스터 표시판의 제조방법.
  17. 제 15 항에 있어서,
    상기 반도체 패턴, 상기 절연층 및 상기 게이트 전극을 덮는 보호막을 형성하는 단계;를 더 포함하고,
    상기 보호막의 증착 시간, 증착 온도 및 증착 인가 전력 중 적어도 하나를 조정하여, 상기 소스 전극 또는 상기 드레인 전극의 수소 함유량이 상기 최대 수소 함유량과 상기 최소 수소 함유량 사이의 범위에 포함되도록 하는 박막 트랜지스터 표시판의 제조방법.
  18. 제 15 항에 있어서,
    상기 절연층의 상측에 게이트 전극을 형성하는 단계는, 상기 게이트 전극의 연장 길이가 상기 반도체 패턴의 연장 길이보다 작게 형성되도록 하고, 상기 게이트 전극의 일단은 상기 채널부와 마주보는 형상으로, 상기 절연층의 상기 제1영역과 접하도록 하며,
    상기 게이트 전극의 타단과 연결되는 게이트 라인을 형성하는 단계;를 더 포함하는 박막 트랜지스터 표시판의 제조방법.
  19. 제 15 항에 있어서,
    상기 절연층의 상측에 게이트 전극을 형성하는 단계는,
    평면상에서 상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 주위를 둘러싸는 상기 채널부의 상측에, 상기 채널부에 대응되는 형상으로 상기 게이트 전극을 형성하는 박막 트랜지스터 표시판의 제조방법.
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