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KR102634947B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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KR102634947B1
KR102634947B1 KR1020160104982A KR20160104982A KR102634947B1 KR 102634947 B1 KR102634947 B1 KR 102634947B1 KR 1020160104982 A KR1020160104982 A KR 1020160104982A KR 20160104982 A KR20160104982 A KR 20160104982A KR 102634947 B1 KR102634947 B1 KR 102634947B1
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Abstract

예시적 실시예에 따른 수직형 메모리 장치는 셀 어레이 영역과 워드라인 콘택 영역 및 주변회로 영역을 포함하는 기판. 상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 기판의 상면과 실질적으로 수직한 제1 방향으로 서로 이격되어 적층된 게이트 전극들, 상기 셀 어레이 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판과 전기적으로 연결할 수 있도록 구성된 채널 구조체, 상기 워드라인 콘택 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판으로부터 상기 제1 방향으로 이격된 더미 채널 구조체, 상기 주변회로 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 평행하게 연장되며 상기 게이트 전극들 중에서 선택된 어느 하나인 제1 게이트 전극과 전기적으로 연결할 수 있도록 구성된 도전 라인을 포함하되, 상기 도전 라인은 상기 더미 채널 구조체의 상기 제1 방향에 따른 연장선 상의 적어도 일부를 교차하며 지나갈 수 있다. 이에 따라 배선의 자유도를 제고할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{Vertical memory devices and method of manufacturing the same}
본 발명의 기술적 사상은 메모리 장치 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 이러한 필요에 따라 최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 배선의 자유도가 제고된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 배선의 자유도가 제고된 수직형 메모리 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역과 워드라인 콘택 영역 및 주변회로 영역을 포함하는 기판. 상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 기판의 상면과 실질적으로 수직한 제1 방향으로 서로 이격되어 적층된 게이트 전극들, 상기 셀 어레이 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판과 전기적으로 연결할 수 있도록 구성된 채널 구조체, 상기 워드라인 콘택 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판으로부터 상기 제1 방향으로 이격된 더미 채널 구조체, 상기 주변회로 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 평행하게 연장되며 상기 게이트 전극들 중에서 선택된 어느 하나인 제1 게이트 전극과 전기적으로 연결할 수 있도록 구성된 도전 라인을 포함하되, 상기 도전 라인은 상기 더미 채널 구조체의 상기 제1 방향에 따른 연장선 상의 적어도 일부를 교차하며 지나갈 수 있다.
또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역과 워드라인 콘택 영역이 정의된 기판, 상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 기판의 상면과 실질적으로 수직한 제1 방향으로 이격되어 적층된 게이트 전극들, 상기 셀 어레이 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판과 전기적으로 연결할 수 있도록 구성된 채널 구조체, 상기 워드라인 콘택 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판으로부터 상기 제1 방향에 따라 이격된 더미 채널 구조체, 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 평행하게 연장되며 상기 게이트 전극들 중에서 선택된 어느 하나인 제1 게이트 전극과 전기적으로 연결할 수 있도록 구성된 도전 라인을 포함하되, 상기 도전 라인은 상기 더미 채널 구조체와 전기적으로 연결할 수 있도록 구성될 수 있다.
본 발명의 기술적 사상에 따르면, 배선의 자유도를 제고함으로써 신뢰성 있는 수직형 메모리 장치를 제공할 수 있다.
도 1은 예시적 실시예들에 따른 수직형 메모리 장치의 개략 블록도이다.
도 2는 예시적 실시예들에 따른 수직형 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3a는 예시적 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선들을 따라 절단한 단면도들이다.
도 4a는 예시적 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선들을 따라 절단한 단면도들이다.
도 5a 내지 도 5s는 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위하여 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선들을 따라 절단한 단면도들이다.
도 6a 내지 도 6e는 예시적인 다른 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위하여 도 4a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선들을 따라 절단한 단면도들이다.
이하, 첨부 도면을 참조하여 예시적인 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(PERI)을 포함할 수 있다. 셀 어레이 영역(CAR)에는 3차원적으로 배치되는 메모리 셀들과, 메모리 셀들과 전기적으로 연결되는 비트 라인들 및 워드 라인들이 형성될 수 있다. 워드라인 콘택 영역(WCTR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 배치될 수 있으며, 워드라인 콘택 영역(WCTR)에는 메모리 셀들과 주변 회로들을 연결하는 배선 플러그들 및 도전 라인이 형성될 수 있다. 주변 회로 영역(PERI)에는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(PERI)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우 디코더(row decoder), 칼럼 디코더(column decoder) 및 제어 회로들을 포함할 수 있다.
도 2는 예시적인 실시예들에 따른 수직형 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 예시적인 실시예에 따른 수직형 메모리 장치의 셀 어레이(CAR)는 공통 소스 라인(CSL), 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 예시적인 실시예에 따르면, 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 그리고, 스트링 선택 트랜지스터(SST), 메모리 셀 트랜지스터들(MCT), 및 접지 선택 트랜지스터(GST)는 직렬로 연결될 수 있다.
도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자들(MCT)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 스트링 선택 라인(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터저장 요소(data storage element)를 포함한다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 스트링 선택 라인(SSL)을 통해 스트링 선택 트랜지스터(SST)의 게이트 단자에 신호가 인가되면, 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 메모리 셀 소자들(MCT)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 접지 선택 라인(GSL)을 통해 접지 선택 트랜지스터(GST)의 게이트 단자에 신호를 인가함으로써, 메모리 셀 소자들(MCT)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3a는 예시적인 실시예들에 따른 수직형 메모리 장치의 평면도이고, 도 3b는 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선들을 따라 절단한 단면도들이다.
도 3a 및 도 3b에서, 기판(100)의 상면에 실질적으로 수직인 방향을 제1 방향(z방향), 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(x방향) 및 제3 방향(y방향)으로 정의한다. 예를 들면, 제2 방향(x방향) 및 제3 방향(y방향)은 실질적으로 서로 수직으로 교차할 수 있다. 제2 방향(x방향) 및 제3 방향(y방향)은 실질적으로 제1 방향(z방향)에 대하여 수직인 방향들이다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 3a 및 도 3b를 참조하면, 예시적인 실시예에 따른 수직형 메모리 장치(10a)는 기판(100) 상에 제공된 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR), 및 주변 회로 영역(PERI)을 포함할 수 있다. 셀 어레이 영역(CAR)에 게이트 전극들(220), 채널 구조체들(200a), 공통 소스 라인들(CSL), 및 비트 라인들(BL)이 배치될 수 있다. 워드라인 콘택 영역(WCTR)에 더미 채널 구조체들(200b), 제1 배선 플러그들(245a), 및 도전 라인들(260)이 배치될 수 있다. 주변 회로 영역(PERI)에 주변 트랜지스터들(110), 제2 배선 플러그들(245b), 및 도전 라인들(260)이 배치될 수 있다.
기판(100)은 활성 영역을 정의하는 소자 분리막(102)을 포함 할 수 있다. 기판(100)은 반도체 특성을 갖는 물질(예들 들면, 실리콘 웨이퍼)을 포함할 수 있다. 게이트 전극들(220) 및 층간 절연막들(140)은 채널 구조체들(200a)의 측벽을 둘러싸면서 셀 어레이 영역(CAR)에서 워드라인 콘택 영역(WCTR)으로 연장될 수 있다. 게이트 전극들(220)은 워드라인 콘택 영역(WCTR)에서 연속적인 계단 형상을 가질 수 있다. 이에 따라, 게이트 전극들(220)의 수평 길이는 다를 수 있다. 게이트 전극들(220)의 수평 길이는 기판(100)으로부터 상부로 갈수록 짧아질 수 있다. 예를 들어, 최하부에 위치한 게이트 전극(220)의 길이가 가장 길고, 최상부에 위치한 게이트 전극(220)의 길이가 가장 짧을 수 있다. 게이트 전극들(220)은 층간 절연막들(140)에 의해 서로 절연될 수 있다.
게이트 전극들(220)은 적어도 하나의 접지 선택 게이트 전극, 다수의 메모리 셀 게이트 전극들, 및 스트링 선택 게이트 전극을 포함할 수 있다. 접지 선택 게이트 전극은 최하부에 배치되고, 스트링 선택 게이트 전극은 최상부에 배치될 수 있다. 메모리 셀 게이트 전극들은 접지 선택 게이트 전극 및 스트링 선택 게이트 전극 사이에서 적층될 수 있다. 도 3b를 참조하면, 4개의 메모리 셀 게이트 전극들이 형성된 것으로 간략하게 도시하였지만, 이와는 달리 접지 선택 게이트 전극과 스트링 선택 게이트 전극 사이에 8 개, 16 개, 32 개, 또는 64 개의 워드 라인들이 형성될 수 있다.
메모리 셀 게이트 전극들의 두께는 실질적으로 동일할 수 있다. 접지 선택 게이트 전극 및 스트링 선택 게이트 전극은 메모리 셀 게이트 전극들의 두께와 다를 수 있다. 예를 들어, 접지 선택 게이트 전극 및 스트링 선택 게이트 전극은 메모리 셀 게이트 전극들보다 두꺼울 수 있다. 예시적인 실시예에서, 메모리 셀 게이트 전극들은 워드 라인들에 해당할 수 있다. 접지 선택 게이트 전극은 접지 선택 라인에 해당할 수 있으며, 스트링 선택 게이트 전극은 스트링 선택 라인에 해당할 수 있다. 게이트 전극들(220)은 텅스텐, 구리 또는 금속 실리사이드 등의 물질을 포함할 수 있다. 층간 절연막들(140)의 두께들은 서로 동일하지 않을 수 있다. 예를 들어, 최하부에 위치한 층간 절연막(140)은 다른 층간 절연막들보다 두꺼울 수 있다. 층간 절연막들(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연물질을 포함할 수 있다. 셀 어레이 영역(CAR) 내에서, 게이트 전극들(220) 및 층간 절연막들(140)은 서로 교대로 번갈아 적층될 수 있다.
채널 구조체들(200a)은 게이트 전극들(220) 및 층간 절연막들(140)을 제1 방향으로(z방향) 관통하여 반도체 패턴들(190)과 접촉할 수 있다. 채널 구조체들(200a)의 각각과 게이트 전극들(220)의 교차점에 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)가 배치될 수 있다. 반도체 패턴들(190)과 게이트 전극들(220)의 교차점에 접지 선택 트랜지스터(GST)가 배치될 수 있다.
채널 구조체들(200a)의 각각은 제1 유전막 패턴(201a), 제1 수직 채널 패턴(203a), 및 제1 충진 절연막 패턴(205a)을 포함할 수 있다. 제1 수직 채널 패턴(203a)은 반도체 패턴들(190)을 통하여 기판(100)과 전기적으로 연결될 수 있도록 구성될 수 있다. 또는, 반도체 패턴들(190)은 채널 구조체들(200a) 및 기판(100) 사이에 배치되어, 채널 구조체들(200a) 및 기판(100)에 전기적으로 연결할 수 있도록 구성될 수 있다. 채널 구조체들(200a)의 저면은 최하부에 위치한 게이트 전극(220)의 상면 보다 높은 레벨에 위치할 수 있다. 채널 구조체들의 상면에는 콘택 패드들(207a)이 형성될 수 있다. 콘택 패드들(207a)은 불순물이 도핑된 폴리 실리콘 또는 등으로 형성될 수 있다.
도 3a에 개시된 바와 같이, 채널 구조체들(200a)은 상면도적 관점(top view)에서 열과 행을 이루어 2차원적으로 배열될 수 있다. 채널 구조체들(200a)은 지그재그(zig-zag) 형태로 배열될 수 있다. 또는 채널 구조체들(200a)들이 이루는 열들 또는 행들이 서로 엇갈리게 배열되어 채널 구조체들(200a)이 서로 이격된 거리를 확보할 수 있다. 공통 소스 라인(CSL)은 게이트 전극들(220) 및 층간 절연막들(140)을 제1 방향(z방향)으로 관통할 수 있다. 공통 소스 라인(CSL)은 이를테면 텅스텐(W)과 같은 도전성 물질을 포함할 수 있다. 공통 소스 라인(CSL)이 접촉하는 기판(100) 내에 불순물 영역(211)이 배치되고, 공통 소스 라인(CSL)의 측벽에 절연 스페이서(225)가 배치될 수 있다. 불순물 영역(211)은 기판(100) 내에 주입된 P 또는 As 같은 불순물을 포함할 수 있다.
공통 소스 라인(CSL)은 게이트 전극들(220) 및 층간 절연막들(140)을 수직으로 관통하여 불순물 영역(211)과 접촉할 수 있다. 공통 소스 라인(CSL)은 댐(dam) 모양을 가질 수 있다. 예를 들어, 상면도적 관점에서 일 방향으로 연장하는 라인 또는 바(bar) 모양을 가질 수 있다. 절연 스페이서(225)는 공통 소스 라인(CSL) 및 게이트 전극들(220) 사이에 형성될 수 있다. 절연 스페이서(225)는 공통 소스 라인(CSL)의 측벽 상에 배치될 수 있다. 절연 스페이서(225)는 공통 소스 라인(CSL)을 게이트 전극들(220)로부터 절연시킬 수 있다. 절연 스페이서(225)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 기타 절연물을 포함할 수 있다.
제1 배선 플러그들(245a)은 제1 방향(z방향)으로 상부 절연막(175) 및 하부 절연 패턴(165)을 관통하며 연장되고, 게이트 전극들(220)중에 선택된 어느 하나의 게이트 전극(220) 및 도전 라인(260)을 서로 전기적으로 연결할 수 있도록 구성될 수 있다. 제2 배선 플러그들(245b)은 제1 방향(z방향)으로 상부 절연막(175), 및 주변 절연막(120)을 관통하며 연장되고, 도전 라인들(260) 및 주변회로 영역(PERI)에 형성된 주변 트랜지스터들(110)을 서로 전기적으로 연결할 수 있도록 구성될 수 있다.
이때 제1 배선 플러그들(245a)은 스트링 선택 게이트 전극, 메모리 셀 게이트 전극들, 및 접지 선택 게이트 전극에 각각 연결될 수 있다. 도 3a를 참조하면, 제1 배선 플러그들(245a)은 게이트 전극들(220)의 워드라인 콘택 영역(WCTR)에 일렬로 배치될 수 있다. 제2 배선 플러그들(245b)은 주변 회로 영역(PERI) 내의 주변 트랜지스터들(110)의 주변 게이트 전극들(112) 또는 소스/드레인 영역(113)에 각각 연결될 수 있다.
이때, 제1 배선 플러그들(245a) 및 제2 배선 플러그들(245b)은 예컨대 텅스텐과 같은 도전성 물질을 포함할 수 있다. 제1 배선 플러그들(245a), 제2 배선 플러그들(245b) 및 공통 소스 라인(CSL)의 상면은 동일 레벨에 형성될 수 있다. 이는 후술 하듯 제1 배선 플러그들(245a), 제2 배선 플러그들(245b) 및 공통 소스 라인(CSL)은 에치-백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 공정을 통해 형성되기 때문이다.
더미 채널 구조체들(200b)은 상술한 채널 구조체들(200a)과 유사한 형태 및 구조를 가질 수 있다. 예컨대, 더미 채널 구조체들(200b)은 제2 유전막 패턴(201b), 제2 수직 채널 패턴(203b), 및 제2 충진 절연막 패턴(205b)을 포함할 수 있다. 또, 더미 채널 구조체들(200b)의 상면은 채널 구조체들(200a)의 상면과 동일한 레벨에 형성될 수 있다. 단, 더미 채널 구조체들(200b)은 게이트 전극들(220) 및 층간 절연막들(140)을 관통하여 워드라인 콘택 영역(WCTR)의 소자 분리막(102)과 접촉할 수 있다. 채널 구조체들(200a)의 저면은 더미 채널 구조체들(200b)의 저면보다 기판(100)의 상면으로부터 더 멀리 이격될 수 있다. 또는, 채널 구조체들(200a)의 제1 방향에 따른 길이는 더미 채널 구조체들(200b)의 제1 방향에 따른 길이보다 더 작을 수 있다. 더미 채널 구조체들(200b)의 저면은 채널 구조체들(200a)의 저면보다 낮은 레벨에 위치할 수 있다.
도 3a에 개시된 바와 같이, 게이트 전극들(220)을 관통하는 더미 채널 구조체들(200b)은 평면도상 관점에서 열과 행을 이루어 배열되고, 4개의 더미 채널 구조체들(200b)이 게이트 전극들(220)에 접속된 제1 배선 플러그들(245a)을 둘러싸는 형태로 배열될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
더미 채널 구조체들(200b)의 상면에는, 더미 콘택 패드들(207b)이 형성될 수 있다. 더미 콘택 패드들(207b)의 조성은 콘택 패드들(207a)의 조성과 실질적으로 동일하다. 더미 콘택 패드들(207b)의 상면은 콘택 패드들(207a)의 상면과 동일 레벨에 형성될 수 있다. 이때 더미 콘택 패드들(207b)의 상면은 제1 배선 플러그들(245a), 제2 배선 플러그들(245b) 및 공통 소스 라인(CSL)의 상면과 동일 레벨에 형성될 수 있다.
반도체 패턴들(190)은 셀 어레이 영역(CAR) 내에서 기판(100)으로부터 돌출되어 채널 구조체들(200a)과 기판(100) 사이에 배치될 수 있다. 반도체 패턴들(190)의 상면은 최하부에 위치한 게이트 전극(220)의 상면보다 높은 레벨에 위치할 수 있다. 반도체 패턴들(190)은 채널 구조체들(200a)의 제1 수직 채널 패턴(203a)과 접할 수 있다. 이에 따라, 제1 수직 채널 패턴(203a)은 반도체 패턴들(190)을 통해 기판(100)과 전기적으로 연결되도록 구성될 수 있다. 반도체 패턴들(190)은 기판(100)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 반도체 패턴들(190)은 기판(100)의 상면이 노출되는 채널 홀들(180a) 내에만 형성되고, 소자 분리막(102) 상에 형성된 더미 홀들(180b) 내에는 형성되지 않는다.
하부 게이트 절연막(101)은 셀 어레이 영역(CAR) 내에서 최하부에 위치한 게이트 전극(220)과 기판(100) 사이에 개재될 수 있다. 하부 게이트 절연막(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 하부 게이트 절연막(101)은 후술하듯, 다른 층간 절연막들(140)보다 제1 방향(z방향)에 따른 두께가 작을 수 있다.
워드라인 콘택 영역(WCTR)에 하부 절연 패턴(165)이 배치될 수 있다. 경우에 따라 하부 절연 패턴(165)은 및 주변 회로 영역(PERI)에 일부 연장될 수 있다. 하부 절연 패턴(165)은 워드라인 콘택 영역(WCTR) 내에 층간 절연막들(140) 및 게이트 전극들(220)의 상면 또는 측면, 주변 절연막(120)의 측면 및 소자 분리막(102) 상에 형성될 수 있다. 하부 절연 패턴(165)의 상면은 주변 절연막(120)의 상면과 일 평면을 이룰 수 있다. 하부 절연 패턴(165)은 실리콘 산화물 같은 절연 물질을 포함할 수 있다.
복수개의 주변 트랜지스터들(110)은 주변 회로 영역(PERI) 내의 기판(100) 상에 배치되어 주변 회로를 형성할 수 있다. 주변 트랜지스터들(110)은 주변 게이트 절연 패턴(111), 주변 게이트 전극들(112), 소스/드레인 영역(113), 및 게이트 스페이서(115)를 포함할 수 있다. 복수의 주변 트랜지스터들(110)은 주변 절연막(120)에 의해 덮일 수 있다. 상부 절연막(175)은 워드라인 콘택 영역(WCTR) 내에서 층간 절연막들(140) 및 게이트 전극들(220)의 상면 또는 측면, 하부 절연 패턴(165) 및 주변 절연막(120) 상에 형성될 수 있다. 또한, 상부 절연막(175)은 더미 채널 구조체들(200b) 및 제1 및 제2 배선 플러그들(245a, 245b)의 측면들을 감싸도록 형성될 수 있다. 또는 제1, 제2 배선 플러그들(245a, 245b) 및 더미 채널 구조체들(200b)은 상부 절연막(175)을 수직으로 관통할 수 있다. 상부 절연막(175)은 최상부에 위치한 층간 절연막(140)과 일 평면을 이룰 수 있다. 즉 상부 절연막(175)의 상면은 최상부에 위치한 층간 절연막(140)의 상면과 동일 레벨에 연속적으로 형성될 수 있다.
워드라인 콘택 영역(WCTR) 및 주변 회로 영역(PERI)에 도전 라인들(260)이 형성될 수 있다. 도전 라인들(260)은 제1 배선 플러그들(245a), 제2 배선 플러그들(245b), 최상층의 층간 절연막(140) 및 상부 절연막(175) 상에 기판의 상면과 평행하게 연장될 수 있다. 도전 라인들(260)은 예컨대, 커브진(curbed) 구조나, 구부러진(bent) 구조 등을 포함할 수 있다. 또는 도전 라인들(260)은 도 3a에 도시된 제2 방향(x방향)으로 연장되는 부분 또는 제3 방향(y방향)으로 연장되는 부분을 포함할 수 있다. 즉 도전 라인들(260)은 양 방향 구조를 가질 수 있다.
도전 라인들(260)은 제1 및 제2 배선 플러그들(245a, 245b)을 통해 각각 게이트 전극들(220) 및 주변 트랜지스터들(110)과 전기적으로 연결될 수 있다. 이때 도전 라인들(260)은 더미 채널 구조체들(200b)의 제1 방향(z방향)에 따른 연장선 상의 적어도 일부를 교차하며 지나갈 수 있다. 또는 더미 콘택 패드들(207b)의 제1 방향(z방향)에 따른 연장선 상의 적어도 일부를 교차하며 지나갈 수 있다. 또한, 더미 콘택 패드들(207b)의 상면과 도전 라인들(260)의 저면이 실질적으로 동일 레벨에 위치할 수 있다. 경우에 따라 도전 라인들(260)은 더미 콘택 패드들(207b)과 접할 수 있다. 또는, 경우에 따라 도전 라인들(260)이 더미 콘택 패드들(207b)과 직접 연결될 수 있다. 전술한 내용을 참조하면, 제1 배선 플러그들(245a), 제2 배선 플러그들(245b), 공통 소스 라인(CSL), 더미 콘택 패드들(207b), 최상층의 층간 절연막(140), 상부 절연막(175)의 상면은 도전 라인들(260)의 저면과 동일 레벨에 형성될 수 있다.
도 5q를 참조하여 후술하는 바와 같이 공통 소스 라인(CSL)과 제1 및 제2 배선 플러그들(245a, 245b)이 동시에 형성되므로, 공통 소스 라인(CSL)과 제1 및 제2 배선 플러그들(245a, 245b)들의 상면이 동일 레벨에 형성된다. 이에 따라 종래에 공통 소스 라인 형성 후 제1 및 제2 배선 플러그를 형성하는 방법과 비교했을 때, 더미 콘택 패드들(207b)의 상면과 도전 라인들(260)의 저면 간의 제1 방향(z방향)에 따른 거리는 감소하게 된다. 이에 따라 도전 라인들(260)이 상기 더미 채널 구조체들(200b)의 연장선 상의 일부를 지나가게 될 경우, 도전 라인들(260)이 더미 콘택 패드들(207b) 및 더미 채널 구조체들(200b)을 경유해 기판(100)과 단락되는 문제가 발생할 수 있다.
나아가, 도전 라인들(260)이 커브진(curbed) 구조나, 구부러진(bent) 구조 등을 포함할 경우 또는, 예컨대 제2 방향(x방향) 및 제3 방향(y방향)으로 연장되는 양방향 구조를 가지는 경우, 도전 라인의 절곡부에서 코너 라운딩(corner rounding)이 발생할 수 있다. 따라서 도전 라인들이 더미 채널 구조체들(200b)의 제1 방향(z방향) 연장선 상을 지나지 않도록 하기 위해서, 양방향 구조의 도전 라인을 설계 하는 것이 제한될 수 있다.
본 발명에서는 더미 채널 구조체들(200b)이 소자 분리막(102) 상에 형성된다. 따라서, 선택적 에피택시얼 성장에 의해 형성되는 반도체 패턴들(190)이 채널 홀들(180a) 내에만 형성되고, 더미 홀들(180b) 내에는 형성되지 않는다. 이에 따라, 더미 채널 구조체들(200b)이 소자 분리막(102)을 사이에 두고 기판(100)으로부터 이격된다. 따라서, 도전 라인들(260)은 더미 채널 구조체들(200b)의 제1 방향(z방향)에 따른 연장선 상의 일부를 교차하며 지나가도 도전 라인들(260)과 기판(100)이 단락되는 문제가 발생하지 않는다. 다시 말하면, 도전 라인들(260)이 더미 콘택 패드들(207b)을 경유하여 더미 채널 구조체들(200b)과 전기적으로 연결될 수 있도록 구성되어도, 도전 라인들(260)은 기판(100)과 단락되지 않는다. 따라서 도전 라인들(260)은 더미 콘택 패드들(207b)의 제1 방향(z방향)에 따른 연장선 상을 교차하며 지나갈 수 있다. 이에 따라 도전 라인들(260), 즉 워드라인 콘택 영역상의 배선에 대한 자유도가 제고될 수 있다.
상부 층간 절연막(235)은 채널 구조체들(200a), 공통 소스 라인(CSL) 및 더미 채널 구조체들(200b)을 덮도록 최상부에 위치한 층간 절연막(140) 및 상부 절연막(175) 상에 형성될 수 있다. 상부 층간 절연막(235)은 비트 라인 플러그들(240)의 측면들을 감싸도록 형성될 수 있다. 또는, 비트 라인 플러그들(240)은 상부 층간 절연막(235)을 수직으로 관통할 수 있다. 상부 층간 절연막(235)은 도전 라인들(260)의 측면들 및 상면들을 감싸도록 형성될 수 있다.
상부 절연막(175) 및 상부 층간 절연막(235)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TEOS), O3-TEOS(O3-Tetra EthylOrtho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(TonenSilaZene) 또는 이들의 조합들 중 하나 이상을 포함할 수 있다.
비트 라인들(BL)은 상부 층간 절연막(235) 상에 형성될 수 있다. 비트 라인 플러그들(240)은 비트 라인들(BL)과 채널 구조체들(200a) 사이에 배치될 수 있다. 비트 라인 플러그들(240)은 비트 라인들(BL)과 채널 구조체들(200a)을 전기적으로 연결할 수 있다. 비트 라인들(BL) 및 비트 라인 플러그들(240)은 도핑된 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다.
도 4a는 예시적 다른 실시예들에 따른 수직형 메모리 장치의 평면도이고, 도 4b는 도 4a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선들을 따라 절단한 단면도들이다.
도 4a 및 도 4b를 참조하면, 예시적인 다른 실시예에 따른 수직형 메모리장치(10b)는 기판(100) 상에 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(PERI)을 포함할 수 있다. 기판(100)은 제1 기판(100a) 및 제2 기판(100b)을 포함할 수 있다. 제1 기판(100a)은 제2 기판(100b)의 하부에 배치될 수 있다. 제1 기판(100a)에 주변 회로 영역(PERI)이 배치되고, 제2 기판(100b)에 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)이 배치될 수 있다. 제1 기판(100a) 상에 주변 회로를 형성하기 위한 주변 트랜지스터들(110)이 배치될 수 있다. 이 경우, 주변 트랜지스터들(110) 각각은 주변 게이트 절연 패턴(111), 주변 게이트 전극들(112), 소스/드레인 영역(113), 및 게이트 스페이서(115)를 포함할 수 있다. 주변 트랜지스터들(110)을 포함하는 제1 기판(100a) 상에 제1 주변 절연막(120a)이 배치될 수 있다. 제1 주변 절연막(120a) 상에 주변 트랜지스터들(110)을 전기적으로 연결하기 위한 주변 도전 라인들(116) 및 제2 주변 절연막(120b)이 배치될 수 있다.
제1 기판(100a) 상에 주변 회로를 형성하기 위한 복수의 주변 트랜지스터들(110)을 형성하고, 그 위를 주변 절연막(120)으로 덮은 후 주변 절연막(120) 상에 제2 기판(100b)이 배치될 수 있다. 제2 기판(100b)은 활성 영역을 정의하기 위한 소자 분리막(102)을 포함할 수 있다. 제2 기판(100b) 상에 형성된 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)에 배치되는 구성요소들은 도 4a에서 설명된 구성 요소와 동일하므로 자세한 설명은 생략한다.
도 4b에서, 복수의 주변 도전 라인들(116) 가운데 하나의 주변 도전 라인(116)만이 제2 배선 플러그들(245b)중 어느 하나와 연결되는 것을 도시하였으나, 각 주변 도전 라인(116)은 서로 다른 위치에서 다른 제2 배선 플러그들(245b)의 각각에 연결될 수 있다.
도 5a 내지 도 5s는 예시적인 실시예에 따른 수직형 메모리 장치(10a)의 제조 방법을 설명하기 위한 도면으로서, 도 3a의 I-I', -Ⅱ', Ⅲ-Ⅲ' 선들에 대응하는 단면도들이다 도 5a를 참조하면, 기판(100)에 소자 분리막(102)이 형성되어 활성 영역이 정의될 수 있다. 소자 분리막(102)은 STI(shallow trench isolation) 공정을 수행하여 형성될 수 있다. STI 공정은 기판(100) 내에 분리 트렌치들을 형성하고, 분리 트렌치들의 내부를 실리콘 산화물 같은 절연 물질로 채우는 것을 포함할 수 있다. 기판(100)은 반도체 특성을 갖는 물질(예들 들면, 실리콘 웨이퍼)을 포함할 수 있다. 기판(100)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 워드라인 콘택 영역(WCTR)을 포함할 수 있다.
도 5b를 참조하면, 주변 회로 영역(PERI)에 주변 트랜지스터들(110)을 형성할 수 있다. 주변 트랜지스터들(110)은 주변 게이트 전극들(112), 주변 게이트 절연 패턴(111), 소스/드레인 영역(113), 및 게이트 스페이서(115)를 포함할 수 있다. 주변 회로 영역(PERI)의 기판(100)을 덮는 주변 절연막(120) 및 주변 희생막(125)이 형성될 수 있다.
예시적인 실시예에 따르면, 주변 회로들을 형성하는 것은, 도 1을 참조하여 설명된 워드라인 드라이버, 센스 앰프, 로우 디코더, 칼럼 디코더, 및 제어 회로들을 형성하는 것을 포함할 수 있다. 예를 들어, 도 5b에 도시된 것처럼, 주변 회로 영역(PERI)의 기판(100)에 주변 회로들을 구성하는 주변 트랜지스터들(110)은 다음과 같이 형성될 수 있다. 기판(100) 상에 주변 게이트 절연막 및 주변 게이트막을 차례로 적층한다. 차례로 적층된 주변 게이트 절연막 및 주변 게이트막을 패터닝하여, 주변 게이트 전극들(112) 및 주변 게이트 절연 패턴(111)을 형성한다. 주변 게이트 전극들(112)은 불순물이 도핑된 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 주변 게이트 절연 패턴(111)은 열산화 공정에 의해 형성되는 실리콘 산화물을 포함할 수 있다. 다음에, 주변 게이트 전극들(112)의 양측 기판에 소스/드레인 영역(113), 및 게이트 스페이서(115)가 형성될 수 있다.
주변 절연막(120)은 기판(100) 전면에 절연 물질을 제공하고 평탄화하여 형성될 수 있다. 예를 들어, 주변 절연막(120)은 실리콘 산화물을 포함할 수 있다. 주변 희생막(125)은 평탄화된 주변 절연막(120) 상에 제공하여 형성될 수 있다. 주변 희생막(125)은 주변 절연막(120)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 주변 희생막(125)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및 실리콘 옥시 카바이드를 포함할 수 있다.
주변 절연막(120) 및 주변 희생막(125)은 패터닝되어 주변 회로 영역(PERI) 상에만 형성될 수 있다. 이에 따라, 주변 절연막(120) 및 주변 희생막(125)은 셀 어레이 영역(CAR)의 기판(100) 및 워드라인 콘택 영역(WCTR)의 소자 분리막(102)을 노출시킬 수 있다.
도 5c를 참조하면, 주변 트랜지스터들(110)이 형성된 기판(100)의 전면에 하부 적층 구조체(150)를 형성할 수 있다. 예시적인 실시예들에 따르면, 하부 적층 구조체(150)는 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR), 및 주변 회로영역(PERI) 상에 형성될 수 있다. 하부 적층 구조체(150)는 주변 절연막(120) 및 주변 희생막(125)이 형성된 기판(100) 전면에 컨포멀하게 형성될 수 있다. 하부 적층 구조체(150)는 주변 절연막(120)의 측벽 및 주변 희생막(125)의 상면을 덮을 수 있다.
하부 적층 구조체(150)는 복수의 층간 절연막들(140) 및 복수의 희생막들(130)을 포함할 수 있다. 층간 절연막들(140) 및 희생막들(130)은 퇴적 공정을 통해 교대로 그리고 반복적으로 적층될 수 있다.
층간 절연막들(140) 및 희생막들(130)은 서로 습식 식각에 있어서 높은 식각 선택비를 갖는 물질들로 형성될 수 있다. 예를 들어, 층간 절연막들(140)은 실리콘 산화물 및 실리콘 질화물 중의 적어도 한가지일 수 있고, 희생막들(130)은 실리콘 막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택될 수 있으나, 층간 절연막들(140)과 식각 선택성을 갖는 다른 물질일 수 있다.
하부 적층 구조체(150)의 최상부에는 셀 희생막(145)이 형성될 수 있다. 셀 희생막(145)은 주변 희생막(125)과 동일 물질을 포함할 수 있다. 셀 희생막(145)은 층간 절연막들(140) 또는 희생막들(130)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예를 들어, 셀 희생막(145)은 실리콘, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드 및 실리콘 옥시 카바이드로 이루어진 그룹 중에서 선택될 수 있다. 예시적인 실시예에서, 셀 희생막(145)이 실리콘 산화막으로 이루어진 층간 절연막들(140) 상에서 형성될 경우 희생막들(130)은 실리콘 질화막으로 형성될 수 있다.
하부 적층 구조체(150)를 형성하기 전에, 기판(100) 상에 열산화막으로 이루어진 하부 게이트 절연막(101)이 형성될 수 있다. 하부 게이트 절연막(101)은 열산화 공정으로 형성되기 때문에 기판(100)의 표면이 노출된 셀 어레이 영역(CAR)에 형성될 수 있고, 다른 층간 절연막들(140)보다 제1 방향(z방향)에 따른 두께가 작을 수 있다.
도 5d를 참조하면, 하부 적층 구조체(150)를 패터닝하여, 셀 어레이 영역(CAR)의 기판 상에 하부 셀 구조체(152)를 형성할 수 있다. 하부 셀 구조체(152)는 하부 적층 구조체(150)를 복수 회 패터닝하여 계단식 구조로 형성될 수 있다. 하부 셀 구조체(152)는 셀 어레이 영역(CAR)에서 워드라인 콘택 영역(WCTR)으로 연장되어, 계단 형상을 갖는 콘택부를 가질 수 있다. 이와 같이 계단식 구조를 갖는 하부 셀 구조체(152)를 형성함에 따라 워드라인 콘택 영역(WCTR) 상에 층간 절연막들(140) 및 희생막들(130)의 끝단 부분들이 위치할 수 있다. 층간 절연막들(140) 및 희생막들(130)은 기판으로부터 상부로 갈수록 면적이 감소될 수 있다. 다시 말해, 희생막들(130) 및 층간 절연막들(140)은 기판(100)으로부터 멀어질수록, 희생막들(130) 및 층간 절연막들(140)의 일 측벽들이 주변 회로 영역(PERI)으로부터 멀어질 수 있다.
예시적인 실시예에 따르면, 하부 적층 구조체(150)의 패터닝 공정에 의해 주변 회로 영역(PERI)과 인접한 워드라인 콘택 영역(WCTR)에서 소자 분리막(102)의 일부분이 노출될 수 있다. 또한, 하부 적층 구조체(150)를 패터닝함에 따라, 주변 회로 영역(PERI)의 주변 희생막(125) 및 주변 절연막(120)이 노출될 수 있다.
도 5e를 참조하면, 하부 셀 구조체(152), 소자 분리막(102), 주변 희생막(125), 및 주변 절연막(120)을 덮는 하부 절연막(160)이 형성될 수 있다.
하부 절연막(160)은 CVD(chemical mechanical deposition) 방법을 이용하여 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR), 및 주변 회로 영역(PERI)에서 기판(100) 상의 구조물들의 표면을 따라 컨포멀하게 제공될 수 있다. 하부 절연막(160)은 하부 셀 구조체(152)의 희생막들(130), 셀 희생막(145), 및 주변 희생막(125)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
예를 들어, 하부 절연막(160)은 전술한 상부 절연막(175) 및 상부 층간 절연막(235)일 수 있다. 또한, 하부 절연막(160)은 실리콘 질화물, 실리콘 산질화물 또는 유전율이 낮은 물질을 포함할 수도 있다.
도 5f를 참조하면, 셀 희생막(145) 및 주변 희생막(125)을 평탄화 종료점으로 이용하는 평탄화 공정을 수행하여 하부 절연막(160)이 평탄화될 수 있다. 평탄화 공정을 수행함에 따라, 하부 절연막(160)의 국소적인 단차를 제거할 수 있으며, 하부 셀 구조체(152) 및 주변 절연막(120) 사이에 국부적으로 평탄화된 하부 절연 패턴(165)이 형성될 수 있다.
하부 절연막(160)은 CMP등의 공정으로 평탄화 될 수 있다. 이때 하부 절연막(160)에 대해 CMP 공정을 수행하는 동안, 셀 희생막(145)은 셀 희생막(145) 아래의 층간 절연막(140)이 연마되는 것을 방지할 수 있으며 주변 희생막(125)은 주변 절연막(120)이 연마되는 것을 방지할수 있다.
도 5g를 참조하면, 셀 희생막(145) 및 주변 희생막(125)을 제거한다. 이에 따라, 하부 셀 구조체(152), 하부 절연 패턴(165) 및 주변 절연막(120)의 상면들이 공면을 이룰 수 있다.
구체적으로, 셀 희생막(145) 및 주변 희생막(125)을 제거하기 위해, 하부 셀 구조체(152)의 층간 절연막들(140), 하부 절연 패턴(165) 및 주변 절연막(120)에 대해 식각 선택성을 갖는 식각 레시피를 이용하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 예시적인 실시예에서, 셀 희생막(145) 및 주변 희생막(125)이 실리콘 질화막으로 형성된 경우, 인산을 포함하는 식각액을 사용한 등방성 식각 공정이 수행될 수 있다.
도 5h를 참조하면, 하부 셀 구조체(152), 하부 절연 패턴(165) 및 주변 절연막(120) 상에 상부 적층 구조체(170)가 형성될 수 있다.
상부 적층 구조체(170)는 하부 적층 구조체(150, 도 5c 참조)처럼, 복수의 층간 절연막들(140) 및 복수의 희생막들(130)을 포함할 수 있으며, 기판(100)의 전면에 형성될 수 있다. 층간 절연막들(140) 및 희생막들(130)은 퇴적 공정을 통해 교대로 그리고 반복적으로 적층될 수 있다.
도 5i를 참조하면, 상부 적층 구조체(170)를 패터닝하여, 하부 셀 구조체(152) 상에 상부 셀 구조체(172)를 형성할 수 있다. 상부 셀 구조체(172)는 상부 적층 구조체(170)를 복수 회 패터닝하여 형성될 수 있다. 상부 적층 구조체(170)가 패터닝됨에 따라, 주변 회로 영역(PERI) 및 워드라인 콘택 영역(WCTR)에서 상부 적층 구조체(170)가 제거되어 하부 절연 패턴(165) 및 주변 절연막(120)이 노출될 수 있다.
상부 셀 구조체(172)는 셀 어레이 영역(CAR)에서 워드라인 콘택 영역(WCTR)으로 연장되어, 계단 형상을 갖는 콘택부를 가질 수 있다. 그리고, 상부 셀 구조체(172)의 콘택부와 하부 셀 구조체(152)의 콘택부는 워드라인 콘택영역(WCTR)에서 연속적인 계단 형상을 가질 수 있다. 콘택부는 후속 공정에서 형성되는 제1 배선 플러그(245a, 도 5q 참조)와 접속하여, 도전 라인들(260)과 전기적으로 연결되는 영역을 의미할 수 있다. 예시적인 실시예서, 셀 어레이 영역(CAR)에 형성된 하부 셀 구조체(152) 및 상부 셀 구조체(172)를 구성하는 희생막들(130)의 수는, 셀 어레이 영역(CAR)에 수직적으로 적층되는 게이트 전극들(220)의 수와 같을 수 있다.
예시적인 실시예에 따르면, 하부 및 상부 셀 구조체들(152, 172)에 포함된 희생막들(130)의 두께는 모두 동일할 수 있으며, 이와 달리, 최상부 및 최하부의 희생막들(130)의 두께는 다른 희생막들에 비해 두껍게 형성될 수 있다.
하지만 하부 및 상부 셀 구조체들(152, 172)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은 상술된 내용 및 참조된 도면들에 제한 되는 것은 아니고, 적용 제품의 종류, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 효율성이나 기술적 어려움등을 다양한 요인들을 고려하여 적절히 변형될 수 있다.
도 5j를 참조하면, 주변 회로 영역(PERI) 및 워드라인 콘택 영역(WCTR)의 기판(100) 상에 상부 절연막(175)을 형성할 수 있다. 상부 절연막(175)은 하부 및 상부 셀 구조체(152, 172)의 희생막들(130)을 제거하는 공정에서 희생막들(130)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상부 절연막(175)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 HDP CVD(High Density Plasma CVD)등을 사용하여 형성될 수 있다. 이와 같은 퇴적 기술을 이용함에 따라, 상부 절연막(175)은 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR) 및 주변 회로 영역 (PERI)에서 기판(100) 상에 형성된 구조물들, 즉 도 5i를 참조하여 설명하였던 구조물을 덮도록 제공될 수 있다.
이후, 상부 절연막(175)에 대한 평탄화 공정을 수행할 수 있다. 이에 따라, 평탄화된 상부 절연막(175)은 최상층의 층간 절연막(140)의 상면을 노출시킬 수 있다. 상부 절연막(175)은 전술한 하부 절연막(160)과 실질적으로 동일한 물질을 포함할 수 있다.
도 5k를 참조하면, 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)에 각각 채널 홀들(180a) 및 더미 홀들(180b)이 형성되고, 채널 홀들(180a)의 하부를 부분적으로 채우는 반도체 패턴들(190)이 형성될 수 있다. 예시적인 실시예에 따르면, 채널 홀들(180a)을 형성하는 것은 상부 셀 구조체(172) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 사용하여 기판(100)의 상면이 노출될 때까지 상부 및 하부 셀 구조체(172, 152) 및 하부 게이트 절연막(101)을 연속적으로 이방성 식각하는 것을 포함할 수 있다. 채널 홀들(180a)은 희생막들(130) 및 층간 절연막들(140)의 측벽을 노출시킬 수 있으며, 하부 게이트 절연막(101)을 관통하여 기판(100)의 상면을 노출시킬 수 있다. 예시적인 실시예에 따르면, 채널 홀들(180a)을 형성하는 동안 채널 홀들(180a)에 의해 노출되는 기판(100)의 상면이 과도 식각(over etch)되어 소정의 깊이를 갖는 리세스가 형성될 수 있다. 노출되는 기판(100)의 상면은 셀 어레이 영역(CAR)의 활성 영역에 해당할 수 있다.
예시적인 실시예에 따르면, 더미 홀들(180b)을 형성하는 것은 마스크 패턴(미도시)을 식각 마스크로 사용하여 기판(100)의 소자 분리막(102)이 노출될 때까지 상부 절연막(175)과 상부 및 하부 셀 구조체(172, 152)를 연속적으로 이방성 식각하는 것을 포함할 수 있다. 더미 홀들(180b)은 상부 절연막(175)과 희생막들(130) 및 층간 절연막들(140)을 관통하여 기판(100)의 소자 분리막(102)을 노출시킬 수 있다. 예시적인 실시예에 따르면, 더미 홀들(180b)을 형성하는 동안 더미 홀들(180b)에 의해 노출되는 소자 분리막(102)이 과도 식각되어 소정의 깊이를 갖는 리세스가 형성될 수 있다. 채널 홀들(180a) 및 더미 홀들(180b)은 이방성 식각에 의해 동시에 형성될 수 있다.
예시적인 실시예에 따르면, 채널 홀들(180a)에 의해 노출된 기판(100)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장 공정을 수행하여 채널 홀들(180a)의 하부를 부분적으로 채우는 반도체 패턴들(190)을 형성할 수 있다. 반면에, 더미 홀들(180b)에 의해 노출된 소자 분리막(102)에는 반도체 패턴들(190)이 형성되지 않는다. 소자 분리막(102)은 실리콘 산화막 같은 절연막으로 구성되어, 선택적 에피택시얼 성장 공정의 시드(seed)로 사용될 수 없기 때문이다. 이에 따라, 반도체 패턴들(190)은 셀 어레이 영역(CAR)에 형성된 채널 홀들(180a) 내에만 형성될 수 있다. 반도체 패턴들(190)은 단결정 실리콘 또는 단결정 실리콘-게르마늄을 포함할 수 있으며, 경우에 따라 도핑된 불순물 이온을 포함할 수 있다. 반도체 패턴들(190)의 상면은 최하부에 위치한 희생막(130)의 상면보다 높은 레벨에 위치할 수 있다.
도 5l을 참조하면, 반도체 패턴들(190) 상의 채널 홀들(180a) 내에 채널 구조체들(200a) 및 콘택 패드들(207a)이 형성될 수 있다. 동시에, 더미 홀들(180b)에 의해 노출된 소자 분리막(102) 상의 더미 홀들(180b) 내에 더미 채널 구조체들(200b) 및 더미 콘택 패드들(207b)이 형성될 수 있다.
채널 구조체들(200a)의 각각은 순차적으로 적층된 제1 유전막 패턴(201a), 제1 수직 채널 패턴(203a) 및 제1 충진 절연막 패턴(205a)을 포함할 수 있다. 채널 구조체들(200a)은 반도체 패턴들(190)과 접촉하여 기판(100)과 전기적으로 연결될 수 있다. 채널 구조체들(200a)의 저면은 최하부에 위치한 희생막(130)의 상면 보다 높은 레벨에 위치할 수 있으나, 이에 제한되는 것은 아니다.
더미 채널 구조체들(200b)의 각각은 순차적으로 적층된 제2 유전막 패턴(201b), 제2 수직 채널 패턴(203b) 및 제2 충진 절연막 패턴(205b)을 포함할 수 있다. 더미 채널 구조체들(200b)은 최하부에 위치한 희생막(130)을 관통하여 소자 분리막(102)과 접촉할 수 있다. 이에 따라, 더미 채널 구조체들(200b)은 소자 분리막(102)을 사이에 두고 기판(100)과 수직 방향으로 이격될 수 있다. 즉, 더미 채널 구조체들(200b)은 소자 분리막(102)에 의해 기판(100)으로부터 전기적으로 절연될 수 있다. 더미 채널 구조체들(200b)의 저면은 최하부에 위치한 희생막(130)의 하부면 보다 낮은 레벨에 위치할 수 있다. 경우에 따라 더미 채널 구조체들(200b)의 저면은 채널 구조체들(200a)의 저면보다 낮은 레벨에 위치할 수 있다.
제1 및 제2 유전막 패턴들(201a, 201b)은 각각 채널 홀들(180a) 및 더미 홀들(180b) 내에 파이프 형태(pipe-shaped)로 형성될 수 있다. 제1 및 제2 유전막 패턴들(201a, 201b)은 각각 복수의 절연막들을 포함할 수 있다. 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막들을 포함하는 복수의 막들로 구성될 수 있다.
제1 및 제2 수직 채널 패턴들(203a, 203b)은 중공의 실린더 형태(hollow cylindrical shape) 또는 컵(cup) 모양으로 형성될 수 있다. 제1 및 제2 수직 채널 패턴들(203a, 203b)에 의해 정의되는 빈 영역 내에 각각 제1 및 제2 충진 절연막 패턴들(205a, 205b)이 채워질 수 있다. 제1 및 제2 수직 채널 패턴들(203a, 203b)은 예를 들어, 불순물이 도핑된 반도체 일 수 있으며, 또는, 불순물이 도핑되지 않은 상태의 진성 반도체일 수도 있다. 예를 들어, 반도체 물질은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 제1 및 제2 충진 절연막 패턴들(205a, 205b)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 제1 및 제2 충진 절연막 패턴들(205a, 205b)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 또는 CVD 산화막 등을 포함할 수 있다.
채널 구조체들(200a) 및 더미 채널 구조체들(200b) 상에 각각 콘택 패드들(207a) 및 더미 콘택 패드들(207b)이 형성될 수 있다. 콘택 패드들 및 더미 콘택 패드들(207a, 207b)은 불순물이 도핑된 폴리 실리콘 또는 금속 물질로 형성될 수 있다.
도 5m을 참조하면, 인접한 채널 구조체들(200a) 사이에 희생막들(130) 및 층간 절연막들(140)을 수직방향으로 관통하는 트렌치(210)가 형성될 수 있다. 트렌치(210)는 더미 채널 구조체들(200b) 사이로 연장될 수 있다.
트렌치(210)를 형성하는 것은, 상부 셀 구조체(172) 및 상부 절연막(175) 상에 트렌치(210)의 평면적 위치를 정의 하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 상부 및 하부 셀 구조체(172, 152) 및 상부 절연막(175)을 이방성 식각 하는 것을 포함할 수 있다. 트렌치(210)는 층간 절연막들(140), 희생막들(130), 상부 절연막(175) 및 하부 게이트 절연막(101)을 수직으로 관통하여 기판(100)의 상면의 일부를 노출시킬 수 있다. 트렌치(210)는 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)에서 기판(100)의 상면과 평행하게 연장될 수 있다. 트렌치(210)는 채널 구조체들(200a) 및 더미 채널 구조체들(200b)로부터 이격되어 상부 절연막(175), 희생막들(130), 층간 절연막들(140) 및 하부 게이트 절연막(101)의 측벽들을 노출시킬 수 있다. 상면도적 관점에서, 트렌치(210)는 라인 형태, 바(bar) 형태, 또는 직사각형으로 형성될 수 있다. 트렌치(210)는 수직적 깊이에 있어서, 기판(100) 및 소자 분리막(102)의 상면을 노출시킬 수 있다. 예시적인 실시예에 따르면, 트렌치(210)를 형성하는 트렌치(210)에 노출되는 기판(100) 및 소자 분리막(102)의 상면이 동안 과도 식각되어 리세스될 수 있다.
예시적인 실시예에 따르면, 트렌치(210)를 형성한 후에 불순물 영역(211)이 트렌치(210)에 의해 노출된 기판(100) 내에 국소적으로 형성될 수 있다. 트렌치(210)가 형성된 하부 및 상부 셀 구조체들(152, 172)은 불순물 영역(211)을 형성하는 이온 주입 공정시 마스크로 이용될 수 있다. 불순물 영역(211)은 트렌치(210)의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 불순물 영역(211)은 불순물의 확산에 의해 하부 및 상부 셀 구조체들(152, 172)의 하부 영역의 일부분과 중첩될 수 있다. 또한, 불순물 영역(211)은 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다. 예컨대 기판이 n형 도전형인 경우 불순물 영역은 p형 도전형일 수 있고, 기판이 p형 도전형인 경우 불순물 영역은 n형 도전형일 수 있다.
도 5n을 참조하면, 식각 공정을 수행하여 트렌치(210)의 측벽에 노출된 희생막들(130)을 제거하여 측면 갭 영역들(213)이 형성될 수 있다.
식각 공정은 층간 절연막들(140), 하부 게이트 절연막(101) 및 상부 절연막(175)에 대해 식각 선택성을 갖는 식각액을 사용하여, 트렌치(210)를 통해 희생막들(130)을 등방적으로 식각하는 것을 포함할 수 있다. 예를 들어, 희생막들(130)이 실리콘 질화막이고, 층간 절연막들(140), 하부 게이트 절연막(101) 및 상부 절연막(175)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 식각 공정을 수행할 수 있다. 측면 갭 영역들(213)은 트렌치(210)로부터 층간 절연막들(140) 사이로 수평적으로 연장되어 채널 구조체들(200a) 및 더미 채널 구조체들(200b)의 측벽 일부분을 노출할 수 있다.
도 5o를 참조하면, 측면 갭 영역들(213)을 채우는 게이트 전극들(220)이 형성될 수 있다.
게이트 전극들(220)을 형성하는 것은, 측면 갭 영역들(213) 및 트렌치(210)에 도전막(도시하지 않음)을 형성하는 것과, 트렌치(210) 내에 도전막을 제거하여 수직 방향으로 서로 이격된 게이트 전극들(220)을 형성하는 것을 포함할 수 있다.
도전막은 우수한 단차 도포성을 제공할 수 있는 퇴적 기술(예를 들면, 화학기상 퇴적 또는 원자층 퇴적 기술)을 사용하여 형성할 수 있다. 이에 따라, 도전막은 측면 갭 영역들(213)을 채울수 있다. 또한 도전막은 트렌치(210) 내에 컨포멀하게 형성될 수 있다. 도전막은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예시적인 실시예에 따르면, 도전막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다. 이후 트렌치(210) 내에 도전막을 제거하여 수직 방향으로 서로 이격된 게이트 전극들(220)을 형성하는 것을 포함할 수 있다.
이 실시예에 따르면, 적층된 게이트 전극들(220)은 도 2에서 설명한 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 게이트 전극들(220)의 최상부층 및 최하부층은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 게이트 전극들(220)은 워드라인들(WL)로 사용될 수 있다. 스트링 선택 라인(SSL)이 채널 구조체들(200a)이 교차하는 지점에 스트링 선택 트랜지스터(SST)가 형성되고, 그라운드 선택 라인(GSL)이 반도체 패턴(190)과 교차하는 지점에 접지 선택 트랜지스터(GST)가 형성되며, 워드라인(WL)과 수직 채널 구조체들(220a)이 교차하는 지점에 메모리 셀 트랜지스터들(MCT)이 형성될 수 있다.
트렌치(210)의 측벽 상에 절연 스페이서(225)가 형성될 수 있다. 기판(100)의 전면에 스페이서용 절연막을 제공한 후, 불순물 영역(211)이 노출될 때까지 게이트 전극들(220) 및 층간 절연막들(140)을 기판의 상면에 수직한 방향으로 이방성 식각하여 절연 스페이서(225)를 형성할 수 있다. 절연 스페이서(225)는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 또는 기타 절연물을 포함할 수 있다.
도 5p를 참조하면, 워드라인 콘택 영역(WCTR) 및 주변회로 영역(PERI)에 각각 제1 콘택 홀(215a) 및 제2 콘택 홀(215b)을 형성한다. 제1 콘택 홀(215a)은 게이트 전극들(220)중 선택된 어느 하나인 제1 게이트 전극의 상면의 일부를 노출 시킬 수 있다. 제2 콘택 홀(215b)은 주변 트랜지스터들(110)의 주변 게이트 전극들(112)의 상면의 일부 및 소스/드레인 영역(113)의 상면의 일부를 노출 시킬 수 있다.
도 5q를 참조하면, 공통 소스 라인(CSL), 제1 및 제2 배선 플러그들(245a, 245b)들은 각각 트렌치(210), 제1 및 제2 콘택 홀(215a, 215b) 내부에 텅스텐 등의 도전성 물질을 채우고 에치-백 공정 또는 CMP를 수행하여 형성될 수 있다. 이에 따라 공통 소스 라인(CSL), 제1 및 제2 배선 플러그들(245a, 245b)은 동일한 조성을 가질 수 있고, 공통 소스 라인(CSL), 제1 및 제2 배선 플러그들(245a, 245b)의 상면은 동일 레벨에 형성될 수 있다. 이를 통해서 공통 소스 라인을 형성한 후에 제1 및 제2 배선 플러그를 형성할 경우에 비해 CMP 등에 의해 소모되는 도전성 물질의 양을 절감할 수 있다. 예시적인 실시예에 따르면, 공통 소스라인(CSL) 및 제1 및 제2 배선 플러그들(245a, 245b)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다. 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 포함할 수 있다. 공통 소스 라인(CSL)은 불순물 영역(211)과 접촉하여 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)은 트렌치(210)를 따라 일 방향으로 연장된 라인 형태일 수 있다.
도 5r을 참조하면, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(PERI)의 더미 콘택 패드들(207b), 제1 및 제2 배선 플러그들(245a, 245b) 상에 기판(100)의 상면과 평행하게 연장되는 도전 라인들(260)이 형성될 수 있다. 도전 라인을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다. 이때 도전 라인들(260)은 더미 채널 구조체들(200b) 및 더미 콘택 패드들(207b)의 수직 방향에 따른 연장선 상의 적어도 일부를 교차하며 지나가도록 형성될 수 있다.
도 5s를 참조하면, 기판(100)의 전면에 상부 층간 절연막(235)이 형성될 수 있고, 셀 어레이 영역(CAR)에 비트 라인 플러그들(240) 및 비트 라인들(BL)이 형성될 수 있다. 비트 라인 플러그들(240)은 채널 구조체들(200a)상에 형성된 콘택 패드들(207a)에 접속되어, 채널 구조체들(200a)과 전기적으로 연결되도록 구성될 수 있다. 비트 라인 플러그들(240) 상에는 게이트 전극들(220)을 가로지르는 비트 라인들(BL) 이 형성될 수 있다. 비트 라인 플러그들(240)을 형성하는 것은, 셀 어레이 영역(CAR)의 콘택패드(상에) 상부 층간 절연막(235)을 관통하는 콘택 홀들을 형성하는 것 및 콘택 홀들 내에 도전 물질을 채우는 것을 포함할 수 있다. 비트 라인 플러그들(240)은 금속성 물질로 형성될 수 있으며, 금속성 물질은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 포함할 수 있다.
예시적인 실시예에 따르면, 비트 라인들(BL)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다.
도 6a 내지 도 6e는 예시적인 다른 실시예에 따른 수직형 메모리 장치(10b)의 제조 방법을 설명하기 위하여 도 3b의 I-I' 및 -' 선들에 대응하는 단면도들이다
도 6a를 참조하면, 제1 기판(100a) 상에 복수개의 주변 트랜지스터들(110) 및 복수의 주변 트랜지스터들(110)을 연결하는 주변 도전 라인들(116)이 형성될 수 있다.
제1 기판(100a)은 반도체 특성을 갖는 물질(예들 들면, 실리콘 웨이퍼)을 포함할 수 있다. 제1 기판(100a)은 주변 회로 영역(PERI)을 포함할 수 있다.
주변 트랜지스터들(110)의 각각은 주변 게이트 절연 패턴(111), 주변 게이트 전극들(112), 소스/드레인 영역(113) 및 게이트 스페이서(115)를 포함할 수 있다.
복수개의 주변 트랜지스터들(110) 및 도전 라인들(116)은 주변 절연막(120)에 의해 덮일 수 있다. 주변 절연막(120)은 제1 주변 절연막(120a) 및 제2 주변 절연막(120b)을 포함할 수 있다. 제1 주변 절연막(120a) 및 제2 주변 절연막(120b)은 실리콘 산화막을 포함할 수 있다.
도 6b를 참조하면, 제2 주변 절연막(120b) 상에 제2 기판(100b)을 형성할 수 있다. 제2 기판(100b)은 반도체 특성을 갖는 물질, 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 제공하여 단결정화하여 형성될 수 있다. 제2 기판(100b)은 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)을 포함할 수 있다. 제2 기판(100b)에 소자 분리막(102)을 형성할 수 있다. 소자 분리막(102)은 STI 공정을 수행하여 형성될 수있다. STI 공정은 기판(100) 내에 분리 트렌치들을 형성하고, 분리 트렌치들의 내부를 실리콘 산화물 같은 물질로 채우는 것을 포함할 수 있다.
도 6c를 참조하면, 제2 기판(100b) 상에 층간 절연막들(140) 및 희생막들(130) 이 교대로 그리고 반복적으로 적층된 적층 구조체(270)가 형성될 수 있다. 적층 구조체(270)를 형성하기 전에, 제2 기판(100b) 상면에 열산화막으로 이루어진 하부 게이트 절연막(101)이 형성될 수 있다.
도 6d를 참조하면, 적층 구조체(270)를 패터닝하여, 셀 어레이 영역(CAR)의 기판 상에 셀 구조체(272)를 형성할 수 있다. 셀 구조체(272)는 적층 구조체(270)를 복수 회 패터닝하여 계단식 구조로 형성될 수 있다. 셀 구조체(272)는 셀 어레이 영역(CAR)에서 워드라인 콘택 영역(WCTR)으로 연장되어, 계단 형상을 갖는 콘택부를 가질 수 있다. 이와 같이 계단식 구조를 갖는 셀 구조체(272)를 형성함에 따라 워드라인 콘택 영역(WCTR) 상에 층간 절연막들(140) 및 희생막들(130)의 끝단 부분들이 위치할 수 있다.
도 6e를 참조하면, 워드라인 콘택 영역(WCTR)의 제2 기판(100b)상에 상부 절연막(175)을 형성할 수 있다.
이후 설명되는 다른 실시예에 대한 수직형 메모리의 제조 방법은 도 5k 내지 도 5s를 참조하여 설명된 것과 유사하므로 자세한 설명은 생략한다.
상술된 수직형 메모리 장치의 제조 방법에서, 제1, 제2 배선 플러그들(245a, 245b) 및 공통 소스 라인(CSL)을 동시에 제공함으로써, 도전성 물질의 사용량을 절감하는 동시에 도전 라인들(260)의 기판(100)의 상면으로부터 수직 방향으로 이격된 거리를 줄어듦으로써 이후 형성될 배선을 위한 공간을 확보 할 수 있고, 수직형 메모리 장치의 크기가 감소됨으로써 소형화·집적화가 가능하다.
이때, 종래 기술에 따르면 도전 라인들(260)의 저면과 더미 채널 구조체들(200b) 상에 형성된 더미 콘택 패드들(207b)의 상면이 수직 방향으로 이격된 거리도 줄어들 수 있다. 이에 따라 도전 라인들(260)이 더미 콘택 패드들(207b) 및 더미 채널 구조체들(200b)을 통해 기판(100)과 단락 될 수 있다.
본 발명의 기술적 사상에 따르면 더미 홀들(180b)이 소자 분리막 상에 형성함으로써, 선택적 에피택시얼 성장으로 형성되는 반도체 패턴들(190)이 더미 홀들(180b) 내에 형성되는 것을 방지할 수 있다. 따라서 더미 채널 구조체들(200b)과 기판(100, 100b)이 절연될 수 있고, 도전 라인들(260)과 기판(100, 100b) 또한 절연될 수 있다. 이로 인하여, 도전 라인들(260)이 더미 채널 구조체들(200b)의 수직 방향 연장선 상을 교차하며 지나갈 수 있는바, 배선 형성에 있어서 설계의 자유도가 향상된다.
이상, 첨부된 도면을 참조하여 예시적인 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 CAR: 셀 어레이 영역
WCTR: 워드라인 콘택 영역 PERI: 주변 회로 영역
101: 하부 게이트 절연막 102: 소자 분리막
110: 주변 트랜지스터 111: 주변 게이트 절연 패턴
112: 주변 게이트 전극 113: 소스/드레인 영역
115: 게이트 스페이서 120: 주변 절연막
125: 주변 희생막 130: 희생막
140: 층간 절연막 145: 셀 희생막
150: 하부 적층 구조체 152: 하부 셀 구조체
160: 하부 절연막 165: 하부 절연 패턴
170: 상부 적층 구조체 172: 상부 셀 구조체
175: 상부 절연막 180a: 채널 홀
180b: 더미 홀 190: 반도체 패턴
200a: 채널 구조체 201a: 제1 유전막 패턴
203a: 제1 수직 채널 패턴 205a: 제1 충진 절연막 패턴
210: 게이트 전극 211: 고유전 패턴
200b: 더미 채널 구조체 201b: 제2 유전막 패턴
203b: 제2 수직 채널 패턴 205b: 제2 충진 절연막 패턴
207a: 콘택 패드 207b: 더미 콘택 패드 210: 트렌치
211: 불순물 영역 213: 갭 영역
215a, 215b: 콘택 홀
220: 게이트 전극 225: 절연 스페이서
CSL: 공통 소스 라인 235: 상부 층간 절연막
240: 비트 라인 플러그 245a, 245b: 배선 플러그
BL: 비트 라인 260: 도전 라인
100a: 제1 기판 100b: 제2 기판
116: 주변 도전 라인 270: 적층 구조체

Claims (10)

  1. 셀 어레이 영역과 워드라인 콘택 영역 및 주변회로 영역을 포함하는 기판;
    상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 기판의 상면과 실질적으로 수직한 제1 방향으로 서로 이격되어 적층된 게이트 전극들;
    상기 셀 어레이 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판과 전기적으로 연결할 수 있도록 구성된 채널 구조체;
    상기 워드라인 콘택 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판으로부터 상기 제1 방향으로 이격된 더미 채널 구조체;
    상기 주변회로 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 평행하게 연장되며 상기 게이트 전극들 중에서 선택된 어느 하나인 제1 게이트 전극과 전기적으로 연결할 수 있도록 구성된 도전 라인; 및
    상기 더미 채널 구조체 및 상기 도전 라인 사이에 개재된 더미 콘택 패드;를포함하되,
    상기 도전 라인은 상기 더미 채널 구조체 및 상기 더미 콘택 패드 각각의 상기 제1 방향에 따른 연장선 상의 적어도 일부를 교차하며 지나가는 것을 특징으로 하는 수직형 메모리 장치.
  2. 제1항에 있어서,
    상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 게이트 전극들 중 최상층에 위치한 제2 게이트 전극상에 형성된 층간 절연막을 더 포함하되, 상기 층간 절연막의 상면과 상기 도전 라인의 저면은 동일 레벨에 형성된 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 셀 어레이 영역 및 상기 워드라인 콘택 영역상에서 상기 기판의 상면과 실질적으로 수평하게 연장된 공통 소스 라인;
    상기 제1 방향으로 연장되고, 상기 도전 라인 및 상기 제1 게이트 전극을 서로 전기적으로 연결할 수 있도록 구성된 제1 배선 플러그;및
    상기 제1 방향으로 연장되고, 상기 도전 라인 및 상기 주변회로 영역에 형성된 트랜지스터를 서로 전기적으로 연결할 수 있도록 구성된 제2 배선 플러그를 더 포함하되, 상기 제1 배선 플러그, 상기 제2 배선 플러그 및 상기 공통 소스 라인의 조성은 동일한 것을 특징으로 하는 수직형 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 배선 플러그의 상면, 제2 배선 플러그의 상면 및 상기 공통 소스 라인의 상면은 동일 레벨에 형성된 것을 특징으로 하는 수직형 메모리 장치.
  5. 제3항에 있어서,
    상기 도전 라인의 저면은 상기 제1 배선 플러그의 상면과 동일 레벨에 형성된 것을 특징으로 하는 수직형 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 도전 라인의 저면과 상기 더미 콘택 패드의 상면은 동일 레벨에 형성된 것을 특징으로 하는 수직형 메모리 장치.
  8. 셀 어레이 영역과 워드라인 콘택 영역이 정의된 기판;
    상기 셀 어레이 영역 및 상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 수평하게 연장되고, 상기 기판의 상면과 실질적으로 수직한 제1 방향으로 이격되어 적층된 게이트 전극들;
    상기 셀 어레이 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판과 전기적으로 연결할 수 있도록 구성된 채널 구조체;
    상기 워드라인 콘택 영역의 상기 게이트 전극들을 상기 제1 방향으로 관통하고 상기 기판으로부터 상기 제1 방향에 따라 이격된 더미 채널 구조체;
    상기 더미 채널 구조체 및 상기 기판 사이에 개재된 절연 구조체;
    상기 워드라인 콘택 영역 상에 상기 기판의 상면과 실질적으로 평행하게 연장되며 상기 게이트 전극들 중에서 선택된 어느 하나인 제1 게이트 전극과 전기적으로 연결할 수 있도록 구성된 도전 라인; 및
    상기 더미 채널 구조체 및 상기 도전 라인 사이에 개재되어 상기 더미 채널 구조체 및 상기 도전 라인을 서로 전기적으로 연결할 수 있도록 구성된 더미 콘택 패드;를 포함하되,
    상기 도전 라인은 상기 더미 채널 구조체와 전기적으로 연결할 수 있도록 구성된 것을 특징으로 하는 메모리 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 도전 라인은 상기 더미 콘택 패드와 직접 연결된 것을 특징으로 하는 메모리 장치.
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