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KR102633398B1 - 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법 - Google Patents

반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법 Download PDF

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KR102633398B1
KR102633398B1 KR1020210068438A KR20210068438A KR102633398B1 KR 102633398 B1 KR102633398 B1 KR 102633398B1 KR 1020210068438 A KR1020210068438 A KR 1020210068438A KR 20210068438 A KR20210068438 A KR 20210068438A KR 102633398 B1 KR102633398 B1 KR 102633398B1
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강양범
이상욱
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에스케이키파운드리 주식회사
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Abstract

본 발명은 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법에 관한 것으로, 보다 구체적으로는 기판에 형성된 얕은 깊이의 분리막, 활성 영역 및 게이트 전극; 상기 게이트 전극을 둘러싸고 어느 하나 이상의 트렌치 코너를 갖는 깊은 트렌치 구조(DTI); 및 상기 깊은 트렌치 구조(DTI) 내부에 형성된 갭-필 절연막을 포함하며, 상기 트렌치 코너는 상면도 관점에서 사선 방향으로 형성됨으로써 아이솔레이션 구조의 트렌치 코너에서 발생하는 보이드를 제거하여 갭-필 성능을 향상시킬 수 있다.

Description

반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법{Deep Trench Isolation Mask Layout Method for Semiconductor Device}
본 발명은 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법에 관한 것으로, 구체적으로는 딥 트렌치 갭-필 향상을 위한 딥 트렌치 마스크 레이아웃 설계 방법에 관한 것이다.
반도체 칩 제조 공정 기술은 동일한 면적 내에 더 많은 소자가 요구되고 있고, 반도체 칩의 크기도 점점 작아지고 있다. 반도체 칩 내에서 많은 소자를 형성하는 것도 중요하지만, 소자와 소자 사이를 격리하는 것도 중요하다. 고전압 반도체 소자에서 정션 아이솔레이션(junction isolation, 줄여서 JI) 을 많이 이용하고 있다. 그러나, JI 방법은 너무 많은 면적을 차지한다. 그래서 최근에는 주로 깊은 트렌치(Deep Trench Isolation, 줄여서 DTI) 방법을 많이 이용하고 있다.
그런데 DTI 구조에 절연막으로 갭-필(gap-fill) 진행 시 DTI 코너 영역에 절연막이 채워지지 않아 빈 공간(void)이 형성되는 문제점이 존재한다. 또한 빈 공간에 금속 잔류물(metal residue)이 발생하여 제품의 불량을 유발하는 문제가 있다.
대한민국 등록특허공보 제10-1867755호 (2018년 06월 07일 등록)
본 발명은 상기 기술적 과제에 대한 문제점을 해결하기 위한 것으로, 깊은 트렌치의 코너 영역을 오려내어 코너가 제거된 깊은 트렌치 영역을 포함하는 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법을 제공하는데 그 목적이 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자는 기판에 형성된 얕은 깊이의 분리막, 활성 영역 및 게이트 전극; 상기 게이트 전극을 둘러싸고 어느 하나 이상의 트렌치 코너를 갖는 깊은 트렌치 구조(DTI); 및 상기 깊은 트렌치 구조(DTI) 내부에 형성된 갭-필 절연막을 포함하며, 상기 트렌치 코너는 상면도 관점에서 사선 방향으로 형성될 수 있다.
또한, 상기 상면도 관점에서 상기 하나 이상의 트렌치 코너는 내곽 코너와 외곽 코너를 가지며, 상기 내부 및 외곽 코너 사이의 대각선 거리는 상기 트렌치 구조(DTI)의 폭에 비해 50-150% 일 수 있다.
또한, 상기 게이트 전극의 코너는 사선 모양을 가지며, 상기 트렌치 코너의 사선 방향과 서로 평행할 수 있다.
또한, 상기 게이트 전극은 오프닝 영역을 갖는 폐 루프 형태일 수 있으며, 상기 게이트 전극은 어레이 형태로 형성될 수 있다.
또한, 상기 활성 영역은 바디 영역, 드리프트 영역, 상기 드리프트 영역에 형성된 드레인 영역 및 상기 바디 영역에 형성된 소스 영역을 포함하고, 상기 드레인 영역과 상기 게이트 전극 사이에 상기 얕은 깊이의 분리막이 형성될 수 있다.
또한, 상기 트렌치 코너의 사선 방향의 각도는 45도로 형성될 수 있다.
또한, 광학 근접 보정(Optical Proximity Correction: OPC) 프로세스를 이용하여 상기 상면도 관점에서 상기 어느 하나 이상의 트렌치 코너를 사선 방향으로 형성할 수 있다.
또한, 상기 반도체 소자를 제조하는 방법에 있어서, 상기 기판에 상기 얕은 깊이의 분리막과 상기 활성 영역과 상기 게이트 전극을 구비하는 단계; 상기 얕은 깊이의 분리막과 상기 활성 영역과 상기 게이트 전극을 덮는 하드 마스크 층을 증착하는 단계; 상기 하드 마스크 층 상에 깊은 트렌치 용 포토 레지스트 패턴을 형성하는 단계; 상기 깊은 트렌치 용 포토 레지스트 패턴을 이용하여 상기 하드 마스크 층을 식각하는 단계; 상기 하드 마스크 층을 이용하여 상기 기판을 식각하여 상기 게이트 전극을 둘러싸는 상기 깊은 트렌치 구조를 형성하는 단계; 상기 깊은 트렌치 구조에 상기 갭-필 절연막으로 충전하는 단계; 상기 활성 영역과 연결되는 컨택 플러그를 형성하는 단계; 및 상기 컨택 플러그와 연결된 금속 배선을 형성하는 단계를 포함할 수 있다.
또한, 상기 깊은 트렌치 용 포토 레지스트 패턴은 깊은 트렌치 용 마스크(DTI mask) 레이아웃을 이용하여 형성하고, 상기 깊은 트렌치 용 마스크(DTI mask) 레이아웃의 상기 트렌치 코너는 사선으로 처리할 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 일 실시 예에 따른 반도체 소자의 마스크 레이아웃에 따르면 게이트 전극을 설계하기 위한 게이트 마스크 레이아웃; 깊은 트렌치 구조(DTI)를 설계하기 위한 DTI 마스크 레이아웃; 상기 DTI 마스크 레이아웃은 상기 게이트 전극과 중첩되는 제1 영역; 및 상기 게이트 전극과 떨어져 형성되는 제2 영역을 포함하고, 상기 제2 영역의 코너가 사선 방향으로 형성될 수 있다.
또한, 상기 사선 방향의 코너를 갖도록 하기 위해 광학 근접 보정(Optical Proximity Correction: OPC)를 적용할 수 있다.
또한, 상기 OPC를 적용하기 전에는 상기 DTI 마스크 레이아웃의 상기 제2 영역의 코너가 직각의 각진 코너를 가질 수 있다.
또한, 상기 게이트 전극의 외곽 코너의 사선 방향과 상기 제2 영역의 코너의 사선 방향이 서로 평행할 수 있다.
또한, 상기 반도체 소자는 Bipolar-CMOS-DMOS (BCD) 소자일 수 있다.
상기한 본 발명의 일 실시 예에 따른 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법은 아이솔레이션 구조의 트렌치 코너에서 발생하는 보이드를 제거하여 갭-필 성능을 향상시킬 수 있다.
또한, 보이드가 제거됨에 따라 금속 잔류물(metal residue)이 형성될 가능성이 없어져서 안정적인 반도체 소자를 얻을 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 도시한 도면이다.
도 2a는 본 발명의 일 실시 예에 따른 각진 코너를 갖는 DTI 마스크 레이아웃이다.
도 2b는 상기 도 2a에 대한 트렌치 식각 후의 SEM 이미지이다.
도 2c는 본 발명의 일 실시 예에 따른 DTI 마스크 레이아웃이다.
도 2d는 상기 도 2c에 대한 트렌치 식각 후의 SEM 이미지이다.
도 2e는 본 발명의 일 실시 예에 따른 OPC를 적용한 전체 DTI 마스크 레이아웃이다.
도 3a는 본 발명의 실시 예에 따른 게이트 전극과 활성 영역을 포함한 반도체 소자의 마스크 레이아웃이다.
도 3b는 본 발명의 실시 예에 따른 반도체 소자의 DTI 마스크 레이아웃을 포함한 반도체 소자의 마스크 레이아웃이다.
도 3c는 본 발명의 실시 예에 따른 광학 근접 보정 (Optical Proximity Correction, OPC) 적용 후 반도체 소자의 마스크 레이아웃이다.
도 3d는 본 발명의 실시 예에 따른 갭-필 절연막이 충진된 형태의 반도체 소자의 마스크 레이아웃이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 형성하기 위한 DTI 마스크 레이아웃이다.
도 5a 내지 도 5h는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃을 이용한 반도체 소자 제조 공정을 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 깊은 트렌치 영역이 형성된 반도체 소자를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 어레이(array) 형태의 N형 LDMOS(100)을 포함한다. N형 LDMOS(100)는 깊은 트렌치 구조(deep trench isolation, 줄여서 DTI)(400)으로 둘러 싸여서 다른 근접 소자와 전기적으로 분리된다. 본 발명의 실시 예에 따른 반도체 소자는 N형 LDMOS(100)에 한정하지 않고, P형 LDMOS, N형 EDMOS, P형 EDMOS 등의 고전압 소자를 배치할 수 있다.
어레이(array) 형태의 N형 LDMOS(100)은 P형 기판(102)에 형성된 제1 NBL(Buried Layer)(110), P형 에피 층(115), 얕은 깊이의 분리막으로 사용되는 얕은 트렌치 구조(shallow trench isolation, STI, 135), P형 바디 영역(145), N형 드리프트 영역(155), P+ 픽업 영역(160), N+ 소스 영역(170), N+ 드레인 영역(180), 제1 게이트 전극(190) 및 깊은 트렌치 구조(DTI, 400)를 포함할 수 있다. 깊은 트렌치 구조(DTI, 400)는 DTI(400), 트렌치 아이솔레이션(400) 등으로 부를 수 있다.
얕은 트렌치 구조(STI, 135) 제조 공정은 게이트 전극(190) 형성 이전에 수행된다. 얕은 트렌치(135) 대신 LOCOS 산화막(도 6 참조)으로 형성할 수 있다. 그리고 깊은 트렌치(400) 제조 공정은 공정의 단순화를 위해 게이트 전극(150) 형성 이후에 진행될 수 있다. 이미 형성된 얕은 트렌치(135) 내에 있는 절연막을 식각하면서 깊은 트렌치(400)을 형성될 수 있다. 깊은 트렌치(400)은 깊은 트렌치에 형성된 측벽 절연막(410) 및 갭-필 절연막(420)을 포함할 수 있다. 갭-필 절연막(420)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화-질화물 또는 로우-k 재료와 같은 유전체 재료를 포함한다. 깊은 트렌치(400)을 채울 때 PE-TEOS(Plasma Enhanced-Tetra Ethylene Ortho Silicate) 또는 BPSG(Boro-Phosphorous Silicate Glass) 또는 HDP-FSG(High Density Plasma-Fluorinated Silicate Glass) 등을 이용할 수 있다. 예를 들어, 측벽 절연막(410)은 PE-TEOS를 사용하여 형성될 수 있다. 그리고 갭-필 절연막(420)은 BPSG를 사용하여 형성할 수 있다. 갭-필 절연막(420)은 충진하는 과정으로 인해 DTI 내부에 에어-스페이스(air space, 425)를 포함할 수 있다. 에어-스페이스(425)는 트렌치 코너 근처에 형성되는 빈 공간인 보이드(void, 750)과 다른 보이드이다. 에어-스페이스(425)는 갭-필 절연막 내에 형성되는 보이드이다. 그리고 깊은 트렌치(400)의 깊이는 제1 NBL(Buried Layer)(110)보다 깊게 형성될 수 있다.
그리고 깊은 트렌치(400) 아래에 채널 정지 영역(430)이 추가로 형성될 수 있다. 채널 정지 영역(430)은 깊은 트렌치(400)의 하부에 형성될 수 있다. 채널 정지 영역(430)을 형성하기 위한 일반적인 도펀트는 P형의 BF2일 수 있다. 채널 정지 영역(430)은 깊은 트렌치(400) 아래에서 인접한 소자 사이에서 전하의 이동을 방지하는데 도움을 줄 수 있다. 그래서 소자 간의 누설 전류를 감소할 수 있다.
도 3b에 도시된 반도체 소자는 갭-필 절연막(420) 상에 추가로 층간 절연막(440)이 형성되며 평탄화 표면을 갖기 위해 폴리싱(polishing) 프로세스(예를 들어, 화학-기계적-폴리싱 프로세스)에 의해 폴리싱될 수 있다. 그리고 CMP 를 한 후에 복수의 컨택 플러그(450) 및 금속 배선(460)을 형성한다. 복수의 컨택 플러그(450)는 P+ 픽업 영역(160), N+ 소스 영역(170) 및 N+ 드레인 영역(180) 등과 전기적으로 각각 연결될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 DTI 마스크 레이아웃 및 DTI 형성 공정에 대한 SEM 이미지를 나타낸다.
도 2a의 (a)는 본 발명의 일 실시 예에 따른 각진 코너를 갖는 DTI 마스크 레이아웃(500)을 나타낸다.
마스크 레이아웃이 있어야 포토 마스크(photo mask)를 생성할 수 있다. 제작된 여러 포토 마스크(photo mask)를 통해서 도 1과 같은 반도체 소자를 형성할 수 있다. 마스크 레이아웃 용어 대신, 마스크 레이아웃 설계(mask layout design), 집적 회로 설계(IC design), IC 레이아웃(Integrated circuit layout)을 사용할 수 있다. 집적 회로 설계, IC 레이아웃(IC Layout, Integrated circuit layout)이란 반도체 집적회로 (IC) 설계 과정 중 한 단계로, 설계한 회로를 웨이퍼 상에 구현하기 위해 사용되는 Mask pattern을 그리는 과정을 일컫는다.
그래서 마스크 레이아웃을 통해 액티브 마스크, STI 마스크, 게이트 마스크, NW/PW 마스크, DTI 마스크 등을 만들 수 있다. 또한 마스크 레이아웃은 마스크 툴링(tooling) 작업이 포함된 마스크 레이아웃일 수 있다.
그리고 마스크 레이아웃은 Graphic Design System (GDS)와 같은 형식으로 만들 수 있다. 먼저, 집적 회로를 설계 한 후에는 모든 능동, 수동 구성 요소 및 상호 연결 와이어를 레이아웃하고 이를 제작하기 위해 일부 컴퓨터 프로그램에서 GDSII 비트 파일을 생성해야 한다. 제작 된 칩을 보면 평면도(수평 방향)와 단면도 (수직 방향)가 있다. 레이아웃은 일반적으로 기판에서 상단 금속까지 여러 레이어로 구성된 평면도 (또는 레이아웃보기)에 대해서만 형상을 그리는 것이다.
마스크가 나오기까지 아래와 같은 단계를 거칠 수 있다. Circuit Design 단계이다. 그리고 Physical Layout으로 설계 도면을 생성하는 단계이다. Functional Verification 단계를 거친다. Functional Verification은 Physical Layout에서 추출된 Netlist에 기생 성분을 추가하여 주변 여건의 변화에 따른 동작의 무결성을 확인하는 단계이다. 그리고 Physical Verification 단계이다. 무결성이 검증된 물리적 계층 설계가 공정 규격에 적합한지 여부 확인한다. 그리고 Mask tooling 단계이다. Mask tooling은 광학 근접 보정 (Optical Proximity Correction, OPC) 및 Dummy generation, Frame/PG Work 등 Mask 제작에 필요한 전 단계이다. OPC 과정이 mask tooling 단계에 들어갈 수 있다. 마스크 생성 단계를 통해 마스크 제작한다. 마스크가 제작되면 fab 에서 도 1과 같은 IC, 반도체 소자, 반도체 칩 등을 형성할 수 있다.
본 발명은 마스크 툴링(tooling) 단계에서 OPC를 이용하여 DTI 마스크 레이아웃을 변경하고자 하는 것이다. 먼저 Physical Verification 단계가 완료된 마스크 레이아웃을 기본 제공된 설계로 사용한다. 그리고 기본 제공된 설계를 Mask tooling 단계를 거친다. OPC를 이용해서, 트렌치 코너에 보정을 하는 작업을 해서, 수정된 마스크 레이아웃으로 마스크를 제작하고, 도 1과 같은 반도체 소자를 제조하는 것이다.
본 발명은 Physical Verification 단계가 완료된 마스크 레이아웃을 GDSI 이라고 하면 OPC 공정을 거쳐서 완료된 마스크 레이아웃을 GDSII로 할 수 있다. GDSII 단계에서 DTI mask corner가 사선 모양으로 형성되어 있는지 확인 가능하다. 이러한 관점에서 아래의 설명을 보면 이해가 잘 될 것이다.
여기서 마스크는 단일 노출로 전체 웨이퍼로 전송할 수 있는 패턴을 포함하는 도구로 정의될 수 있다.
도 2a의 (a)를 참조하면, 본 발명의 일 실시 예에 따른 DTI 마스크 레이아웃(500)은 제1 영역(510)과 제2 영역(520)과 제 3영역(530)으로 구분할 수 있다. 제1 영역(510)과 제2 영역(520)는 빛이 투과되지 않고, 제 3영역(530)은 빛이 투과되는 영역으로 구분할 수 있다. 그래서 제 3영역(530)은 트렌치 구조(400)가 형성될 영역이다. 제 3영역(530)은 내곽 코너(411)와 외곽 코너(412)를 포함한다. 내곽 코너(411)와 외곽 코너(412)는 모두 직각의 각진 모양을 나타내고 있다. 그래서 제1 영역(510)과 제2 영역(520)사이의 수평 거리(a)에 비해 내곽 코너(411)와 외곽 코너(412) 사이 거리(b)가 훨씬 크다. 제1 영역(510)과 제2 영역(520)사이의 수평 거리(a)는 DTI 구조의 폭 또는 너비(width)을 말한다. 그래서 상면도 관점에서 트렌치 코너에서 대각선 거리(b)는 상기 트렌치 구조의 수평 거리 또는 너비(a)에 비해 150% 이상 된다.
도 2a의 (b)는 DTI mask 레이아웃(500)을 이용한 포토 레지스트(줄여서 PR) 패턴 도면을 나타낸다.
도 2a의 (b)를 참조하면, 도 2a의 (a)에 제시된 DTI 마스크 레이아웃(500)을 이용해서 제1 및 제2 PR 패턴(540, 550)을 형성한 후 도면이다. PR을 코팅한 후, 노광 공정을 이용해서 PR(540, 550) 패턴을 형성할 수 있다. 내곽 코너와 외곽 코너의 끝부분이 각각 라운딩(rounding) 효과에 의해 PR 패턴(540, 550) 모두가 곡선 모양으로 형성된다. 그리고 PR 패턴 사이에 오프닝 영역(560)이 형성된다. 오프닝 영역(560)이 나중에 트렌치 구조(400)가 형성되는 영역이다. 그래서 PR 패턴(540, 550)을 마스크로 이용해서 기판을 식각하여 트렌치 구조(400)을 형성할 수 있다. 그리고 제1 PR 패턴(540)과 제2 PR 패턴(550)사이의 수평 거리(a)에 비해 내곽 코너(411)와 외곽 코너(412) 사이 거리(b)가 훨씬 크다.
도 2b의 (a)는 트렌치 식각 후 SEM 이미지이다.
도 2b의 (a)를 참조하면, DTI 식각 후 윤곽이 드러나는데, 내곽 및 외곽 코너가 약간씩 코너 라운딩 되어 있는 것을 확인 할 수 있다. 그것은 앞서 도 2a의 (b)에서 보여준 PR 패턴이 라운딩 되기 때문이다. 오프닝 영역(560)이 트렌치가 형성된 영역이다. 아직 갭-필 절연막(420)이 채워지기 전 단계이다.
도 2b의 (b)는 도 2b의 (a)에서 형성된 트렌치 내곽을 갭-필 절연막(420)으로 충진 후 SEM 이미지이다.
도 2b의 (b)를 참조하면, 갭-필 절연막(420)으로 PE-TEOS 또는 BPSG 물질을 이용하여 깊은 트렌치 구조(400)의 내곽을 충진할 수 있다. 증착 공정을 진행하여 갭-필 절연막(420)을 형성할 때 갭-필 절연막(420)의 최하단부에서 가로 영역과 세로 영역이 만나는 트렌치 코너는 측면과 매우 다른 특성을 나타내게 된다. 트렌치 코너는 가장 나중에 증착이 되는데, 그로 인해 갭-필 능력이 저하된다. 그래서 각 코너에는 보이드(void, 750) 형태의 빈 공간이 형성되게 된다.
앞의 도 2a의 (a)에서 본 것처럼, 제1 영역(510)과 제2 영역(520) 사이의 수평 거리(a)에 비해 내곽 코너(411)와 외곽 코너(412) 사이 거리(b)가 훨씬 크다. 여기서 수평 거리(a)의 DTI 구조의 폭을 말한다. 수평 거리(a)에 비해 대각선 길이(b)가 훨씬 길어서, 내곽 코너(411)와 외곽 코너(412) 사이가 공간을 많이 차지고 있다는 것이다. CVD 방법으로 절연막을 충전할 경우, 수평거리(a)가 절연막으로 메워질 동안, 대각선 길이(b)는 절연막으로 다 메워지지 않는 것이다. 그래서 보이드가 발생하는 것이다.
이러한 보이드는 후속 CMP(Chemical Mechanical Polishing)공정 후에도 그대로 남아 있게 된다. CMP 공정 후에도 보이드가 제거되지 않게 된다. 또한, CMP 공정 이후 금속 배선 공정에서 금속이 보이드(750) 안에 잔류하게 되어 전기적인 쇼트(short) 현상을 유발할 수 있다. 그로 인해 nLDMOS 소자(100)의 불량을 야기할 수 있다.
DTI 구조에 절연막으로 채울 때 각진 부분은 잘 채워지지 않기 때문에 이러한 빈 공간(750)이 형성될 수 있다. 그래서 되도록 코너가 둥그런 모양으로 DTI가 형성되는 것이 바람직하다. 그래서 DTI 코너를 레이아웃(layout) 할 때 OPC 단계에서 미리 코너를 둥근 모양을 갖도록 처리를 해야 한다. 그래서 OPC 단계에서 사선으로 처리를 한다. OPC 공정에서는 자체적으로 곡선 모양을 만들 수 없어서 사선 모양으로 형성한다. 여기서 OPC는 코너 라운딩 효과를 주기 위해서 원래 설계된 레이아웃을 조금씩 변형하는 것을 의미한다. 이를 개선하기 위하여 도 2c의 (a) 내지 2d의 (b)와 같이 광학 근접 보정 (Optical Proximity Correction, OPC) 공정을 진행하는 것이다.
여기서 사선이라는 단어는 '비스듬하게 비껴 그은 줄', '한 평면 또는 직선에 수직이 아닌 선'을 의미한다.
도 2c의 (a)는 본 발명의 실시 예에 따른 DTI 마스크 레이아웃(500)을 나타낸다.
도 2c의 (a)를 참조하면, DTI 마스크 레이아웃(500)은 제1 영역(510)과 제2 영역(520)과 제 3영역(530)으로 구분할 수 있다. 제1 영역(510)과 제2 영역(520)는 빛이 투과되지 않고, 제 3영역(530)은 빛이 투과되는 영역으로 구분할 수 있다. 그래서 제 3영역(530)은 트렌치 구조(400)가 형성될 영역이다. 제 3영역(530)은 내곽 코너(411)와 외곽 코너(412)를 포함한다.
도 2a의 (a)와 다른 점은, 외곽 코너(412)가 직각이 아니고, 사선 모양을 갖는다. 내곽 코너(411)는 그대로 직각의 각진 모양이다. 그러나 필요에 따라 내곽 코너(411)도 외곽 코너(412)처럼 사선 모양으로 할 수 있다.
OPC 공정으로 도 2a의 (a)의 마스크 레이아웃(500)을 도 2c의 (a)의 마스크 레이아웃(500)과 같이 변경할 수 있다. 원래 마스크 레이아웃은 도 2a의 (a)의 도면이다. 그리고 OPC를 적용하여 도 2c의 (a)와 같이 마스크 레이아웃(500)을 형성하는 것이다. 이는 갭-필 능력을 향상하여 각 코너 주변에 보이드가 없도록 하기 위함이다.
앞의 도 2a의 (a)에서, 제1 영역(510)과 제2 영역(520)사이의 수평 거리(a)에 비해 내곽 코너(411)와 외곽 코너(412) 사이 거리(b)가 훨씬 크다. 여기서 수평 거리(a)의 DTI 구조의 폭을 말한다. 그러나 도 2c의 (a)에서는 외곽 코너는 사선으로 했기 때문에 수평 거리(a)와 대각선 길이(b)가 서로 비슷하다. 그래서 내곽 코너(411)와 외곽 코너(412) 사이의 공간이 수평 거리(a)로 표시한 공간과 유사하다. CVD 방법으로 절연막을 충전할 경우, 수평거리(a)가 절연막으로 메워질 동안, 대각선 길이(b)도 모두 절연막으로 다 메워질 수 있는 것이다. 그래서 보이드가 발생이 억제될 수 있는 것이다. 그래서 깊은 트렌치 코너 주변에서 보이드를 억제하기 위해, 상면도 관점에서 상기 트렌치 코너에서 대각선 거리(b)는 상기 트렌치 구조의 수평 거리(a)에 비해 50-150% 로 하는 것이 바람직하다. 수평 거리(a)가 1um 라면, 상기 트렌치 코너에서 대각선 거리(b)는 0.8 - 1.2 um 가 적당하다는 것이다. 50-150 % 범위를 벗어날 경우, 대각선의 거리가 커져서 그 만큼 절연막으로 채워야 될 공간이 커지게 된다. CVD 방법으로 증착할 경우, 그 만큼 보이드가 형성될 확률이 커진다.
도 2c의 (b)는 OPC가 적용된 DTI mask 레이아웃(500)을 이용한 포토 레지스트(줄여서 PR) 패턴 도면을 나타낸다.
도 2c의 (b)를 참조하면, 도 2c의 (a)에 제시된 DTI 마스크 레이아웃(500)을 이용해서 제1 및 제2 PR 패턴(540, 550)을 형성한 후 도면이다. 제1 및 제2 PR 패턴(540, 550)은 DTI 마스크 레이아웃(500)에서 각각 제1 영역(510)과 제2 영역(520)에 대응된다. 또한 오프닝 영역(560)은 제3 영역(530)에 대응된다. 제1 영역(510)과 제2 영역(520)은 빛이 투과되지 않아, PR 패턴이 남고, 제3 영역(530)은 빛이 투과되어 PR 패턴이 없어지는 지역이다.
도 2c의 (b)를 참조하면, PR을 코팅한 후, 노광 공정을 이용해서 PR(540, 550) 패턴을 형성할 수 있다. 내곽 코너(411)는 각각 라운딩 효과에 의해 제1 PR 패턴(550)이 곡선 모양으로 형성된다. 그러나 제2 PR 패턴(540)은 외곽 코너(412)에서 사선 모양이 그대로 있고, 사선 모양과 측면이 만나는 영역의 극히 일부만 라운딩 효과에 의해 곡선 모양을 보인다. 그리고 제1 및 제2 PR 패턴(540, 550) 사이에 오프닝 영역(560)이 형성된다. 오프닝 영역(560)이 나중에 트렌치 구조(400)가 형성되는 영역이다. 그래서 PR 패턴(540, 550)을 마스크로 이용해서 기판을 식각하여 트렌치 구조(400)을 형성할 수 있다. 앞서 설명했듯이, 오프닝 영역(560) 안에서 수평 거리(a)와 대각선 거리(b)가 유사하다. 그래서 나중에 트렌치 구조에 절연막을 충전할 때 오프닝 영역의 외곽 코너에 보이드 없이 형성될 확률이 높다.
도 2d의 (a)는 트렌치 식각 후 SEM 이미지이다.
도 2d의 (a)를 참조하면, DTI 식각 후 윤곽이 드러나는데, 트렌치 구조(400)의 내곽 코너(411)은 코너의 끝 부분이 약간 코너 라운딩 되어 있는 것을 확인 할 수 있다. 그러나 트렌치 구조(400)의 외곽 코너(412)는 사선 모양을 유지하면서, 사선의 거의 끝 부분만 약간 라운딩 되어 있다. 오프닝 영역(560)이 트렌치가 형성된 영역이다.
도 2d의 (b)는 도 2d의 (a)에서 형성된 트렌치 내곽을 갭-필 절연막(420)으로 충진 후 SEM 이미지이다.
도 2d의 (b)를 참조하면, 갭-필 절연막(420)으로 PE-TEOS 또는 BPSG 물질을 이용하여 깊은 트렌치 구조(400) 내부를 충진할 수 있다. 앞서 도 2b의 (b)에서 보인 보이드(void, 750) 형태의 빈 공간은 보이지 않는다. 이와 같이 외곽 코너를 OPC 공정을 적용하여 코너가 직각이 아니고 45도 각도의 사선 모양으로 변경함으로써 트렌치 외곽 코너 근처에 보이드가 전혀 없는 트렌치 코너를 만들 수 있다. 내곽 코너는 그 반경이 외곽 코너보다 반경이 짧기 때문에 그러한 문제가 일어날 가능성이 매우 약하다.
도 2e는 OPC를 적용한 전체 DTI 마스크 레이아웃이다.
도 2e를 참조하면, OPC를 적용한 전체 DTI 마스크 레이아웃은 4개의 트렌치 코너(412a, 412b, 412c, 412d)가 있고 각 코너가 사선 모양으로 처리된다. 트렌치(400) 안에는 도 1과 같은 반도체 소자(100)이 형성된다. 그 부분은 도 3에서 설명하고자 한다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 마스크 레이아웃 과정을 나타낸 도면이다.
도 3a은 게이트 전극과 활성 영역을 포함한 반도체 소자의 마스크 레이아웃(600)이다.
도 3a를 참조하면, 반도체 소자의 마스크 레이아웃(600)은 기판 상에 형성된 어레이 형태의 복수의 게이트 전극들(190)을 포함한다. 설명의 편의 상 게이트 전극(190)이 2개만 보이지만, 이에 한정하지 않는다. 게이트 전극(190)은 폴리-실리콘 물질로 형성된다. 또는 폴리-실리콘 물질 대신, 금속(metal) 게이트로 형성될 수 있다. 상기 게이트 전극들(190)은 각각의 코너(191, 192)가 사선 모양이며, 직각 형태가 아니다. 그리고 코너는 수평방향(X축)으로 서로 짧은 직선(193)으로 연결된다. 예를 들어 제1 코너(191)은 G-G' 사선 방향을 갖는다. 수평방향(X축)을 기준으로 45 각도를 갖는다. 그리고 수직 방향(Y축)으로 길게 평행하게 달리고 있다(194, 195). 그리고 게이트 전극들(190)은 가운데 영역에 오프닝 영역(opening region, 196)을 가진 폐 루프(closed loop) 형태이다. 오프닝 영역 안에는 활성 영역이 형성된다. 활성 영역에는 P+ 픽업 영역(160)과 저농도-도핑(lightly-doped) 소스 영역들 및 고농도-도핑(heavily-doped) 소스 영역들(170)을 포함할 수 있다. 그리고 게이트 전극들(190)과 일정 간격 떨어져서 고농도-도핑 드레인 영역(180)이 형성될 수 있다.
도 3b는 DTI 마스크 레이아웃을 포함한 반도체 소자의 마스크 레이아웃(600)이다.
도 3b를 참조하면, DTI 마스크 레이아웃(500)은 제1 영역(510)과 제2 영역(520)과 제 3영역(530)으로 구분할 수 있다. 제1 영역(510)과 제2 영역(520)는 빛이 투과되지 않고, 제 3영역(530)은 빛이 투과되는 영역으로 구분할 수 있다. 그래서 제 3영역(530)은 트렌치 구조(400)가 형성될 영역이다. 제 3영역(530)은 내곽 코너(411)와 외곽 코너(412)를 포함한다.
DTI 마스크 레이아웃(500)에서 제1 영역(510)은 복수의 게이트 전극들(190) 및 활성 영역과 중첩된다. 그러나 제2 영역(520)은 복수의 게이트 전극들(190) 및 활성 영역과 중첩되지 않는다. DTI 마스크 레이아웃(500)에서 DTI가 형성될 제3 영역(530)은 각 코너(412, 411)는 90도로 직각 형태이다. 도 3b에서 DTI 마스크 레이아웃(500)은 광학 근접 보정 (Optical Proximity Correction, OPC) 적용 전의 마스크 레이아웃이다.
도 3c는 광학 근접 보정 (Optical Proximity Correction, OPC) 적용 후 반도체 소자의 마스크 레이아웃(600)이다.
도 3c를 참조하면, 앞서 도 2에서 설명한 것처럼, DTI 마스크 레이아웃(500)의 제3 영역(530)의 코너 부분이 직각에서 사선으로 바뀌었다. 이는 갭-필 공정에서 DTI 구조(400)의 코너에 절연막이 잘 채워지도록 하기 위함이다. DTI 마스크 레이아웃(500)의 제3 영역(530)의 코너는 내곽 코너(411)와 외곽 코너(412)로 명명할 수 있다. DTI 마스크 레이아웃(500)의 제3 영역(530)의 내곽 코너는 외곽 코너에 비해 게이트 전극 및 드레인 영역과 가까운 곳에 위치한다. DTI 마스크 레이아웃(500)의 제3 영역(530)의 내곽 코너는 사선 처리를 하지 않고, DTI 마스크 레이아웃(500)의 제3 영역(530)의 외곽 코너만 사선 처리하였다. 그래서 외곽 코너(412)은 D-D' 방향의 사선 모양을 갖는다.
게이트 전극(190)의 외곽 코너(191)도 G-G' 방향의 사선 방향이다. 두 개의 D-D'와 G-G' 는 모두 수평 선(X-축) 대비 45도 각도로서 서로 평행하게 달리고 있다. 두개의 사선이 45도 각도로 서로 같은 방향(D-D'와 G-G')을 향하고 있다. 즉 게이트 전극의 코너도 사선 모양을 가지며, 트렌치 코너도 사선 모양을 가지는데, 사선 방향이 서로 평행한 것을 알 수 있다.
이는 게이트 전극(190)의 전계완화에도 도움이 될 수 있다. 게이트 전극(190)의 제1 코너(191)는 DTI 마스크 레이아웃(500)의 외곽 코너(411)를 모두 사선 방향으로 함으로써, 필드 완화에 도움이 될 수 있다. 각진 모양의 코너는 전계가 완만하지 않고, 급격한 모양을 가질 수 있기 때문이다. 마찬가지로 게이트 전극(190)의 제2 코너(192)도 DTI 마스크 레이아웃(500)의 다른 외곽 코너(미도시)와 45도 각도로 서로 평행하게 달릴 수 있다.
도 3d는 갭-필 절연막(420)이 충진된 형태의 반도체 소자의 마스크 레이아웃(600)이다.
도 3d를 참조하면, DTI 구조(400)의 코너에 보이드 없이 갭-필 절연막(420)이 트렌치 구조(400)을 채울 수 있음을 보여 준다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 형성하기 위한 DTI 마스크 레이아웃을 나타낸다.
도 4a는 OPC 공정을 적용하여, 내곽을 제외한 외곽 코너만 사선 처리 후의 DTI 마스크 레이아웃(500)을 나타낸다.
도 4a를 참조하면, DTI 마스크 레이아웃(500)의 제2 영역(520) 또는 제3 영역(530)의 외곽 코너 부분(412)가 직각에서 사선으로 바뀌었다. 외곽 코너는 사선으로 했기 때문에 수평 거리(a)와 대각선 길이(b)가 서로 비슷하다. 이는 갭-필 공정에서 DTI 구조(400)의 코너에 절연막이 잘 채워지도록 하기 위함이다. 외곽 코너(412)의 바깥쪽이 휘어지도록(bent) 잘라(cutting)내어 직각의 트렌치 코너가 제거됨으로 갭-필 공정의 균일성을 보다 증대시킬 수 있다.
트렌치 코너에서의 갭-필 불량을 개선하기 위하여, 반도체 소자를 설계하는 단계에서의 깊은 트렌치(400)의 코너를 Optical proximity correction (OPC)를 진행한다. 그러면, 외곽 코너(412)가 직각 모양에서 사선 모양으로 바뀐다. 이러한 방법을 통하여 보이드 없이 갭-필을 할 수 있다. 또한 직각 모양에서 사선 모양으로 변화시킴으로써 원하는 항복 전압(Breakdown Voltage, BV)를 얻을 수 있다. 외곽 코너(412)를 잘라내어 트렌치 코너가 직각이 아닌 형태를 가지게 하는 것이다.
본 발명의 일 실시 예에서와 같이 포토 마스크의 트렌치 코너를 사선 처리하여 보이드가 제거됨으로써 트렌치 코너에서의 갭-필 성능이 향상될 수 있다. 코너 부분에 대한 마스크 레이아웃을 변경함으로써 갭-필 성능을 향상시킬 수 있다. 마스크 제작 시 OPC(Optical Proximity Correction) 등을 통해 잘라내는 크기를 조절할 수 있다.
도 4b는 OPC 공정을 적용하여, 내곽 및 외곽 코너 모두 사선 처리 후의 DTI 마스크 레이아웃(500)을 나타낸다.
도 4b를 참조하면, DTI 마스크 레이아웃(500)의 제3 영역(530)의 내곽 및 외곽 코너(411, 412) 모두 직각에서 사선으로 바뀌었다. 외곽 코너는 사선으로 했기 때문에 수평 거리(a)에 비해 오히려 대각선 길이(b)가 조금 더 커졌다. 그럼에도 불구하여 내곽 및 외곽 코너가 모두 사선 모양으로 바뀌어서 갭-필 공정에서 DTI 구조(400)의 코너에 절연막이 잘 채워질 수 있다.
도 4c는 OPC 적용한 후, 게이트 전극과 활성 영역의 레이아웃과 DTI 마스크 레이아웃을 중첩해서 본 발명의 실시 예에 따른 반도체 소자의 마스크 레이아웃(600)을 나타낸다.
도 4c를 참조하면, DTI 마스크 레이아웃(500)의 외곽 코너(412)를 사선 처리를 하였다. 외곽 코너는 사선으로 했기 때문에 수평 거리(a)와 대각선 길이(b)가 서로 비슷한다. 여기서 DTI 마스크 레이아웃(500)의 제1 영역(510)은 게이트 전극들과 활성 영역과 중첩되도록 형성된다. 반면에 DTI 마스크 레이아웃(500)의 제2 영역(520)은 게이트 전극들과 활성 영역과 중첩되지 않는다.
도 4d를 참조하면, DTI 마스크 레이아웃(500)의 외곽 코너뿐만 아니라, 내곽 코너(411)도 사선 처리를 할 수 있다. 수평 거리(a)에 비해 대각선 길이(b)가 조금 더 커졌다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃을 이용한 반도체 소자 제조 공정을 나타낸 도면이다.
도 5a 및 5(b)는 반도체 소자에 PR 코팅 공정을 진행한 후 평면도 및 단면도이다.
도 5a를 참고하면, 반도체 소자가 형성된 웨이퍼(104) 상에 PR(505) 코팅을 한다. PR(505) 코팅 후 웨이퍼(104)를 노광 공정(lithography process)으로 이동한다. 웨이퍼(104)에는 STI, 활성 영역, 게이트 전극, 소스 영역, 드레인 영역 등이 미리 형성되어 있다.
도 5b를 참고하면, 앞서 도 1에서 언급한 것처럼, 기판(102)에 STI, 활성 영역, 게이트 전극, 소스 영역, 드레인 영역 등이 미리 형성되어 있다. 즉, 기판(102)에는 N형의 고농도 매립 층(N-type Buried Layer, NBL, 110), P형의 에피층(115)이 형성된다. 그리고 제2 도전형의 에피 층(115)에 STI(135), P형 바디 영역(145), N형 드피프트 영역(155)이 형성된다. 그리고 기판 상에 게이트 전극(190), 소스 영역(170), 드레인 영역(180), 픽업 영역(160)을 형성한다.
그리고 DTI 구조 형성을 위해, STI, 게이트 전극, 소스 영역, 드레인 영역, 픽업 영역 상에 하드 마스크 층(405)을 증착한다. 하드 마스크 층(405)는 TEOS 물질을 이용하여 PECVD 방법으로 형성할 수 있다. 그래서 하드 마스크 층(405)의 물질은 PECVD 산화막이 될 수 있다. PECVD 산화막 대신, LPCVD 산화막도 사용가능하다. 그리고 하드 마스크 층(405) 위에 포토 레지스트(Photo Resist, PR, 505)를 코팅한다.
도 5b를 참고하면, PR(505) 코팅 후 웨이퍼를 노광 공정으로 이동한다. 노광 공정에서는 OPC 공정이 적용된 DTI 마스크 레이아웃(500)을 사용한다. 제1 및 제2 영역(510, 520) 및 제3 영역(530)을 포함한다. 제1 및 제2 영역(510, 520) 은 빛이 차단되고, 제3 영역(530)만 빛이 통과된다. 제3 영역(530)이 트렌치 구조(400)가 형성될 영역이다.
도 5c는 노광 공정 후의 반도체 소자의 평면도이다.
도 5c를 참고하면, PR을 코팅한 후, 노광 공정을 이용해서 제1 및 제2 PR 패턴(540, 550)을 형성할 수 있다. 그리고 오프닝 영역(560)을 형성한다. 앞에서도 언급했듯이, 제1, 제2, 제3 영역(51, 520, 530)은 각각 제1 PR 패턴(540), 제2 PR 패턴(550), 오프닝 영역(560)에 대응된다. 오프닝 영역(560)의 내곽 코너(411)는 라운딩 효과에 의해 제1 PR 패턴(540)이 곡선 모양으로 형성된다. 그러나 제2 PR 패턴(540)은 외곽 코너(412)에서 사선 모양이 그대로 있고, 사선 모양과 측면이 만나는 영역의 극히 일부만 라운딩 효과에 의해 곡선 모양을 보인다. 그리고 제1 및 제2 PR 패턴(540, 550) 사이에 오프닝 영역(560)이 형성된다.
오프닝 영역(560)의 내곽 코너(411)와 달리, 오프닝 영역(560)의 외곽 코너(412)는 45도 각도로 사선 모양을 갖는다. 이러한 구성은 갭-필 절연막이 DTI 측벽에 모두 접촉하면서 형성되게 도와준다. 오프닝 영역(560)의 외곽 코너(412)가 90도 각도일 경우, 갭-필 절연막이 오프닝 영역(560)의 외곽 코너(412)에는 채워지지 않을 가능성이 크다. 오프닝 영역(560)의 형상(사선 모양)은 광학 근접 보정(OPC) 기술을 이용하여 형성될 수 있다.
도 5d는 본 발명의 제조 방법에 따른 PR 패턴을 포함하는 반도체 소자의 단면도를 나타낸다.
도 5d를 참조하면, 제1 및 제2 PR 패턴(540, 550)을 형성할 수 있다. 그리고 오프닝 영역(560)을 형성한다. OPC를 적용한 DTI 마스크 레이아웃(500)을 이용하여 리소그라피 공정(lithography process)를 거쳐 제1 및 제2 PR 패턴(540, 550)이 하드 마스크 층(hard mask layer, 405) 상에 형성된다. 패터닝 후, PR 패턴(540, 550) 사이에 오프닝 영역(560)이 형성된다.
도 5e를 참조하면, PR 패턴(540, 550)을 마스크로 이용해서, 오프닝 영역(560)을 통해 식각 공정을 진행한다. 하드 마스크 층(405) 및 STI 영역(135)가 식각된다. 그래서 기판(102)가 노출될 수 있다.
도 5f를 참조하면, PR 패턴(540, 550)을 제거한다. 하드 마스크 층(405)로 마스크로 이용해서 기판을 계속 식각을 할 수 있다. 하드 마스크 층(405)이 얇은 두께로 형성될 경우, PR 패턴(540, 550)을 제거하지 않고, PR 패턴(540, 550)과 하드 마스크 층(405)을 마스크로 이용해서 기판을 식각할 수도 있다.
도 5g를 참조하면, 하드 마스크 층(405)로 마스크로 이용해서 기판을 계속 식각하여 DTI 구조(400)을 형성한다. 식각하는 동안 하드 마스크 층(405)의 두께는 더 얇아질 수 있다. 게이트 전극(190)을 보호하기 위해서, 식각하는 동안 하드 마스크 층(405)은 계속 게이트 전극(190)에 남아 있는 것이 바람직하다.
도 5h는 본 발명의 제조 방법에 따른 DTI구조가 완성된 반도체 소자의 단면이다.
도 5h를 참조하면, DTI 구조에 갭-필 절연막이 충전된 후 반도체 소자의 단면도이다. 나머지 구조는 도 1에서 설명한 것과 같다. 갭-필 절연막을 형성하기 전에 측벽 절연막(410)을 트렌치(400) 측벽에 먼저 형성한다. 트렌치(400)의 입구를 조금 더 좁게 하기 위함이다. 그래서 나중에 갭-필 절연막(420)으로 트렌치 내부를 충전할 때 트렌치(400)의 입구가 먼저 막히게 되고, 갭-필 절연막 내부에 에어-스페이스(air-space, 425)가 형성되는 것이다.
도 6은 본 발명의 다른 실시 예에 따른 깊은 트렌치 영역이 형성된 반도체 소자를 도시한 도면이다.
도 6을 참조하면, 깊은 트렌치 영역이 형성된 반도체 소자는 바이폴라-CMOS-DMOS(Bipolar-CMOS-DMOS: 이하 BCD라 함)를 포함할 수 있다. 예를 들어 N형 EDMOS(100), P형 EDMOS(200) 및 CMOS(300)를 포함할 수 있다. 여기서 N형 EDMOS(100), P형 EDMOS(200) 및 CMOS(300)는 깊은 트렌치(deep trench isolation, DTI)(400)를 이용하여 분리될 수 있다. DTI 구조(400) 내에 에어-스페이스(air-space, 425)가 형성될 수 있다. N형 EDMOS(100), P형 EDMOS(200) 및 CMOS(300)는 P형 기판(10)에 형성될 수 있다. 그리고 얕은 깊이의 분리막으로 STI 대신 LOCOS 산화막(135)을 사용할 수 있다. LOCOS 산화막(135) 사이로 DTI 구조(400)가 형성된다.
N형 EDMOS(100)는 제1 NBL(Buried Layer)(110), DPW(120), DNW(130), 제1 PW(140), 제1 NW(150), P+ 픽업 영역(160), N+ 소스 영역(170), N+ 드레인 영역(180), 제1 게이트 전극(190)를 포함할 수 있다. 여기서 DPW(120)은 깊은 P형 웰 영역(Deep P-type Well 줄여서, DPW)을 말한다. DNW(130)은 깊은 NW 영역(Deep N-type Well 줄여서, DNW)을 말한다. PW(140)은 얕은 P형 웰 영역(shallow P-type Well 줄여서, PW)을 말한다. NW(150)은 얕은 N형 웰 영역(Shallow N-type Well 줄여서, NW)을 말한다.
제1 NBL(110)은 P형 기판(10) 상부에 형성될 수 있다. DPW(120) 및 DNW(130)은 제1 NBL(110) 상에 형성될 수 있다. 제1 PW(140)은 DPW(120)에 형성될 수 있으며, P+ 픽업 영역(160), N+ 소스 영역(170)은 제1 PW(140)에 형성될 수 있다. P+ 픽업 영역(160)과 N+ 소스 영역(170)은 서로 접하지 않도록 분리막으로 이격되어 형성될 수 있다. 제1 NW(150)은 DNW(130)에 형성될 수 있으며, N+ 드레인 영역(180)은 제1 NW(150)에 형성될 수 있다. 제1 게이트 전극(190)는 DPW(120) 및 DNW(130) 상부에 형성될 수 있다. 또한, 제1 게이트 전극(190)의 양측에는 스페이서가 위치할 수 있다.
P형 EDMOS(200)는 제2 NBL(Buried Layer)(210), DNW(220), DPW(230), 제2 NW(240), 제2 PW(250), N+ 픽업 영역(260), P+ 소스 영역(270), P+ 드레인 영역(280) 및 제2 게이트 전극(290)를 포함할 수 있다.
제2 NBL(210) P형 기판(10) 상부에 형성될 수 있다. DNW(220) 및 DPW(230)은 제2 NBL(210) 상에 형성될 수 있다. 제2 NW(240)은 DNW(220)에 형성될 수 있다. N+ 픽업 영역(260)은 제2 NW(240)에 형성될 수 있다. P+ 소스 영역(270)은 DNW(220)에 형성될 수 있다. 제2 PW(250)은 DPW(230)에 형성될 수 있으며, P+ 드레인 영역(280)은 제2 PW(250)에 형성될 수 있다. 제2 게이트 전극(290)는 DNW(220) 및 DPW(230) 상부에 형성될 수 있다. 또한, 제2 게이트 전극(290)의 양측에는 스페이서가 위치할 수 있다.
CMOS(300)는 CMOS(complementary metal-oxide semiconductor) CMOS일 수 있다. CMOS(300)는 P형 에피택셜 층(9310)에 각각 PMOSFET와 NMOSFET를 포함한다. PMOSFET는 제3 NW(320), P+ 로직 소스 영역(321), P+ 로직 드레인 영역(322), N+ 픽업 영역(323) 및 PMOS 게이트 전극(324)를 포함한다. NMOSFET는 제4 PW(340), P+ 픽업 영역(343), N+ 로직 소스 영역(341), N+ 로직 드레인 영역(342) 및 NMOS 게이트 전극(344)를 포함한다.
깊은 트렌치(400)은 깊은 트렌치에 형성된 측벽 절연막(410) 및 갭-필 절연막(420)을 포함할 수 있다. 깊은 트렌치(400)의 깊이는 제1 NBL(Buried Layer)(110) 및 제2 NBL(Buried Layer)(210)보다 깊게 형성될 수 있다. 그리고 깊은 트렌치(400) 아래에 채널 정지 영역(430)이 추가로 형성될 수 있다. 채널 정지 영역(430)은 깊은 트렌치(400)의 하부에 형성될 수 있다.
이상에서 본 발명에 따른 바람직한 실시 예에 따른 반도체 소자를 위한 딥 트렌치 마스크 레이아웃 설계 방법의 아이솔레이션 구조 및 형성 방법은 트렌치 코너에서 발생하는 보이드를 제거하여 갭-필 성능을 향상시킬 수 있다.
또한, 갭-필에 사용되는 필름의 양을 감소시켜 CMP(Chemical Mechanical Polishing)공정의 동작 시간을 감소시킬 수 있으며 이에 따라 층간 절연막 두께를 균일하게 형성할 수 있다.
또한, 보이드가 제거됨에 따라 금속 잔류물(metal residue) 형성 가능성이 없어져서 안정적인 반도체 소자를 얻을 수 있다.
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다.
따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: N형 LDMOS or EDMOS 200: P형 EDMOS
300: CMOS
102: 기판 104: 웨이퍼
190: 게이트 전극
400: 깊은 트렌치
410: 측벽 절연막 420: 갭-필 절연막
411: 내곽 코너 412: 외곽 코너
500: DTI 마스크 레이아웃
510: 제1 영역 520: 제2 영역
530: 제3 영역
540: 제1 PR 패턴 540: 제2 PR 패턴
560: 오프닝 영역
600: 반도체 소자의 마스크 레이아웃

Claims (14)

  1. 기판에 형성된 제1 활성 영역;
    상기 제1 활성 영역을 둘러싸는 비활성 영역;
    상기 비활성 영역을 둘러싸는 제2 활성 영역;
    상기 제1 활성 영역과 상기 비활성 영역 사이에 형성되는 제1 경계면;
    상기 제2 활성 영역과 상기 비활성 영역 사이에 형성되는 제2 경계면;
    상기 제1 경계면에 형성되는 제1 코너;
    상기 제1 코너와 인접하여 형성되고, 상기 제2 경계면에 형성되는 제2 코너;
    상기 비활성 영역에 형성된 깊은 트렌치 구조; 및
    상기 깊은 트렌치 구조에 형성된 갭-필 절연막을 포함하며,
    상기 제2 코너는 상기 제1 코너보다 더 긴 사선을 가지고 있는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 코너와 상기 제2 코너 사이의 대각선 거리는 상기 트렌치 구조의 폭에 비해 50-150% 인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 코너와 상기 제2 코너는 서로 평행한 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 활성 영역은
    바디 영역 및, 드리프트 영역;
    상기 드리프트 영역에 형성된 드레인 영역;
    상기 바디 영역에 형성된 소스 영역; 및
    상기 드레인 영역과 상기 소스 영역 사이에 형성된 게이트 전극을 포함하고,
    상기 드레인 영역과 상기 게이트 전극 사이에 얕은 깊이의 분리막이 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 제2 코너의 각도는 45도인 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    광학 근접 보정(Optical Proximity Correction: OPC) 프로세스를 이용하여 상기 제2 코너를 사선 방향으로 형성하는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 기판에 형성된 제1 활성 영역;
    상기 제1 활성 영역을 둘러싸는 비활성 영역;
    상기 비활성 영역을 둘러싸는 제2 활성 영역;
    상기 제1 활성 영역과 상기 비활성 영역 사이에 형성되는 제1 경계면;
    상기 제2 활성 영역과 상기 비활성 영역 사이에 형성되는 제2 경계면;
    상기 제1 경계면에 형성되는 제1 코너;
    상기 제1 코너와 인접하여 형성되고, 상기 제2 경계면에 형성되는 제2 코너;
    상기 제1 활성 영역에 형성된 게이트 전극;
    상기 비활성 영역에 형성된 깊은 트렌치 구조; 및
    상기 깊은 트렌치 구조에 형성된 갭-필 절연막을 포함하며,
    상기 제2 코너는 상기 제1 코너보다 더 긴 사선을 가지고 있는 반도체 소자의 마스크 레이아웃.
  11. 제 10항에 있어서,
    상기 제1 코너보다 더 긴 사선을 가지고 있는 상기 제2 코너를 갖도록 하기 위해 광학 근접 보정(Optical Proximity Correction: OPC)를 적용하는 반도체 소자의 마스크 레이아웃.
  12. 제 11항에 있어서,
    상기 OPC를 적용하기 전에는 DTI 마스크 레이아웃의 상기 제2 코너가 직각의 각진 코너를 가진 것을 특징으로 하는 반도체 소자의 마스크 레이아웃.
  13. 제10항에 있어서,
    상기 게이트 전극의 외곽 코너의 사선 방향과 상기 제2 코너의 사선 방향이 서로 평행한 것을 특징으로 하는 반도체 소자의 마스크 레이아웃.
  14. 제10항에 있어서,
    상기 반도체 소자는 Bipolar-CMOS-DMOS (BCD) 소자인 것을 특징으로 하는 반도체 소자의 마스크 레이아웃.
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