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KR102629307B1 - 질화물 반도체 소자의 제조방법 - Google Patents

질화물 반도체 소자의 제조방법 Download PDF

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KR102629307B1
KR102629307B1 KR1020220051180A KR20220051180A KR102629307B1 KR 102629307 B1 KR102629307 B1 KR 102629307B1 KR 1020220051180 A KR1020220051180 A KR 1020220051180A KR 20220051180 A KR20220051180 A KR 20220051180A KR 102629307 B1 KR102629307 B1 KR 102629307B1
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Abstract

본 발명은 질화물계 박막 구조물을 성장 기판으로부터 용이하게 분리할 수 있는 질화물 반도체 소자의 제조방법에 관한 것으로, 상기 방법은 성장 기판 상에 질화물계 박막 구조물을 형성하는 박막 구조물 형성 단계; 상기 질화물계 박막 구조물 상에 캐리어 기판을 본딩하는 캐리어 기판 본딩 단계; 및 습식 에칭을 통해 상기 질화물계 박막 구조물로부터 상기 성장 기판을 분리시키는 박리 공정 단계를 포함하는 것을 특징으로 한다.

Description

질화물 반도체 소자의 제조방법{Methods for fabricating nitride semiconductor device}
본 발명은 질화물 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 질화물계 박막 구조물을 성장 기판으로부터 웨이퍼 스케일로 분리하여 이종 기판 위에 전사하는 응용에 대한 내용으로, 기존의 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법의 한계를 극복하여 대면적으로 그리고 무결점으로 성장 기판으로부터 질화물계 박막 구조물의 분리가 가능한 질화물 반도체 소자의 제조방법에 관한 것이다.
질화물 반도체 소자는, 청색/녹색/자외선 발광소자, 전력용 소자, 전력용 초고주파 소자에 널리 사용되는 반도체 소자이다.
이러한 질화물 반도체 소자의 제조방법은, 일반적으로, 유기금속증착법 (metal organic chemical vapor deposition: MOCVD), 분자선결정성장법 (molecular beam epitaxy: MBE) 등을 이용하여 사파이어, 실리콘, 또는 실리콘 카바이드 등과 같은 재질의 기판 상에 질화물 반도체 소자의 구조물을 형성한다.
그런데, 질화물 반도체 소자의 제조가 완료된 후에도 질화물 반도체 소자의 구조물이 기판과 일체를 이루고 있기 때문에 기판의 특성에 따라 질화물 반도체 소자의 열적, 광학적, 전기적 특성이 저하되기 쉽다.
이를 해결하기 위한 방법 중에서 현재 널리 활용되는 방법은 에피택셜 리프트 오프 기법이며, 이는 레이저 리프트-오프 (laser lift-off: LLO), 케미컬 리프트-오프 (chemical lift-off: CLO) 기법을 포함할 수 있다.
레이저 리프트 오프 (LLO)법은, 수직형 구조의 질화물 발광소자 등의 제조에 주로 사용하며, 열전달계수가 낮거나 레이저가 투과 가능한 기판, 예를 들어 사파이어기판 등에 적용할 수 있다.
하지만, 레이저 리프트 오프 (LLO)법은, 레이저의 사용으로 인하여 질화물 반도체 소자의 능동부가 열적 손상을 받고, 에피층과 사파이어기판 사이의 열팽창계수 차이로 인하여 에피층에 크랙(crack)이 쉽게 발생하기 때문에 질화물 반도체 소자의 특성이 악화된다. 그 결과, 최종 완성된 질화물 반도체 소자의 수율이 균일하지 못할뿐 아니라 비교적 낮은 문제점이 있다.
케미컬 리프트 오프법 (CLO)은 레이저를 사용하지 않으므로 레이저 리프트 오프법에 비하여 질화물 반도체소자의 능동부에 열적 손상을 전혀 입히지 않는 장점이 있다.
하지만, 케미컬 리프트 오프 (CLO)법은, 희생막과 같은 불완전한 구조의 시드(seed) 상에 에피층을 성장시키므로 성장 완료된 에피층의 결정에 많은 결함이 발생할 가능성이 높다. 그 결과, 질화물 반도체소자의 성능이 저하되어 질화물 반도체 소자를 양산화하는데 어려움이 많은 문제점이 있다.
US 20200043790 A1 KR 10-1335937 B1 KR 10-1873255 B1
따라서 본 발명은 상기 문제를 해결하기 위해 안출한 것으로서, 질화물계 박막 구조물을 성장 기판으로부터 용이하게 분리할 수 있는 질화물 반도체 소자의 제조방법을 제공함을 하나의 목적으로 한다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 청구범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법은, 성장 기판 상에 질화물계 박막 구조물을 형성하는 박막 구조물 형성 단계; 상기 질화물계 박막 구조물 상에 캐리어 기판을 본딩하는 캐리어 기판 본딩 단계; 및 습식 에칭을 통해 상기 질화물계 박막 구조물로부터 상기 성장 기판을 분리시키는 박리 공정 단계를 포함하는 것을 특징으로 한다.
상기 박리 공정 단계는, 상기 성장 기판과 상기 질화물계 박막 구조물 사이에 버퍼층을 형성하는 단계; 상기 성장 기판의 후면 일부를 딥 에칭 프로세스에 의해 에칭하여, 상기 버퍼층의 일부가 노출되도록 복수의 트렌치들을 형성하는 단계; 상기 트렌치 내에 에칭용 보호층을 형성하는 단계; 및 에칭액으로 습식에칭을 수행하여 상기 성장 기판을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 트렌치와 상기 버퍼층의 경계면에는 상기 딥 에칭 프로세스에 의해 손상된 영역이 존재하는 것을 특징으로 한다.
상기 에칭용 보호층은 SiO2 층 또는 SiNx 층으로부터 선택되는 것을 특징으로 한다.
상기 에칭액은 농도가 30~50%인 수산화칼륨(KOH) 계열의 에칭액인 것을 특징으로 한다.
상기 성장 기판은 [110] 결정방향을 가지는 실리콘 기판인 것을 특징으로 한다.
상기 박리 공정 단계에서 상기 성장 기판이 분리된 상기 질화물계 박막 구조물을 이종 기판 위에 전사하는 단계를 더 포함하고, 상기 이종 기판은 다이아몬드 기판, CMOS 기판, 사파이어 기판, 실리콘카바이드(SiC) 기판 및 유연기판 중 어느 하나인 것을 특징으로 한다.
상기 질화물계 박막 구조물은 3족 질화물계 에피층 또는 3족 질화물계 반도체층을 포함하는 것을 특징으로 한다.
상기 3족 질화물계 에피층은 GaN 에피층, InGaN/GaN LED 에피층, AlGaN/GaN HEMT 에피층 및 GaN/AlScN 에피층 중 어느 하나를 포함하고, 상기 3족 질화물계 반도체층은 InGaN/GaN LED 디바이스 또는 AlGaN/GaN HEMT 디바이스를 포함하는 것을 특징으로 한다.
상기 InGaN/GaN LED 디바이스는 n-GaN 층; GaN/InGaN MQW 구조체; 및 p-GaN 층이 순차적으로 적층된 구조이고, 상기 AlGaN/GaN HEMT 디바이스는 GaN 층; 상기 GaN 층 상에 형성되는 AlN 중간층; 상기 AlN 중간층 상에 형성되는 AlGaN 배리어층; 및 상기 AlGaN 배리어층 상에 형성되는 GaN 캡층을 포함하는 구조인 것을 특징으로 한다.
이상과 같이 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법에 의하면, 질화물계 박막 구조물을 성장 기판으로부터 용이하게 분리할 수 있는 효과가 있다.
다시 말해서, 본 발명은 질화물계 박막 구조물을 성장 기판으로부터 웨이퍼 스케일(2~12인치 사이즈)로 분리하여 이종 기판 위에 전사하는 응용에 대한 내용으로, 기존의 에피택셜 리프트 오프(ELO) 기법의 한계를 극복하여 대면적으로 그리고 무결점으로 성장 기판으로부터 질화물계 박막 구조물의 분리가 가능한 효과가 있는 것이다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 설명하기 위한 순서도이고,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 나타내는 공정단면도이며,
도 3은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조를 나타낸 도면이다.
기타 실시예들의 구체적인 사항은 상세한 설명 및 도면에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 매체를 사이에 두고 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면들을 참고하여 본 발명에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 나타내는 공정단면도이며, 도 3은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법은 박막 구조물 형성 단계(S10)와, 캐리어 기판 본딩 단계(S20)와, 박리 공정 단계(S30)를 포함할 수 있다.
박막 구조물 형성 단계(S10)에서는 성장 기판(10) 상에 질화물계 박막 구조물(13)을 형성한다. 이때, 성장 기판(10)과 질화물계 박막 구조물(13) 사이에는 버퍼층(11)이 형성될 수 있다.
캐리어 기판 본딩 단계(S20)에서는 질화물계 박막 구조물(13) 상에 캐리어 기판(14)을 본딩한다.
박리 공정 단계(S30)에서는 습식 에칭을 통해 상기 질화물계 박막 구조물(13)로부터 상기 성장 기판(10)을 분리시킨다.
박리 공정 단계(S30)는 성장 기판(10)의 후면 일부를 딥 에칭 프로세스에 의해 에칭하여, 버퍼층(11)의 일부가 노출되도록 복수의 트렌치(17)를 형성하고, 트렌치(17) 내에 에칭용 보호층(19)을 형성하고, 에칭액으로 습식에칭을 수행하여 성장 기판(10)을 제거하는 공정을 포함할 수 있다.
이후에, 분리된 질화물계 박막 구조물(13)은 희망하는 타겟 기판인 이종 기판(20) 위에 전사할 수 있다.
이하, 도 2a 내지 도 2f를 참조하여, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 성장 기판(10) 상에 버퍼층(11)을 형성하고, 차례로 버퍼층(11) 상에 질화물계 박막 구조물(13)을 형성하고 있다.
상기 성장 기판(10)으로는, 예를 들어 사파이어 기판, 실리콘 기판, 실리콘카바이드 기판 등을 사용할 수 있다.
바람직하게는, 상기 성장 기판(10)으로는 [110] 결정방향을 가지는 실리콘 기판을 사용할 수 있으며, 이는 고종횡비(high aspect ratio)로 이방성 습식 식각이 가능하기 때문이다.
상기 버퍼층(11)은 예를 들면 AlN으로 이루어질 수 있으나, 이에 한정되지 않으며, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 이루어질 수도 있다.
상기 버퍼층(11)은 약 0.1㎛ ~ 약 10㎛의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 질화물계 박막 구조물(13)은 예를 들면 3족 질화물계 에피층 또는 3족 질화물계 반도체층을 포함할 수 있다.
여기서, 상기 3족 질화물계 에피층은 예를 들면 GaN 에피층, InGaN/GaN LED(발광다이오드) 에피층, AlGaN/GaN HEMT(High electron mobility transistor) 에피층 및 GaN/AlScN 에피층 중 어느 하나를 포함할 수 있다.
또한, 상기 3족 질화물계 반도체층은 InGaN/GaN LED 디바이스 또는 AlGaN/GaN HEMT 디바이스를 포함할 수 있다.
상기 InGaN/GaN LED 디바이스는 n-GaN 층; GaN/InGaN MQW(multi quantum well) 구조체; 및 p-GaN 층이 순차적으로 적층된 구조일 수 있고, 상기 AlGaN/GaN HEMT 디바이스는 GaN 층; 상기 GaN 층 상에 형성되는 AlN 중간층; 상기 AlN 중간층 상에 형성되는 AlGaN 배리어층; 및 상기 AlGaN 배리어층 상에 형성되는 GaN 캡층을 포함하는 구조일 수 있다.
다음에, 도 2b를 참조하면, 질화물계 박막 구조물(13) 상에는 본딩부재(도시안됨)에 의해 캐리어 기판(14)이 본딩되어 있다.
상기 캐리어 기판(14)은 예를 들면 사파이어, 실리콘 탄화물, ZnO, 실리콘 및 갈륨 비화물 중 하나를 포함할 수 있다.
다음에, 도 2c를 참조하면, 질화물계 박막 구조물(13)로부터 성장 기판(10)을 분리시키는 공정이 시작된다.
이를 위해, 성장 기판(10)의 후면 일부를 에칭하며, 이에 따라 성장 기판(10)에는 복수의 트렌치(17)들을 형성할 수 있다. 이때, 트렌치(17)들의 저면에는 버퍼층(11)의 일부가 노출될 수 있다.
여기서, 상기 성장 기판(10)의 에칭은 딥 에칭 프로세스 (Deep etching process)를 통하여 이루어질 수 있다. 딥 에칭 프로세스에 의해, 수백 마이크로미터 두께의 성장 기판(10)에는 버퍼층(11)에 도달하는 깊이로 트렌치(17)들이 형성될 수 있다. 이때, 상기 버퍼층(11)의 경계면에서는 딥 에칭 프로세스에 의해 손상된 영역(damaged region)(15)이 존재할 수 있다. 예를 들면, 이러한 손상된 영역(15)은 상기 버퍼층(11)의 내부로 확장하여 형성될 수 있으며, 이후에 후속하는 에칭용 보호층(19)을 이용한 에칭 공정에서 에칭 스토퍼로서 기능할 수 있다.
다음에, 트렌치(17) 내에는 에칭용 보호층(19)을 수백 nm 두께로 컨포멀 (conformal) 하게 형성한다. 이는 후속하는 에칭 공정에서 상기 트렌치(17)의 측면을 보호하여, 에칭액이 상기 버퍼층(11)과 상기 성장 기판(10)의 경계면 에칭에 집중되도록 보조한다.
상기 에칭용 보호층(19)은 예를 들면 SiO2 층 또는 SiNx 층으로부터 선택될 수 있다.
다음에, 도 2d에 도시된 바와 같이, 에칭용 보호층(19)을 이용하여 에칭액에 의한 습식에칭을 수행한다. 이때, 앞서 형성된 에칭용 보호층(19)의 일부, 특히 트렌치(17)의 저면에 형성된 에칭용 보호층(19)이 에칭되어, 상기 트렌치(17)의 저면에는 버퍼층(11)과 성장 기판(10)의 일부가 드러나게 된다. 따라서, 트렌치(17)의 저면에서는 주로 성장 기판(10)의 수평방향 에칭이 발생할 수 있다.
상기 에칭액으로는 예를 들면 농도가 30~50%, 바람직하게는 40%인 수산화칼륨(KOH) 계열의 에칭액을 이용할 수 있고, 상온(20℃ ± 5℃) 이상의 온도, 바람직하게는 상온 ~ 60℃의 온도에서 KOH 용액에 담그고 에칭을 진행한다.
상기 수산화칼륨(KOH) 계열의 에칭액은 Si 식각률이 수직방향과 대비하여 수평방향으로 식각 속도가 100배 이상 빠른 특징을 가진다. 따라서, 상기 버퍼층(11)과 상기 성장 기판(10)의 경계면에서 대부분의 식각이 Si을 식각하는 형태, 즉 수평 방향으로 일어나는 특성이 있다.
한편, 에칭 시간은 예를 들어 상기 트렌치(17)들의 홀 사이즈 또는 기판 사이즈에 따라 달라질 수 있다.
그 결과, 도 2e에 도시된 바와 같이, 성장 기판(10)이 완전히 제거되고, 버퍼층(11), 질화물계 박막 구조물(13), 및 캐리어 기판(14)을 포함한 질화물 반도체 구조체(NS)가 얻어진다.
마지막으로, 질화물 반도체 구조체(NS)를 희망하는 타겟 기판인, 임의의 이종 기판(20) 상에 본딩한다.
도 2f를 참조하면, 질화물 반도체 구조체(NS)는 임의의 이종 기판(20) 위에 전사되어 있다. 이때, 캐리어 기판(14)은 제거된 상태로 도시되어 있다.
상기 이종 기판(20)은 다이아몬드 기판, CMOS 기판, 사파이어 기판, 실리콘카바이드(SiC) 기판 및 유연기판 중 어느 하나를 포함할 수 있다. 여기서, CMOS 기판은 실리콘 기판을 기반으로 하여 CMOS 공정(etching, lithography, ion implantation, annealing 등을 포함함)이 완료된 기판을 의미하고, 하나 이상의 반도체 디바이스(예를 들어, 트랜지스터, 저항, 다이오드 등)를 포함할 수 있다.
바람직하게, 분리된 질화물 반도체 구조체(NS)는 높은 열전도 특성을 같은 다이아몬드 기판 또는 유연 기판에 전사될 수 있고, 향상된 특성 또는 새로운 폼팩터를 갖을 수 있다.
도 3를 참조하면, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조가 도시되어 있다.
도 3에서의 질화물 반도체 소자는 이종 기판(20) 상에 버퍼층(11) 및 3족 질화물계 반도체층(30)을 포함하고 있다.
여기서, 3족 질화물계 반도체층(30)은 AlGaN/GaN HEMT 디바이스로서, GaN 층(31); 상기 GaN 층(31) 상에 형성되는 AlN 중간층(32); 상기 AlN 중간층(32) 상에 형성되는 AlGaN 배리어층(33); 및 상기 AlGaN 배리어층(33) 상에 형성되는 GaN 캡층(34)을 포함할 수 있다. 예를 들면, 상기 GaN 층(31)은 약 2㎛의 두께를 가지고, 상기 AlN 중간층(32)은 약 1㎚의 두께를 가지고, 상기 AlGaN 배리어층(33)은 약 25㎚의 두께를 가지며, 상기 GaN 캡층(34)은 약 3㎚의 두께를 가질 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 성장 기판
11 : 버퍼층
13 : 에피층 구조
15 : 손상된 영역
17 : 트렌치
19 : 보호층
NS : 질화물 반도체 구조체
20 : 이종 기판

Claims (10)

  1. 성장 기판 상에 질화물계 박막 구조물을 형성하는 박막 구조물 형성 단계;
    상기 질화물계 박막 구조물 상에 캐리어 기판을 본딩하는 캐리어 기판 본딩 단계; 및
    습식 에칭을 통해 상기 질화물계 박막 구조물로부터 상기 성장 기판을 분리시키는 박리 공정 단계를 포함하고,
    상기 박리 공정 단계는,
    상기 성장 기판과 상기 질화물계 박막 구조물 사이에 버퍼층을 형성하는 단계;
    상기 성장 기판의 후면 일부를 딥 에칭 프로세스에 의해 에칭하여, 상기 버퍼층의 일부가 노출되도록 복수의 트렌치들을 형성하는 단계;
    상기 트렌치 내에 에칭용 보호층을 형성하는 단계; 및
    에칭액으로 습식에칭을 수행하여 상기 성장 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 트렌치와 상기 버퍼층의 경계면에는 상기 딥 에칭 프로세스에 의해 손상된 영역이 존재하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 에칭용 보호층은 SiO2 층 또는 SiNx 층으로부터 선택되는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 에칭액은 농도가 30~50%인 수산화칼륨(KOH) 계열의 에칭액인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 성장 기판은 [110] 결정방향을 가지는 실리콘 기판인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 박리 공정 단계에서 상기 성장 기판이 분리된 상기 질화물계 박막 구조물을 이종 기판 위에 전사하는 단계를 더 포함하고,
    상기 이종 기판은 다이아몬드 기판, CMOS 기판, 사파이어 기판, 실리콘카바이드(SiC) 기판 및 유연기판 중 어느 하나인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 질화물계 박막 구조물은 3족 질화물계 에피층 또는 3족 질화물계 반도체층을 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 3족 질화물계 에피층은 GaN 에피층, InGaN/GaN LED 에피층, AlGaN/GaN HEMT 에피층 및 GaN/AlScN 에피층 중 어느 하나를 포함하고,
    상기 3족 질화물계 반도체층은 InGaN/GaN LED 디바이스 또는 AlGaN/GaN HEMT 디바이스를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 InGaN/GaN LED 디바이스는 n-GaN 층; GaN/InGaN MQW 구조체; 및 p-GaN 층이 순차적으로 적층된 구조이고,
    상기 AlGaN/GaN HEMT 디바이스는 GaN 층; 상기 GaN 층 상에 형성되는 AlN 중간층; 상기 AlN 중간층 상에 형성되는 AlGaN 배리어층; 및 상기 AlGaN 배리어층 상에 형성되는 GaN 캡층을 포함하는 구조인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
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