[go: up one dir, main page]

KR102622608B1 - 패키징 기판 및 이의 제조방법 - Google Patents

패키징 기판 및 이의 제조방법 Download PDF

Info

Publication number
KR102622608B1
KR102622608B1 KR1020237016450A KR20237016450A KR102622608B1 KR 102622608 B1 KR102622608 B1 KR 102622608B1 KR 1020237016450 A KR1020237016450 A KR 1020237016450A KR 20237016450 A KR20237016450 A KR 20237016450A KR 102622608 B1 KR102622608 B1 KR 102622608B1
Authority
KR
South Korea
Prior art keywords
layer
core
opening
inner diameter
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020237016450A
Other languages
English (en)
Other versions
KR20230074611A (ko
Inventor
김성진
노영호
김진철
장병규
Original Assignee
앱솔릭스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앱솔릭스 인코포레이티드 filed Critical 앱솔릭스 인코포레이티드
Publication of KR20230074611A publication Critical patent/KR20230074611A/ko
Application granted granted Critical
Publication of KR102622608B1 publication Critical patent/KR102622608B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

구현예는 패키징 기판 및 반도체 장치에 관한 것으로, 반도체 소자를 포함하는 소자부;와 상기 소자부와 전기적으로 연결되는 패키징 기판;을 포함하며 상기 패키징 기판에 유리기판을 코어로 적용하여 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 한다. 이에, 신호 전달 속도 등의 전기적 특성을 크게 향상시키고, 기생소자 발생을 실질적으로 막아 절연막 처리 공정을 보다 단순화시킬 수 있으며, 고속 회로에 적용 가능한 패키징 기판을 제공한다.

Description

패키징 기판 및 이의 제조방법 {PACKAGING SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
구현예는 패키징 기판 및 이의 제조방법에 관한 것이다.
[연관된 출원과의 상호참조]
본 출원은 2019년 03월 12일에 출원된 미국 가출원 특허출원번호 62/816,984, 2019년 03월 12일에 출원된 미국 가출원 특허출원번호 62/816,972, 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/825,966 및 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/825,945에 의한 우선권의 이익을 가지며, 상기 우선권의 기초 출원의 내용 모두는 본 출원의 내용으로 포함된다.
전자부품을 제작하는데 있어 반도체 웨이퍼에 회로를 구현하는 것을 전 공정 (FE:Front-End)이라 하고, 웨이퍼를 실제 제품에서 사용할 수 있는 상태로 조립하는 것을 후 공정(BE:Back-End) 이라 하며, 이 후 공정 중에 패키징 공정이 포함된다.
최근 전자제품의 급속한 발전을 가능하게 한 반도체 산업의 4가지 핵심기술로는 반도체 기술, 반도체 패키징 기술, 제조공정 기술, 소프트웨어 기술이 있다. 반도체 기술은 마이크로 이하 나노 단위의 선폭, 천만 개 이상의 셀(Cell), 고속 동작, 많은 열 방출 등 다양한 형태로 발전하고 있으나 상대적으로 이를 완벽하게 패키징하는 기술이 뒷받침되지 못하고 있다. 이에, 반도체의 전기적 성능이 반도체 기술 자체의 성능보다는 패키징 기술과 이에 따른 전기적 접속에 의해 결정되기도 한다.
패키징 기판의 재료로는 세라믹 또는 수지가 적용된다. 세라믹 기판의 경우, 저항값이 높거나 유전율이 높아 고성능 고주파의 반도체 소자를 탑재하기에 쉽지 않다. 수지 기판의 경우 상대적으로 고성능 고주파의 반도차체 소자를 탑재할 수는 있으나, 배선의 피치 축소에 한계가 있다.
최근, 하이엔드용 패키징 기판으로 실리콘이나 유리를 적용한 연구들이 진행중이다. 실리콘이나 유리 기판에 관통구멍을 형성하고 도전성 물질을 이 관통구멍에 적용해서 소자와 마더보드 사이에 배선길이가 짧아지고 우수한 전기적 특징을 가질 수 있다.
관련 선행문헌으로,
한국 공개특허공보 제10-2019-0008103호,
한국 공개특허공보 제10-2016-0114710호,
한국 등록특허공보 제10-1468680호 등이 있다.
구현예의 목적은 유리기판을 적용하여 보다 집적화된 패키징 기판 및 이를 포함하는 반도체 장치를 제공하는 데 있다.
구현예의 목적은 코어비아 내부에 형성된 코어시드층을 갖는 유리기판을 포함하는 반도체 패키징용 기판 및 이의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 구현예에 따른 패키징 기판은,
코어층과 코어층 상에 위치하는 상부층을 포함하고,
상기 코어층은 유리기판 및 코어비아를 포함하고,
상기 유리기판은 서로 마주보는 제1면과 제2면을 갖고,
상기 코어비아는 상기 유리기판을 두께 방향으로 관통하는 것으로 다수 개 배치되고,
상기 코어층은 상기 유리기판 또는 코어비아의 표면 상에 위치하는 코어분배층을 포함하고,
상기 코어분배층은 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면 상의 전기전도성층과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층을 포함하고,
상기 코어비아는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부 중에서 큰 직경을 갖는 것의 개구부에서 상기 코어비아 중에서 최소내경을 갖는 부분까지를 상기 코어비아 단면에서 관찰한 내경면의 각도가 상기 제1면에 수직한 두께 방향을 기준으로 8 도 이하일 수 있다.
일 구현예에 있어서, 상기 코어비아는 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 포함한다.
일 구현예에 있어서, 상기 최소내경부의 직경은 상기 제1개구부 및 상기 제2개구부 중 큰 직경을 갖는 것을 기준으로 50 % 내지 99 %의 크기를 가질 수 있다.
일 구현예에 있어서, 상기 최소내경부가 위치하는 지점은 상기 코어비아 길이 전체를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점에 위치할 수 있다.
일 구현예에 있어서, 상기 최소내경부와 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부와 상기 제2개구부를 잇는 내경면의 각도(Ca2)는 1:0.7 내지 1.3의 비율을 가질 수 있다.
상기 목적을 달성하기 위하여, 다른 구현예에 따른 반도체 패키징용 기판은,
i) 서로 마주보는 제1면과 제2면을 갖는 유리기판;
ii) 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아; 및
iii) 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 되는 코어시드층이 위치하는 코어층;을 포함하는 것으로,
상기 코어비아의 내경면 중에서 서로 마주보는 두 위치에서 측정한 상기 코어시드층의 두께인 제1두께와 제2두께는 그 비율(두께비율)이 1:0.4 내지 4.5일 수 있다.
일 구현예에 있어서, 상기 코어시드층의 하기 식 1로 표시되는 두께편차율은 90 %이하일 수 있다.
[식 1]
두께편차율 = ((코어시드층의 최대두께-코어시드층의 최소두께)/코어시드층의 평균두께)×100 %
일 구현예에 있어서, 상기 코어시드층의 평균 두께는 30 내지 200 nm일 수 있다.
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 패키징용 기판의 제조방법은,
서로 마주보는 제1면과 제2면을 갖는 유리기판과 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아를 갖는 처리전기판을 마련하는 준비단계; 그리고
상기 제1면에 수직한 기준선에 대해 소정 각도로 스퍼터링하여 상기 코어비아의 내경면에 코어시드층을 형성하는 스퍼터링단계;를 포함하고,
상기 코어비아는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부 중에서 큰 직경을 갖는 것의 개구부에서 상기 코어비아 중에서 최소내경을 갖는 부분까지를 상기 코어비아 단면에서 관찰한 내경면의 각도가 상기 제1면에 수직한 두께 방향을 기준으로 8 도 이하일 수 있다.
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 장치는,
반도체 소자를 포함하는 소자부; 및 상기 소자부와 전기적으로 연결되는 구현예에 따른 패키징 기판;을 포함할 수 있다.
구현예의 패키징 기판 및 이를 포함하는 반도체 장치는 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 하여 신호 전달 속도 등의 전기적 특성을 크게 향상시킬 수 있다.
또한, 기판의 코어로 적용하는 유리기판은 그 자체가 절연체이기 때문에 기존의 실리콘 코어와 비교하여 기생 소자 발생의 염려가 거의 없어서 절연막 처리 공정을 보다 단순화시킬 수 있고, 고속 회로에도 적용이 가능하다.
아울러, 실리콘이 둥근 웨이퍼의 형태로 제조되는 것과 달리, 유리 기판은 대형 패널 형태로 제조되기 때문에 대량 제조가 비교적 용이하고 경제성을 보다 향상시킬 수 있다.
도 1은 구현예에 따른 반도체 장치의 단면을 설명하는 개념도.
도 2는 구현예에 따른 패키징기판의 단면을 설명하는 개념도.
도 3의 (a) 코어비아가 형성된 유리기판을 위에서 바라본 모습과 (b) 상기 (a)의 a-a'을 절단하여 본 단면을 설명하는 개념도.
도 4의 (a)와 (b)는 각각 구현예에서 적용하는 코어비아의 단면의 형태를 설명하는 개념도.
도 5는 도 4의 (b)에 코어절연층이 더 형성된 모습을 단면으로 설명하는 개념도.
도 6은 구현예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도.
도 7은 구현예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도.
도 8 내지 도 10은 구현예에 따른 패키징기판의 제조과정을 단면으로 설명하는 순서도.
도 11은 구현예에 따른 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도 (b).
도 12는 구현예에서 두께 편차 평가시에 적용하는 측정점에 대해 설명하는 코어비아의 단면 개념도.
도 13은 실시예에 따라 측정한 코어시드층의 두께 측정을 예시적으로 보여주는 사진.
도 14는 다른 구현예에 따른 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도 (b).
도 15는 다른 구현예에서 두께 편차 평가시에 적용하는 측정점에 대해 설명하는 코어비아의 단면 개념도.
이하, 구현예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서 전체에서, “제1”, “제2” 또는 “A”, “B”와 같은 용어는 동일한 용어를 서로 구별하기 위하여 사용된다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, “~”계는, 화합물 내에 “~”에 해당하는 화합물 또는 “~”의 유도체를 포함하는 것을 의미하는 것일 수 있다.
본 명세서에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
본 명세서에서, A 상에 B와 연결된다는 의미는 A와 B가 직접 연결되거나 A와 B 사이에 다른 구성요소를 통해서 연결되는 것을 의미하며, 특별한 언급이 없는 한 A와 B가 직접 연결되는 것으로 한정하여 해석되지 않는다.
본 명세서에서 단수 표현은 특별한 설명이 없으면 문맥상 해석되는 단수 또는 복수를 포함하는 의미로 해석된다.
발명자들은 보다 집적화되고 얇은 두께로 고성능을 발휘할 수 있는 반도체 장치를 개발하는 과정에서, 소자 자체 자체만이 아니라 패키징에 대한 부분이 성능향상에서 중요한 요소라는 점을 인식하고 이에 대해 연구하던 중, 기존의 인터포저와 유기기판(organic substrate)과 같이 2 층 이상의 코어를 패키징 기판으로 마더보드 상에 적용하던 것과 달리, 유리 코어를 단일 층으로 적용하고 관통비아의 형상, 여기에 형성되는 전기전도성층 등을 제어하는 방법을 적용하여 패키징 기판을 보다 얇고 반도체장치의 전기적 특성 향상에 도움이 되도록 할 수 있다는 점을 확인하였다. 이러한 패키징 기판을 구현하는 과정에서, 유리기판의 코어비아 내부에도 단락 등의 문제가 발생하지 않도록 비교적 고른 두께를 갖는 전기전도성층 형성하기 위해서는 코어비아 내경면에 고른 버퍼층의 형성이 필요하다. 구현예에서는 이하 설명하는 스퍼터링을 통한 코어시드층을 적용한다.
도 1은 구현예에 따른 반도체 장치의 단면을 설명하는 개념도이고, 도 2는 구현예에 따른 패키징기판의 단면을 설명하는 개념도이며, 도 3의 (a) 코어비아가 형성된 유리기판을 위에서 바라본 모습과 (b) 상기 (a)의 a-a'을 절단하여 본 단면을 설명하는 개념도이다. 도 4의 (a)와 (b)는 각각 구현예에서 적용하는 코어비아의 단면의 형태를 설명하는 개념도이고, 도 5는 도 4의 (b)에 코어절연층이 더 형성된 모습을 단면으로 설명하는 개념도이며, 도 6은 구현예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도이고, 도 7은 구현예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도이다. 이하, 도 1 내지 7을 참고해, 구현예를 보다 상세하게 설명한다.
반도체 장치(100)
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 장치(100)는 1 이상의 반도체소자(32, 34, 36)가 위치하는 반도체소자부(30); 상기 반도체소자와 전기적으로 연결되는 패키징 기판(20); 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드(10);를 포함한다.
다른 구현예에 따른 패키징 기판(20)은 코어층(22); 그리고 상부층(26);을 포함한다.
상기 반도체소자부(30)는 반도체 장치에 실장되는 소자들을 의미하며, 접속전극 등에 의해 상기 패키징 기판(20)에 실장된다. 구체적으로 상기 반도체소자부 (30)로는 예를 들어, CPU, GPU 등의 연산소자(제1소자: 32, 제2소자: 34), 메모리칩 등의 기억소자(제3소자, 36) 등이 적용될 수 있으나, 반도체 장치에 실장되는 반도체 소자라면 제한없이 적용 가능하다.
상기 마더보드(10)는 인쇄회로기판, 인쇄배선기판 등의 마더보드가 적용될 수 있다.
상기 패키징 기판(20)은 코어층(22); 및 상기 코어층의 일면 상에 위치하는 상부층(26);을 포함한다.
상기 패키징 기판(20)은 선택적으로 코어층 하에 위치하는 하부층(29)을 더 포함할 수 있다.
상기 코어층(22)은, 유리기판(21); 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아(23); 및 상기 유리기판 또는 코어비아의 표면 상에 위치하며 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층이 위치하는 코어분배층(24);을 포함한다.
상기 유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 가지며 이 두 면은 서로 대체로 평행하여 유리기판 전체적으로 일정한 두께를 갖는다.
상기 유리기판(21)에는 상기 제1면과 상기 제2면을 관통하는 코어비아(23)가 위치한다.
반도체 장치의 패키징 기판으로는, 기존에는 실리콘 기판과 유기기판(organic substrate)이 적층된 형태로 적용되었다. 실리콘기판의 경우에는 반도체라는 특성상 고속회로에 적용 시에는 기생 소자가 발생할 염려가 있고, 전력 손실이 상대적으로 크다는 단점이 있었다. 또한 유기기판의 경우에는 보다 복잡해지는 분배 패턴을 형성하기에는 대면적화가 필요하나 이는 초소형화 되는 전자기기의 제조의 흐름에 부합되지 않는다. 정해진 크기 내에서 복잡한 분배 패턴을 형성하기 위해서는 실질적으로 패턴 미세화가 필요하나, 유기기판에 적용하는 고분자 등 소재 특성상 패턴 미세화에 실질적인 한계가 있었다.
구현예에서는 이러한 문제점들을 해결하는 방법으로 유리기판(21)을 코어층(22)의 지지체로 적용한다. 또한, 유리기판과 함께 유리기판을 관통하며 형성된 코어비아(23)를 적용하여, 전기적 흐름의 길이를 보다 단축하고, 보다 소형화되며, 보다 빠른 반응, 보다 적은 손실 특성을 갖는 패키징 기판(20)을 제공한다.
상기 유리기판(21)은 반도체에 적용되는 유리기판을 적용하는 것이 좋고, 예를 들어 보로실리케이트 유리기판, 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 그 두께가 1,000 ㎛ 이하일 수 있고, 100 내지 1,000 ㎛일 수 있으며, 100 내지 700 ㎛일 수 있다. 보다 구체적으로 상기 유리기판(21)은 그 두께가 100 내지 500 ㎛일 수 있다. 보다 얇은 패키징 기판을 형성하는 것이 전기적 신호 전달을 보다 효율화할 수 있다는 점에서 유리하나 지지체로써의 역할도 하여야 하므로, 상기한 두께를 갖는 유리기판(21)을 적용하는 것이 좋다. 여기서, 유리기판의 두께는 유리기판 상에 위하는 전기전도성층의 두께를 제외한 유리기판 자체의 두께를 의미한다.
상기 코어비아(23)는 상기 유리기판(21)의 미리 정해진 영역을 제거하는 방식으로 형성될 수 있으며, 구체적으로 물리 및/또는 화학적인 방법으로 판형 유리를 식각하여 형성된 것일 수 있다.
구체적으로, 상기 코어비아(23)의 형성은 유리기판의 표면에 레이저 등의 방식으로 결함(흠)을 형성한 후 화학적으로 에칭하는 방식, 레이저 식각 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 상기 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함한다.
상기 제1개구부의 직경(CV1)과 상기 제2개구부의 직경(CV2)은 실질적으로 다를 수 있고, 상기 제1개구부(233)와 상기 제2개구부(234)는 그 직경이 실질적으로 같을 수 있다.
상기 최소내경부는 상기 제1개구부 또는 상기 제2개구부에 위치할 수 있으며, 이때 코어비아는 원통형 또는 (잘린)삼각뿔형의 코어비아일 수 있다. 이 경우 상기 최소내경부의 직경(CV3)은 제1개구부와 상기 제2개구부 중에서 작은 것의 직경에 해당한다.
상기 최소내경부는 상기 제1개구부와 상기 제2개구부 사이에 위치하며, 이때 코어비아는 배럴형의 코어비아일 수 있다. 이 경우 최소내경부의 직경(CV3)은 상기 제1개구부의 직경과 상기 제2개구부의 직경 중에서 큰 것 보다 작을 수 있다.
상기 최소내경부의 평균 직경은 구체적으로 50 ㎛ 내지 95 ㎛일 수 있다.
상기 최소내경부는 아래 식 1의 조건을 만족하는 것일 수 있다.
[식 1]
상기 식 1에서, D50은 최소내경부의 직경분포 중 50 %에 해당하는 값이고, D90은 최소내경부의 직경분포 중 90 %에 해당하는 값이며, D10은 최소내경부의 직경분포 중 10 %에 해당하는 값이다.
상기 최소내경부의 평균 직경이 55 ㎛ 내지 85 ㎛일 수 있고, 60 ㎛ 내지 70 ㎛일 수 있다.
더 구체적으로 상기 최소내경부는 아래 식 1-1의 조건을 만족하는 것일 수 있다.
[식 1-1]
상기 식 1-1에서, D50은 최소내경부의 직경분포 중 50 %에 해당하는 값이고, D90은 최소내경부의 직경분포 중 90 %에 해당하는 값이며, D10은 최소내경부의 직경분포 중 10 %에 해당하는 값이다.
구체적으로 상기 제1개구부직경과 상기 제2개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 70 ㎛ 내지 120 ㎛일 수 있다.
구체적으로 상기 제1개구부직경과 상기 제2개구부직경 중에서 큰 것인 대상개구부는 아래 식 2의 조건을 만족할 수 있다.
[식 2]
상기 식 2에서, D50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
구체적으로 상기 제1개구부직경과 상기 제2개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 80 ㎛ 내지 105 ㎛일 수 있다.
구체적으로 상기 제1개구부직경과 상기 제2개구부직경 중에서 큰 것인 대상개구부는 아래 식 2-1의 조건을 만족할 수 있다.
[식 2-1]
상기 식 2-1에서, D50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
상기 코어비아는, 상기 제1면과 접하는 개구부에서의 직경인 제1개구부직경과 제2면과 접하는 개구부에서의 직경인 제2개구부직직경 중에서 큰 것인 대상개구부의 평균 직경은 대상개구부의 직경분포 중 50 %에 해당하는 값인 D50보다 큰 값을 가질 수 있다.
위에서 설명한 직경 분포는 제조된 샘플을 9개의 구획(3 X 3)을 구분한 후 좌상, 좌하, 중앙, 우상, 우하의 5개 영역의 샘플들을 취하여 절단 처리한 후 단면에서 현미경으로 관찰하여 측정한 직경을 기준으로 평가했다.
상기 제1개구부직경(CV1)과 상기 제2개구부직경(CV2) 중 큰 것에서 측정한 전기전도성층의 두께는 코어비아 중에서 최소내경을 갖는 부분(CV3) 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
상기 코어비아(23)는 상기 유리기판(21)의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치할 수 있고, 100 개 내지 2500 개가 위치할 수 있으며, 225 개 내지 1024 개가 위치할 수 있다. 이러한 피치 조건을 만족하는 경우, 전기전도성층 등의 형성과 패키징 기판의 성능을 향상시킬 수 있다.
상기 코어비아(23)는 상기 유리기판(21)에 1.2 mm 이하의 피치로 위치할 수 있고, 0.12 mm 내지 1.2 mm의 피치로 위치할 수 있으며, 0.3 mm 내지 0.9 mm의 피치로 위치할 수 있다. 이러한 경우, 유리기판의 기계적 물성을 일정 수준 이상으로 유지하면서 전기전도성층 등을 형성하기에 유리하다.
상기 코어분배층(24)는 상기 유리기판의 제 1면과 제2면을 관통비아를 통해 전기적으로 연결하는 전기전도성층인 코어분배패턴(241)과 상기 코어분배패턴을 감싸는 코어절연층(223)을 포함한다.
상기 코어층(22)은 그 내부에 코어비아를 통해 전기전도성층이 형성되어 유리기판(21)을 가로지르는 전기적 통로로써 역할 하며, 비교적 짧은 거리로 유리기판의 상부와 하부를 연결하여 보다 빠른 전기적 신호 전달과 저손실의 특성을 가질 수 있다.
상기 코어분배패턴(241)은 상기 유리기판의 제1면(213)과 제2면(214)을 코어비아(23)를 통해 전기적으로 연결하는 패턴으로, 구체적으로 상기 제1면(213)의 적어도 일부 상에 위치하는 전기전도성층인 제1면분배패턴(241a)과 상기 제2면(214)의 적어도 일부 상에 위치하는 전기전도성층인 제2면분배패턴(241c), 그리고 상기 제1면분배패턴과 상기 제2면분배패턴을 상기 코어비아(23)를 통해 서로 전기적으로 연결하는 전기전도성층인 코어비아분배패턴(241b)을 포함한다. 상기 전기전도성층들은 예를 들어 구리도금층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함한다.
상기 유리기판(21)은 상부와 하부에 각각 반도체소자(30)와 마더보드(10)를 연결하는 중간 역할, 중개 역할을 하고, 상기 코어비아(23)는 이들의 전기적 신호을 전달하는 통로로 역할하기에 원활한 신호전달을 한다.
상기 코어비아(23)를 단면에서 본 형태가 유리기판의 두께를 기준으로 일 개구부의 직경이 더 크고 타 개구부의 직경이 더 작은 형태일 수 있고(도 4의 (a) 및 사진 참고), 중앙 부분에서 코어비아의 내경이 다소 좁아지는 전체적으로 배럴 형태의 코어비아일 수 있다(도 4의 (b) 및 사진 참고).
상기 코어비아(23)는 상기 제1개구부에서의 직경인 제1면개구부직경(CV1)과 상기 제2개구부에서의 직경인 제2면개구부직직경(CV2), 그리고 상기 최소내경부에서의 직경인 최소내경부직경(CV3)을 갖는다.
상기 코어비아(23)는 상기 제1면개구부직경(CV1)과 상기 제2면개구부직경(CV2)이 서로 실질적으로 같을 수 있고 다를 수 있다.
상기 코어비아(22)는 상기 제1개구부와 상기 제2개구부를 연결하는 내경면 중에서 어느 한 곳이 다른 곳들보다 작은 내경을 가질 수 있고, 이를 최소내경(부)라 한다.
상기 코어비아(22)가 비아의 적어도 일부에 좁아지는 구역이 있는 경우, 최소내경부의 크기(CV3)가 제1면개구부직경(CV1)과 제2면개구부직경(CV2) 중에서 큰 것을 기준으로 50 % 내지 99 %일 수 있고, 70 % 내지 95 %일 수 있다. 이러한 범위로 좁아진 크기를 갖는 경우 전기전도성층 형성 등이 보다 원활하게 진행될 수 있다.
상기 최소내경부가 위치하는 지점이 상기 코어비아 길이 전체(G21)를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점(G23)에 위치할 수 있고, 45 % 내지 55 % 지점에 위치할 수 있다. 이렇게 코어비아 길이 전체를 기준으로 상기 최소내경부가 위에서 설명한 위치에 존재하는 경우, 패키징 기판의 전기전도성층 설계와 전기전도성층 형성 과정이 보다 용이할 수 있다.
상기 제1개구부에서의 직경인 제1면개구부직경(CV1)과 상기 제2개구부에서의 직경인 제2면개구부직경(CV2) 중 큰 것의 직경과 상기 최소내경부의 크기(CV3)는 1: 0.65 내지 0.99의 비율일 수 있고, 1: 0.72 내지 0.95의 비율일 수 있다. 이러한 범위로 좁아진 내경의 크기를 갖는 경우 전기전도성층 형성 등이 보다 원활하게 진행될 수 있다.
상기 코어비아(22)는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부 중에서 큰 직경을 갖는 것의 개구부에서 상기 코어비아 중에서 최소내경을 갖는 부분까지를 상기 코어비아 단면에서 관찰한 각도가 상기 제1면에 수직한 두께 방향을 기준으로 8 도 이하일 수 있다.
상기 최소내경부와 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부과 상기 제2개구부를 잇는 내경면의 각도(Ca2)는 1:0.7 내지 1.3의 비율을 가질 수 있다. 이러한 경우 상기 제1개구부에서 시작되는 코어비아의 내경면과 상기 제2개구부에서 시작되는 코어비아의 내경면의 각도의 차이가 미미하여 이후 도금공정 등의 진행이 보다 원활할 수 있다.
상기 각도는 상기 제1면 또는 상기 제2면에 수직한 가상의 기준선과의 각도로 평가하며, 방향과 무관하게 절대값으로 평가한다(이하 동일함).
상기 최소내경부와 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부와 상기 제2개구부를 잇는 내경면의 각도(Ca2) 중에서 큰 것의 각도는 8 도 이하일 수 있고, 0.1 도 내지 8도일 수 있으며, 0.5 도 내지 6.5 도 일 수 있다. 이러한 각도를 갖는 경우 도금 등 이후 공정이 보다 원활하게 진행될 수 있고, 의도하는 패턴을 갖는 전기전도성층 구성에 보다 용이하다.
상기 제1면개구부직경(CV1)과 상기 제2면개구부직경(CV2) 중 큰 것에서 측정한 전기전도성층의 두께는 코어비아 중에서 최소내경을 갖는 부분(CV3) 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
상기 코어분배층(24)은 유리기판 상에 형성되는 전기전도성층으로, ASTM D3359에 따른 부착력 테스트(Cross Cut Adhesion Test) 값이 4B 이상을 만족할 수 있고, 구체적으로 5 B이상을 만족할 수 있다. 또한, 코어분배층(24)인 전기전도성층은 상기 유리기판과 3 N/cm 이상의 접착력을 가질 수 있고, 4.5 N/cm 이상의 접합력을 가질 수 있다. 이러한 접합력 정도를 만족하는 경우, 패키징 기판으로 적용하기에 충분한 기판-전기전도성층 사이의 접합력을 갖는다.
상기 제1면(213) 상에는 상부층(26)이 위치한다.
상기 상부층(26)은 상부분배층(25)과 상기 상부분배층 상에 위치하는 상면접속층(27)을 포함하며, 상기 상부층(26)의 가장 윗면은 반도체소자부의 접속전극이 직접 맞닿을 수 있는 개구부가 형성된 커버층(60)에 의해 보호될 수 있다.
상기 상부분배층(25)은 상기 제1면 상에 위치하는 상부절연층(253); 미리 정해진 패턴을 가지며 상기 코어분배층(24)과 그 적어도 일부가 전기적으로 연결되는 전기전도성층으로 상기 상부절연층에 내장되는 상부분배패턴(251)을 포함한다.
상기 상부절연층(253)은 반도체 소자나 패키징 기판에 절연체층으로 적용하는 것이라면 적용 가능하고, 예를 들어 필러가 포함된 에폭시계 수지 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 절연체층은 코팅층을 형성하고 경화하는 방식으로 형성될 수도 있고, 미경화 또는 반경화된 상태로 필름화된 절연체필름을 상기 코어층에 라미네이션 하고 경화하는 방법으로 형성될 수도 있다. 이 때, 감압 라미네이션 방법 등을 적용하면 코어비아 내부의 공간까지 상기 절연체가 함입되어 효율적인 공정 진행이 가능하다. 또한, 복층의 절연체층을 적층하여 적용하더라도 절연체층 사이에 실질적인 구분이 어려울 수 있으며, 복수의 절연체층들을 통칭하여 상부절연층이라 칭한다. 또한, 코어절연층(223)과 상부절연층(253)은 동일한 절연재료가 적용될 수 있고, 이러한 경우 그 경계가 실질적으로 구분되지 않을 수 있다.
상기 상부분배패턴(251)은 미리 설정된 형태로 상기 상부절연층(253) 내에 위치하는 전기전도성층을 의미하며, 예를 들어 빌드-업 레이어 방식으로 형성될 수 있다. 구체적으로, 절연체층을 형성하고, 절연체층의 불필요한 부분을 제거한 후 구리도금 등의 방식으로 전기전도성층을 형성하고, 전기전도성층 중 불필요한 부분을 제거한 후, 이 전기전도성층 상에 다시 절연체층을 형성하고, 다시 불필요한 부분을 제거한 후 도금 등의 방식으로 전기전도성층을 형성하는 방식을 반복하여, 의도하는 패턴으로 수직 또는 수평 방향으로 전지전도성층이 형성된 상부분배패턴(251)을 형성할 수 있다.
상기 상부분배패턴(251)은 코어층(22)과 반도체소자부(30)의 사이에 위치하기 때문에, 반도체소자부(30)와 전기적 신호의 전달이 원활하게 진행되고 의도하는 복잡한 패턴이 충분하게 수용될 수 있도록, 적어도 그 일부에 미세패턴이 포함되도록 형성된다. 이 때, 미세패턴이라 함은, 폭과 간격이 각각 4 ㎛ 미만인 것일 수 있고, 3.5 ㎛ 이하인 것일 수 있으며, 3 ㎛ 이하인 것일 수 있고, 2.5 ㎛ 이하인 것일 수 있으며, 1 내지 2.3 ㎛인 것일 수 있다. 상기 간격은 서로 이웃하는 미세패턴 간 사이의 간격일 수 있다(이하, 미세패턴에 대한 설명은 동일함).
상부분배패턴(251)에 미세패턴이 포함되도록 형성하기 위해, 구현예에서는 적어도 두 가지 이상의 방법을 적용한다.
그 하나는, 패키징 기판의 유리기판(21)으로 유리기판(21)을 적용한다. 상기 유리기판(21)은 표면 조도(Ra)가 10 옹스트롬 이하로 상당히 평탄한 표면 특성을 가질 수 있고, 따라서 미세패턴 형성에 미치는 지지체기판 표면 모폴로지의 영향을 최소화할 수 있다.
다른 하나는, 상기 절연체의 특성에 있다. 상기 절연체의 경우 레진과 함께 필러 성분을 함께 적용하는 경우가 많은데, 상기 필러는 실리카 입자와 같은 무기계 입자가 적용될 수 있다. 무기계 입자가 필러로 절연체에 적용되는 경우, 이 무기계 입자의 크기가 미세패턴 형성 가부에 영향을 미칠 수 있는데, 구현예에서 적용하는 절연체는 그 평균직경이 150 nm 이하의 입자형 필러를 적용하고, 구체적으로 평균직경이 1 내지 100 nm인 입자형 필러를 포함한다. 이러한 특징은, 절연체에 필요한 물성을 일정 수준 이상으로 유지하면서 수 마이크로미터 단위의 폭을 갖는 전기전도성층 형성에 절연체 자체가 미치는 영향을 최소화하고, 미세한 표면 모폴로지로 그 표면 상에 우수한 부착력을 갖는 미세패턴을 형성하도록 돕는다.
상기 상면접속층(27)은 상기 상부분배패턴(251)과 그 적어도 일부가 전기적으로 연결되며 상기 상부절연층(253)에 위치하는 상면연결패턴(272)과 상기 반도체소자부(30)와 상기 상면연결패턴(272)을 전기적으로 연결하는 상면접속전극(271)을 포함한다. 상기 상면연결패턴(272)은 상부절연층(253)의 일면 상에 위치할 수도 있고, 적어도 그 일부가 상부절연층 상으로 노출되며 박혀(embedded) 있을 수도 있다. 예를 들어, 상기 상면연결패턴이 상기 상부절연층의 일면 상에 위치하는 경우에는 도금 등의 방식으로 상기 상부절연층을 형성할 수 있고, 상기 상면연결패턴이 그 일부가 상부절연층 상으로 노출되며 박혀있는 경우는 구리도금층 등을 형성한 후 표면연마, 표면식각 등의 방법으로 절연층 또는 전기전도성층의 일부가 제거된 것일 수 있다.
상기 상면연결패턴(272)은 위에서 설명한 상부분배패턴(251)과 같이 미세패턴을 적어도 그 일부에 포함할 수 있다. 이렇게 미세패턴을 포함하는 상면연결패턴(272)은 보다 다수개의 소자들을 좁은 면적 하에서도 전기적으로 연결할 수 있도록 하여, 소자간 또는 외부와의 전기적 신호 연결을 보다 원활하게 하며, 보다 집적화된 패키징이 가능하다.
상기 상면접속전극(271)은 상기 반도체소자부(30)와 단자 등으로 직접 연결될 수도 있고, 솔더볼과 같은 소자연결부(51)를 매개로 연결될 수도 있다.
상기 패키징 기판(20)는 마더보드(10)와도 연결된다. 상기 마더보드(10)는 상기 코어층(22)의 상기 제2면(214)의 적어도 일부에 상에 위치하는 코어분배층인 제2면분배패턴(241c)과 마더보드의 단자가 직접 연결될 수 있고, 솔더볼과 같은 보드연결부를 매개로 하여 전기적으로 연결될 수도 있다. 또한, 상기 제2면분배패턴(241c)은 상기 코어층(22)의 하부에 위치하는 하부층(29)을 매개로 상기 마더보드(10)와 연결될 수도 있다.
상기 하부층(29)은, 하부분배층(291)과 하면접속층(292)을 포함한다.
하부분배층(291)은 i) 상기 제2면(214)과 그 적어도 일부가 접하는 하부절연층(291b); 그리고 ii) 상기 하부절연층에 내장(매설)되어 미리 정해진 패턴을 가지는 것으로 상기 코어분배층과 그 적어도 일부가 전기적으로 연결되는 하부분배패턴(291a)을 포함한다.
하면접속층(292)은 i) 상기 하면연결패턴과 전기적으로 연결되는 하면접속전극(292a)을 포함하며, ii) 상기 하부분배패턴과 그 적어도 일부가 전기적으로 연결되며 상기 하부절연층의 일면 상에 적어도 그 일부가 노출되는 하면연결패턴(292b)을 더 포함할 수 있다.
상기 하면연결패턴(292b)은 마더보드(10)와 연결되는 부분으로 보다 효율적인 전기적 신호 전달을 위하여, 상기 상면연결패턴(272)과 달리 미세패턴보다 폭이 넓은 비미세패턴으로 형성될 수 있다.
상기 반도체소자부(30)와 상기 마더보드(10) 사이에 위치하는 패키징 기판(20)에는 상기 유리기판(21) 외에 실질적으로 추가적인 다른 기판을 적용하지 않는 것을 발명의 특징 중 하나로 한다.
기존에는 소자와 마더보드를 연결하는 사이에, 인터포저와 유기기판(organic substrate)을 함께 적층하여 적용했다. 이는 적어도 두 가지 이유에서 이렇게 다단의 형태로 적용한 것으로 파악되는데, 그 하나는 소자의 미세한 패턴을 마더보드에 직접 접합시키기에는 스케일 상의 문제가 있다는 점, 그리고 다른 하나는 접합 과정에서 또는 반도체 장치의 구동 과정에서 열팽창계수의 차이로 인한 배선 손상의 문제가 발생할 수 있다는 점 때문이다. 구현예에서는 열팽창계수가 반도체 소자와 유사한 유리기판을 적용하고, 유리기판의 제1면과 그 상부층에는 소자 실장에 충분한 정도로 미세한 스케일을 갖는 미세패턴을 형성하여, 이러한 문제를 해결했다.
구현예에서 상기 코어분배층(24)의 전기전도성층 중에서 얇은 것의 두께는 상기 상부층(26)의 전기전도성층 중에서 얇은 것의 두께(Tus)와 같거나 두꺼운 것일 수 있다. 이렇게 코어분배층(24)의 전기전도성층 중에서 얇은 것의 두께가 상기 상부층(26)의 전기전도성층 중 얇은 것(Tus)의 두께와 같거나 두꺼운 경우 보다 소자와 마더보드 사이에서 전기적 신호 전달을 보다 효율적으로 할 수 있다.
구현예에서 제2면분배패턴(241c) 중에서 얇은 것의 두께(Tsc)는 상기 상면연결패턴(272) 중 얇은 것의 두께(Tus)보다 두꺼운 것일 수 있다.
구현예에서 하면접속전극(292a) 중에서 두꺼운 것의 두께(Tds)는 제2면분배패턴(241c) 중에서 얇은 것의 두께(Tsc)보다 두꺼운 것일 수 있다.
상기 반도체 장치(100)는 상당히 얇은 두께를 갖는 패키징 기판(20)를 가져서 상기 반도체 장치의 전체적인 두께를 얇게 할 수 있으며, 미세패턴을 적용하여 보다 좁은 면적에서도 의도하는 전기적인 연결 패턴을 배치할 수 있다. 구체적으로 상기 패키징 기판은 그 두께가 약 2000 ㎛ 이하일 수 있고, 약 1500 ㎛ 이하일 수 있으며, 약 900 ㎛일 수 있다. 또한 상기 패키징 기판은 그 두께가 약 120 ㎛ 이상일 수 있고, 약 150 ㎛ 이상일 수 있다. 상기 패키징 기판은 위에서 설명한 특징으로 비교적 얇은 두께로도 소자와 마더보드를 전기적으로 그리고 구조적으로 안정적으로 연결하며, 반도체 장치의 소형화 박막화에 보다 기여할 수 있다.
도 8 내지 도 10는 실시예에 따른 패키징 기판의 제조과정을 단면으로 설명하는 순서도이다. 이하, 도 7 내지 9를 참조해, 또 다른 구현예에 따른 패키징 기판의 제조방법을 설명한다.
패키징 기판의 제조방법
구현예의 패키징 기판의 제조방법은, 유리기판의 제1면과 제2면의 미리 정해진 위치에 결함을 형성하는 준비단계; 식각액을 상기 결함이 형성된 유리기판에 가하여 코어비아가 형성된 유리기판을 마련하는 식각단계; 상기 코어비아가 형성된 유리기판의 표면을 도금하여 전기전도성층인 코어분배층을 형성하여 코어층을 제조하는 코어층제조단계; 그리고 상기 코어층의 일면 상에 절연층에 감싸인 전기전도성층인 상부분배층을 형성하는 상부층제조단계;를 포함하여, 위에서 설명한 패키징 기판을 제조한다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 아민기를 갖는 나노입자를 포함하는 유무기 복합 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 스퍼터링을 통해 금속 함유 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계와 상기 상부층제조단계 사이에는 절연층형성단계가 더 포함될 수 있다.
상기 절연층형성단계는 절연체필름을 상기 코어층 상에 위치시킨 후 감압라미네이션 하여 코어절연층을 형성하는 단계일 수 있다.
패키징 기판의 제조방법을 보다 자세히 설명한다.
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성한다. 상기 유리는 전자장치의 기판 등에 적용되는 유리기판이 적용될 수 있으며, 예를 들어 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되지 않는다. 시판 제품으로 코닝사, 쇼트사, AGC 등의 제조사가 제조한 제품이 적용될 수 있다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 등의 방식이 적용될 수 있다
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성한다. 에칭 과정에서 유리기판은 결함 부분에 비아를 형성하며 동시에 유리기판(21a)의 표면도 동시에 식각될 수 있다. 이러한 유리 표면의 식각을 막기 위하여 마스킹 필름 등을 적용할 수도 있으나, 마스킹 필름을 적용하고 제거하는 과정의 번거로움 등을 고려하여 결함이 있는 유리기판 자체를 식각할 수 있으며, 이러한 경우 최초 유리기판의 두께보다 코어비아를 갖는 유리기판의 두께가 다소 얇아질 수 있다.
3-1) 코어층제조단계: 유리기판 상에 전기전도성층(21d)을 형성한다. 상기 전기전도성층은 대표적으로 구리금속을 포함하는 금속층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리의 표면(유리기판의 표면과 코어비아의 표면을 포함함)과 구리금속의 표면은 그 성질이 달라 부착력이 떨어지는 편이다. 구현예에서는 드라이 방식과 Ÿ‡ 방식의 두 가지 방법으로 유리 표면과 금속 사이의 부착력을 향상시켰다.
드라이 방식은, 스퍼터링을 적용하는 방식, 즉 금속 스퍼터링으로 유리 표면과 코어비아 내경면에 시드층(21c)을 형성하는 방식이다. 상기 시드층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되는 것으로 생각된다.
Ÿ‡ 방식은 프라이머 처리를 하는 방식으로, 아민 등의 작용기를 갖는 화합물질로 전처리를 하여 프라이머층(21c)을 형성하는 방식이다. 의도하는 부착력의 정도에 따라 실란 커플링제로 전처리를 한 후 아민 작용기를 갖는 화합물 또는 입자로 프라이머 처리를 할 수 있다. 위에서도 언급한 바와 같이, 구현예의 지지체기판은 미세패턴을 형성할 수 있을 정도의 고성능일 것을 필요로 하고, 이는 프리이머 처리 후에도 유지되어야 한다. 따라서, 이러한 프라이머가 나노입자를 포함하는 경우에는, 평균 직경이 150 nm 이하의 크기를 갖는 나노입자가 적용되는 것이 좋으며, 예를 들어 아민기를 갖는 입자는 나노입자가 적용되는 것이 좋다. 상기 프라이머층은 예시적으로 MEC사의 CZ 시리즈 등에서 제조하는 접합력개선제가 적용되어 형성될 수 있다.
상기 시드층/프라이머층(21c)은 전기전도성층 형성이 불필요한 부분을 제거한 상태로 또는 제거하지 않은 상태로 선택적으로 전기전도성층이 금속층을 형성할 수 있다. 또한, 상기 시드층/프라이머층(21c)는 전기전도성층의 형성이 필요한 부분 또는 불필요한 부분을 선택적으로 금속 도금에 활성화된 상태로 또는 불활성화된 상태로 처리하여 이후 공정을 진행할 수 있다. 예를 들어 상기 활성화 또는 불활성화 처리는 일정한 파장의 레이저 등의 광조사 처리, 약품처리 등이 적용될 수 있다. 금속층의 형성에는 반도체 소자 제조에 적용되는 구리도금 방법 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 금속도금 시에 도금액의 농도, 도금 시간, 적용하는 첨가제의 종류 등의 여러 변수들을 조절하여 형성되는 전기전도성층의 두께를 조절할 수 있다.
상기 코어분배층의 일부가 불필요한 경우에는 제거될 수 있으며, 시드층이 일부 제거되거나 불활성화 처리된 후에 금속도금을 진행하여 미리 정해진 패턴으로 전기전도성층을 형성하여 코어분배층의 식각층(21e)이 형성될 수도 있다
3-2) 절연층형성단계: 코어비아는 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 거칠 수 있다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용될 수 있으며, 예를 들어 필름 형태의 절연층을 감압 라미네이션하는 방법 등으로 적용될 수 있다. 이렇게 감압 라미네이션을 진행하면 절연층이 상기 코어비아 내부의 빈 공간까지 충분하게 함입되어 보이드 형성 없는 코어절연층을 형성하 수 있다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계이다. 상부절연층은 절연층(23a)을 형성하는 수지 조성물을 코팅하거나 절연필름을 적층하는 방식으로 진행될 수 있으며, 간편하게는 절연필름을 적층하는 방식의 적용이 좋다. 절연필름의 적층은 절연필름을 라미네이션하여 경화하는 과정으로 진행될 수 있는데, 이 때 감압 라미네이션 방법을 적용하면 코어비아 내부에 전기전도성층이 형성되지 않은 층 등까지도 절연수지가 충분히 함입될 수 있다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용한다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것이 좋다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성될 수 있고, 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 블라인드비아(23b)를 형성한 후에 도금공정을 진행하는 방식으로 형성될 수 있다. 블라인드비아의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식 등이 적용될 수 있다.
5) 상면접속층 및 커버층 형성단계: 상면연결패턴과 상면접속전극도 상부분배층 형성과 유사한 과정으로 형성될 수 있다. 구체적으로, 절연층(23e)에 절연층의 식각층(23f)을 형성하고 여기에 다시 전기전도성층(23g)을 형성한 후, 전기전도성층의 식각층(23h)을 형성하는 방식 등으로 형성될 수 있으나, 식각의 방식을 적용하지 않고 전기전도성층만을 선택적으로 형성하는 방법으로 적용될 수도 있다. 커버층은 상면접속전극에 대응하는 위치에 개구부(미도시)가 형성되어 상면접속전극이 노출되고, 소자연결부 또는 소자의 단자 등과 직접 연결될 수 있도록 형성될 수 있다.
6) 하면접속층 및 커버층의 형성단계; 위에서 설명한 상면접속층 및 커버층 형성단계와 유사한 방식으로 하부분배층 및/또는 하면접속층, 그리고 선택적으로 커버층(미도시)을 형성할 수 있다.
도 11은 다른 구현예에 따른 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도(b)이다. 이하, 도 1과 도 11을 참고하여 유리기판을 포함하는 패키징 기판과 이의 제조방법을 설명한다.
반도체 패키징용 기판(215) 및 이의 제조방법
다른 구현예에 따른 반도체 패키징용 기판(215)은,
i) 서로 마주보는 제1면(213)과 제2면(214)을 갖는 유리기판(21), ii) 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아(23) 및 iii) 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 되는 코어시드층(225)이 위치하는 코어층;을 포함한다.
상기 반도체 패키징용 기판(215)은 위에서 설명한 상기 반도체 장치(100)의 패키징 기판(20)의 구성요소로 적용될 수 있다.
상기 유리기판(21)은 반도체에 적용되는 유리기판을 적용하는 것이 좋고, 예를 들어 보로실리케이트 유리기판, 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 그 두께가 1,000 ㎛ 이하일 수 있고 100 ㎛ 내지 1,000 ㎛일 수 있으며, 100 ㎛ 내지 700 ㎛일 수 있다. 보다 구체적으로 상기 유리기판(21)은 그 두께가 100 ㎛ 내지 500 ㎛일 수 있다. 보다 얇은 패키징 기판을 형성하는 것이 전기적 신호 전달을 보다 효율화할 수 있다는 점에서 유리하나 지지체로써의 역할도 하여야 하므로, 상기한 두께를 갖는 유리기판을 적용하는 것이 좋다. 여기서 유리기판의 두께는 유리기판 상에 위하는 전기전도성층의 두께를 제외한 유리기판 자체의 두께를 의미한다.
상기 코어비아(23)는 상기 유리기판(21)의 미리 정해진 영역을 제거하는 방식으로 형성될 수 있으며, 구체적으로 물리 및/또는 화학적인 방법으로 판형 유리를 식각하여 형성된 것일 수 있다.
구체적으로, 상기 코어비아(23)의 형성은 유리기판의 표면에 레이저 등의 방식으로 결함(흠)을 형성한 후 화학적으로 에칭하는 방식, 레이저 식각 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함한다.
상기 제1개구부의 직경(CV1)과 상기 제2개구부의 직경(CV2)은 실질적으로 다를 수 있고, 상기 제1개구부(CV1)와 상기 제2개구부(CV2)는 그 직경이 실질적으로 같을 수 있다.
상기 최소내경부는 상기 제1개구부 또는 상기 제2개구부에 위치할 수 있으며, 이 때 코어비아는 원통형 또는 (잘린)삼각뿔형의 코어비아일 수 있다. 이 경우 상기 최소내경부의 직경(CV3)은 제1개구부와 상기 제2개구부 중에서 작은 것의 직경에 해당한다.
상기 최소내경부는 상기 제1개구부와 상기 제2개구부 사이에 위치하며, 이 때 코어비아는 배럴형의 코어비아일 수 있다. 이 경우 최소내경부의 직경(CV3)은 상기 제1개구부의 직경과 상기 제2개구부의 직경 중에서 큰 것 보다 작을 수 있다.
상기 코어비아(23)는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부, 그리고 상기 코어비아 중에서 최소내경을 갖는 부분을 포함하며, 상기 최소내경부가 위치하는 지점이 상기 코어비아 길이 전체를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 미만 또는 60 % 초과 지점에 위치하는 것일 수 있다. 이러한 형태를 갖는 코어비아가 이하 설명하는 두께 비율에 대한 값을 갖는데 보다 유리할 수 있다.
상기 코어비아(23)는 상기 개구부(제1면개구부와 제2면개구부 중 큰 것)에서의 내경 직경과 상기 유리기판의 두께의 비를 의미하는 개구부-두께 비율이 1:2 내지 4일 수 있다. 상기 코어비아(23)는 상기 최소내경부에서의 내경 직경과 상기 유리기판의 두께의 비를 의미하는 최소내경부-두께 비율이 1:2.5 내지 6일 수 있다. 이러한 비율을 갖는 코어비아가 이후 설명하는 특징을 갖는 코어시드층 형성에 보다 유리하다.
상기 코어시드층(225)을 스퍼터의 방식으로 형성하면, 좁고 긴 코어비아의 형상의 특성상 일부 부분에는 코어시드층이 충분히 형성되지 않거나 두께가 서로 다른 코어시드층이 형성될 수 있다. 이러한 코어시드층은 도금 등의 방법으로 구리층과 같은 전기전도성층 형성의 기초가 되고, 이러한 전기저도성층의 두께 분포는 전기적인 신호 전달의 속도와 효율성에 영향을 미칠 수 있기 때문에, 이를 제어하는 것이 필요하다.
구현예에서는, 상기 코어비아(23)의 내경면 중에서 서로 마주보는 위치에서 측정한 상기 코어시드층(225)의 두께인 제1두께와 제2두께를 측정하고, 이의 비율을 통해 전체적으로 고른 두께의 코어시드층이 형성되었는지 여부를 확인한다.
구체적으로, 그 내경면 상에 코어시드층(225)이 위치하는 코어비아(23)를 단면에서 관찰하고, 일정한 위치에서 코어시드층(225)의 두께를 측정한다. 상기 코어시드층 자체도 굴곡있는 표면을 가질 수 있기 때문에, 한 지점에서도 미세하게 위치를 바꿔가면서 3 내지 5 회 이상 측정한 표본 값을 평균하여 두께 값으로 평가한다.
상기 코어시드층(225)에서, 하기 식 1로 표시되는 두께편차율은 90 %이하일 수 있고, 83 %이하일 수 있으며, 67 % 이하일 수 있다. 이러한 두께편차율을 갖는 경우, 상대적으로 균일한 두께의 코어시드층을 제공할 수 있다.
[식 1]
두께편차율 = ((코어시드층의 최대두께-코어시드층의 최소두께)/코어시드층의 평균두께)×100 %
상기 식 1에서, 상기 최대두께는 측정된 코어시드층 두께 표본에서 최대값을 갖는 두께이고, 상기 최소두께는 상기 두께 표본에서 최소값을 갖는 두께이고, 상기 평균두께는 상기 두께 표본의 평균값이다.
상기 코어시드층(225)는 그 평균 두께가 30 nm 내지 200 nm일 수 있고, 50 nm 내지 170 nm 일 수 있다. 이러한 두께 범위를 갖는 코어시드층은 본 발명이 의도하는 상대적으로 균일한 전기전도성을 형성할 수 있다.
상기 코어시드층(225)는 아래의 특징도 함께 가질 수 있다.
단면에서 관찰하는 코어시드층은 같은 높이에서 서로 마주보는 위치가 존재하며, 이는 도 12에서 1-1과 2-1, 1-2와 2-2와 같이 매칭된다. 코어시드층 자체도 굴곡있는 표면을 가질 수 있기 때문에, 한 지점에서도 미세하게 위치를 바꿔가면서 3 내지 5 회 이상 측정한 값을 평균하여 두께 값으로 평가한다.
또한, 서로 마주보는 위치에 있는 코어시드층의 두께는 1-1과 1-2와 같이 제1두께와 제2두께로 매칭되고, 이들 제1두께와 제2두께는 그 비율을 계산하여 두께비율로 칭한다.
상기 두께비율이 1:0.4 내지 4.5일 수 있고, 1:0.5 내지 3.0일 수 있으며, 1:0.7 내지 2.0일 수 있다. 이러한 두께비율을 가질 때 상기 코어시드층(225)이 서로 마주보는 위치에서 비교적 고른 두께를 갖는다.
상기 코어비아(23)의 내경면 중에서 서로 높이가 다른 3곳 또는 5곳의 위치에서 측정한 상기 두께비율은 그 표준편차가 1.5 이하일 수 있고, 1 이하일 수 있으며, 0.8 이하일 수 있다. 이는, 서로 높이가 다른 3곳 또는 5곳은 비교적 일정한 두께를 갖는다는 것을 의미한다. 이 때, 서로 높이가 다른 3곳 또는 5곳이라 함은 코아비아의 전체적인 길이를 고려해 비교적 일정한 간격으로 지정한 위치를 위미하며, 그 위치 간격이 완전히 동일할 필요는 없다.
구체적으로, 상기 코어비아의 내경면은 제2면을 기준으로 하였을 때 그 높이에 따라서도 다른 두께를 가질 수 있고, 이는 좁고 긴 형태의 코어비아의 특성상 이러한 두께의 차이가 발생하기 쉽다. 그러나, 위에서 언급한 특징을 갖는 코어시드층(225)은 그 두께의 불균형을 제어하여 적정한 수준 이상으로 일정한 특성을 갖는 코어시드층을 제공한다.
상기 코어시드층(225)은 구체적으로 서로 순차로 연결된 제1면 상에 위치하는 제1면코어시드층(225a), 코어비아상의 내경면 상에 위치하는 코어비아시드층(225b), 그리고 제2면 상에 위치하는 제2면코어시드층(225c)을 포함한다.
위에서 언급한 코어시드층(225)의 구체적인 특징은 상기 코어비아시드층(225b)에 적용된다.
도 13에 제시한 바와 같이, 실측된 코어시드층의 두께, 두께비, 그리고 표준편차는 아래와 같이 제시된다. 도 13에 제시된 사진은 샘플 1의 데이터이다.
샘플1 1-1 2-1 두께비율* 1-2 2-2 두께비율
두께* 175.85 126.5 1.39 105.63 96 1.10
샘플2 1-1 2-1 두께비율 1-2 2-2 두께비율
두께 51.5 88.14 0.58 67 37.5 1.79
샘플3 1-1 2-1 두께비율 1-2 2-2 두께비율
두께 59.32 42.54 1.39 141.04 36.54 3.86
샘플4 1-1 2-1 두께비율 1-2 2-2 두께비율
두께 61.3 158.58 0.39 36.46 72.54 0.50
샘플1 1-3 2-3 두께비율 1-4 2-4 두께비율
두께 49.5 54.5 0.91 74 58 1.28
샘플2 1-3 2-3 두께비율 1-4 2-4 두께비율
두께 65.5 98.5 0.66 61 76 0.80
샘플3 1-3 2-3 두께비율 1-4 2-4 두께비율
두께 193.04 57.04 3.38 102.64 77.5 1.32
샘플4 1-3 2-3 두께비율 1-4 2-4 두께비율
두께 70.04 40 1.751 50.04 71.18 0.70
샘플1 1-5 2-5 두께비율 평균 표준편차 -
두께 274.2 87 3.15 1.566 0.74 -
샘플2 1-5 2-5 두께비율 평균 표준편차 -
두께 123.93 68 1.82 1.13 0.51 -
샘플3 1-5 2-5 두께비율 평균 표준편차 -
두께 226.02 37 6.11 3.212 1.62 -
샘플4 1-5 2-5 두께비율 평균 표준편차 -
두께 98.66 51.12 1.93 1.054 0.60 -
* 두께는 5점평균으로 평가함* 두께비율은 (1-1/2-1)로 계산함
이하, 상기 코어시드층의 제조방법을 설명한다.
상기 코어시드층의 제조방법은, 준비단계 그리고 스퍼터링단계를 포함한다.
상기 준비단계는 서로 마주보는 제1면과 제2면을 갖는 유리기판과 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아를 갖는 처리전기판을 마련하는 단계이다. 상기 유리기판과 코어비아에 대한 구체적인 설명은 위에서 한 설명과 중복되므로 그 기재를 생략한다. 또한, 유리기판에 코어비아를 형성하는 방법 등에 대한 구체적인 내용은 위에서 기술한 패키징 기판 등에 대한 설명과 중복되므로 그 기재를 생략한다.
상기 스퍼터링단계는 상기 제1면에 수직한 기준선에 대해 10 도 내지 90 도의 건 각도(As)로 스퍼터링하여 상기 코어비아의 내경면에 코어시드층을 형성하는 단계이다. 상기 건 각도는 10 도 내지 65 도일 수 있다. 상기 건 각도는 15 도 내지 55 도 일 수 있으며, 15 도 내지 45 도일 수 있다. 상기 건 각도는 10 내지 35 도 일 수 있다. 이러한 건 각도를 적용하여 스퍼터링을 적용하는 경우, 상기 코어비아 내부까지 보다 효율적으로 일정 수준 이상의 두께 균일도를 갖는 코어시드층을 형성할 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
<실시예 1 - 반도체 패키징용 기판의 제조>
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성하였다. 상기 유리는 보로실리케이트 유리(코닝 사)를 적용하였다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 방식이 적용되었다.
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성하였다. 이때, 상기 코어비아는, 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 가지도록 형성되었고, 상기 최소내경부의 위치는 상기 코어비아 길이 전체를 100 %로 보았을 때 상기 제1개구부를 기준으로 40 % 내지 60 % 지점에 위치하도록 하였다. 또한, 제1개구부 및 제2개구부 중 가장 큰 것의 개구부에서 상기 최소내경부까지 상기 코어비아 단면에서 관찰한 내경면의 각도가 상기 제2면에 수직한 두께 방향을 기준으로 8 도 이하가 되도록 하였다.
3-1) 코어층제조단계: 유리기판 상에 전기전도성층(21d)을 형성하였다. 상기 전기전도성층은 구리금속을 포함하는 금속층이 적용되었다. 드라이 방식으로 상기 유리기판 표면과 금속층 사이의 부착력을 향상시켰다. 상기 드라이 방식은, 스퍼터링을 적용하는 방식, 즉 금속 스퍼터링으로 유리 표면과 코어비아 내경에 시드층(21c)을 형성하는 방식이다. 상기 시드층의 형성에 티타늄, 크롬, 니켈 중 어느 하나 이상의 이종 금속이 구리 등과 함께 스퍼터링되었다. 이때, 상기 스퍼터링은 상기 제1면에 수직한 기준선에 대해 45 도의 건 각도(As)로 스퍼터링하였다.
이후, 금속층의 형성에는 반도체 소자 제조에 적용되는 구리도금 방법이 적용되었다.
<실시예 2 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 2)의 최소내경부의 위치가 상기 제1개구부를 기준으로 40 % 미만이 되도록 하고, 3-1)의 스퍼터링 시 각도를 55 도로 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<실시예 3 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 3-1)의 스퍼터링 시 각도를 65 도로 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<실시예 4 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 2)의 최소내경부의 위치가 상기 제1개구부를 기준으로 40 % 미만이 되도록 하고, 3-1)의 스퍼터링 시 각도를 90 도로 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<비교예 1 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 2)의 내경면의 각도가 8 도 초과가 되도록 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<비교예 2 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 2)의 내경면의 각도가 8 도 초과가 되도록 하고, 최소내경부의 위치가 상기 제1개구부를 기준으로 40 % 미만이 되도록 하고, 3-1)의 스퍼터링 시 각도를 65 도로 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<비교예 3 - 반도체 패키징용 기판의 제조>
상기 실시예 1에서, 2)의 내경면의 각도가 8 도 초과가 되도록 하고, 최소내경부의 위치가 상기 제1개구부를 기준으로 40 % 미만이 되도록 하고, 3-1)의 스퍼터링 시 각도를 90 도로 변경한 것을 제외하고, 상기 실시예 1과 동일하게 진행하여 패키징용 기판을 제조하였다.
<실험예 - 제1두께 및 제2두께 비율, 두께 편차 측정>
상기 실시예 및 비교예에서 제조된 패키징용 기판의 코어시드층의 두께를 일 점과, 그 주변부를 포함하여 5회 측정하였고, 상기 일 점 마주보는 타 점과, 그 주변부를 포함하여 5회 측정하였고, 제1두께 및 제2두께 비율, 두께편차 결과를 표 1에 나타내었다.
실시예 1 실시예 2 실시예 3 실시예 4 비교예 1 비교예 2 비교예 3
스퍼터링각도(도) 45 55 65 90 45 65 90
Ca*(도) 8 이하 8 이하 8 이하 8 이하 8 초과 8 초과 8 초과
1-n:2-n* 1:0.4~4.5 1:0.4~4.5 1:0.4~4.5 1:0.4~4.5 1:0.4~4.5 1:0.2 1:0.5
두께편차율*(%) 50 67 83 90 97 102 107
최소내경부위치*(%) 40~60 40 미만 40~60 40 미만 40~60 40 미만 40 미만
Ca: 제1개구부 또는 제2개구부 중 큰 것의 개구부에서 최소내경부까지 코어비아 단면에서 관찰한 내경면의 각도, 제1면에 수직한 두께 방향을 기준 1-n:2-n: 코어비아의 내경면 중에서 서로 마주보는 두 위치에서 측정한 코어시드층의 제1두께와 제2두께의 비율
두께편차율: ((코어시드층의 최대두께-코어시드층의 최소두께)/코어시드층의 평균두께)×100 %
최소내경부 위치: 코어비아 길이 전체를 100 %로 보았을 때, 제1개구부를 기준으로 상대적인 위치
상기 표 1을 참조하면, 상기 Ca 값이 8 도 이하인 실시예 1 내지 4는은, 상기 두께편차율이 90 이하, 상기 1-n:2-n 비율이 1:0.4~4.5로 비교적 균일한 코어시드층의 두께를 나타내었고, 이러한 특징을 갖는 패키징 기판은 그 위 또는 아래에 각각 배치된 소자에 전기적 신호를 충분히 원활하게 전달할 수 있는 것으로 판단된다.
구현예의 패키징 기판은 유리기판이 갖는 기생소자를 형성하지 않고, 얇고 충분한 강도를 갖는 기판 지지체로써 역할 할 수 있다는 등의 우수한 특성과 함께 유리기판 적절한 비율의 두께로 전기전도성층을 형성하여 효율적인 신호 전달을 유도하는 등 그 우수한 특성을 활용한다.
유리기판은 구리층 등 전기전도성층과의 접합 특성이 좋지 않은 것으로 평가되며, 도금 등의 방법으로 충분한 두께의 전기전도성층을 형성하기 위해서는 유리표면과 전기전도성층 사이에 시드층 또는 프라이머층 등을 형성할 필요가 있다. 그러나, 이러한 시드층 또는 프라이머층이 지나치게 두껍게 형성될 경우, 불균일하게 형성될 경우, 정해진 코어비아의 직경 내에서 충분하게 전기전도성층을 형성하기 어려울 수 있고, 이는 패키징 기판의 상하부 전기적 신호 전달 속도에 좋지 않은 영향을 줄 수 있다.
이러한 특성들을 고려하고, 효율적인 전기적 신호 전달을 위해서는, 시드층 또는 프라이머층의 두께를 특정 비율을 만족하면서 가능하면 균일하고 얇게 적용하는 것이 좋고, 상기 스퍼터링 각도가 15 도 내지 90 도, 상기 Ca가 8 도 이하인 것이 좋은 것으로 생각된다.
이상에서 구현예의 바람직한 실시예에 대하여 상세하게 설명하였지만 구현예의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 구현예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 구현예의 권리범위에 속하는 것이다.
100: 반도체 장치 10: 마더보드
30: 반도체소자부 32: 제1반도체소자
34: 제2반도체소자 36: 제3반도체소자
20: 패키징 기판 22: 코어층
223: 코어절연층 21, 21a: 유리기판
213: 제1면 214: 제2면
23: 코어비아 233: 제1개구부
234: 제2개구부 235: 최소내경부
24: 코어분배층 241: 코어분배패턴
241a: 제1면분배패턴 241b: 코어비아분배패턴
241c: 제2면분배패턴 26: 상부층
25: 상부분배층 251: 상부분배패턴
252: 블라인드비아 253: 상부절연층
27: 상면접속층 271: 상면접속전극
272: 상면연결패턴 29: 하부층
291: 하부분배층 291a: 하부분배패턴
291b: 하부절연층 292: 하면접속층
292a: 하면접속전극 292b: 하면연결패턴
50: 연결부 51: 소자연결부
52: 보드연결부 60: 커버층
21b: 유리결함 21c: 시드층, 프라이머층
21d: 코어분배층 21e: 코어분배층의 식각층
23a: 절연층 23b: 절연층의 식각층
23c: 전기전도성층 23d: 전기전도성층의 식각층
23e: 절연층 23f: 절연층의 식각층
23g: 전기전도성층 23h: 전기전도성층의 식각층

Claims (7)

  1. i) 서로 마주보는 제1면과 제2면을 갖는 유리기판;
    ii) 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아; 및
    iii) 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 되는 코어시드층이 위치하는 코어층;을 포함하는 것으로,
    상기 제1면 상에 위치하는 상부층; 및
    상기 제2면 상에 위치하는 하부층;을 포함하는 것으로,
    상기 상부층은 상부분배층과 상기 상부분배층 상에 위치하는 상면접속층을 포함하고,
    상기 상면접속층은 상기 상부분배층과 적어도 일부가 전기적으로 연결되는 상면연결패턴을 포함하고,
    상기 상면연결패턴은 미세패턴을 포함하며,
    상기 하부층은 하부분배층과 하면접속층을 포함하고,
    상기 하면접속층은 상기 하부분배층과 전기적으로 연결되는 하면연결패턴을 포함하고,
    상기 하면연결패턴은 상기 상면연결패턴보다 폭이 넓으며,
    상기 코어비아의 내경면 중에서 서로 마주보는 두 위치에서 측정한 상기 코어시드층의 두께인 제1두께와 제2두께는 그 비율(두께비율)이 1:0.4 내지 4.5이고,
    상기 코어비아는 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 포함하고,
    상기 최소내경부가 위치하는 지점은 상기 코어비아 길이 전체를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점에 위치하는, 반도체 패키징용 기판.
  2. 제1항에 있어서,
    상기 코어시드층의 하기 식 1로 표시되는 두께편차율이 90 %이하인, 반도체 패키징용 기판.
    [식 1]
    두께편차율 = ((코어시드층의 최대두께-코어시드층의 최소두께)/코어시드층의 평균두께)×100 %
  3. 제1항에 있어서,
    상기 코어시드층의 평균 두께는 30 내지 200 nm인, 반도체 패키징용 기판.
  4. 제1항에 있어서,
    상기 코어층은 상기 유리기판 또는 코어비아의 표면 상에 위치하는 코어분배층을 포함하고,
    상기 코어분배층은 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면 상의 전기전도성층과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층을 포함하고,
    상기 코어비아는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부 중에서 큰 직경을 갖는 것의 개구부에서 상기 코어비아 중에서 최소내경을 갖는 부분까지를 상기 코어비아 단면에서 관찰한 내경면의 각도가 상기 제1면에 수직한 두께 방향을 기준으로 8 도 이하인, 반도체 패키징용 기판.
  5. 제1항에 있어서,
    상기 최소내경부의 직경은 상기 제1개구부 및 상기 제2개구부 중 큰 직경을 갖는 것을 기준으로 50 % 내지 99 %의 크기를 갖는, 반도체 패키징용 기판.
  6. 서로 마주보는 제1면과 제2면을 갖는 유리기판과 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아를 갖는 처리전기판을 마련하는 준비단계; 그리고
    상기 제1면에 수직한 기준선에 대해 소정 각도로 스퍼터링하여 상기 코어비아의 내경면에 코어시드층을 형성하는 스퍼터링단계;를 포함하고,
    상기 제1면 상에 위치하는 상부층; 및
    상기 제2면 상에 위치하는 하부층;을 포함하는 것으로,
    상기 상부층은 상부분배층과 상기 상부분배층 상에 위치하는 상면접속층을 포함하고,
    상기 상면접속층은 상기 상부분배층과 적어도 일부가 전기적으로 연결되는 상면연결패턴을 포함하고,
    상기 상면연결패턴은 미세패턴을 포함하며,
    상기 하부층은 하부분배층과 하면접속층을 포함하고,
    상기 하면접속층은 상기 하부분배층과 전기적으로 연결되는 하면연결패턴을 포함하고,
    상기 하면연결패턴은 상기 상면연결패턴보다 폭이 넓으며,
    상기 코어비아는 상기 제1면과 접하는 개구부와 상기 제2면과 접하는 개구부 중에서 큰 직경을 갖는 것의 개구부에서 상기 코어비아 중에서 최소내경을 갖는 부분까지를 상기 코어비아 단면에서 관찰한 내경면의 각도가 상기 제1면에 수직한 두께 방향을 기준으로 8 도 이하이고,
    상기 코어비아의 내경면 중에서 서로 마주보는 두 위치에서 측정한 상기 코어시드층의 두께인 제1두께와 제2두께는 그 비율(두께비율)이 1:0.4 내지 4.5이고,
    상기 코어비아는 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 포함하고,
    상기 최소내경부가 위치하는 지점은 상기 코어비아 길이 전체를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점에 위치하는, 반도체 패키징용 기판의 제조방법.
  7. 반도체 소자를 포함하는 소자부; 및 상기 소자부와 전기적으로 연결되는 패키징 기판;을 포함하고, 상기 패키징 기판은 제1항에 따른 반도체 패키징용 기판인, 반도체 장치.
KR1020237016450A 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법 Active KR102622608B1 (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US201962816972P 2019-03-12 2019-03-12
US201962816984P 2019-03-12 2019-03-12
US62/816,972 2019-03-12
US62/816,984 2019-03-12
US201962825945P 2019-03-29 2019-03-29
US201962825966P 2019-03-29 2019-03-29
US62/825,966 2019-03-29
US62/825,945 2019-03-29
PCT/KR2020/003483 WO2020185023A1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법
KR1020217015660A KR102537004B1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020217015660A Division KR102537004B1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20230074611A KR20230074611A (ko) 2023-05-30
KR102622608B1 true KR102622608B1 (ko) 2024-01-08

Family

ID=72427145

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237016450A Active KR102622608B1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법
KR1020217015660A Active KR102537004B1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020217015660A Active KR102537004B1 (ko) 2019-03-12 2020-03-12 패키징 기판 및 이의 제조방법

Country Status (6)

Country Link
US (2) US12198994B2 (ko)
EP (1) EP3913662A4 (ko)
JP (2) JP2022523898A (ko)
KR (2) KR102622608B1 (ko)
CN (1) CN113261093B (ko)
WO (1) WO2020185023A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114340225B (zh) * 2021-12-23 2024-02-23 江苏普诺威电子股份有限公司 适用于镭射盲孔的多层封装基板对准方法
KR20240159149A (ko) * 2023-04-28 2024-11-05 엘지이노텍 주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014139963A (ja) 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
JP2015070189A (ja) * 2013-09-30 2015-04-13 凸版印刷株式会社 インターポーザーおよびその製造方法、並びにインターポーザーを備える半導体装置およびその製造方法
JP2016111221A (ja) * 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835598A (en) 1985-06-13 1989-05-30 Matsushita Electric Works, Ltd. Wiring board
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5304743A (en) 1992-05-12 1994-04-19 Lsi Logic Corporation Multilayer IC semiconductor package
JP3173250B2 (ja) 1993-10-25 2001-06-04 ソニー株式会社 樹脂封止型半導体装置の製造方法
KR0184043B1 (ko) 1995-08-01 1999-05-01 구자홍 브이오디용 멀티인터페이스 시스템
KR0150124B1 (ko) 1995-12-13 1998-10-15 김광호 액정표시장치 글래스 적재용 카세트 및 지그
KR20010086372A (ko) 1998-09-10 2001-09-10 추후제출 비원형 마이크로 비어
JP2000142876A (ja) 1999-01-01 2000-05-23 Sharp Corp 基板収納カセット
JP3878663B2 (ja) 1999-06-18 2007-02-07 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP4605184B2 (ja) 1999-08-25 2011-01-05 日立化成工業株式会社 配線接続材料及びそれを用いた配線板製造方法
KR100361464B1 (ko) 2000-05-24 2002-11-18 엘지.필립스 엘시디 주식회사 기판 수납용 카세트
KR20020008574A (ko) 2000-07-24 2002-01-31 김영민 멀티 포크형 엔드 이펙터 및 유리기판의 반송방법
KR100720090B1 (ko) 2000-08-29 2007-05-18 삼성전자주식회사 액정 표시 장치용 글래스 적재 카세트
EP1220309A1 (en) 2000-12-28 2002-07-03 STMicroelectronics S.r.l. Manufacturing method of an electronic device package
JP4092890B2 (ja) 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP4012375B2 (ja) 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
KR200266536Y1 (ko) 2001-07-12 2002-02-28 (주)상아프론테크 액정표시장치 글래스 적재용 카세트의 사이드 프레임
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
KR100447323B1 (ko) 2002-03-22 2004-09-07 주식회사 하이닉스반도체 반도체 소자의 물리기상 증착 방법
US20040107569A1 (en) 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
EP1435651B1 (en) 2003-01-02 2012-11-07 E.I. Du Pont De Nemours And Company Process for the constrained sintering of asymetrically configured dielectric layers
JP2004311919A (ja) 2003-02-21 2004-11-04 Shinko Electric Ind Co Ltd スルーホールフィル方法
JP4265281B2 (ja) 2003-05-22 2009-05-20 日立化成工業株式会社 多層回路基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
KR20060111449A (ko) 2003-09-24 2006-10-27 이비덴 가부시키가이샤 인터포저, 다층프린트배선판
KR20050044989A (ko) 2003-11-08 2005-05-16 내일시스템주식회사 액정 패널용 유리기판 운반용 트레이
JP3951055B2 (ja) 2004-02-18 2007-08-01 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
US7214475B2 (en) 2004-03-29 2007-05-08 Christoph Georg Erben Compound for optical materials and methods of fabrication
US7416789B2 (en) 2004-11-01 2008-08-26 H.C. Starck Inc. Refractory metal substrate with improved thermal conductivity
US20060182556A1 (en) 2005-01-10 2006-08-17 Au Optronics Corporation Substrate transportation device (wire)
US7299111B2 (en) 2005-02-04 2007-11-20 Johnson Controls Technology Company Method of clearing an HVAC control fault code memory
JP2006293257A (ja) 2005-04-08 2006-10-26 Samsung Electronics Co Ltd 表示パネル用ガラスを積載するためのガラスカセット
WO2006129354A1 (ja) 2005-06-01 2006-12-07 Matsushita Electric Industrial Co., Ltd. 回路基板とその製造方法及びこれを用いた電子部品
JP4804083B2 (ja) 2005-09-15 2011-10-26 旭化成イーマテリアルズ株式会社 導電性金属ペースト
KR100687557B1 (ko) 2005-12-07 2007-02-27 삼성전기주식회사 뒤틀림이 개선된 기판 및 기판형성방법
KR100747023B1 (ko) 2006-01-19 2007-08-07 삼성전기주식회사 다층 인쇄회로기판 및 그 제작방법
JP5021216B2 (ja) 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
TWI433626B (zh) 2006-03-17 2014-04-01 Ngk Spark Plug Co 配線基板之製造方法及印刷用遮罩
JP2007281252A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co 基板カセット
JP2007281251A (ja) 2006-04-07 2007-10-25 E I Du Pont De Nemours & Co サポートバーおよび基板カセット
KR100794961B1 (ko) 2006-07-04 2008-01-16 주식회사제4기한국 인쇄회로기판 제조용 ｐｓａｐ 방법
US20080017407A1 (en) 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
KR20080047127A (ko) 2006-11-24 2008-05-28 엘지디스플레이 주식회사 기판 수납용 카세트 및 이를 포함하는 기판반송장치
US20100044089A1 (en) 2007-03-01 2010-02-25 Akinobu Shibuya Interposer integrated with capacitors and method for manufacturing the same
US20080217761A1 (en) 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
KR100859206B1 (ko) 2007-03-15 2008-09-18 주식회사제4기한국 플라즈마를 이용한 ｌｖｈ 제조방법
JP4840245B2 (ja) 2007-04-27 2011-12-21 株式会社日立製作所 マルチチップモジュール
WO2009005492A1 (en) 2007-06-29 2009-01-08 United States Postal Service Systems and methods for validating an address
EP2165362B1 (en) * 2007-07-05 2012-02-08 ÅAC Microtec AB Low resistance through-wafer via
JP2009295862A (ja) 2008-06-06 2009-12-17 Mitsubishi Electric Corp 高周波樹脂パッケージ
CN102106198B (zh) 2008-07-23 2013-05-01 日本电气株式会社 半导体装置及其制造方法
JP2010080679A (ja) 2008-09-26 2010-04-08 Kyocera Corp 半導体装置の製造方法
EP2338171B1 (en) * 2008-10-15 2015-09-23 ÅAC Microtec AB Method for making an interconnection via
KR100993220B1 (ko) 2008-10-22 2010-11-10 주식회사 디이엔티 노광장비용 카세트의 위치 정렬장치
KR101058685B1 (ko) * 2009-02-26 2011-08-22 삼성전기주식회사 패키지 기판 및 이의 제조 방법
WO2010150297A1 (ja) 2009-06-22 2010-12-29 三菱電機株式会社 半導体パッケージおよび当該半導体パッケージの実装構造
US8774580B2 (en) 2009-12-02 2014-07-08 Alcatel Lucent Turning mirror for photonic integrated circuits
CN102097330B (zh) 2009-12-11 2013-01-02 日月光半导体（上海）股份有限公司 封装基板的导通结构及其制造方法
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
WO2011109648A1 (en) 2010-03-03 2011-09-09 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
JPWO2011132600A1 (ja) 2010-04-20 2013-07-18 旭硝子株式会社 半導体デバイス貫通電極用のガラス基板
JP2011228495A (ja) 2010-04-20 2011-11-10 Asahi Glass Co Ltd 半導体デバイス貫通電極形成用のガラス基板の製造方法および半導体デバイス貫通電極形成用のガラス基板
US8846451B2 (en) 2010-07-30 2014-09-30 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US9167694B2 (en) 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
KR20120051992A (ko) 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
CN102122691B (zh) 2011-01-18 2015-06-10 王楚雯 Led外延片、led结构及led结构的形成方法
JP5855905B2 (ja) 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
US9420708B2 (en) 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
KR101160120B1 (ko) 2011-04-01 2012-06-26 한밭대학교 산학협력단 유리기판의 금속 배선 방법 및 이를 이용한 유리기판
US20130050227A1 (en) 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
KR20130027159A (ko) 2011-09-07 2013-03-15 효창산업 주식회사 엘씨디 글라스용 카세트의 서포트바 및 그 서포트바 조립 지그
JP5820673B2 (ja) 2011-09-15 2015-11-24 新光電気工業株式会社 半導体装置及びその製造方法
TWI437672B (zh) 2011-12-16 2014-05-11 利用氣體充壓以抑制載板翹曲的載板固定方法
US9117730B2 (en) * 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US20130293482A1 (en) 2012-05-04 2013-11-07 Qualcomm Mems Technologies, Inc. Transparent through-glass via
US8816218B2 (en) 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
JP6083152B2 (ja) 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP6007044B2 (ja) 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
JP6114527B2 (ja) 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
US9113574B2 (en) 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2015038912A (ja) 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
JP2014127701A (ja) 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
DE112013006831T5 (de) 2013-03-15 2015-12-10 Schott Glass Technologies (Suzhou) Co., Ltd. Chemisch vorgespanntes flexibles ultradünnes Glas
US20140326686A1 (en) 2013-05-06 2014-11-06 Shenzhen China Star Optoelectronics Technology Co., Ltd. Substrate cartridge
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
JP2014236029A (ja) 2013-05-31 2014-12-15 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP5993812B2 (ja) 2013-07-10 2016-09-14 富士フイルム株式会社 導電膜の製造方法
KR20150014167A (ko) 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR101531097B1 (ko) 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
US9296646B2 (en) 2013-08-29 2016-03-29 Corning Incorporated Methods for forming vias in glass substrates
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
JP2015080800A (ja) 2013-10-23 2015-04-27 旭硝子株式会社 レーザ光を用いてガラス基板に貫通孔を形成する方法
JP6201663B2 (ja) 2013-11-13 2017-09-27 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9517963B2 (en) 2013-12-17 2016-12-13 Corning Incorporated Method for rapid laser drilling of holes in glass and products made therefrom
WO2015116749A1 (en) 2014-01-31 2015-08-06 Corning Incorporated Methods and apparatus for providing an interposer for interconnecting semiconductor chips
JP6273873B2 (ja) 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR102155740B1 (ko) 2014-02-21 2020-09-14 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US10211169B2 (en) * 2014-05-27 2019-02-19 University Of Florida Research Foundation, Inc. Glass interposer integrated high quality electronic components and systems
JP6466252B2 (ja) 2014-06-19 2019-02-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2016009844A (ja) 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP6387712B2 (ja) 2014-07-07 2018-09-12 イビデン株式会社 プリント配線板
WO2016031619A1 (ja) 2014-08-29 2016-03-03 三井金属鉱業株式会社 導電体の接続構造及びその製造方法、導電性組成物並びに電子部品モジュール
JP5994958B2 (ja) 2014-09-30 2016-09-21 株式会社村田製作所 半導体パッケージおよびその実装構造
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
JP6711824B2 (ja) 2014-11-05 2020-06-17 コーニング インコーポレイテッド 非平面状の構造的特徴および無アルカリガラス要素を有するガラス物品
JP6539992B2 (ja) 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
KR102380304B1 (ko) 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
KR101696705B1 (ko) 2015-01-30 2017-01-17 주식회사 심텍 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US9778226B2 (en) 2015-02-19 2017-10-03 Saudi Arabian Oil Company Slug flow monitoring and gas measurement
US9585257B2 (en) 2015-03-25 2017-02-28 Globalfoundries Inc. Method of forming a glass interposer with thermal vias
CN104714317B (zh) 2015-04-07 2017-06-23 合肥鑫晟光电科技有限公司 一种卡匣及基板转移装置
KR102172630B1 (ko) 2015-04-16 2020-11-04 삼성전기주식회사 반도체 소자 패키지 및 그 제조방법
JP6596906B2 (ja) 2015-04-30 2019-10-30 大日本印刷株式会社 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
TWI544580B (zh) 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102425753B1 (ko) 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판, 인쇄회로기판의 제조 방법 및 이를 포함하는 반도체 패키지
JP6657609B2 (ja) 2015-06-12 2020-03-04 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法
CN105035717B (zh) 2015-06-23 2019-09-06 合肥鑫晟光电科技有限公司 装卸卡匣的系统和装卸卡匣的方法
JP6645502B2 (ja) 2015-07-24 2020-02-14 Ａｇｃ株式会社 ガラス基板、積層基板、積層基板の製造方法、積層体、梱包体、およびガラス基板の製造方法
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP6369436B2 (ja) 2015-09-29 2018-08-08 大日本印刷株式会社 貫通電極基板および貫通電極基板の製造方法
WO2017057645A1 (ja) 2015-10-02 2017-04-06 三井金属鉱業株式会社 ボンディング接合構造
US20170103249A1 (en) 2015-10-09 2017-04-13 Corning Incorporated Glass-based substrate with vias and process of forming the same
JP6690929B2 (ja) 2015-12-16 2020-04-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6720534B2 (ja) 2016-01-07 2020-07-08 日立化成株式会社 組立品の製造方法、加圧接合容器及び加圧接合装置
KR102450599B1 (ko) * 2016-01-12 2022-10-07 삼성전기주식회사 패키지기판
US10330874B2 (en) 2016-02-02 2019-06-25 Georgia Tech Research Corporation Mixed-signal substrate with integrated through-substrate vias
CN109070549B (zh) 2016-04-28 2021-07-06 Ａｇｃ株式会社 玻璃层叠体及其制造方法
KR102325873B1 (ko) 2016-04-29 2021-11-12 쇼오트 글라스 테크놀로지스 (쑤저우) 코퍼레이션 리미티드. 고강도 초박형 유리 및 이의 제조 방법
TWI559410B (zh) 2016-05-09 2016-11-21 以壓差法抑制材料翹曲的方法
US10072328B2 (en) 2016-05-24 2018-09-11 Emagin Corporation High-precision shadow-mask-deposition system and method therefor
KR101738003B1 (ko) 2016-08-18 2017-05-22 (주)상아프론테크 기판 적재 카세트의 서포트 바를 지지하기 위한 인서트 구조체 및 이를 구비한 카세트
US10366904B2 (en) 2016-09-08 2019-07-30 Corning Incorporated Articles having holes with morphology attributes and methods for fabricating the same
CN206541281U (zh) 2016-10-12 2017-10-03 肖特玻璃科技(苏州)有限公司 一种电子器件结构及其使用的超薄玻璃板
TWI669797B (zh) 2016-11-16 2019-08-21 矽品精密工業股份有限公司 電子裝置及其製法與基板結構
JP7080579B2 (ja) * 2016-12-02 2022-06-06 凸版印刷株式会社 電子部品製造方法
CN106449574B (zh) 2016-12-05 2019-04-30 中国科学院微电子研究所 同轴式差分对硅通孔结构
JP2018107256A (ja) 2016-12-26 2018-07-05 凸版印刷株式会社 ガラス配線板、半導体パッケージ基板、半導体装置、及び半導体装置の製造方法
JP6984277B2 (ja) 2016-12-27 2021-12-17 大日本印刷株式会社 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
JP6810617B2 (ja) 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
JP7021854B2 (ja) 2017-01-24 2022-02-17 ゼネラル・エレクトリック・カンパニイ 電力用電子回路パッケージおよびその製造方法
DE102018100299A1 (de) 2017-01-27 2018-08-02 Schott Ag Strukturiertes plattenförmiges Glaselement und Verfahren zu dessen Herstellung
US20180240778A1 (en) 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery
JP2018148086A (ja) 2017-03-07 2018-09-20 大日本印刷株式会社 貫通電極基板の製造方法及び貫通電極基板
JP7022365B2 (ja) 2017-03-24 2022-02-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018163901A (ja) 2017-03-24 2018-10-18 イビデン株式会社 プリント配線板
JP2018174189A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法
JP6889855B2 (ja) 2017-03-31 2021-06-18 大日本印刷株式会社 貫通電極基板およびその製造方法
KR20180116733A (ko) 2017-04-14 2018-10-25 한국전자통신연구원 반도체 패키지
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
JP2018199605A (ja) 2017-05-29 2018-12-20 Ａｇｃ株式会社 ガラス基板の製造方法およびガラス基板
KR101980871B1 (ko) 2017-06-30 2019-05-23 한국과학기술원 관통형 ｔｇｖ 금속 배선 형성 방법
JP6928896B2 (ja) 2017-07-05 2021-09-01 大日本印刷株式会社 実装基板及び実装基板の製造方法
JP6871095B2 (ja) 2017-07-14 2021-05-12 株式会社ディスコ ガラスインターポーザの製造方法
CN109411432B (zh) 2017-08-18 2020-09-18 财团法人工业技术研究院 半导体封装重布线层结构
KR102028715B1 (ko) 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR101903485B1 (ko) 2018-03-27 2018-10-02 (주)상아프론테크 기판 적재용 카세트
CN108878343B (zh) 2018-06-29 2022-05-03 信利半导体有限公司 一种柔性显示装置的制造方法
KR101944718B1 (ko) 2018-07-05 2019-02-01 (주)상아프론테크 인서트 구조체 및 이를 구비한 기판 적재용 카세트
JP6669201B2 (ja) 2018-07-06 2020-03-18 大日本印刷株式会社 貫通電極基板
KR20230033077A (ko) 2021-08-26 2023-03-08 삼성디스플레이 주식회사 글래스 수납용 카세트, 글래스를 카세트에 적재하는 방법 및 커버 윈도우의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014139963A (ja) 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
JP2015070189A (ja) * 2013-09-30 2015-04-13 凸版印刷株式会社 インターポーザーおよびその製造方法、並びにインターポーザーを備える半導体装置およびその製造方法
JP2016111221A (ja) * 2014-12-08 2016-06-20 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2017216398A (ja) * 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板

Also Published As

Publication number Publication date
EP3913662A4 (en) 2022-11-02
KR102537004B1 (ko) 2023-05-26
WO2020185023A1 (ko) 2020-09-17
US12198994B2 (en) 2025-01-14
KR20210071075A (ko) 2021-06-15
JP7599518B2 (ja) 2024-12-13
KR20230074611A (ko) 2023-05-30
EP3913662A1 (en) 2021-11-24
US20250096055A1 (en) 2025-03-20
CN113261093A (zh) 2021-08-13
CN113261093B (zh) 2024-04-16
JP2023103353A (ja) 2023-07-26
JP2022523898A (ja) 2022-04-27
US20220059421A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
KR102653023B1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
US20240128177A1 (en) Packaging substrate and semiconductor apparatus comprising same
JP7599518B2 (ja) パッケージング基板及びその製造方法
JP7588114B2 (ja) 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置
KR102528166B1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
KR102652986B1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20230515

Application number text: 1020217015660

Filing date: 20210524

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230530

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20231212

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240104

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240104

End annual number: 3

Start annual number: 1

PG1601 Publication of registration