KR102612031B1 - 고전자 이동도 트랜지스터 소자 및 그 제조 방법 - Google Patents
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Abstract
고전자 이동도 트랜지스터 소자의 제조 방법이 개시된다. 이 제조 방법은, 기판 상부에 전이층 및 반도체층을 순차적으로 형성하는 단계; 상기 반도체층의 표면 일부를 식각하여 일정 깊이를 갖는 베리어층 영역을 형성한 후, 상기 베리어층 영역에 베리어층을 형성하는 단계; 상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계; 상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및 상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)에 관한 것이다.
고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor, 이하 HEMT)는 서로 다른 에너지 밴드-갭(Band-Gap)을 가지는 이종 반도체 접합 구조를 갖는다.
이종 반도체 접합 구조에 의해 발생하는 분극(Polarization)과 반도체 간의 밴드갭 차이에서 오는 밴드-단절(Band-Discontinuity)이 이종 접합 계면(heterojunction interface)에 2-DEG(2-Dimensional Electron Gas)층을 형성시키는데, 이를 반도체 소자의 채널층으로 사용한다.
2-DEG층에 존재하는 전자의 농도는 이종 접합되는 반도체 물질들 간의 분극, 밴드-단절뿐만 아니라 반도체층과 베리어층(barrier layer), 그리고 베리어층 위에 형성되는 유전막들의 내부와 계면에 존재하는 전하에도 의존하며, 전자의 농도는 소자의 전기적 특성에 영향을 준다.
2-DEG 층에 형성된 전자들은 소스와 드레인 전극 사이에서 이동하며, 소스와 드레인 및 게이트 전극에 인가되는 전압에 의해서 제어된다. 2-DEG층을 이용하는 HEMT소자는 높은 주파수 특성과 높은 전력밀도 및 큰 파괴전압 특성으로 인해 차세대 전력소자로 각광받고 있으나, 소스와 드레인 전극 형성 조건에 따라 발생하는 저항에 의해 전류 및 주파수 특성과 같은 소자의 특성이 제한될 수 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 소스 전극과 드레인 전극에서 발생하는 저항을 줄이고 주파수 특성을 높여 개선된 고전자 이동도 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 구조적으로 안정되며, 전기적 특성이 향상된 고전자 이동도 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 전술한 목적 및 그 이외의 목적과 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
상술한 목적을 달성하기 위한 본 발명의 일면에 따른 고전자 이동도 트랜지스터 소자의 제조 방법은, 기판 상부에 전이층 및 반도체층을 순차적으로 형성하는 단계; 상기 반도체층의 표면 일부를 식각하여 일정 깊이를 갖는 베리어층 영역을 형성한 후, 상기 베리어층 영역에 베리어층을 형성하는 단계; 상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계; 상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및 상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계를 포함한다.
실시 예에서, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는, 상기 2-DEG층이 상기 소스 및 드레인 전극에 직접 전기적으로 연결되는 단계일 수 있다.
실시 예에서, 상기 반도체층의 표면에서 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 상기 소스 및 드레인 전극을 각각 형성하는 단계일 수 있다.
실시 예에서, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계; 급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및 상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계를 포함할 수 있다.
본 발명의 다른 일면에 따른 고전자 이동도 트랜지스터 소자의 제조 방법은, 기판 상부에 전이층 및 제1 반도체층을 순차적으로 형성하는 단계; 상기 제1 반도체층의 전면에 걸쳐 베리어층을 형성하는 단계; 상기 베리어층의 일부를 제거한 후, 상기 베리어층의 일부를 제거함에 따라 상부로 노출되는 상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계; 상기 제1 반도체층과 상기 제1 반도체층 상에 형성된 상기 제2 반도체층을 포함하는 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계; 상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및 상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계를 포함한다.
실시 예에서, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는 상기 2-DEG층의 양쪽 끝부분이 상기 소스 및 드레인 전극에 직접 전기적으로 각각 연결되는 단계일 수 있다.
실시 예에서, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는, 상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계; 급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및 상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계를 포함할 수 있다.
실시 예에서, 상기 제1 반도체층과 상기 제2 반도체층은 동일하거나 서로 다른 재질로 이루어질 수 있다.
본 발명의 또 다른 일면에 따른 고전자 이동도 트랜지스터 소자는, 기판 상부에 적층된 전이층; 상기 전이층의 상부에 적층된 반도체층; 상기 반도체층의 표면에 일정 깊이로 형성된 홈에 적층된 베리어층; 상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 적층되는 소스 및 드레인 전극; 상기 반도체층과 상기 베리어층 상에 적층되고, 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 베리어층의 일부를 상부로 노출시키는 개구부를 갖는 보호층; 및 상기 상부로 노출된 베리어층의 일부의 상부에 적층되는 게이트 전극을 포함한다.
실시 예에서, 상기 2-DEG층의 양쪽 끝부분은 상기 소스 및 드레인 전극에 각각 전기적으로 직접 연결된다.
실시 예에서, 상기 2-DEG층의 양쪽 끝부분은 상기 반도체층의 표면에서 상부로 노출되도록 구부러진 형상을 갖는다.
실시 예에서, 상기 반도체층은, 상기 전이층의 상부에 적층된 제1 반도체층; 및 상기 제1 반도체층의 상부에 적층되고, 상기 베리어층이 적층되는 상기 홈을 갖는 제2 반도체층을 포함할 수 있다.
실시 예에서, 상기 2-DEG층은, 상기 제1 반도체층 내에서 수평 방향으로 형성되고, 상기 제2 반도체층 내에서 수직 방향으로 형성될 수 있다.
고전자 이동도 트랜지스터 소자(HEMT)는 반도체층과 베리어층의 접합에 의해 발생하는 분극 및 에너지 밴드갭 차이로 인해 반도체층과 베리어층의 계면 부근에서 자연적으로 2-DEG층이 생성된다. 이 2-DEG층에 존재하는 전자는 소스, 드레인 및 게이트 전극에 인가되는 전압에 의해서 이동하게 된다. 그러나, 소스, 드레인의 형성 조건에 따라서 발생되는 저항이 전자의 이동을 제한하여, 전류가 감소하는 요인이 되고 주파수 특성이 나빠진다.
본 발명에 따른 고전자 이동도 트랜지스터 소자에 의하면, 2-DEG층이 반도체 층의 표면에서 노출되도록 반도체층 위에 베리어층이 형성되고, 반도체 층의 표면에 노출된 2-DEG층 상에 소스 및 드레인 전극이 형성된다. 이렇게 함으로써, 2-DEG층과 소스 및 드레인 전극이 연결되어 저항이 최소화될 수 있으며, 고전자 이동도 트랜지스터 소자의 주파수 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 소자 및 이의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
본 명세서에서 제2 특징부 상의 또는 그 위의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있으며, 제1 및 제2 특징 부들이 직접 접촉하지 않을 수 있도록 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성되는 실시예들을 또한 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(이하, HEMT 소자라 함)는 기판(100), 전이층(transition layer, 101), 반도체층(102), 베리어층(103), 드레인 전극(202), 소스 전극(203), 보호층(204) 및 게이트 전극(205)을 포함한다.
기판(100)은, 예를 들면, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 갈륨나이트라이드(GaN) 기판, 사파이어(sapphire) 기판, 다이아몬드(diamond) 기판 등일 수 있으나, 이에 한정되지 않는다.
전이층(101)은 기판(100)의 상부에 적층(배치)된다. 전이층(101)은 기판(100)과 반도체층(102) 사이의 격자 상수 및 열팽창 계수 차이를 완화시키기 위한 버퍼층으로 역할 한다. 도면에서는 단층 구조의 전이층(101)을 도시하고 있으나, 다층 구조로 이루어질 수도 있다.
반도체층(102)은 전이층(101)의 상부에 적층(배치)된다. 반도체층(102)의 표면에는 일정 깊이의 홈 또는 영역(도 2b의 10)이 형성된다. 홈 또는 영역에는 베리어층(103)이 적층(배치)된다. 반도체층(102)은, 수십 마이크로미터 이하의 두께를 가질 수 있으며, 예를 들면, AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs등을 포함하는 III-V족 화합물 반도체일 수 있다. 반도체층(102) 내부에 2-DEG층이 형성될 수 있는 물질이라면 반도체층(102)의 재질에는 제한이 없다.
반도체층(102)의 표면에 형성된 홈 또는 영역에 베리어층(103)이 적층(배치)되면, 반도체층(102)의 내부에 상기 반도체층(102)과 상기 베리어층(103) 사이의 계면을 따라 형성되는 2-DEG층(102A)이 정의된다. 이때, 2-DEG층(102A)의 양 끝부분은 상기 반도체층(102)의 표면 상에 노출되도록 구부러진 형상을 갖도록 형성될 수 있다.
드레인 전극(202)과 소스 전극(203)은 2-DEG층(102A)의 양 끝부분에 전기적으로 연결되도록 반도체층(102)과 베리어층(103)의 접합 경계에 적층(배치)된다
보호층(204)은 상부로 노출되는 상기 반도체층(102)과 상기 베리어층(103)의 상부에 적층 된다. 또한, 보호층(204)에는 상기 드레인 전극(202), 상기 소스 전극(203) 및 상기 드레인 전극(202)과 상기 소스 전극(203) 사이의 베리어층(103)의 일부를 상부로 노출시키는 개구부들이 형성된다. 이러한 개구부들에 의해 상부로 노출된 상기 드레인 전극(202)과 상기 소스 전극(203)에 바이어스 전압이 인가될 수 있다.
게이트 전극(205)은 상기 보호층(204)에 형성된 상기 개구부(도 2k의 20)에 의해 상부로 노출된 베리어층(103) 상부에 적층(배치)된다.
이하, 도 1에 도시한 반도체 소자(또는, HEMT 소자)의 제조 방법에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2l는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 상기 기판(100)이 준비된다. 기판(100) 상에는 전이층(101)이 에피택셜 성장 방법(epitaxial growth)을 포함하는 공지의 증착 공정에 따라 형성될 수 있다. 전이층(101) 상에는 반도체층(102)이 공지의 증착 공정에 따라 형성될 수 있다.
이어, 도 2b를 참조하면, 반도체층(102)의 표면 일부를 제거하는 식각 공정을 통해, 일정 깊이를 갖는 베리어층 영역(10)을 형성한다. 본 명세서에서 베리어층 영역(10)은 '홈' 또는 '식각 홈'으로 불릴 수 있다. 식각 공정은, 예를 들면, 건식 식각, 습식 식각 또는 건식과 습식 식각 방법의 혼용일 수 있다. 베리어층 영역(10)의 구조는 다양한 형태가 될 수 있다.
이어, 도 2c를 참조하면, 반도체층(102)의 표면에 형성된 베리어층 영역(도 2b의 10)에 베리어층(103)이 형성된다. 베리어층(103)의 형성을 위해, 공지의 증착 공정이 이용될 수 있다.
도 2d 내지 2f는 반도체층(102)의 표면에 베리어층(103)을 형성하는 다른 실시 예로서, 먼저, 도 2d를 참조하면, 반도체층(102, 제1 반도체층)의 표면 전체에 베리어층(103)을 형성(적층)한다.
이어, 도 2e를 참조하면, 반도체층(102)의 표면 상에 형성된 베리어층(103)의 일부를 제거하는 식각 공정이 진행된다. 식각 공정은, 예를 들면, 건식 식각, 습식 식각 또는 건식과 습식 식각 방법의 혼용일 수 있다.
이어, 도 2f를 참조하면, 도 2e의 식각 공정에 의해 상부로 노출되는 반도체층(102)의 표면 상에 제2 반도체층(104)을 형성한다. 이처럼 2개의 반도체층들(102 및 104)이 적층된 경우, 상기 2-DEG층(102A)은, 상기 제1 반도체층(102) 내에서 수평 방향으로 형성되고, 상기 제2 반도체층(104) 내에서 수직 방향으로 형성될 수 있다. 이에 따라, 상기 2-DEG층(102A)의 양 끝부분(A, B)은 상기 제2 반도체층(104)의 표면에서 상부 방향으로 노출될 수 있다.
제2 반도체층(104)은, 수십 마이크로미터 이하의 두께를 가질 수 있으며, 예를 들면, AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs등을 포함하는 III-V족 화합물 반도체일 수 있으나, 이를 한정하는 것은 아니며, 베리어층(103)과 접하는 제2 반도체층(104) 내부에 2-DEG층이 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 반도체층(102, 또는 제1 반도체층)과 제2 반도체층(104)은 동일하거나 서로 다른 재질일 수 있다.
도 2c, 도 2f 및 2g를 참조하면, 반도체층(102)과 베리어층(103)은 그들 사이의 계면에서 이종 접합을 형성하고, 이종 접합에 의해 반도체층(102) 내에 2-DEG층(102A)이 정의된다. 동작 시, 2-DEG층(102A)은 전도성 채널로 역할 한다.
2-DEG층(102A)은 반도체층(102)과 베리어층(103)의 계면을 따라 형성되고, 이때, 2-DEG층(102A)의 양쪽 끝부분(A, B)이 구부러진 형상을 가지며, 이에 따라 2-DEG층(102A)은 반도체층(102)의 표면까지 연장되고, 2-DEG층(102A)의 양쪽 끝부분(A, B)이 반도체층(102)의 표면 상에 노출될 수 있다.
반도체층(102)은 도핑되지 않은 층일 수 있지만, 경우에 따라서는 소량의 불순물이 도핑된 층일 수 있다. 베리어층(103)은, 예를 들면, 질화물들 중에서 Al, Ga, In 및 B 중 적어도 하나를 포함하며 2-DEG층의 전자 농도를 높이기 위한 단층 또는 다층 구조를 가질 수 있다. 일례로, 베리어층(103)은 InGaN, AlGaN, AlInGaN, AlInN, AlN 등으로 구성된 다양한 질화물 중 하나 이상을 포함하는 단층 또는 다층 구조로 형성될 수 있다.
베리어층(103)의 두께는 수십 나노미터 이하일 수 있으며, 소량의 불순물이 첨가된 층이거나 첨가되지 않은 층일 수도 있다. 반도체층(102)과 베리어층(103)은 격자 상수가 다른 반도체 물질을 포함할 수 있으며, 베리어층(103)은 반도체층(102) 보다 넓은 밴드 갭을 갖는다.
반도체층(102)과 베리어층(103)의 이종 접합 시 계면에서 발생하는 분극과 에너지 밴드 갭의 차이에서 발생하는 밴드-절단에 의해서 반도체층(102)에 2-DEG층(102A)이 생성된다. 2-DEG층(102A)은 HEMT 소자에서 소스 전극과 드레인 전극에 직접 전기적으로 연결되고, 전자가 이동하는 채널(또는 채널층)로 사용된다.
도면에 도시하지는 않았으나, 반도체층(102)과 베리어층(103) 사이에는 계면층(Interfacial Layer)이 더 배치될 수 있다. 계면층은 반도체층(102)과 베리어층(103)의 계면 특성을 개선하여 2-DEG층(102A)의 전자 농도 및 전자 이동도를 향상시킬 수 있다. 계면층은 수 나노미터 두께 이하의 AlN등과 같은 물질일 수 있다.
이어, 도 2h를 참조하면, 반도체층(102), 반도체층(102)의 표면에 노출되는 2-DEG층(102A) 및 베리어층(103) 상에 전도성을 가지는 금속 패턴(201)들이 형성(패터닝 또는 증착)된다. 이로 인해, 2-DEG층(102A)과 금속 패턴(201)들이 전기적으로 직접 연결된다.
금속 패턴(201)들은 그 위치에 따라서 도 1에 도시한 드레인 전극 (202)과 소스 전극(203)으로 사용된다. 금속 패턴(201)들은, 예를 들면, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 증착되는 금속 패턴(201)들의 두께는 수 나노미터에서 수 마이크로미터 이하일 수 있다.
금속 패턴(201)들을 형성하는 방법으로, 포토리소그래피 공정, 금속 증착 공정 및 리프트-오프(lift-off) 공정이 이용될 수 있으며, 이러한 공정들은 널리 알려진 공정 기법으로서 상세한 설명은 공지기술로 대신한다.
이어, 도 2i를 참조하면, 급속 열처리 공정(rapid thermal process: RTP)을 통해, 반도체층(102), 베리어층(103) 및 반도체층(102)의 표면에 노출되는 2-DEG층(102A) 상에 형성된 금속 패턴(201)들을 베리어층(103)과 반도체층(102)의 내부로 각각 확산시키는 공정이 수행된다. 베리어층(103)과 반도체층(102)의 내부로 확산된 금속 패턴(201)들은 드레인 전극(202, 드레인 영역)과 소스 전극(203, 소스 영역)으로 각각 형성된다.
금속 패턴들(201)이 오믹 컨택(Ohmic contact)을 형성하고, 반도체층(102)과 베리어층(103)으로 확산될 수 있는 방법이라면, 급속 열처리 공정에 특별한 제한은 없다. 드레인 및 소스 전극(202 및 203)은 급속 열처리 공정을 통해 오믹 컨택 합금을 형성할 수 있으며, 급속 열처리 공정은 1100도 이하, 예를 들면, 850도, 30초간 진공분위기에서 수행될 수 있다. 도면에 도시하지는 않았으나, 드레인 및 소스 전극(202 및 203)을 형성한 후, 이온 주입 또는 식각 공정을 이용해 소자 격리를 실시할 수도 있다. 추가로, 드레인 및 소스 전극(202 및 203)을 형성한 후, 저항의 정도에 따라 열처리 공정을 실시하지 않을 수 있다.
이어, 도 2j를 참조하면, 반도체층(102), 드레인 전극(202), 소스 전극(203) 및 드레인 전극(202)과 소스 전극(203) 사이에 형성되는 베리어층(103) 상에 보호층(204)을 증착하는 공정이 진행된다.
보호층(204)은 SiO, SiN, 높은 유전율을 가지는 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있다. 증착 공정은, 예를 들면, PVD(Physical Vapor Deposition) 공정, PLD(Pulsed Laser Deposition) 공정, CVD(Chemical Vapor Deposition) 공정, ALD 공정 중 어느 하나이거나, 이들의 조합일 수 있다.
이어, 도 2k를 참조하면, 드레인 전극(202)과 소스 전극(203)에 바이어스 전압을 인가하기 위해서, 상기 드레인 전극(202)과 상기 소스 전극(203) 상에 형성된 보호층(204)를 식각하여 상기 드레인 전극(202)과 상기 소스 전극(203)의 표면을 상부로 노출시키는 개구부를 형성하는 공정이 진행된다. 동시에 드레인 전극(202)과 소스 전극 사이에 형성된 보호층(204)의 일부를 제거하여 베리어층(103)을 상부로 노출시키기 위한 개구부(20)를 형성하는 공정이 수행된다. 상부로 노출된 베리어층(103) 상에는 후술하는 게이트 전극(205)이 형성된다.
이러한 개구부들을 형성하기 위한 식각 공정은, 예를 들면, 건식 식각, 습식 식각 또는 건식과 습식 식각 방법의 혼용일 수 있다. 게이트 전극(205)을 형성하기 위한 보호층(204)의 식각 면적과 두께는 수백 마이크로미터 이하일 수 있다.
이어, 도 2l를 참조하면, 상기 상부로 노출되는 베리어층(103) 위에, 게이트 전극(205)이 형성된다. 상기 게이트 전극(205)은 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 게이트 전극(205)은 저항을 낮추기 위해서 상부의 폭이 하부의 폭보다 큰 T자형 또는 Г자형 등으로 형성될 수 있다. 따라서, 게이트 전극(205)은 상기 보호층(204)에 형성된 개구부(도 2k의 20)에 의해 상부로 노출되는 베리어층(103)과 보호층(204)의 표면에 걸쳐 형성될 수 있다.
게이트 전극(205)은 포토리소그래피 및/또는 전자빔 리소그래피 공정을 이용하여 형성될 수 있고, 배선 패턴 형성 후, 전자빔 증착기를 이용해 Ni 또는 Pt를 포함하는 다층 금속을 증착하고 리프트-오프(lift-off) 공정을 실시할 수도 있다.
이상의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질적 특성을 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능하다. 따라서, 본 발명에 표현된 실시예들은 본 발명의 기술적 사상을 한정하는 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하고, 그와 동등하거나, 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 101: 전이층
102: 반도체층 103: 베리어층
104: 제2 반도체층
201: 전도성 금속 202: 드레인 전극
203: 소스 전극 204: 보호층
205: 게이트 전극
102: 반도체층 103: 베리어층
104: 제2 반도체층
201: 전도성 금속 202: 드레인 전극
203: 소스 전극 204: 보호층
205: 게이트 전극
Claims (13)
- 기판 상부에 전이층 및 반도체층을 순차적으로 형성하는 단계;
상기 반도체층의 표면 일부를 식각하여 일정 깊이를 갖는 베리어층 영역을 형성한 후, 상기 베리어층 영역에 베리어층을 형성하는 단계;
상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계;
상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및
상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계
를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법. - 제1항에서,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,
상기 2-DEG층이 상기 소스 및 드레인 전극에 직접 전기적으로 연결되는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법. - 제1항에서,
상기 반도체층의 표면에서 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 상기 소스 및 드레인 전극을 각각 형성하는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법. - 제1항에서,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계;
급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및
상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계
를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법. - 기판 상부에 전이층 및 제1 반도체층을 순차적으로 형성하는 단계;
상기 제1 반도체층의 전면에 걸쳐 베리어층을 형성하는 단계;
상기 베리어층의 일부를 제거한 후, 상기 베리어층의 일부를 제거함에 따라 상부로 노출되는 상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계;
상기 제1 반도체층과 상기 제1 반도체층 상에 형성된 상기 제2 반도체층을 포함하는 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계;
상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및
상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계
를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법. - 제5항에서,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는
상기 2-DEG층의 양쪽 끝부분이 상기 소스 및 드레인 전극에 직접 전기적으로 각각 연결되는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법. - 제5항에서,
상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는,
상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계;
급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및
상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계
를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법. - 제5항에서,
상기 제1 반도체층과 상기 제2 반도체층은 동일하거나 서로 다른 재질로 이루어진 것인 고전자 이동도 트랜지스터 소자의 제조 방법. - 기판 상부에 적층된 전이층;
상기 전이층의 상부에 적층된 반도체층;
상기 반도체층의 표면에 일정 깊이로 형성된 홈에 적층된 베리어층;
상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 적층되는 소스 및 드레인 전극;
상기 반도체층과 상기 베리어층 상에 적층되고, 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 베리어층의 일부를 상부로 노출시키는 개구부를 갖는 보호층; 및
상기 상부로 노출된 베리어층의 일부의 상부에 적층되는 게이트 전극
을 포함하는 고전자 이동도 트랜지스터 소자. - 제9항에서,
상기 2-DEG층의 양쪽 끝부분은 상기 소스 및 드레인 전극에 각각 전기적으로 직접 연결된 것인 고전자 이동도 트랜지스터 소자. - 제9항에서,
상기 2-DEG층의 양쪽 끝부분은 상기 반도체층의 표면에서 상부로 노출되도록 구부러진 형상을 갖는 것인 고전자 이동도 트랜지스터 소자. - 제9항에서,
상기 반도체층은,
상기 전이층의 상부에 적층된 제1 반도체층; 및
상기 제1 반도체층의 상부에 적층되고, 상기 베리어층이 적층되는 상기 홈을 갖는 제2 반도체층
을 포함하는 고전자 이동도 트랜지스터 소자. - 제12항에서,
상기 2-DEG층은,
상기 제1 반도체층 내에서 수평 방향으로 형성되고,
상기 제2 반도체층 내에서 수직 방향으로 형성되는 것인 고전자 이동도 트랜지스터 소자.
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Payment date: 20231206 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration |