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KR102611984B1 - 인터리빙 회로를 포함하는 다상 스위칭 레귤레이터 및 이의 스위칭 레귤레이팅 방법 - Google Patents

인터리빙 회로를 포함하는 다상 스위칭 레귤레이터 및 이의 스위칭 레귤레이팅 방법 Download PDF

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KR102611984B1
KR102611984B1 KR1020180120594A KR20180120594A KR102611984B1 KR 102611984 B1 KR102611984 B1 KR 102611984B1 KR 1020180120594 A KR1020180120594 A KR 1020180120594A KR 20180120594 A KR20180120594 A KR 20180120594A KR 102611984 B1 KR102611984 B1 KR 102611984B1
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Abstract

인터리빙 회로를 포함하는 다상 스위칭 레귤레이터 및 이의 스위칭 레귤레이팅 방법이 개시된다. 본 개시에 따른 다상 스위칭 레귤레이터(Multi-phase Switching Regulator)는 상기 입력 전압을 수신하고, 제1 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 생성하도록 구성되는 제1 레귤레이팅 회로, 상기 입력 전압을 수신하고, 제2 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 생성하도록 구성되는 제2 레귤레이팅 회로 및 상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압에 기초하여 생성된 상기 출력 전압과 레퍼런스 전압을 비교함으로써, 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 생성하도록 구성되는 인터리빙 회로를 포함할 수 있다.

Description

인터리빙 회로를 포함하는 다상 스위칭 레귤레이터 및 이의 스위칭 레귤레이팅 방법{MULTI-PHASE SWITCHING REGULATOR COMPRISING INTERLEAVING CIRCUIT AND SWITHCING REGULATING METHOD USING THEREOF}
본 개시의 기술적 사상은 스위칭 레귤레이터에 관한 것으로서, 더욱 상세하게는 독립적인 인터리빙 회로로부터 수신한 셋 신호에 기초하여 일정한 간격으로 서브 출력 전압을 생성하는 스위칭 레귤레이터 및 이를 이용하는 스위칭 레귤레이팅 방법에 관한 것이다.
스위칭 레귤레이터는 소자의 온/오프를 전환함으로써 입력 전압으로부터 출력 전압을 생성하는 장치를 지칭할 수 있다. 스위칭 레귤레이터는 높은 전력 효율 및 다양한 출력 전압을 제공할 수 있고, 다양한 시스템에서 부품들의 전원 전압들을 생성하는데 사용되고 있다. 스위칭 레귤레이터의 예로는 입력 직류 전원을 승압하거나 강압하기 위한 DC-DC 컨버터 등이 있다.
스위칭 레귤레이터는 복수의 레귤레이팅 회로로부터 생성되는 다상의 서브 출력 전압들을 중첩시킴으로써 출력 전압을 생성하는 다상 스위칭 레귤레이터(Multi-Phase Switching Regulator)로 구현될 수 있다. 다상의 서브 출력 전압들은 위상이 서로 다르고 그 위상 차이가 변함에 따라서 출력 전압이 달라질 수 있기 때문에 위상을 일정하게 유지하는 연구가 지속되어 왔다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 다상의 서브 출력 전압들의 위상 차이를 일정하게 유지하는 스위칭 레귤레이터 및 이를 이용한 스위칭 레귤레이팅 방법을 제공하는 데 있다.
본 개시의 기술적 사상이 해결하고자 하는 또 다른 과제는 복수의 레귤레이팅 회로 간의 전류 차이를 보상하는 스위칭 레귤레이터 및 이를 이용한 스위칭 레귤레이팅 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 다상 스위칭 레귤레이터(Multi-phase Switching Regulator)는 상기 입력 전압을 수신하고, 제1 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 생성하도록 구성되는 제1 레귤레이팅 회로, 상기 입력 전압을 수신하고, 제2 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 생성하도록 구성되는 제2 레귤레이팅 회로 및 상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압에 기초하여 생성된 상기 출력 전압과 레퍼런스 전압을 비교함으로써, 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 생성하도록 구성되는 인터리빙 회로;를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 다상 스위칭 레귤레이터는 상기 입력 전압을 수신하고, 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 제1 출력 노드에 출력하도록 구성되는 제1 레귤레이팅 회로, 상기 입력 전압을 수신하고, 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 제2 출력 노드에 출력하도록 구성되는 제2 레귤레이팅 회로, 상기 제1 출력 노드에 유입되는 제1 전류를 센싱하도록 구성되는 제1 전류 센서, 상기 제2 출력 노드에 유입되는 제2 전류를 센싱하도록 구성되는 제2 전류 센서 및 상기 제1 전류 및 상기 제2 전류를 수신하고, 상기 제1 전류의 센싱 값 및 상기 제2 전류의 센싱 값에 기초하여 상기 제2 레귤레이팅 회로에 제1 전류 제어 신호를 출력하도록 구성되는 제1 전류 밸런서를 포함하고, 상기 제2 레귤레이팅 회로는 상기 제1 전류 제어 신호에 기초하여 상기 제2 전류의 전류 레벨을 상기 제1 전류의 전류 레벨과 동일하게 조절하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 스위칭 레귤레이팅 방법은 입력 전압을 수신하는 단계, 제1 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 생성하는 단계, 제2 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 생성하는 단계, 상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압을 중첩함으로써 출력 전압을 생성하는 단계, 상기 출력 전압 및 레퍼런스 전압을 비교하는 단계 및 상기 비교하는 단계의 비교 결과에 기초하여 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 출력하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 장치는 인터리빙 회로가 복수의 레귤레이팅 회로에 순차적으로 복수의 셋 신호들을 출력하고, 복수의 레귤레이팅 회로가 복수의 셋 신호들에 기초하여 복수의 서브 출력 전압들을 생성함으로써 복수의 서브 출력 전압들 간의 최소 위상 차이가 일정하게 유지될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 4는 본 개시의 예시적 실시예에 따른 인터리빙 회로의 동작 방법을 타나내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 인터리빙 회로를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작을 나타내는 타이밍도이다.
도 8은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작을 나타내는 타이밍도이다.
도 12는 본 개시의 예시적 실시예에 따른 전류 밸런서를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 전류 밸런서의 동작 방법을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 전류 밸런서를 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 전류 밸런서의 동작 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기를 나타내는 회로도이다.
도 17은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기의 동작 방법을 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기의 동작을 나타내는 타이밍 도이다.
도 19는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 20는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 21은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 22는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 포함하는 시스템의 블록도를 나타낸다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 1을 참조하면, 전자 장치(1000)는 전원 관리부(1100), 중앙 처리 장치(CPU; 1200), 신호 처리부(1300), 사용자 인터페이스(1400), 저장부(1500), 장치 인터페이스(1600) 및 버스(1700)를 포함할 수 있다.
전자 장치(1000)는 예로서 컴퓨터, 모바일 폰, PDA, PMP, MP3 플레이어, 카메라, 캠코더, TV 수상기, 디스플레이 기기 등이 포함될 수 있다. 전원 관리부(1100)는 전자 장치(1000)에서 필요로 하는 전원 전압을 생성하여 각 구성 요소들에 공급할 수 있다.
전원 관리부(1100)는 스위칭 레귤레이터(100)를 포함할 수 있고, 스위칭 레귤레이터(100)는 DC-DC 컨버터로써 역할할 수 있다. 스위칭 레귤레이터(100)는 서로 다른 위상을 갖는 둘 이상의 서브 출력 전압을 중첩시킴으로써 출력 전압을 생성하는 다상 스위칭 레귤레이터(Multi-phase Switching Regulator)일 수 있다. 본 개시의 일 실시예에 따른 스위칭 레귤레이터(100)는 인터리빙 회로를 포함하고, 복수의 서브 출력 전압은 인터리빙 회로로부터 수신한 복수의 셋 신호에 따라서 위상이 결정될 수 있다. 이에 따라서, 복수의 서브 출력 전압 간 위상 차이가 일정하게 유지할 수 있다. 상세한 내용은 도 2 등에서 후술한다.
중앙 처리 장치(1200)는 전자 장치(1000)를 전반적으로 제어하는 동작을 수행할 수 있다. 일 예로서, 중앙 처리 장치(1200)는 사용자 인터페이스(1400)를 통하여 입력되는 정보에 기초하여 전자 장치(1000)의 구성 수단들을 제어할 수 있다. 신호 처리부(1300)는 장치 인터페이스(1600)를 통하여 수신되는 신호 또는 저장부(1500)로부터 읽어낸 신호를 정해진 규격에 맞추어 처리할 수 있다. 일 예로서, 신호 처리부(1500)는 비디오 신호 처리 또는 오디오 신호 처리 등을 수행할 수 있다.
사용자 인터페이스(1400)는 전자 장치(1000)의 기능 설정 및 동작에 필요한 정보를 사용자가 설정하기 위한 입력 장치로서 역할할 수 있다. 저장부(1500)는 전자 장치(1000)의 동작에 필요한 각종 정보들을 저장할 수 있다. 또한, 저장부(1500)는 장치 인터페이스(1600)를 통하여 수신되는 데이터 또는 전자 장치(1000)에서 처리된 데이터들을 저장할 수 있다. 장치 인터페이스(1600)는 전자 장치(1000)와 유선 또는 무선으로 접속되는 외부 장치와의 데이터 통신을 수행할 수 있다. 버스(1700)는 전자 장치(1000)의 구성 수단들 간의 정보를 전송하는 기능을 수행할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다.
도 2를 참조하면, 스위칭 레귤레이터(100)는 제1 레귤레이팅 회로(110) 내지 제n(n은 자연수) 레귤레이팅 회로(130), 제1 인덕터(L1) 내지 제n 인덕터(Ln) 및 인터리빙 회로(140)를 포함할 수 있다.
제1 레귤레이팅 회로(110)는 입력 전압(V_in)을 수신하고, 제1 셋 신호(Sig_S1)에 기초하여 입력 전압(V_in)을 변압함으로써 제1 위상의 제1 서브 출력 전압(V_1)을 생성할 수 있다. 제2 레귤레이팅 회로(120)는 입력 전압(V_in)을 수신하고, 제2 셋 신호(Sig_S2)에 기초하여 입력 전압(V_in)을 변압함으로써 제2 위상의 제2 서브 출력 전압(V_2)을 생성할 수 있다. 제n 레귤레이팅 회로(130)는 입력 전압(V_in)을 수신하고, 제n 셋 신호(Sig_Sn)에 기초하여 입력 전압(V_in)을 변압함으로써 제3 위상의 제n 서브 출력 전압(V_n)을 생성할 수 있다. 복수의 서브 출력 전압들(V_1~V_n)은 복수의 인덕터들(L1~Ln)을 통과한 뒤 중첩될 수 있고, 이에 따라서 출력 전압(V_out)이 생성될 수 있다.
서브 출력 전압들(V_1~V_n) 간의 최소 위상 차이는 2π/n일 수 있다. 일 예시에서, 스위치 레귤레이터(100)가 총 4개의 레귤레이팅 회로를 포함하는 경우, 제1 서브 출력 전압(V_1)과 제2 서브 출력 전압(V_2)간에는 2π/4=π/2의 위상차이가 날 수 있고, 제2 서브 출력 전압(V_1)과 제4 서브 출력 전압간에는 2π/4*2=π의 위상차이가 날 수 있다.
인터리빙 회로(140)는 출력 전압(V_out)에 기초하여 복수의 셋 신호들(Sig_S1~Sig_Sn)들을 순차적으로 출력할 수 있다. 일 실시예에서, 인터리빙 회로(140)는 출력 전압(V_out)이 레퍼런스 전압(V_ref)과 동일한 전압 레벨에 도달할 때마다 순차적으로 복수의 셋 신호들(Sig_S1~Sig_Sn)을 출력할 수 있다. 또한, 인터리빙 회로(140)는 제n 셋 신호(Sig_Sn)를 출력한 이후 출력 전압(V_out)이 레퍼런스 전압(V_ref)과 동일한 전압 레벨에 도달하면, 제1 셋 신호(Sig_S1)부터 다시 순차적으로 출력할 수 있다.
본 개시의 기술적 사상에 따르면, 인터리빙 회로(140)가 출력 전압(V_out)에 기초하여 생성한 복수의 셋 신호들(Sig_S1~Sig_Sn)에 대응하여 복수의 레귤레이팅 회로(110, 120, 130)가 복수의 서브 출력 전압(V_1~V_n)을 생성할 수 있고, 복수의 셋 신호들(Sig_S1~Sig_Sn)이 인터리빙 회로(140)에 의해 일률적으로 관리됨에 따라서 복수의 서브 출력 전압(V_1~V_n)간의 위상 차이가 일정하게 유지될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 2 및 도 3을 참조하면, 스위칭 레귤레이터(100)는 입력 전압(V_in)을 수신하고(S110), 복수의 셋 신호들(Sig_S1~Sig_Sn)에 대응하여 입력 전압(V_in)을 변압함으로써 서로 다른 위상을 갖는 복수의 서브 출력 전압들(V_1~V_n)을 생성할 수 있다(S120). 스위칭 레귤레이터(100)는 생성한 복수의 서브 출력 전압들(V_1~V_n)을 중첩시킴으로써 출력 전압(V_out)을 생성할 수 있고, 출력 전압(V_out)과 레퍼런스 전압(V_ref)을 비교할 수 있다(S140). 스위칭 레귤레이터(100)는 출력 전압(V_out)과 레퍼런스 전압(V_ref)의 비교 결과에 기초하여 복수의 셋 신호들(Sig_S1~Sig_Sn)을 순차적으로 반복 생성할 수 있고(S150), 복수의 셋 신호들(Sig_S1~Sig_Sn)에 기초하여 복수의 서브 출력 전압들(V_1~V_n)을 생성하기 위한 복수의 파워 입력 신호들을 순차적으로 생성할 수 있다(S160).
도 4는 본 개시의 예시적 실시예에 따른 인터리빙 회로의 동작 방법을 나타내는 순서도이다. 자세하게는 도 4는 도 3의 복수의 셋 신호들을 반복 생성하는 단계(S150)를 나타내는 도면이다.
도 2 및 도 4를 참조하면, 인터리빙 회로(140)는 플래그(k)를 ‘1’로 초기화하고(S151), 출력 전압(V_out)과 레퍼런스 전압(V_ref)을 비교할 수 있다(S152). 출력 전압(V_out)이 레퍼런스 전압(V_ref)과 동일해지면, 인터리빙 회로(140)는 제k 셋 신호를 제k 레귤레이팅 회로에 출력할 수 있다(S153). 인터리빙 회로(140)는 플래그(k)가 미리 결정된 자연수(n)와 동일한지 확인할 수 있다(S154). 일 실시예에서, 미리 결정된 자연수(n)는 복수의 레귤레이팅 회로들의 개수일 수 있다. 플래그(k)가 미리 결정된 자연수(n)와 동일하지 않은 경우, 플래그(k)에 ‘1’을 더한 뒤, S152 단계 내지 S154 단계를 반복할 수 있다. 플래그(k)가 미리 결정된 자연수(n)와 동일한 경우, 플래그(k)를 ‘1’로 초기화 시키고(S151), S152 단계 내지 S154 단계를 반복할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 회로도이다. 도 2와 중복되는 내용은 생략한다.
도 5를 참조하면, 스위칭 레귤레이터(100)는 제1 레귤레이팅 회로(110), 제2 레귤레이팅 회로(120), 복수의 인덕터들(L1, L2) 및 인터리빙 회로(140)를 포함할 수 있다. 도 5에서는 스위칭 레귤레이터(100)가 2개의 레귤레이팅 회로들(110, 120)을 포함하는 예시가 도시되어 있으나, 이는 일 예시에 불과하고, 도 2에서 상술한 바와 같이 스위칭 레귤레이터(100)는 2개보다 많은 레귤레이팅 회로들을 포함할 수 있다.
제1 레귤레이팅 회로(110)는 제1 게이트 드라이버(GD1), 제1 온-타임 생성기(OTG1) 및 복수의 트랜지스터들(P1, N1)을 포함할 수 있다. 제1 온-타임 생성기(OTG1)는 인터리빙 회로(140)로부터 제1 셋 신호(Sig_S1)를 수신하고, 제1 셋 신호(Sig_S1)에 대응하여 제1 파워 입력 신호(Sig_P1)를 제1 게이트 드라이버(GD1)에 출력할 수 있다.
일 실시예에서, 제1 온-타임 생성기(OTG1)는 제1 셋 신호(Sig_S1)에 대응하여 제1 파워 입력 신호(Sig_P1)를 로직 하이(예를 들면, ‘1’)로 천이할 수 있고, 이에 따라서, 제1 게이트 드라이버(GD1)는 전원 전압과 연결된 제1 PMOS 트랜지스터(P1)를 구동시킴으로써 제1 서브 출력 전압(V_1)의 전압 레벨을 증가시킬 수 있다. 제1 온-타임 생성기(OTG1)는 미리 결정된 시간이 지나면 제1 파워 입력 신호(Sig_P1)를 로직 로우(예를 들면, ‘0’)로 천이 시킬 수 있고, 이에 따라서, 제1 게이트 드라이버(GD1)는 전원 전압과 연결된 제1 NMOS 트랜지스터(N1)를 구동시킴으로써 제1 서브 출력 전압(V_1)의 전압 레벨을 감소시킬 수 있다.
제2 레귤레이팅 회로(120)는 제2 게이트 드라이버(GD2), 제2 온-타임 생성기(OTG2) 및 복수의 트랜지스터들(P2, N2)을 포함할 수 있다. 제2 레귤레이팅 회로(120)의 동작 중 제1 레귤레이팅 회로(110)와 유사한 내용은 생략한다.
본 개시의 기술적 사상에 따르면, 제1 온-타임 생성기(OTG1) 및 제2 온-타임 생성기(OTG2)는 복수의 레귤레이팅 회로(110, 120)와 독립적으로 구성되는 인터리빙 회로(140)에 의해 생성되는 복수의 셋 신호들(Sig_S1, Sig_S2)에 기초하여 복수의 파워 입력 신호들(Sig_P1, Sig_P2)을 생성할 수 있고, 이에 따라서, 복수의 레귤레이팅 회로들(110, 120)에 의해 생성되는 복수의 서브 출력 전압들(V_1, V_2)의 위상 차이가 일정하게 유지될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 인터리빙 회로를 나타내는 블록도이다.
도 6을 참조하면, 인터리빙 회로(140)는 비교기(Cmp) 및 카운터(Cnt)를 포함할 수 있다. 비교기(Cmp)는 출력 전압(V_out)과 레퍼런스 전압(V_ref)을 비교하고, 출력 전압(V_out)의 전압 레벨과 레퍼런스 전압(V_ref)의 전압 레벨이 동일한 경우 카운터(Cnt)에 클럭 신호(Sig_C)를 출력할 수 있다.
카운터(Cnt)는 클럭 신호(Sig_C)에 대응하여 제1 셋 신호(Sig_S1) 및 제2 셋 신호(Sig_S2)를 순차적으로 출력할 수 있다. 도 6에서는 인터리빙 회로(140)가 2개의 셋 신호들(Sig_S1, Sig_S2)을 출력하는 실시예가 도시되어 있으나, 이는 일 예시일 뿐이고, 3개 이상의 셋 신호들을 출력하는 경우, 카운터(Cnt)는 2개보다 많은 출력 단자를 포함하고, 3개 이상의 셋 신호들을 순차적으로 출력할 수 있다.
카운터(Cnt)는 맨 마지막 셋 신호인 제2 셋 신호(Sig_S2)를 출력하면, 카운팅을 리셋시킬 수 있다. 이에 따라서, 카운터(Cnt)는 클럭 신호(Sig_C)에 대응하여 다시 제1 셋 신호(Sig_S1)를 출력할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작을 나타내는 타이밍도이다.
도 5, 도 6 및 도 7을 참조하면, 제1 시점(t1)에서 출력 전압(V_out)은 레퍼런스 전압(V_ref)에 도달할 수 있고, 비교기(Cmp)는 이에 대응하여 클럭 신호(Sig_C)를 로직 하이로 천이시킬 수 있다. 카운터(Cnt)는 클럭 신호(Sig_C)에 대응하여 제1 셋 신호(Sig_S1)를 로직 하이로 천이시킬 수 있고, 제1 온-타임 생성기(OTG1)는 제1 파워 입력 신호(Sig_P1)를 로직 하이로 천이시킬 수 있다. 제1 게이트 드라이버(GD1)가 제1 파워 입력 신호(Sig_P1)에 대응하여 제1 PMOS 트랜지스터(P1)를 구동시킴으로써 제1 서브 출력 전압(V_1)의 전압 레벨이 상승할 수 있다. 또한, 이에 따라서, 출력 전압(V_out)의 전압 레벨 역시 상승할 수 있다.
제1 온-타임 생성기(OTG1)는 미리 결정된 시간이 흐른 제2 시점(t2)에서 제1 파워 입력 신호(Sig_P1)를 로직 로우로 천이시킬 수 있고, 제1 게이트 드라이버(GD1)가 이에 대응하여 제1 NMOS 트랜지스터(N1)를 구동시킴으로써 제1 서브 출력 전압(V_1)의 전압 레벨이 하강할 수 있다. 또한, 출력 전압(V_out)의 전압 레벨 역시 하강할 수 있다.
제3 시점(t3)에서 출력 전압(V_out)은 레퍼런스 전압(V_ref)에 도달할 수 있고, 비교기(Cmp)는 이에 대응하여 클럭 신호(Sig_C)를 로직 하이로 천이시킬 수 있다. 카운터(Cnt)는 클럭 신호(Sig_C)에 대응하여 제2 셋 신호(Sig_S2)를 로직 하이로 천이시킬 수 있고, 제2 온-타임 생성기(OTG2)는 제2 파워 입력 신호(Sig_P2)를 로직 하이로 천이시킬 수 있다. 제2 게이트 드라이버(GD2)가 제2 파워 입력 신호(Sig_P2)에 대응하여 제2 PMOS 트랜지스터(P2)를 구동시킴으로써 제2 서브 출력 전압(V_2)의 전압 레벨이 상승할 수 있다. 또한, 이에 따라서, 출력 전압(V_out)의 전압 레벨 역시 상승할 수 있다.
제2 온-타임 생성기(OTG2)는 미리 결정된 시간이 흐른 제4 시점(t4)에서 제2 파워 입력 신호(Sig_P2)를 로직 로우로 천이시킬 수 있고, 제2 게이트 드라이버(GD2)가 이에 대응하여 제2 NMOS 트랜지스터(N2)를 구동시킴으로써 제2 서브 출력 전압(V_2)의 전압 레벨이 하강할 수 있다. 또한, 출력 전압(V_out)의 전압 레벨 역시 하강할 수 있다.
제5 시점(t5) 내지 제8 시점(t8)에서의 스위칭 레귤레이터(100)의 동작은 제1 시점(t1) 내지 제4 시점(t4)에서의 스위칭 레귤레이터(100)의 동작과 동일하거나 유사할 수 있는 바 그 설명은 생략한다.
본 개시의 기술적 사상에 따르면, 인터리버 회로(140)가 출력 전압(V_out)과 레퍼런스 전압(V_ref)을 비교함으로써 생성한 복수의 셋 신호들(Sig_S1, Sig_S2)을 순차적으로 출력함으로써 제1 서브 출력 전압(V_1)과 제2 서브 출력 전압(V_2)의 위상 차이가 일정하게 유지될 수 있고, 이에 따라서 출력 전압(V_out)이 안정되게 출력될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다. 도 5와 중복되는 내용은 생략한다.
도 8을 참조하면, 스위칭 레귤레이터(100a)는 제1 레귤레이팅 회로(110a), 제2 레귤레이팅 회로(120a), 복수의 인덕터(L1, L2), 인터리빙 회로(140a), 제1 리플 생성기(RG1) 및 제2 리플 생성기(RG2)를 포함할 수 있다. 제1 레귤레이팅 회로(110a), 제2 레귤레이팅 회로(120a) 및 복수의 인덕터(L1, L2)는 도 5에서 상술한 제1 레귤레이팅 회로(110), 제2 레귤레이팅 회로(120) 및 복수의 인덕터(L1, L2)와 동일하거나 유사한 바 그 설명은 생략한다.
제1 리플 생성기(RG1)는 제1 서브 출력 전압(V_1)에 기초하여 생성한 제1 리플 전압(RV_1)을 덧셈기(Adr)에 출력할 수 있다. 제2 리플 생성기(RG2)는 제2 서브 출력 전압(V_2)에 기초하여 생성한 제2 리플 전압(RV_2)을 덧셈기(Adr)에 출력할 수 있다.
인터리빙 회로(140a)는 덧셈기(Adr), 비교기(Cmp) 및 카운터(Cnt)를 포함하고, 덧셈기(Adr)는 출력 전압(V_out), 제1 리플 전압(RV_1) 및 제2 리플 전압(RV_2)을 합한 합산 전압(V_s)을 비교기에 출력할 수 있다. 비교기(cmp)는 합산 전압(V_s) 및 레퍼런스 전압(V_ref)을 비교할 수 있고, 비교 결과에 기초하여 클럭 신호(Sig_C)를 출력할 수 있다. 카운터(Cnt)는 도 6에서 상술한 방식으로 클럭 신호(Sig_C)에 기초하여 복수의 셋 신호들(Sig_S1, Sig_S2)를 순차적으로 출력할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다. 도 5와 중복되는 내용은 생략한다.
도 9를 참조하면, 스위칭 레귤레이터(100b)는 제1 채널(111b), 제1 온-타임 생성기(OTG1), 제1 전류 센서(161b), 제2 채널(121b), 제2 온-타임 생성기(OTG2), 제2 전류 센서(162b), 복수의 인덕터들(L1, L2) 및 전류 밸런서(150b)를 포함할 수 있다. 제1 채널(111b)은 제1 게이트 드라이버(GD1) 및 복수의 제1 트랜지스터들(P1, N1)을 포함할 수 있고, 제2 채널(121b)은 제2 게이트 드라이버(GD2) 및 복수의 제2 트랜지스터들(P2, N2)을 포함할 수 있다.
제1 전류 센서(161b)는 제1 채널(111b)에 흐르는 전류를 센싱할 수 있다. 일 실시예에서, 제1 전류 센서(161b)는 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)가 연결되는 제1 출력 노드(ON1)에 흐르는 제1 전류를 센싱할 수 있다. 일 예시에서, 제1 전류는 제1 PMOS 트랜지스터(P1)의 소스로부터 드레인으로 흐르는 전류 또는 제1 NMOS 트랜지스터(N1)의 소스로부터 드레인으로 흐르는 전류를 의미할 수 있다. 제1 전류 센서(161b)는 제1 전류를 센싱한 결과 생성한 제1 전류 정보(Info_I1)를 전류 밸런서(150b)에 출력할 수 있다.
제2 전류 센서(162b)는 제2 채널(121b)에 흐르는 전류를 센싱할 수 있다. 일 실시예에서, 제2 전류 센서(162b)는 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)가 연결되는 제2 출력 노드(ON2)에 흐르는 제2 전류를 센싱할 수 있다. 일 예시에서, 제2 전류는 제2 PMOS 트랜지스터(P2)의 소스로부터 드레인으로 흐르는 전류 또는 제2 NMOS 트랜지스터(N2)의 소스로부터 드레인으로 흐르는 전류를 의미할 수 있다. 제2 전류 센서(162b)는 제2 전류를 센싱한 결과 생성한 제2 전류 정보(Info_I2)를 전류 밸런서(150b)에 출력할 수 있다.
전류 밸런서(150b)는 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)에 기초하여 전류 제어 신호(Sig_CC)를 출력할 수 있다. 일 실시예에서, 전류 밸런서(150b)는 제1 전류 및 제2 전류의 차이에 기초하여 전류 제어 신호(Sig_CC)로서 제어 전류(I_c)를 생성할 수 있다. 제2 온-타임 생성기(OTG2)는 전류 제어 신호(Sig_CC)를 수신하고, 이에 기초하여 제2 파워 입력 신호(Sig_P2)를 제2 채널(121b)에 출력할 수 있다. 일 실시예에서, 제2 온-타임 생성기(OTG2)는 전류 제어 신호(Sig_CC)에 기초하여 제2 파워 입력 신호(Sig_P2)의 로직 하이 구간을 조절할 수 있다. 제2 파워 입력 신호(Sig_P2)의 로직 하이 구간이 조절됨에 따라서, 제1 서브 출력 전압(V_1) 및 제2 서브 출력 전압(V_2)의 전압 레벨이 동일하게 유지될 수 있다. 자세한 내용은 도 11 등에서 후술한다.
도 10은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 나타내는 순서도이다.
도 9 및 도 10을 참조하면, 스위칭 레귤레이터(100)는 제1 출력 노드(ON1)에 유입되는 제1 전류를 센싱하고(S210), 제2 출력 노드(ON2)에 유입되는 제2 전류를 센싱할 수 있다(S220). 스위칭 레귤레이터(100)는 제1 전류 센싱 값을 포함하는 제1 전류 정보(Info_I1) 및 제2 전류 센싱 값을 포함하는 제2 전류 정보(Info_I2)에 기초하여 전류 제어 신호(Sig_CC)를 생성할 수 있다(S230). 스위칭 레귤레이터(100)는 전류 제어 신호(Sig_CC)에 기초하여 제2 전류의 전류 레벨을 제1 전류의 전류 레벨과 동일하게 조절할 수 있다(S240).
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작을 나타내는 타이밍도이다.
도 9 및 도 11을 참조하면, 제1 시점(t1)에서 출력 전압(V_out)은 레퍼런스 전압(V_ref)에 도달할 수 있고, 비교기(Cmp)는 이에 대응하여 클럭 신호(Sig_C)를 로직 하이로 천이시킬 수 있다. 이에 따라서, 제1 온-타임 생성기(OTG1)는 제1 파워 입력 신호(Sig_P1)를 로직 하이로 천이시킬 수 있고, 제1 서브 출력 전압(V_1)의 전압 레벨이 제1 피크 전압 레벨(Vp_1)까지 상승할 수 있고, 출력 전압(V_out)은 제1 전압 레벨(Vl1)까지 상승할 수 있다.
미리 결정된 시간이 경과함에 따라서, 제2 시점(t2)에서 제1 파워 입력 신호(Sig_P1)가 로직 로우로 천이할 수 있고, 이에 따라서, 제1 서브 출력 전압(V_1) 및 출력 전압(V_out)의 전압 레벨이 하강할 수 있다.
제3 시점(t3)에서 출력 전압(V_out)이 레퍼런스 전압(V_ref)에 도달하면, 비교기(Cmp)는 이에 대응하여 클럭 신호(Sig_C)를 로직 하이로 천이시킬 수 있다. 이에 따라서, 제2 온-타임 생성기(OTG2)는 제2 파워 입력 신호(Sig_P2)를 로직 하이로 천이시킬 수 있고, 제2 서브 출력 전압(V_2)의 전압 레벨이 제2 피크 전압 레벨(Vp_2)까지 상승할 수 있고, 출력 전압(V_out)은 제2 전압 레벨(Vl2)까지 상승할 수 있다. 미리 결정된 제1 시간(Ton1)이 지나고, 제4 시점(t4)에서 제2 파워 입력 신호(Sig_P2)가 로직 로우로 천이할 수 있고, 이에 따라서, 제2 서브 출력 전압(V_2) 및 출력 전압(V_out)의 전압 레벨이 하강할 수 있다.
전류 밸런서(150b)는 제1 채널(111b)로부터 제1 전류 정보(Info_I1)를 수신하고, 제2 채널(121b)로부터 제2 전류 정보(Info_I2)를 수신할 수 있다. 제1 서브 출력 전압(V_1)의 제1 피크 전압 레벨(Vp_1)과 제2 서브 출력 전압(V_2)의 제2 피크 전압 레벨(Vp_2)이 다르므로, 제1 전류 정보(Info_I1)에 따른 제1 전류 값과 제2 전류 정보(Info_I2)에 따른 제2 전류 값도 상이할 수 있다. 이에 따라서, 전류 밸런서(150b)는 제1 전류 및 제2 전류의 차이에 대응하는 전류 제어 신호(Sig_CC)를 제2 온-타임 생성기(OTG2)에 출력할 수 있고, 제2 온-타임 생성기(OTG2)는 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 구간을 조절할 수 있다.
제5 시점(t5) 내지 제7 시점(t7)에서 제1 채널(111b)에 의해 출력 전압(V_out)이 상승한 이후 하강할 수 있다. 제7 시점에서 출력 전압(V_out)이 레퍼런스 전압(V_ref)에 도달하면, 제2 온-타임 생성기(OTG2)는 제2 파워 입력 신호(Sig_P2)를 로직 하이로 천이시킬 수 있다. 제2 온-타임 생성기(OTG2)는 조절된 제2 시간(Ton2) 동안 제2 파워 입력 신호(Sig_P2)를 로직 하이로 유지할 수 있고, 제2 서브 출력 전압(V_2)의 전압 레벨이 제1 피크 전압 레벨(Vp_1)까지 상승할 수 있다. 또한, 출력 전압(V_out)은 제1 전압 레벨(Vl1)까지 상승할 수 있다. 제2 시간(Ton2) 이 지나고, 제8 시점(t8)에서 제2 파워 입력 신호(Sig_P2)가 로직 로우로 천이할 수 있고, 이에 따라서, 제2 서브 출력 전압(V_2) 및 출력 전압(V_out)의 전압 레벨이 하강할 수 있다.
본 개시의 일 실시예에 따르면, 전류 밸런서(150b)가 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)에 기초하여 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 기간 또는 듀티비를 적응적으로 조절함에 따라서, 서브 출력 전압(V_1, V_2) 간 피크 전압의 차이가 감소할 수 있고, 출력 전압(V_out)의 전압 레벨이 안정하게 유지될 수 있다.
도 11에서는 전류 밸런서(150b)가 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)에 기초하여 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 기간을 조절하는 실시예가 도시되어 있으나, 또 다른 실시예에서, 전류 밸런서(150b)가 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)에 기초하여 제2 파워 입력 신호(Sig_P2)의 로직 로우 유지 기간을 조절할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 전류 밸런서를 나타내는 블록도이다.
도 12를 참조하면, 전류 밸런서(150b)는 제1 샘플러(151), 제1 필터(152), 제2 샘플러(153), 제2 필터(154) 및 앰프(155)를 포함할 수 있다. 제1 샘플러(151)는 제1 전류 정보(Info_I1)에 대한 샘플링 및 홀드 동작을 통해 제1 전류 신호(Sig_I1)를 생성할 수 있다. 일 예시에서, 제1 샘플러(151)는 샘플 앤 홀드 회로(Sample & Hold Circuit)일 수 있다. 제1 필터(152)는 제1 전류 신호(Sig_I1)를 필터링함으로써 제1 DC 전류 값(V_I1)을 생성할 수 있다. 제1 DC 전류 값(V_I1)은 제1 전류 신호(Sig_I1) 중 DC 성분 만을 포함할 수 있다. 일 예시에서, 제1 필터(152)는 저대역 필터(Low Pass Filter;LPF)일 수 있다.
제2 샘플러(153)는 제2 전류 정보(Info_I2)에 대한 샘플링 및 홀드 동작을 통해 제2 전류 신호(Sig_I2)를 생성할 수 있다. 일 예시에서, 제2 샘플러(153)는 샘플 앤 홀드 회로(Sample & Hold Circuit)일 수 있다. 제2 필터(154)는 제1 전류 신호(Sig_I2)를 필터링함으로써 제2 DC 전류 값(V_I2)을 생성할 수 있다. 제1 DC 전류 값(V_I2)은 제2 전류 신호(Sig_I2) 중 DC 성분 만을 포함할 수 있다. 일 예시에서, 제2 필터(154)는 저대역 필터(Low Pass Filter;LPF)일 수 있다.
앰프(155)는 제1 DC 전류 값(V_I1) 및 제2 DC 전류 값(V_I2)의 차이에 기초하여 전류 제어 신호(Sig_CC)를 생성할 수 있다. 일 예시에서, 앰프(155)는 OTA(Operational Transconductance Amplifier)로 구성될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 전류 밸런서의 동작 방법을 나타내는 순서도이다. 자세하게는 도 13은 도 10의 전류 제어 신호를 생성하는 단계(S230)에 대한 전류 밸런서의 동작 방법의 일 실시예를 나타내는 순서도이다.
도 12 및 도 13을 참조하면, 전류 밸런서(150b)는 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)를 수신하고(S231), 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)를 샘플링함으로써 제1 전류 신호(Sig_I1) 및 제2 전류 신호(Sig_I2)를 생성할 수 있다(S232). 전류 밸런서(150b)는 제1 전류 신호(Sig_I1) 및 제2 전류 신호(Sig_I2)를 필터링 하고(S233), 필터링함으로써 생성된 제1 DC 전류 값(V_I1) 및 제2 DC 전류 값(V_I2)의 차이를 증폭시킴으로써 전류 제어 신호(Sig_CC)를 생성할 수 있다(S234).
도 14는 본 개시의 예시적 실시예에 따른 전류 밸런서를 나타내는 블록도이다.
도 14를 참조하면, 전류 밸런서(150c)는 제1 샘플러(151), 제1 필터(152), 제2 샘플러(153), 제2 필터(154), 비교기(Cmp), 카운터(Cnt), 복수의 전류원(IS1, IS2) 및 복수의 스위치들(SW1, SW2)을 포함할 수 있다. 제1 샘플러(151), 제1 필터(152), 제2 샘플러(153) 및 제2 필터(154)는 도 12에서 상술한 바 그 설명은 생략한다.
비교기(Cmp)는 제1 필터(152) 및 제2 필터(154)로부터 제1 DC 전류값(V_I1) 및 제2 DC 전류값(V_I2)을 수신하고, 제1 DC 전류값(V_I1) 및 제2 DC 전류값(V_I2)을 비교한 결과인 전류 비교 신호(Sig_IC)를 카운터(Cnt)에 출력할 수 있다. 카운터(Cnt)는 전류 비교 신호(Sig_IC)에 기초하여 제1 스위치(SW1)에 전류 레이징 신호(Sig_CU)를 출력하거나, 제2 스위치(SW2)에 전류 싱킹 신호(Sig_CD)를 출력할 수 있다.
일 실시예에서, 제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 큰 경우, 카운터(Cnt)는 전류 레이징 신호(Sig_CU)를 제1 스위치(SW1)에 출력할 수 있고, 이에 따라서, 전류 제어 신호(Sig_CC)에 대응하는 전류값이 증가할 수 있다. 또 다른 실시예에서, 제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 작은 경우, 카운터(Cnt)는 전류 싱킹 신호(Sig_CD)를 제2 스위치(SW2)에 출력할 수 있고, 이에 따라서, 전류 제어 신호(Sig_CC)에 대응하는 전류값이 감소할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 전류 밸런서의 동작 방법을 나타내는 순서도이다. 자세하게는 도 15은 도 10의 전류 제어 신호를 생성하는 단계(S230)에 대한 전류 밸런서의 동작 방법의 일 실시예를 나타내는 순서도이다.
도 14 및 도 15를 참조하면, 전류 밸런서(150c)는 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)를 수신하고(S231a), 제1 전류 정보(Info_I1) 및 제2 전류 정보(Info_I2)를 샘플링함으로써 제1 전류 신호(Sig_I1) 및 제2 전류 신호(Sig_I2)를 생성할 수 있다(S232a). 전류 밸런서(150b)는 제1 전류 신호(Sig_I1) 및 제2 전류 신호(Sig_I2)를 필터링 하고(S233a), 필터링함으로써 생성된 제1 DC 전류 값(V_I1) 및 제2 DC 전류 값(V_I2)의 차이를 대응하는 전류 비교 신호(Sig_IC)를 생성할 수 있다(S234a).
전류 밸런서(150c)는 전류 비교 신호(Sig_IC)에 기초하여 제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 큰지 판단할 수 있다(S235a). 제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 큰 경우, 카운터(Cnt)는 전류 레이징 신호(Sig_CU)를 제1 스위치(SW1)에 출력할 수 있고(S236a), 제1 전류원(IS1)에 의해 전류 제어 신호(Sig_CC)의 전류 레벨이 증가할 수 있다(S237a).
제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 크지 않은 경우, 카운터(Cnt)는 전류 싱킹 신호(Sig_CD)를 제2 스위치(SW2)에 출력할 수 있고(S238a), 제2 전류원(IS2)에 의해 전류 제어 신호(Sig_CC)의 전류 레벨이 감소할 수 있다(S239a).
도 16은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기를 나타내는 회로도이다. 자세하게는 도 16은 도 9의 제2 온-타임 생성기를 나타내는 회로도이다.
도 9 및 도 16을 참조하면, 제2 온-타임 생성기(OTG2)는 램프 전압 생성기(RVG), 제1 비교기(Cmp1), 제2 비교기(Cmp2), 제1 저항(R1), 래치(L) 및 스위치(S)를 포함할 수 있다. 제1 비교기(Cmp1)의 음 단자에는 비교 전압(V_c)이 인가될 수 있다. 전류 제어 신호(Sig_CC)가 인가되는 단자에 의해 제어 전류(I_c)가 제1 저항(R1)으로 흐를 수 있다. 이에 따라서, 비교 전압(V_c)은 제2 비교기(Cmp2)에 의해 제공되는 레퍼런스 전압(V_Rr)에 제어 전류(I_c)에 의한 전압 강하량(I_c*R1)만큼 증가하거나 감소할 수 있다.
제1 비교기(Cmp1)는 램프 전압 생성기(RVG)에 의해 생성된 램프 전압(V_Rp)과 비교 전압(V_c)을 비교함으로써 생성된 비교 결과를 래치(L)에 출력할 수 있다. 래치(L)는 제2 셋 신호(Sig_S2)에 기초하여 제2 파워 입력 신호(Sig_P2)로써 로직 하이를 출력할 수 있다. 제1 비교기(Cmp1)로부터 수신한 비교 결과에 기초하여 램프 전압(V_Rp)의 전압 레벨이 비교 전압(V_c)의 전압 레벨과 동일해지면, 래치(L)는 제2 파워 입력 신호(Sig_P2)로써 로직 로우를 출력하고, 스위치(S)를 단락시킴으로써 램프 전압(V_Rp)을 초기화 시킬 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기의 동작 방법을 나타내는 순서도이다. 자세하게는, 도 17은 도 10의 제2 전류의 전류 레벨을 조절하는 단계(S240)를 나타내는 순서도이다.
도 16 및 도 17을 참조하면, 제2 온-타임 생성기(OTG2)는 제2 셋 신호(Sig_S2)를 수신하고(S241), 이에 대응하여 제2 파워 입력 신호(Sig_P2)로써 로직 하이(예를 들면, ‘1’)를 출력할 수 있다(S242). 또한, 제2 온 타임 생성기(OTG2)는 램프 전압(V_Rp)의 전압 레벨을 상승시키고(S243), 전류 제어 신호(Sig_CC)에 기초하여 비교 전압(V_c)의 전압 레벨을 조절할 수 있다(S244). 제2 온 타임 생성기(OTG2)는 상승하는 램프 전압(V_Rp)의 전압 레벨이 비교 전압(V_c)의 전압 레벨과 동일하게 되는 경우(S245), 제2 파워 입력 신호(Sig_P2)로써 로직 로우(예를 들면, ‘0’)를 출력하고(S246), 램프 전압(V_Rp)을 초기화시킬 수 있다(S247).
도 18은 본 개시의 예시적 실시예에 따른 제2 온-타임 생성기의 동작을 나타내는 타이밍 도이다.
도 14, 도 16 및 도 18을 참조하면, 제1 시점(t1)에서 램프 전압(V_Rp)의 전압 레벨이 상승하고, 래치(L)는 제2 셋 신호(Sig_S2)에 기초하여 제2 파워 입력 신호(Sig_P2)를 로직 하이로 천이시킬 수 있다. 제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 작은 경우, 제1 저항(R1)에 흐르는 제어 전류(I_c)는 음의 값을 가질 수 있고, 이에 따라서, 비교 전압(V_c)은 레퍼런스 전압(V_Rr)보다 제1 전압차(△V1)만큼 낮은 레벨을 가질 수 있다. 제1 전압차(△V1)는 제어 전류(Ic)와 제1 저항(R1)의 곱에 대응할 수 있다. 이에 따라서, 래치(L)는 제2 파워 입력 신호(Sig_P2)를 제3 시점(t3)보다 빠른 제2 시점(t2)에서 로직 로우로 천이할 수 있다. 즉, 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 기간이 Ton-△T1이 됨으로써 감소할 수 있다.
제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)과 같은 경우, 래치(L)는 제2 파워 입력 신호(Sig_P2)를 제3 시점(t3)에서 로직 로우로 천이할 수 있다. 즉, 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 기간이 Ton이 될 수 있다.
제1 DC 전류값(V_I1)이 제2 DC 전류값(V_I2)보다 큰 경우, 제1 저항(R1)에 흐르는 제어 전류(I_c)는 양의 값을 가질 수 있고, 이에 따라서, 비교 전압(V_c)은 레퍼런스 전압(V_Rr)보다 제1 전압차(△V1)만큼 높은 레벨을 가질 수 있다. 이에 따라서, 래치(L)는 제2 파워 입력 신호(Sig_P2)를 제3 시점(t3)보다 늦은 제4 시점(t4)에서 로직 로우로 천이할 수 있다. 즉, 제2 파워 입력 신호(Sig_P2)의 로직 하이 유지 기간이 Ton+△T1이 됨으로써 증가할 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다. 자세하게는 도 19는 두 개의 전류 벨런서가 제1 전류 정보를 기초로 전류 제어 신호를 생성하는 실시예를 도시하고 있다. 도 9와 중복되는 내용은 생략한다.
도 19를 참조하면, 스위칭 레귤레이터(100c)는 제1 채널(111c), 제1 온-타임 생성기(OTG1), 제1 전류 센서(161c), 제2 채널(121c), 제2 온-타임 생성기(OTG2), 제2 전류 센서(162c), 제3 채널(131c), 제3 온-타임 생성기(OTG3), 제3 전류 센서(163c), 복수의 인덕터(L1, L2, L3), 제1 전류 밸런서(151c) 및 제2 전류 밸런서(152c)를 포함할 수 있다.
제1 전류 밸런서(151c)는 제1 전류 센서(161c)로부터 수신한 제1 전류 정보(Info_I1) 및 제2 전류 센서(162c)로부터 수신한 제2 전류 정보(Info_I2)에 기초하여 제1 전류 제어 신호(Sig_CC1)를 생성하고, 제2 온-타임 생성기(OTG2)는 제1 전류 제어 신호(Sig_CC1)에 기초하여 제2 파워 입력 신호(Sig_P2)를 조절할 수 있다.
제2 전류 밸런서(152c)는 제1 전류 센서(161c)로부터 수신한 제1 전류 정보(Info_I1) 및 제3 전류 센서(163c)로부터 수신한 제3 전류 정보(Info_I3)에 기초하여 제2 전류 제어 신호(Sig_CC2)를 생성하고, 제3 온-타임 생성기(OTG3)는 제2 전류 제어 신호(Sig_CC2)에 기초하여 제3 파워 입력 신호(Sig_P3)를 조절할 수 있다.
도 20는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다. 자세하게는 도 20는 제3 전류 벨런서가 제2 전류 정보를 기초로 전류 제어 신호를 생성하는 실시예를 도시하고 있다. 도 19와 중복되는 내용은 생략한다.
도 20을 참조하면, 스위칭 레귤레이터(100d)는 제1 채널(111d), 제1 온-타임 생성기(OTG1), 제1 전류 센서(161d), 제2 채널(121d), 제2 온-타임 생성기(OTG2), 제2 전류 센서(162d), 제3 채널(131d), 제3 온-타임 생성기(OTG3), 제3 전류 센서(163d), 복수의 인덕터(L1, L2, L3), 제1 전류 밸런서(151d) 및 제2 전류 밸런서(152d)를 포함할 수 있다.
제2 전류 밸런서(152d)는 제2 전류 센서(162d)로부터 수신한 제2 전류 정보(Info_I2) 및 제3 전류 센서(163d)로부터 수신한 제3 전류 정보(Info_I3)에 기초하여 제2 전류 제어 신호(Sig_CC2)를 생성하고, 제3 온-타임 생성기(OTG3)는 제2 전류 제어 신호(Sig_CC2)에 기초하여 제3 파워 입력 신호(Sig_P3)를 조절할 수 있다.
도 21은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 나타내는 블록도이다. 자세하게는, 도 21은 전압에 기초하여 제2 파워 입력 신호를 제어하는 스위칭 레귤레이터를 나타낸다. 도 9와 중복되는 내용은 생략한다.
도 21를 참조하면, 스위칭 레귤레이터(100e)는 제1 채널(111e), 제1 온-타임 생성기(OTG1), 제1 전압 센서(161e), 제2 채널(121e), 제2 온-타임 생성기(OTG2), 제2 전압 센서(162e), 복수의 인덕터들(L1, L2) 및 전압 밸런서(150e)를 포함할 수 있다. 제1 채널(111e)은 제1 게이트 드라이버(GD1) 및 복수의 제1 트랜지스터들(P1, N1)을 포함할 수 있고, 제2 채널(121e)은 제2 게이트 드라이버(GD2) 및 복수의 제2 트랜지스터들(P2, N2)을 포함할 수 있다.
제1 전압 센서(161e)는 제1 채널(111e)의 특정 노드의 전압을 센싱할 수 있다. 일 실시예에서, 제1 전압 센서(161e)는 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)가 연결되는 제1 출력 노드(ON1)의 제1 전압을 센싱할 수 있다. 제1 전압 센서(161e)는 제1 전압을 센싱한 결과 생성한 제1 전압 정보(Info_V1)를 전압 밸런서(150e)에 출력할 수 있다.
제2 전압 센서(162e)는 제2 채널(121e)의 특정 노드의 전압을 센싱할 수 있다. 일 실시예에서, 제2 전압 센서(162e)는 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)가 연결되는 제2 출력 노드(ON2)의 제2 전압을 센싱할 수 있다. 제2 전압 센서(162e)는 제2 전압을 센싱한 결과 생성한 제2 전압 정보(Info_V2)를 전압 밸런서(150e)에 출력할 수 있다.
전압 밸런서(150e)는 제1 전압 정보(Info_V1) 및 제2 전압 정보(Info_V2)에 기초하여 전압 제어 신호(Sig_VC)를 출력할 수 있다. 일 실시예에서, 전압 밸런서(150e)는 제1 전압 및 제2 전압의 차이에 기초하여 제어 전압(V_c)을 생성할 수 있다. 제2 온-타임 생성기(OTG2)는 전압 제어 신호(Sig_VC)를 수신하고, 이에 기초하여 제2 파워 입력 신호(Sig_P2)를 제2 채널(121e)에 출력할 수 있다. 일 실시예에서, 제2 온-타임 생성기(OTG2)는 전압 제어 신호(Sig_VC)에 기초하여 제2 파워 입력 신호(Sig_P2)의 로직 하이 구간을 조절할 수 있다. 제2 파워 입력 신호(Sig_P2)의 로직 하이 구간이 조절됨에 따라서, 제1 서브 출력 전압(V_1) 및 제2 서브 출력 전압(V_2)의 전압 레벨이 동일하게 유지될 수 있다.
도 22는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 포함하는 시스템의 블록도를 나타낸다.
도 22를 참조하면, 시스템(2000)은 파워 서플라이(2100), 프로세서(2200), 메모리 서브시스템(2300), 스토리지(2400), 입출력 장치들(2500) 및 디스플레이 장치(2600)를 포함할 수 있다.
프로세서(2200)는 특정한 계산들 또는 태스크(task)를 수행할 수 있다. 예를 들면, 프로세서(2200)는 마이크로 프로세서, 중앙 처리 장치 등일 수 있다. 프로세서(2200)는 버스를 통해서 시스템(2000)의 다른 구성요소들과 통신할 수 있다. 메모리 서브시스템(2300) 및 스토리지(2400)는 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들면, 메모리 서브시스템(2300)은 DRAM, SRAM, 모바일 DRAM과 같은 휘발성 메모리 장치를 포함할 수 도 있고, 플래시 메모리, EEPROM, PRAM, RRAM, MRAM, FRAM 등과 같이 비휘발성 메모리 장치를 포함할 수도 있다.
스토리지(2400) 역시 비휘발성 메모리 장치를 포함할 수도 있고, SSD(Solid State Drive), HDD(Hard Disk Drive), CD-ROM 등과 같은 저장 매체를 포함할 수도 있다. 입출력 장치들(2500)은 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단을 포함할 수도 있고, 스피커, 프린터 등과 같은 출력 수단을 포함할 수도 있다. 디스플레이 장치(2600)는 LCD(Liquid Crystal Display) 장치, 유기 발광 표시(Organic Light Emitting Display; OLED) 장치 등을 포함할 수 있다.
파워 서플라이(2100)는 외부 전압(V_EXT)에 기초하여 전원 전압들(V1~V5)을 생성할 수 있고, 시스템(2000)의 다른 구성요소들, 즉 프로세서(2200), 메모리 서브시스템(2300), 스토리지(2400), 입출력 장치들(2500) 및 디스플레이 장치(2600)에 공급할 수 있다. 예를 들면, 시스템(2000)은 배터리를 포함할 수 있고, 파워 서플라이(2100)에 공급되는 전압은 배터리가 제공하는 배터리 전압일 수 있다. 또는 다른 예시로서, 시스템(2000)은 전력 라인을 통해서 외부로부터 전력을 공급받을 수 있고, 외부 전압(V_EXT)은 전력 라인을 통해서 공급된 전력으로부터 생성된 전압일 수 있다. 즉, 외부 전압(V_EXT)은 전력 라인의 전압일 수도 있고, 전력 라인으로부터 공급되는 교류 전압을 정류함으로써 생성된 직류 전압일 수도 있다.
파워 서플라이(2100)는 전원 전압들(V1~V5) 중 적어도 하나를 생성하는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 포함할 수 있다. 즉, 파워 서플라이(2100)에 포함된 스위칭 레귤레이터는 다상의 서브 출력 전압들에 대한 복수의 셋 신호들을 출력하는 인터리빙 회로를 포함할 수 있고, 복수의 셋 신호들이 인터리빙 회로(140)에 의해 일률적으로 관리됨에 따라서 복수의 서브 출력 전압간의 위상 차이가 일정하게 유지될 수 있다.
또한, 파워 서플라이(2100)에 포함된 스위칭 레귤레이터는 복수의 전류 정보들에 기초하여 파워 입력 신호의 로직 하이 유지 기간을 적응적으로 조절함에 따라서, 서브 출력 전압들 간 피크 전압의 차이를 감소시킬 수 있고, 전원 전압들(V1~V5)의 전압 레벨이 안정하게 유지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 입력 전압을 수신하고, 제1 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 생성하도록 구성되는 제1 레귤레이팅 회로;
    상기 입력 전압을 수신하고, 제2 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 생성하도록 구성되는 제2 레귤레이팅 회로; 및
    상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압에 기초하여 생성된 상기 출력 전압과 레퍼런스 전압을 비교함으로써, 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 생성하도록 구성되는 인터리빙 회로;를 포함하고,
    상기 인터리빙 회로는,
    상기 출력 전압 및 상기 레퍼런스 전압을 비교하고, 상기 출력 전압이 상기 레퍼런스 전압에 도달하는 경우 카운트 신호를 출력하도록 구성되는 비교기; 및
    상기 카운트 신호를 수신하고, 상기 카운트 신호의 수신 횟수에 기초하여 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 출력하도록 구성되는 카운터;를 포함하는 것을 특징으로 하는 다상 스위칭 레귤레이터(Multi-Phase Switching Regulator).
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 서브 출력 전압을 출력하는 제1 출력 노드에 연결되고, 상기 제1 서브 출력 전압에 기초하여 제1 리플 전압을 생성하는 제1 리플 생성기; 및
    상기 제2 서브 출력 전압을 출력하는 제2 출력 노드에 연결되고, 상기 제2 서브 출력 전압에 기초하여 제2 리플 전압을 생성하는 제2 리플 생성기;를 더 포함하는 다상 스위칭 레귤레이터.
  4. 제3항에 있어서,
    상기 출력 전압은 상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압이 중첩됨으로써 생성되고,
    상기 인터리빙 회로는,
    상기 제1 리플 전압, 상기 제2 리플 전압 및 상기 출력 전압을 중첩시키도록 구성되는 덧셈기;를 더 포함하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  5. 제1항에 있어서,
    상기 제1 레귤레이팅 회로 및 상기 제2 레귤레이팅 회로를 포함하는 N(N은 2 이상의 자연수)개의 레귤레이팅 회로들을 포함하고,
    상기 제1 상과 상기 제2 상은 2π/N의 위상 차를 갖는 것을 특징으로 하는 다상 스위칭 레귤레이터
  6. 제5항에 있어서,
    상기 N개의 레귤레이팅 회로들 각각은 N 개의 셋 신호에 기초하여 N 개의 서브 출력 전압을 생성하고,
    상기 인터리빙 회로는 상기 N 개의 서브 출력 전압에 기초하여 생성된 상기 출력 전압과 상기 레퍼런스 전압을 비교함으로써, 상기 N 개의 셋 신호를 순차적으로 반복 생성하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  7. 제1항에 있어서,
    상기 제1 레귤레이팅 회로는,
    상기 제1 셋 신호에 기초하여 제1 파워 입력 신호를 출력하도록 구성되는 제1 온-타임 생성기; 및
    상기 제1 파워 입력 신호에 대응하여 제1 출력 노드에 상기 제1 서브 출력 전압을 출력하도록 구성되는 제1 채널;을 포함하고,
    상기 제2 레귤레이팅 회로는,
    상기 제2 셋 신호에 기초하여 제2 파워 입력 신호를 출력하도록 구성되는 제2 온-타임 생성기; 및
    상기 제2 파워 입력 신호에 대응하여 제2 출력 노드에 상기 제2 서브 출력 전압을 출력하도록 구성되는 제2 채널;을 포함하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  8. 제7항에 있어서,
    상기 제1 출력 노드에 유입되는 제1 전류를 센싱하도록 구성되는 제1 전류 센서; 및
    상기 제2 출력 노드에 유입되는 제2 전류를 센싱하도록 구성되는 제2 전류 센서;를 더 포함하는 다상 스위칭 레귤레이터.
  9. 제8항에 있어서,
    상기 제1 전류 센서로부터 상기 제1 전류의 센싱 값을 수신하고, 상기 제2 전류 센서로부터 상기 제2 전류의 센싱 값을 수신하고, 상기 제1 전류의 센싱 값 및 상기 제2 전류의 센싱 값을 비교하고, 비교 결과에 기초하여 상기 제2 온-타임 생성기에 전류 제어 신호를 출력하도록 구성되는 전류 밸런서;를 더 포함하고,
    상기 제2 온-타임 생성기는 상기 전류 제어 신호에 기초하여 상기 제2 파워 입력 신호의 듀티비를 조절하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  10. 제7항에 있어서,
    상기 제1 서브 출력 전압을 센싱하도록 구성되는 제1 전압 센서;
    상기 제2 서브 출력 전압을 센싱하도록 구성되는 제2 전압 센서; 및
    상기 제1 전압 센서로부터 상기 제1 서브 출력 전압의 센싱 값을 수신하고, 상기 제2 전압 센서로부터 상기 제2 서브 출력 전압의 센싱 값을 수신하고, 상기 제1 서브 출력 전압의 센싱 값 및 상기 제2 서브 출력 전압의 센싱 값을 비교하고, 비교 결과에 기초하여 상기 제2 온-타임 생성기에 전압 제어 신호를 출력하도록 구성되는 전압 밸런서;를 더 포함하고,
    상기 제2 온-타임 생성기는 상기 전압 제어 신호에 기초하여 상기 제2 파워 입력 신호의 듀티비를 조절하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  11. 입력 전압을 수신하고, 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 제1 출력 노드에 출력하도록 구성되는 제1 레귤레이팅 회로;
    상기 입력 전압을 수신하고, 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 제2 출력 노드에 출력하도록 구성되는 제2 레귤레이팅 회로;
    상기 제1 출력 노드에 유입되는 제1 전류를 센싱하도록 구성되는 제1 전류 센서;
    상기 제2 출력 노드에 유입되는 제2 전류를 센싱하도록 구성되는 제2 전류 센서; 및
    상기 제1 전류의 센싱 값 및 상기 제2 전류의 센싱 값을 수신하고, 상기 제1 전류의 센싱 값 및 상기 제2 전류의 센싱 값을 샘플링함으로써 제1 전류 신호 및 제2 전류 신호를 생성하고, 상기 제1 전류 신호 및 상기 제2 전류 신호에 기초하여 상기 제2 레귤레이팅 회로에 제1 전류 제어 신호를 출력하도록 구성되는 제1 전류 밸런서;를 포함하고,
    상기 제2 레귤레이팅 회로는 상기 제1 전류 제어 신호에 기초하여 상기 제2 전류의 전류 레벨을 상기 제1 전류의 전류 레벨과 동일하게 조절하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  12. 제11항에 있어서,
    상기 제1 전류 밸런서는,
    상기 제1 전류를 샘플링함으로써 상기 제1 전류 신호를 생성하도록 구성되는 제1 샘플러;
    상기 제2 전류를 샘플링함으로써 상기 제2 전류 신호를 생성하도록 구성되는 제2 샘플러;
    상기 제1 전류 신호를 필터링하는 제1 필터;
    상기 제2 전류 신호를 필터링하는 제2 필터; 및
    필터링된 상기 제1 전류 신호 및 상기 제2 전류 신호를 비교함으로써 상기 제1 전류 제어 신호를 생성하는 앰프;를 포함하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  13. 제11항에 있어서,
    상기 제1 전류 밸런서는,
    상기 제1 전류를 샘플링함으로써 상기 제1 전류 신호를 생성하도록 구성되는 제1 샘플러;
    상기 제2 전류를 샘플링함으로써 상기 제2 전류 신호를 생성하도록 구성되는 제2 샘플러;
    상기 제1 전류 신호를 필터링하도록 구성되는 제1 필터;
    상기 제2 전류 신호를 필터링하도록 구성되는 제2 필터;
    필터링된 상기 제1 전류 신호 및 상기 제2 전류 신호를 비교함으로써 전류 비교 신호를 생성하도록 구성되는 비교기;
    상기 전류 비교 신호에 기초해서 전류 레이징 신호 또는 전류 싱킹 신호를 출력하도록 구성되는 카운터; 및
    상기 전류 레이징 신호 또는 상기 전류 싱킹 신호에 기초하여 상기 제1 전류 제어 신호를 조절하도록 구성되는 적어도 하나의 전류원;을 포함하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  14. 제11항에 있어서,
    상기 제2 레귤레이팅 회로는,
    제1 셋 신호를 수신하고, 상기 제1 셋 신호에 기초하여 제1 파워 입력 신호를 생성하는 제1 온-타임 생성기; 및
    상기 파워 입력 신호에 대응하여 제2 출력 노드에 상기 제2 서브 출력 전압을 인가하도록 구성되는 채널;을 포함하고,
    상기 제1 온-타임 생성기는 상기 제1 전류 제어 신호에 기초하여 상기 제1 파워 입력 신호의 출력 구간을 조절하는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  15. 제14항에 있어서,
    상기 온-타임 생성기는,
    램프 전압을 생성하도록 구성되는 램프 전압 생성 회로;
    비교 전압 및 상기 램프 전압을 비교하고, 비교 결과를 출력하도록 구성되는 램프 전압 비교기; 및
    상기 비교 결과 및 상기 셋 신호에 기초하여 상기 제1 파워 입력 신호를 출력하도록 구성되는 래치;를 포함하고,
    상기 비교 전압은 상기 제1 전류 제어 신호에 기초하여 조절되는 것을 특징으로 하는 다상 스위칭 레귤레이터.
  16. 입력 전압을 수신하는 단계;
    제1 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제1 상을 갖는 제1 서브 출력 전압을 생성하는 단계;
    제2 셋 신호에 대응하여 상기 입력 전압을 변압함으로써 제2 상을 갖는 제2 서브 출력 전압을 생성하는 단계;
    상기 제1 서브 출력 전압 및 상기 제2 서브 출력 전압을 중첩함으로써 출력 전압을 생성하는 단계;
    상기 출력 전압 및 레퍼런스 전압을 비교하는 단계; 및
    상기 비교하는 단계의 비교 결과에 기초하여 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 출력하는 단계;를 포함하고,
    상기 반복 출력하는 단계는,
    상기 비교하는 단계의 결과 상기 출력 전압의 전압 레벨이 상기 레퍼런스 전압의 전압 레벨에 도달하는 경우 카운트 신호를 출력하는 단계; 및
    상기 카운트 신호의 수신 횟수에 기초하여 상기 제1 셋 신호 및 상기 제2 셋 신호를 순차적으로 반복 출력하는 단계;를 포함하는 것을 특징으로 하는 스위칭 레귤레이팅 방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 서브 출력 전압이 출력되는 제1 출력 노드에 유입되는 제1 전류를 센싱하는 단계;
    상기 제2 서브 출력 전압이 출력되는 제2 출력 노드에 유입되는 제2 전류를 센싱하는 단계;
    상기 제1 전류의 센싱 값 및 상기 제2 전류의 센싱 값을 비교하는 단계; 및
    상기 비교하는 단계의 비교 결과에 기초하여 상기 제2 전류의 전류 레벨을 상기 제1 전류의 전류 레벨과 동일하게 조절하는 단계;를 더 포함하는 스위칭 레귤레이팅 방법.
  19. 제18항에 있어서,
    상기 제1 전류를 샘플링함으로써 제1 전류 신호를 생성하는 단계;
    상기 제1 전류 신호를 필터링하는 단계;
    상기 제2 전류를 샘플링함으로써 제2 전류 신호를 생성하는 단계; 및
    상기 제2 전류 신호를 필터링하는 단계;를 더 포함하고,
    상기 비교하는 단계는 상기 제1 전류 신호를 필터링하는 단계 결과 생성된 제1 DC 전류 신호 및 상기 제2 전류 신호를 필터링한 결과 생성된 제2 DC 전류 신호를 비교하는 단계를 포함하고,
    상기 조절하는 단계는 상기 비교하는 단계 결과 생성된 전류 제어 신호에 기초하여 상기 제2 셋 신호에 대응한 파워 입력 신호의 듀티비를 조절하는 단계를 포함하는 것을 특징으로 하는 스위칭 레귤레이팅 방법.
  20. 제19항에 있어서,
    상기 조절하는 단계는,
    상기 제2 셋 신호에 대응하여 상기 파워 입력 신호를 로직 하이로 천이하는 단계;
    전압 레벨이 일정한 기울기를 갖고 상승하는 램프 전압을 생성하는 단계;
    상기 전류 제어 신호에 대응하여 비교 전압의 전압 레벨을 조절하는 단계;
    상기 비교 전압의 전압 레벨이 상기 램프 전압의 전압 레벨과 동일한 경우, 상기 파워 입력 신호를 로직 로우로 천이하는 단계;를 포함하는 것을 특징으로 하는 스위칭 레귤레이팅 방법.

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