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KR102605145B1 - 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치 - Google Patents

복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치 Download PDF

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KR102605145B1
KR102605145B1 KR1020180081446A KR20180081446A KR102605145B1 KR 102605145 B1 KR102605145 B1 KR 102605145B1 KR 1020180081446 A KR1020180081446 A KR 1020180081446A KR 20180081446 A KR20180081446 A KR 20180081446A KR 102605145 B1 KR102605145 B1 KR 102605145B1
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임수빈
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 기판, 제 1 다이 및 제 2 다이를 포함할 수 있다. 상기 기판은 제 1 채널의 제 1 및 제 2 바이트 패드를 포함하고, 제 2 채널의 제 1 및 제 2 바이트 패드를 포함할 수 있다. 상기 제 1 다이의 제 1 바이트 패드는 상기 제 1 채널의 제 1 바이트 패드와 각각 연결되고, 상기 제 1 다이의 제 2 바이트 패드는 상기 제 1 채널의 제 2 바이트 패드와 각각 연결될 수 있다. 상기 제 2 다이는 상기 제 1 다이를 기준으로 180도 회전되어 배치되고, 상기 제 2 다이의 제 1 바이트 패드는 상기 제 2 채널의 제 2 바이트 패드와 연결되고, 상기 제 2 다이의 제 2 바이트 패드는 상기 제 2 채널의 제 1 바이트 패드와 각각 연결될 수 있다.

Description

복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치 {SEMICONDUCTOR APPARATUS INCLUDING A PLURALITY OF DIES OPERATING AS A PLURALITY OF CHANNELS}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치에 관한 것이다.
반도체 다이는 웨이퍼 상에서 제조되고, 다이싱된 다이들은 패키지 기판에 실장되어 패키징됨으로써 반도체 장치로 제조될 수 있다. 상기 기판에는 상기 다이와 전기적 연결되기 위한 기판 패드가 형성되고, 상기 다이들은 상기 기판 패드와 전기적으로 연결될 수 있는 다이 패드들을 포함하고 있다. 상기 기판 패드는 정형화된 위치에 특정 패드들이 배치되고, 상기 다이에도 정형화된 위치에 특정 패드들이 배치될 수 있다.
반도체 장치의 용량 및 데이터 처리 속도를 향상시키기 위해 복수의 채널을 구성하는 복수의 다이가 단일 패키지로 패키징될 수 있다. 하지만, 동일한 설계로 제조된 복수의 다이는 그대로 패키지 기판에 적층될 수 없다. 패키지 기판의 기판 패드의 배열 및 순서와 반도체 다이의 다이 패드의 배열 및 순서가 매칭되지 않기 때문이다. 따라서, 복수의 다이를 단일 패키지에 실장하기 위해서는 다이의 설계 및 제조를 다르게 해야 할 수 있다. 이는 반도체 장치의 수율 및 제조 비용에 단점으로 작용할 수 있다.
본 발명의 실시예는 하나의 패키지 기판 상에 동일한 설계로 제조된 복수의 다이를 실장하여 복수의 채널로 동작할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 일 측에 제 1 채널의 제 1 바이트 패드 및 제 2 채널의 제 1 바이트 패드가 순차적으로 배치되고, 상기 일 측의 맞은 편인 타 측에 상기 제 1 채널의 제 2 바이트 패드 및 상기 제 2 채널의 제 2 바이트 패드가 순차적으로 배치되는 기판; 및 일 측에 제 1 바이트 패드가 순차적으로 배치되고, 상기 일 측의 맞은 편인 타 측에 제 2 바이트 패드가 순차적으로 배치되는 제 1 다이 및 제 2 다이를 포함하고, 상기 제 1 다이의 제 1 바이트 패드는 상기 제 1 채널의 제 1 바이트 패드와 각각 연결되고, 상기 제 1 다이의 제 2 바이트 패드는 상기 제 1 채널의 제 2 바이트 패드와 각각 연결되며, 상기 제 2 다이는 상기 제 1 다이를 기준으로 180도 회전되어 배치되고, 상기 제 2 다이의 제 1 바이트 패드는 상기 제 2 채널의 제 2 바이트 패드와 연결되고, 상기 제 2 다이의 제 2 바이트 패드는 상기 제 2 채널의 제 1 바이트 패드와 각각 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 채널의 제 1 바이트 패드, 제 1 채널의 제 2 바이트 패드, 제 2 채널의 제 1 바이트 패드 및 제 2 채널의 제 2 바이트 패드를 포함하는 기판; 상기 기판 상에 배치되는 제 1 다이; 및 상기 제 1 다이를 기준으로 180도 회전되어 상기 기판 상에 배치되는 제 2 다이를 포함하고, 상기 제 2 다이의 제 1 바이트 패드는 상기 제 2 채널의 제 2 바이트 패드와 연결되며, 상기 제 2 다이의 제 2 바이트 패드는 상기 제 2 채널의 제 1 바이트 패드와 연결되고, 상기 제 2 다이는 상기 제 2 채널의 제 2 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 2 채널의 제 1 바이트 패드를 통해 수신된 데이터를 저장하고, 상기 제 2 채널의 제 1 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 2 채널의 제 2 바이트 패드를 통해 수신된 데이터를 저장할 수 있다.
본 발명의 실시예는 동일한 설계로 제조된 복수의 다이로 복수의 채널 환경을 구현할 수 있으므로, 고성능 반도체 장치의 제조를 용이하게 하고, 반도체 장치의 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 적어도 일부의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 데이터 마스킹 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 적어도 일부의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 바운더리 스캔 체인 및 바운더리 스캔 셀의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 벤더 ID 출력 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 EDC (Error Detection Circuit) 제어 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 외부 장치(110) 및 반도체 장치(120)를 포함할 수 있다. 상기 외부 장치(110)는 상기 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 외부 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 외부 장치(110)는 상기 반도체 장치(120)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 상기 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 외부 장치(110)와 상기 반도체 장치(120) 사이에는 복수의 채널이 형성될 수 있다. 상기 외부 장치(110) 및 상기 반도체 장치(120)는 상기 복수의 채널을 통해 독립적인 데이터 입출력 동작을 수행할 수 있다. 예를 들어, 상기 복수의 채널은 제 1 채널 및 제 2 채널을 포함할 수 있다. 상기 외부 장치(110)는 제 1 채널 버스(CHA) 및 제 2 채널 버스(CHB)를 통해 상기 반도체 장치(120)와 연결될 수 있다. 상기 제 1 및 제 2 채널 버스(CHA, CHB)는 각각 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 채널 버스는 커맨드 어드레스 버스, 클럭 버스 및 데이터 버스 등을 포함할 수 있다. 상기 커맨드 어드레스 버스, 상기 클럭 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 상기 반도체 장치(120)는 제 1 및 제 2 채널 버스(CHA, CHB)와 연결되어 독립적인 데이터 입출력 동작을 수행할 수 있다.
상기 반도체 장치(120)는 제 1 다이(130) 및 제 2 다이(140)를 포함할 수 있다. 상기 제 1 및 제 2 다이(130, 140)는 하나의 기판상에 적층될 수 있고, 단일 패키지로 패키징되어 단일 반도체 장치를 구성할 수 있다. 제 1 및 제 2 다이(130, 140)는 동일한 설계로 제조되어 실질적으로 동일한 구성을 가질 수 있다. 상기 제 1 다이(130)는 상기 제 1 채널 버스(CHA)와 연결되어 제 1 채널을 형성할 수 있고, 상기 제 2 다이(140)는 상기 제 2 채널 버스(CHB)와 연결되어 제 2 채널을 형성할 수 있다. 상기 제 1 다이(130)는 상기 제 1 채널 버스(CHA)와 연결되어 데이터 입출력 동작을 수행하고, 상기 제 2 다이(140)는 상기 제 2 채널 버스(CHB)와 연결되어 데이터 입출력 동작을 수행할 수 있다. 상기 제 1 및 제 2 다이(130, 140)는 각각 채널 제어 회로(131, 141)를 포함할 수 있다. 상기 채널 제어 회로(131)는 상기 제 1 다이(130)가 제 1 채널과 연결되어 동작하는 것을 가리키기 위해 채널 옵션 신호(CHOPT)를 생성할 수 있다. 상기 채널 제어 회로(141)는 상기 제 2 다이(140)가 제 2 채널(CHB)과 연결되어 동작하는 것을 가리키기 위해 채널 옵션 신호(CHOPT)를 생성할 수 있다. 일 실시예에서, 상기 제 2 다이(140)는 상기 제 1 다이(130)를 기준으로 180도 회전되어 배치될 수 있다. 상기 채널 옵션 신호(CHOPT)는 다이가 회전되어 적층되었는지 여부에 대한 정보를 포함할 수 있다. 상기 채널 제어 회로(131)로부터 출력되는 채널 옵션 신호(CHOPT)와 상기 채널 제어 회로(141)로부터 출력되는 채널 옵션 신호(CHOPT)는 서로 반대의 레벨을 가질 수 있다. 예를 들어, 상기 채널 제어 회로(131)는 제 1 전원전압 단자와 연결되어 로우 레벨을 갖는 채널 옵션 신호(CHOPT)를 생성할 수 있다. 상기 채널 제어 회로(141)는 상기 제 1 전원전압보다 높은 레벨을 갖는 제 2 전원전압 단자와 연결되어 하이 레벨을 갖는 채널 옵션 신호(CHOPT)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 반도체 장치(200)는 기판(201), 제 1 다이(202) 및 제 2 다이(203)를 포함할 수 있다. 상기 기판(201)은 패키지 기판일 수 있고, 단일 패키지의 기판일 수 있다. 상기 기판(201)은 복수의 기판 패드를 포함할 수 있다. 상기 기판은 상기 반도체 장치(200)가 복수의 채널로 동작할 수 있도록 채널 별로 기판 패드를 구비할 수 있다. 예를 들어, 상기 기판(201)은 제 1 채널의 기판 패드 및 제 2 채널의 기판 패드를 포함할 수 있다. 상기 기판은 제 1 채널의 제 1 바이트 패드(210), 제 1 채널의 제 2 바이트 패드(220), 제 2 채널의 제 1 바이트 패드(230) 및 제 2 채널의 제 2 바이트 패드(240)를 포함할 수 있다. 상기 제 1 바이트 패드(210, 230) 및 제 2 바이트 패드(220, 240)는 각각 복수의 패드를 포함할 수 있다. 상기 제 1 채널의 제 1 바이트 패드(210) 및 상기 제 2 채널의 제 1 바이트 패드(230)는 각각 상기 기판(201)의 일 측에 순차적으로 배치될 수 있다. 도 2에서, 상기 제 1 채널의 제 1 바이트 패드(210) 및 제 2 채널의 제 1 바이트 패드(230)는 상기 기판(201)의 상 측에서 왼쪽으로부터 오른쪽으로 순차적으로 배치될 수 있다. 상기 제 1 채널의 제 2 바이트 패드(220) 및 상기 제 2 채널의 제 2 바이트 패드(240)는 각각 상기 기판(201)의 일 측과 마주보는 타 측에 순차적으로 배치될 수 있다. 도 2에서, 상기 제 1 채널의 제 2 바이트 패드(220) 및 제 2 채널의 제 2 바이트 패드(240)는 각각 상기 기판(201)의 하 측에서 왼쪽으로부터 오른쪽으로 순차적으로 배치될 수 있다.
상기 제 1 채널의 제 1 바이트 패드(210)는 제 1 데이터 관련 패드(211, DA1) 및 제 1 커맨드 어드레스 패드(212, CA_UP)를 포함할 수 있다. 상기 제 1 채널의 제 2 바이트 패드(220)는 제 2 데이터 관련 패드(221, DA2) 및 제 2 커맨드 어드레스 패드(222, CA_DN)를 포함할 수 있다. 상기 제 2 채널의 제 1 바이트 패드(230)는 제 1 데이터 관련 패드(231, DA1) 및 제 1 커맨드 어드레스 패드(232, CA_UP)를 포함할 수 있다. 상기 제 2 채널의 제 2 바이트 패드(240)는 제 2 데이터 관련 패드(241, DA2) 및 제 2 커맨드 어드레스 패드(242, CA_DN)를 포함할 수 있다. 상기 데이터 관련 패드(211, 221, 231, 241)는 데이터의 입출력 동작에 직접적으로 사용되는 데이터 및 상기 데이터와 관련된 신호들이 수신되거나 출력되는 패드들일 수 있다. 예를 들어, 데이터, 에러 감지 코드 신호, 클럭 신호, 데이터 버스 인버전 신호 등이 상기 데이터 관련 패드(211, 221, 231, 241)를 통해 입력 또는 출력될 수 있다. 상기 커맨드 어드레스 패드(212, 222, 232, 242)는 상기 데이터 입출력 동작을 제어하기 위해 커맨드 어드레스 신호를 수신하기 위한 패드일 수 있다. 도 2에 도시된 것과 같이 상기 제 1 채널의 제 1 데이터 관련 패드(211) 및 제 2 데이터 관련 패드(221)와, 상기 제 2 채널의 제 1 데이터 관련 패드(231) 및 제 2 데이터 관련 패드(241)는 상기 기판(201)의 바깥 쪽에 배치될 수 있다. 상기 제 1 채널의 제 1 커맨드 어드레스 패드(212) 및 제 2 커맨드 어드레스 패드(222)와, 상기 제 2 채널의 제 1 커맨드 어드레스 패드(232) 및 제 2 커맨드 어드레스 패드(242)는 상기 데이터 관련 패드(211, 221, 231, 241)보다 상대적으로 안쪽에 배치될 수 있다. 상기 커맨드 어드레스 패드(212, 222, 232, 242)들은 상기 기판(201)의 중앙 쪽에 배치될 수 있다.
상기 제 1 다이(202) 및 제 2 다이(203)는 서로 동일한 설계로 제조되어 동일한 구조를 갖는 반도체 칩일 수 있다. 상기 제 1 및 제 2 다이(202, 203)는 복수의 채널로 동작할 수 있다. 예를 들어, 상기 제 1 다이(202)는 제 1 채널로 동작하고, 상기 제 2 다이(203)는 제 2 채널로 동작할 수 있다. 상기 제 1 및 제 2 다이(202, 203)는 상기 기판(201) 상에 적층되어 2개의 채널로 동작할 수 있는 단일 반도체 장치를 구성할 수 있다. 상기 제 1 다이(202)는 제 1 바이트 패드(250) 및 제 2 바이트 패드(260)를 포함할 수 있다. 상기 제 1 바이트 패드(250)는 상기 제 1 다이(202)에서 일 측에 배치될 수 있고, 상기 제 2 바이트 패드(260)는 상기 제 1 다이(202)에서 상기 일 측과 마주하는 타 측에 배치될 수 있다. 상기 제 1 다이(202)의 제 1 바이트 패드(250)는 제 1 데이터 관련 패드(251, DA1) 및 제 1 커맨드 어드레스 패드(252, CA_UP)를 포함할 수 있고, 상기 제 1 다이(202)의 제 2 바이트 패드(260)는 제 2 데이터 관련 패드(261, DA2) 및 제 2 커맨드 어드레스 패드(262, CA_DN)를 포함할 수 있다.
상기 제 2 다이(203)는 상기 제 1 다이(202)와 동일한 구조를 가질 수 있다. 상기 제 2 다이(202)는 제 1 바이트 패드(270) 및 제 2 바이트 패드(280)를 포함할 수 있다. 상기 제 1 바이트 패드(270)는 상기 제 2 다이(203)에서 일 측에 배치될 수 있고, 상기 제 2 바이트 패드(280)는 상기 제 2 다이(203)에서 상기 일 측과 마주하는 타 측에 배치될 수 있다. 상기 제 2 다이(203)의 제 1 바이트 패드(270)는 제 1 데이터 관련 패드(271, DA1) 및 제 1 커맨드 어드레스 패드(272, CA_UP)를 포함할 수 있고, 상기 제 2 다이(203)의 제 2 바이트 패드(280)는 제 2 데이터 관련 패드(281, DA2) 및 제 2 커맨드 어드레스 패드(282, CA_DN)를 포함할 수 있다.
본 발명의 실시예에서, 상기 기판(201)의 바이트 패드들의 배치로 인해 상기 제 1 및 제 2 다이(202, 203)는 동일한 방향으로 적층 또는 장착되기 어렵다. 도 2에 도시된 것과 같이, 상기 기판(201)의 패드들은 커맨드 어드레스 패드가 중앙 쪽에 몰려 있기 때문에, 상기 제 2 다이(203)를 상기 제 1 다이(202)와 동일한 방향으로 적층하는 경우 상기 제 2 채널의 커맨드 어드레스 패드(232, 242)가 상기 제 2 다이(203)의 데이터 관련 패드(271, 281)와 정렬되고, 상기 제 2 채널의 데이터 관련 패드(231, 241)가 상기 제 2 다이(203)의 커맨드 어드레스 패드(272, 282)와 정렬될 수 있다. 위와 같은 경우, 동일한 기능을 수행하는 패드끼리 와이어 본딩과 같은 전기적 연결을 형성시키기 어렵고, 전기적으로 연결시킨다고 하여도 전기적 경로의 차이로 인해 정확한 신호의 전송 및 수신을 어렵게 할 수 있다. 본 발명의 실시예에서, 상기 제 2 다이(203)는 상기 제 1 다이(202)를 기준으로 180도 회전되어 상기 기판(201) 상에 적층 또는 장착될 수 있다. 도 2에 도시된 것과 같이, 상기 제 2 다이(203)가 180도 회전되어 상기 기판(201) 상에 배치되는 경우, 상기 제 2 다이(203)의 제 1 커맨드 어드레스 패드(272)는 상기 제 2 채널의 제 2 커맨드 어드레스 패드(242)와 마주하고, 상기 제 2 다이(203)의 제 1 데이터 관련 패드(271)는 상기 제 2 채널의 제 2 데이터 관련 패드(241)와 마주하며, 상기 제 2 다이(203)의 제 2 커맨드 어드레스 패드(282)는 상기 제 2 채널의 제 1 커맨드 어드레스 패드(232)와 마주하고, 상기 제 2 다이(203)의 제 2 데이터 관련 패드(281)는 상기 제 2 채널의 제 1 데이터 관련 패드(231)와 마주할 수 있다.
도 2에서, 상기 제 1 다이(202)의 제 1 데이터 관련 패드(251)는 상기 제 1 채널의 제 1 데이터 관련 패드(211)와 연결될 수 있다. 상기 제 1 다이(202)의 제 1 커맨드 어드레스 패드(252)는 상기 제 1 채널의 제 1 커맨드 어드레스 패드(212)와 연결될 수 있다. 상기 제 1 다이(202)의 제 2 데이터 관련 패드(261)는 상기 제 1 채널의 제 2 데이터 관련 패드(221)와 연결될 수 있다. 상기 제 1 다이(202)의 제 2 커맨드 어드레스 패드(262)는 상기 제 1 채널의 제 2 커맨드 어드레스 패드(222)와 연결될 수 있다. 상기 제 2 다이(203)의 제 1 데이터 관련 패드(271)는 상기 제 2 채널의 제 2 데이터 관련 패드(241)와 연결될 수 있다. 상기 제 2 다이(203)의 제 2 데이터 관련 패드(281)는 상기 제 2 채널의 제 1 데이터 관련 패드(231)와 연결될 수 있다. 상기 제 2 다이(203)의 제 1 커맨드 어드레스 패드(272)는 상기 제 2 채널의 제 1 커맨드 어드레스 패드(232)와 연결될 수 있다. 상기 제 2 다이의 제 2 커맨드 어드레스 패드(282)는 상기 제 2 채널의 제 2 커맨드 어드레스 패드(242)와 연결될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(300)의 적어도 일부의 구성을 보여주는 도면이다. 도 3에서, 상기 반도체 장치(300)는 기판(301), 제 1 다이(302) 및 제 2 다이(303)를 포함하고, 상기 반도체 장치(300)는 도 2에 도시된 반도체 장치(200)로 적용될 수 있다. 도 3에서, 상기 제 1 채널의 제 1 데이터 관련 패드 중 데이터 패드(311, DQ1-DQ8)가 도시되었고, 상기 제 1 채널의 제 2 데이터 관련 패드 중 데이터 패드(312, DQ9-DQ16)가 도시되었다. 또한, 상기 제 2 채널의 제 1 데이터 관련 패드 중 데이터 패드(313, DQ8-DQ1)가 도시되었고, 상기 제 2 채널의 제 2 데이터 관련 패드 중 데이터 패드(314, DQ16-DQ9)가 도시되었다. 마찬가지로, 상기 제 1 다이(302)의 제 1 데이터 관련 패드 중 데이터 패드(321, DQ1-DQ8)가 도시되었고, 상기 제 1 다이(302)의 제 2 데이터 관련 패드 중 데이터 패드(322, DQ9-DQ16)가 도시되었다. 상기 제 2 다이(303)의 제 1 데이터 관련 패드 중 데이터 패드(331, DQ1-DQ8)가 도시되었고, 상기 제 2 다이(303)의 제 2 데이터 관련 패드 중 데이터 패드(332, DQ9-DQ16)가 도시되었다. 앞서 설명한 바와 같이, 상기 제 1 다이(302)의 데이터 패드(321)는 상기 제 1 채널의 상기 데이터 패드(311)와 연결되고, 상기 제 1 다이(302)의 데이터 패드(322)는 상기 제 1 채널의 상기 데이터 패드(312)와 연결될 수 있다. 상기 제 2 다이(303)의 데이터 패드(331)는 상기 제 2 채널의 상기 데이터 패드(314)와 연결되고, 상기 제 2 다이의 데이터 패드(332)는 상기 제 2 채널의 상기 데이터 패드(313)와 연결될 수 있다. 상기 데이터 패드들은 각각 8개의 데이터를 수신하거나 출력할 수 있도록 8개의 패드로 구성될 수 있다. 다만, 데이터의 개수 및 패드의 개수를 한정하려는 의도는 아니다.
도 3에서, 상기 제 1 다이(302)는 제 1 바이트 메모리 뱅크(323) 및 제 2 바이트 메모리 뱅크(324)를 포함할 수 있다. 상기 제 1 및 제 2 바이트 메모리 뱅크(323, 324)는 각각 복수의 메모리 뱅크를 포함할 수 있다. 예를 들어, 상기 제 1 및 제 2 바이트 메모리 뱅크(323, 324)는 각각 4개의 메모리 뱅크를 포함할 수 있다. 상기 제 1 바이트 메모리 뱅크(323)는 제 1 내지 제 4 메모리 뱅크(BANK1-BANK4)를 포함할 수 있고, 상기 제 2 바이트 메모리 뱅크(324)는 제 5 내지 제 8 메모리 뱅크(BANK5-BANK8)를 포함할 수 있다. 상기 제 1 바이트 메모리 뱅크(323)는 상기 데이터 패드(321)와 연결되고, 상기 데이터 패드(311) 및 상기 데이터 패드(321)를 통해 수신된 데이터를 저장할 수 있다. 상기 제 1 바이트 메모리 뱅크(323)로부터 출력된 데이터는 상기 데이터 패드(321)를 통해 상기 데이터 패드(311)로 출력될 수 있다. 상기 제 2 바이트 메모리 뱅크(324)는 상기 데이터 패드(322)와 연결되고, 상기 데이터 패드(312) 및 상기 데이터 패드(322)를 통해 수신된 데이터를 저장할 수 있다. 상기 제 2 바이트 메모리 뱅크(324)로부터 출력된 데이터는 상기 데이터 패드(322)를 통해 상기 데이터 패드(312)로 출력될 수 있다. 상기 제 1 채널의 데이터 패드(311)를 통해 수신된 제 1 내지 제 8 데이터(DQ<1:8>)는 상기 제 1 다이(302)의 상기 데이터 패드(321)를 통해 상기 제 1 바이트 메모리 뱅크(323)로 전송되어 저장될 수 있다. 상기 제 1 바이트 메모리 뱅크(323)로부터 출력되는 데이터는 상기 제 1 다이(302)의 상기 데이터 패드(321)를 통해 상기 제 1 내지 제 8 데이터(DQ<1:8>)로서 상기 제 1 채널의 데이터 패드(311)로 출력될 수 있다. 상기 제 1 채널의 데이터 패드(312)를 통해 수신된 제 9 내지 제 16 데이터(DQ<9:16>)는 상기 제 1 다이(302)의 상기 데이터 패드(322)를 통해 상기 제 2 바이트 메모리 뱅크(324)로 전송되어 저장될 수 있다. 상기 제 2 바이트 메모리 뱅크(324)로부터 출력되는 데이터는 상기 제 1 다이(302)의 상기 데이터 패드(322)를 통해 제 9 내지 제 16 데이터(DQ<9:16>)로서 상기 제 1 채널의 데이터 패드(312)로 출력될 수 있다.
상기 제 2 다이(303)는 제 1 바이트 메모리 뱅크(333) 및 제 2 바이트 메모리 뱅크(334)를 포함할 수 있다. 상기 제 1 바이트 메모리 뱅크(333)는 제 1 내지 제 4 메모리 뱅크(BANK1-BANK4)를 포함할 수 있고, 상기 제 2 바이트 메모리 뱅크(334)는 제 5 내지 제 8 메모리 뱅크(BANK5-BANK8)를 포함할 수 있다. 상기 제 1 바이트 메모리 뱅크(333)는 상기 데이터 패드(331)와 연결되고, 상기 데이터 패드(314)를 통해 수신된 데이터를 저장할 수 있다. 상기 제 1 바이트 메모리 뱅크(334)로부터 출력된 데이터는 상기 데이터 패드(331)를 통해 상기 데이터 패드(314)로 출력될 수 있다. 상기 제 2 바이트 메모리 뱅크(334)는 상기 데이터 패드(332)와 연결되고, 상기 데이터 패드(313)를 통해 수신된 데이터를 저장할 수 있다. 상기 제 2 바이트 메모리 뱅크(334)로부터 출력된 데이터는 상기 데이터 패드(332)를 통해 상기 데이터 패드(313)로 출력될 수 있다. 상기 제 2 채널의 데이터 패드(313)를 통해 수신된 제 1 내지 제 8 데이터(DQ<8:1>)는 상기 제 2 다이(303)의 상기 데이터 패드(332)를 통해 상기 제 2 바이트 메모리 뱅크(334)로 전송되어 저장될 수 있다. 상기 제 2 바이트 메모리 뱅크(334)로부터 출력되는 데이터는 상기 제 2 다이(303)의 상기 데이터 패드(332)를 통해 상기 제 1 내지 제 8 데이터(DQ<8:1>)로서 상기 제 2 채널의 데이터 패드(313)로 출력될 수 있다. 상기 제 2 채널의 데이터 패드(314)를 통해 수신된 제 9 내지 제 16 데이터(DQ<16:9>)는 상기 제 2 다이(303)의 상기 데이터 패드(331)를 통해 상기 제 1 바이트 메모리 뱅크(333)로 전송되어 저장될 수 있다. 상기 제 1 바이트 메모리 뱅크(333)로부터 출력되는 데이터는 상기 제 2 다이(303)의 상기 데이터 패드(331)를 통해 제 9 내지 제 16 데이터(DQ<16:9>)로서 상기 제 2 채널의 데이터 패드(314)로 출력될 수 있다.
상기 제 2 다이(303)는 상기 제 2 채널의 상기 데이터 패드(313)를 통해 수신된 제 1 내지 제 8 데이터(DQ<8:1>)를 상기 데이터 패드(332)를 통해 제 9 내지 제 16 데이터로서 수신하여 상기 제 2 바이트 메모리 뱅크(334)에 저장할 수 있고, 상기 제 2 바이트 메모리 뱅크(334)로부터 출력된 데이터를 상기 제 1 내지 제 8 데이터(DQ<8:1>)로서 상기 제 2 채널의 상기 데이터 패드(313)로 출력할 수 있다. 상기 제 2 다이(303)는 상기 제 2 채널의 상기 데이터 패드(314)를 통해 수신된 제 9 내지 제 16 데이터(DQ<16:9>)를 상기 데이터 패드(331)를 통해 제 1 내지 제 8 데이터로서 수신하여 상기 제 1 바이트 메모리 뱅크(333)에 저장할 수 있고, 상기 제 1 바이트 메모리 뱅크(333)로부터 출력된 데이터를 상기 제 9 내지 제 16 데이터(DQ<16:9>)로서 상기 제 2 채널의 상기 데이터 패드(314)로 출력할 수 있다. 따라서, 상기 제 2 채널의 데이터 패드(313, 314)를 통해 수신된 데이터의 순번과 상기 제 2 다이(303)가 수신하여 저장하는 데이터의 순번이 서로 바뀔 수 있다.
도 4는 본 발명의 실시예에 따른 데이터 마스킹 회로(400)를 보여주는 도면이다. 도 2를 함께 참조하면, 도시된 제 1 및 제 2 다이(202, 203)는 각각 상기 데이터 마스킹 회로(400)를 포함할 수 있다. 상기 데이터 마스킹 회로(400)는 상기 외부 장치로부터 수신된 데이터 중 특정 데이터가 상기 반도체 장치(200)로 저장되지 않도록 마스킹 할 수 있다. 상기 데이터 마스킹 회로(400)는 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)에 기초하여 적어도 2개의 마스킹 제어 신호를 생성하고, 채널 옵션 신호(CHOPT)에 기초하여 상기 적어도 2개의 마스킹 제어 신호 중 하나를 선택하여 데이터 마스킹 신호를 생성할 수 있다. 상기 커맨드 어드레스 신호(CA<1:5>)는 제 1 커맨드 어드레스 패드(CA_UP)를 통해 수신된 신호일 수 있고, 상기 커맨드 어드레스 신호(CA<6:10>)는 제 2 커맨드 어드레스 패드(CA_DN)를 통해 수신된 신호일 수 있다. 도 4에서, 상기 데이터 마스킹 회로(400)는 마스킹 신호 생성 회로(410), 제 1 선택기(421) 및 제 2 선택기(422)를 포함할 수 있다. 상기 마스킹 신호 생성 회로(410)는 제 1 및 제 2 커맨드 어드레스 패드(CA_UP, CA_DN)와 연결되어 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)를 수신할 수 있다. 상기 마스킹 신호 생성 회로(410)는 상기 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)에 기초하여 제 1 마스킹 제어 신호(MC1<1:16>) 및 제 2 마스킹 제어 신호(MC2<1:16>)를 생성할 수 있다. 상기 커맨드 어드레스 신호는 10비트를 갖는 것을 예시하였고, 상기 마스킹 제어 신호는 16비트를 갖는 것을 예시하였으나, 이에 한정하려는 것은 아니다.
상기 제 1 선택기(421)는 상기 제 1 및 제 2 마스킹 제어 신호(MC1<1:16>, MC2<1:16>)와 상기 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 1 선택기(421)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 마스킹 제어 신호(MC1<1:16>, MC2<1:16>) 중 하나를 제 1 데이터 마스킹 신호(DM1<1:16>)로 출력할 수 있다. 상기 제 2 선택기(422)는 상기 제 1 및 제 2 마스킹 제어 신호(MC1<1:16>, MC2<1:16>) 와 상기 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 2 선택기(422)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 마스킹 제어 신호(MC1<1:16>, MC2<1:16>) 중 다른 하나를 제 2 데이터 마스킹 신호(DM2<1:16>)로 출력할 수 있다.
도 3에 도시된 것과 같이, 상기 제 2 다이의 데이터 패드(331)는 상기 제 2 채널의 데이터 패드(314)와 연결되고, 상기 제 2 다이(303)의 데이터 패드(332)는 상기 제 2 채널의 데이터 패드(313)와 연결될 수 있다. 따라서, 상기 제 2 채널의 데이터 패드(313, 314)가 수신하는 데이터의 순번과 제 2 다이(303)가 수신하는 데이터의 순번이 서로 상이할 수 있다. 만약, 제 1 내지 제 8 데이터(DQ<8:1>)에 대해 데이터 마스킹이 필요한 경우, 상기 제 2 다이(303)는 상기 데이터 패드(331)를 통해 수신된 데이터가 아닌 상기 데이터 패드(332)를 통해 수신된 데이터에 대해 마스킹 동작을 수행해야 한다. 상기 데이터 마스킹 회로(400)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 마스킹 제어 신호(MC1<1:16>, MC2<1:16>) 중 하나를 선택하여 제 1 및 제 2 데이터 마스킹 신호(DM1<1:16>, DM2<1:16>)로서 출력함으로써, 원하는 데이터가 정상적으로 마스킹되도록 할 수 있다.
상기 제 1 다이(302)에 포함되는 마스킹 제어 회로(400)는 예를 들어, 로우 레벨을 갖는 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 마스킹 제어 회로(400)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 마스킹 제어 신호(MC1<1:16>)를 상기 제 1 데이터 마스킹 신호(DM1<1:16>)로 출력하고, 상기 제 2 마스킹 제어 신호(MC2<1:16>)를 상기 제 2 데이터 마스킹 신호(DM2<1:16>)로 출력할 수 있다. 상기 제 2 다이(303)에 포함되는 마스킹 제어 회로(400)는 예를 들어, 하이 레벨을 갖는 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 마스킹 제어 회로(400)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 2 마스킹 제어 신호(MC2<1:16>)를 상기 제 1 데이터 마스킹 신호(DM1<1:16>)로 출력하고, 상기 제 1 마스킹 제어 신호(MC1<1:16>)를 상기 제 2 데이터 마스킹 신호(DM2<1:16>)로 출력할 수 있다. 따라서, 상기 마스킹 제어 회로(400)는 제 1 내지 제 8 데이터(DQ<8:1>) 중 전부 또는 일부에 대한 마스킹이 필요할 때, 상기 제 2 다이(203)가 상기 데이터 패드(332)를 통해 수신한 데이터의 전부 또는 일부를 마스킹하도록 제어할 수 있고, 상기 제 9 내지 제 16 데이터(DQ<16:9>) 중 전부 또는 일부 대한 마스킹이 필요할 때 상기 제 2 다이(303)가 상기 데이터 패드(331)를 통해 수신한 데이터의 전부 또는 일부를 마스킹하도록 제어할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치(500)의 적어도 일부의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 장치(500)는 기판(501), 제 1 다이(502) 및 제 2 다이(503)를 포함할 수 있다. 상기 기판(501)은 제 1 채널의 제 1 및 제 2 바이트 패드(511, 512)와 제 2 채널의 제 1 및 제 2 바이트 패드(513, 514)를 포함할 수 있다. 상기 제 1 및 제 2 다이(502, 503)는 각각 제 1 및 제 2 바이트 패드(521, 522, 531, 532)를 포함할 수 있다. 상기 제 1 채널의 제 1 바이트 패드(511)는 상기 기판(501)의 일 측에서 상기 기판(501)의 바깥쪽으로부터 안쪽으로 순차적으로 배치되는 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC (Error Detection Code) 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI (Data Bus Inversion) 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)를 포함할 수 있다. 상기 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3) 및 제 4 데이터 패드(DQ4)는 데이터 관련 패드일 수 있다. 상기 제 1 채널의 제 2 바이트 패드(512)는 상기 기판(501)의 타 측에서 상기 기판(501)의 바깥 쪽으로부터 안쪽으로 순차적으로 배치되는 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC (Error Detection Code) 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI (Data Bus Inversion) 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)를 포함할 수 있다. 상기 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7) 및 제 8 데이터 패드(DQ8)는 데이터 관련 패드일 수 있다.
상기 제 2 채널의 제 1 바이트 패드(513)는 상기 기판(501)의 일 측에서 상기 기판(510)의 바깥쪽으로부터 안쪽으로 순차적으로 배치되는 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC (Error Detection Code) 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI (Data Bus Inversion) 패드(DBI!), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)를 포함할 수 있다. 상기 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3) 및 제 4 데이터 패드(DQ4)는 데이터 관련 패드일 수 있다. 상기 제 2 채널의 제 2 바이트 패드(514)는 상기 기판(501)의 타 측에서 상기 기판(501)의 바깥 쪽으로부터 안쪽으로 순차적으로 배치되는 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC (Error Detection Code) 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI (Data Bus Inversion) 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)를 포함할 수 있다. 상기 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7) 및 제 8 데이터 패드(DQ8)는 데이터 관련 패드일 수 있다.
상기 제 1 다이(502)의 제 1 바이트 패드(521)는 상기 제 1 다이(502)의 일 측에 순차적으로 배치되는 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)를 포함할 수 있다. 상기 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3) 및 제 4 데이터 패드(DQ4)는 데이터 관련 패드일 수 있다. 상기 제 1 다이(502)의 제 2 바이트 패드(522)는 상기 제 1 다이(502)의 타 측에 순차적으로 배치되는 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)를 포함할 수 있다. 상기 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7) 및 제 8 데이터 패드(DQ8)는 데이터 관련 패드일 수 있다.
상기 제 2 다이(503)의 제 1 바이트 패드(531)는 상기 제 2 다이(503)의 일 측에 순차적으로 배치되는 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)를 포함할 수 있다. 상기 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3) 및 제 4 데이터 패드(DQ4)는 데이터 관련 패드일 수 있다. 상기 제 2 다이(503)의 제 2 바이트 패드(532)는 상기 제 2 다이(503)의 타 측에 순차적으로 배치되는 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)를 포함할 수 있다. 상기 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7) 및 제 8 데이터 패드(DQ8)는 데이터 관련 패드일 수 있다. 도 5에서는 설명의 편의를 위해 제 1 및 제 2 채널을 통해 각각 8개의 데이터가 입출력될 수 있는 구조를 예시하였다. 하지만, 데이터의 개수에 따라 데이터 패드의 개수도 증가 또는 감소될 수 있다. 또한, 도 5에 도시된 반도체 장치(500)의 구성은 도 1 내지 도 3에 도시된 반도체 장치(120, 200, 300)의 구성으로 각각 적용될 수 있다.
상기 제 1 다이(502)의 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)는 상기 제 1 채널의 제 1 바이트 패드(511)의 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)와 각각 연결될 수 있다. 상기 제 1 다이(502)의 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)는 상기 제 1 채널의 제 2 바이트 패드(512)의 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)와 각각 연결될 수 있다.
상기 제 2 다이(503)는 상기 제 2 다이(503)의 데이터 관련 패드 및 커맨드 어드레스 패드가 기판의 데이터 관련 패드 및 커맨드 어드레스 패드와 맞춰 정렬될 수 있도록 상기 제 1 다이(502)를 기준으로 180도 회전되어 배치될 수 있다. 상기 제 2 다이(503)의 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)는 상기 제 2 채널의 제 2 바이트 패드(514)의 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)와 각각 연결될 수 있다. 상기 제 2 다이(503)의 제 5 데이터 패드(DQ5), 제 6 데이터 패드(DQ6), 제 2 EDC 패드(EDC2), 제 3 클럭 패드(WCK2), 제 4 클럭 패드(WCK2B), 제 2 DBI 패드(DBI2), 제 7 데이터 패드(DQ7), 제 8 데이터 패드(DQ8) 및 제 2 커맨드 어드레스 패드(CA_DN)는 상기 제 2 채널의 제 1 바이트 패드(513)의 제 1 데이터 패드(DQ1), 제 2 데이터 패드(DQ2), 제 1 EDC 패드(EDC1), 제 1 클럭 패드(WCK1), 제 2 클럭 패드(WCK1B), 제 1 DBI 패드(DBI1), 제 3 데이터 패드(DQ3), 제 4 데이터 패드(DQ4) 및 제 1 커맨드 어드레스 패드(CA_UP)와 각각 연결될 수 있다.
상기 제 1 및 제 2 다이(502, 503)는 각각 제 1 및 제 2 다이(502, 503)가 포함하는 패드들과 일대일로 연결되는 복수의 바운더리 스캔 셀(BST)을 구비할 수 있다. 상기 복수의 바운더리 스캔 셀(BST)은 상기 기판(501)의 패드들과 상기 제 1 및 제 2 다이(502, 503)의 패드들이 정상적으로 연결되었는지 여부를 테스트하기 위해 구비될 수 있다. 상기 테스트 동작은 바운더리 스캔 테스트일 수 있다. 상기 바운더리 스캔 테스트는 테스트 신호를 제 1 커맨드 어드레스 패드(CA_UP)로 입력시켜, 상기 테스트 신호가 순차적으로 상기 제 1 커맨드 어드레스 패드(CA_UP), 제 1 데이터 관련 패드, 제 2 데이터 관련 패드 및 제 2 커맨드 어드레스 패드(CA_DN)를 경유한 후, 상기 제 2 커맨드 어드레스 패드(CA_DN)를 통해 출력되도록 함으로써 수행될 수 있다. 따라서, 제 1 다이(502)에서 상기 바운더리 스캔 테스트는 제 1 방향으로 수행될 수 있고, 상기 제 2 다이(503)에서 상기 바운더리 스캔 테스트는 상기 제 1 방향의 반대 방향인 제 2 방향으로 수행될 수 있다. 예를 들어, 상기 제 1 방향은 반시계 방향일 수 있고, 상기 제 2 방향은 시계 방향일 수 있다. 상기 제 2 다이(503)는 상기 제 1 다이(502)를 기준으로 180도 회전되어 적층되므로, 상기 제 2 다이(503)에서 상기 테스트 신호가 상기 바운더리 스캔 셀(BST)을 경유하는 방향은 상기 제 1 다이(502)에서 상기 테스트 신호가 상기 바운더리 스캔 셀(BST)을 경유하는 방향과 반대여야 한다.
상기 바운더리 스캔 셀은 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 1 다이(502)에서, 상기 바운더리 스캔 셀(BST)은 각각 상기 채널 옵션 신호(CHOPT)에 기초하여 제 2 방향에 배치된 바운더리 스캔 셀(BST)로부터 전송된 신호를 수신하고, 제 1 방향에 배치된 바운더리 스캔 셀(BST)로 신호를 출력할 수 있다. 상기 제 2 다이(503)에서, 상기 바운더리 스캔 셀(BST)은 각각 상기 채널 옵션 신호(CHOPT)에 기초하여 제 1 방향에 배치된 바운더리 스캔 셀(BST)로부터 전송된 신호를 수신하고, 제 2 방향에 배치된 바운더리 스캔 셀(BST)로 신호를 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 바운더리 스캔 체인(600) 및 바운더리 스캔 셀의 구성을 보여주는 도면이다. 도 6에 도시된 바운더리 스캔 체인(600)은 도 5에 도시된 바운더리 스캔 셀(BST)의 연결 관계로 각각 적용될 수 있다. 도 6에서, 3개의 바운더리 스캔 셀을 예시적으로 도시하였다. 제 1 바운더리 스캔 셀(611)의 제 1 방향에는 제 2 바운더리 스캔 셀(612)이 연결되고, 상기 제 1 바운더리 스캔 셀의 제 2 방향에는 제 3 바운더리 스캔 셀(613)이 연결될 수 있다. 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)은 제 1 입력 단자(INA), 제 2 입력 단자(INB) 및 출력 단자(OUT)를 각각 포함할 수 있다. 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)은 상기 채널 옵션 신호(CHOPT)를 공통으로 수신할 수 있다. 상기 제 1 바운더리 스캔 셀(611)의 제 1 입력 단자(INA)는 상기 제 3 바운더리 스캔 셀(613)의 출력 단자(OUT)와 연결되고, 상기 제 1 바운더리 스캔 셀(611)의 제 2 입력 단자(INB)는 상기 제 2 바운더리 스캔 셀(612)의 출력 단자(OUT)와 연결될 수 있다. 상기 제 1 바운더리 스캔 셀(611)의 출력 단자(OUT)는 상기 제 2 바운더리 스캔 셀(612)의 제 1 입력 단자(INA) 및 상기 제 3 바운더리 스캔 셀(613)의 제 2 입력 단자(INB)와 공통 연결될 수 있다. 상기 제 2 바운더리 스캔 셀(612)의 제 2 입력 단자(INB)는 상기 제 2 바운더리 스캔 셀(612)의 제 1 방향에 배치되는 또 다른 바운더리 스캔 셀의 출력 단자와 연결될 수 있다. 상기 제 2 바운더리 스캔 셀(612)의 출력 단자(OUT)는 상기 제 1 바운더리 스캔 셀(611)의 제 2 입력 단자(INB) 및 상기 또 다른 바운더리 스캔 셀의 제 1 입력 단자와 공통 연결될 수 있다. 상기 제 3 바운더리 스캔 셀(613)의 제 1 입력 단자(INA)는 상기 제 3 바운더리 스캔 셀(613)의 제 2 방향에 배치되는 또 다른 바운더리 스캔 셀의 출력 단자와 연결될 수 있다. 상기 제 3 바운더리 스캔 셀(613)의 출력 단자(OUT)는 상기 제 1 바운더리 스캔 셀(611)의 제 1 입력 단자(INA) 및 상기 또 다른 바운더리 스캔 셀의 제 2 입력 단자와 공통 연결될 수 있다.
상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)은 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 입력 단자(INA, INB) 중 하나를 통해 다른 바운더리 스캔 셀로부터 전송된 신호를 수신할 수 있다. 예를 들어, 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)이 상기 제 1 다이(502)에 포함될 때, 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)은 각각 상기 채널 옵션 신호(CHOPT)에 기초하여 제 1 입력 단자(INA)를 통해 신호를 수신할 수 있다. 따라서, 제 3 바운더리 스캔 셀(613)로 입력된 신호는 제 1 바운더리 스캔 셀(611)을 경유하여 상기 제 2 바운더리 스캔 셀(612)로 출력될 수 있고, 바운더리 스캔 테스트는 제 1 방향으로 수행될 수 있다. 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)이 상기 제 2 다이(503)에 포함될 때, 상기 제 1 내지 제 3 바운더리 스캔 셀(611, 612, 613)은 각각 상기 채널 옵션 신호(CHOPT)에 기초하여 제 2 입력 단자(INB)를 통해 신호를 수신할 수 있다. 따라서, 제 2 바운더리 스캔 셀(612)로 입력된 신호는 제 1 바운더리 스캔 셀(611)을 경유하여 상기 제 3 바운더리 스캔 셀(613)로 출력될 수 있고, 바운더리 스캔 테스트는 제 2 방향으로 수행될 수 있다.
상기 바운더리 스캔 셀은 동일한 구조를 가질 수 있다. 상기 바운더리 스캔 셀은 입력 버퍼(620), 입력 경로 선택기(630), 신호 선택기(640) 및 플립플롭(650)을 포함할 수 있다. 상기 입력 버퍼(620)는 노멀 신호(NS) 및 테스트 신호(TS)를 수신할 수 있다. 도 5를 함께 참조하면, 상기 노멀 신호(NS)는 상기 반도체 장치(500)의 노멀 동작 중에 입력되는 신호로서, 상기 바운더리 스캔 셀(BST)이 연결된 패드가 데이터 패드일 때 상기 노멀 신호(NS)는 데이터일 수 있다. 상기 테스트 신호(TS)는 바운더리 스캔 테스트 중에 입력되는 신호일 수 있다. 상기 입력 경로 선택기(630)는 제 1 입력 단자(INA) 및 제 2 입력 단자(INB)와 연결되고, 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 입력 단자(INA) 및 제 2 입력 단자(INB)를 통해 입력되는 신호 중 하나를 출력할 수 있다. 예를 들어, 상기 채널 옵션 신호(CHOPT)가 로우 레벨일 때 상기 입력 경로 선택기(630)는 상기 제 1 입력 단자(INA)를 통해 입력되는 신호를 출력할 수 있다. 상기 채널 옵션 신호(CHOPT)가 하이 레벨일 때 상기 입력 경로 선택기(630)는 상기 제 2 입력 단자(INB)를 통해 입력되는 신호를 출력할 수 있다. 상기 신호 선택기(640)는 테스트 제어 신호(TC)에 기초하여 상기 입력 버퍼(620)의 출력 및 상기 입력 경로 선택기(630)의 출력 중 하나를 출력할 수 있다. 제 1 다이(502)에서 테스트 신호(TS)는 상기 제 1 커맨드 어드레스 패드(CA_UP)와 연결되는 바운더리 스캔 셀(BST)로 입력될 수 있고, 상기 바운더리 스캔 셀(BST)의 신호 선택기(640)는 상기 테스트 제어 신호(TC)에 기초하여 상기 입력 버퍼(620)를 통해 수신된 테스트 신호(TS)를 출력할 수 있다. 상기 제 1 커맨드 어드레스 패드(CA_UP)와 연결되는 바운더리 스캔 셀(BST)을 제외한 나머지 바운더리 스캔 셀(BST)은 상기 테스트 제어 신호(TC)에 기초하여 상기 입력 경로 선택기(630)의 출력을 출력할 수 있다. 상기 플립플롭(650)은 상기 신호 선택기(640)의 출력 및 클럭 신호(CLK)를 수신할 수 있다. 상기 플립플롭(650)은 상기 신호 선택기(640)의 출력을 상기 클럭 신호(CLK)에 동기하여 지연시키고, 지연된 신호를 출력 단자(OUT)로 출력할 수 있다.
도 7은 본 발명의 실시예에 따른 벤더 ID 출력 회로(700)의 구성을 보여주는 도면이다. 도 2에 도시된 상기 제 1 및 제 2 다이(202, 203)는 상기 벤더 ID 출력 회로(700)를 각각 포함할 수 있다. 상기 벤더 ID 출력 회로(700)는 각각의 다이에 저장된 고유의 정보를 외부 장치로 출력하기 위한 구성요소일 수 있다. 상기 벤더 ID 출력 회로(700)는 벤더 ID 저장 회로(710, VID 저장 회로), 출력 제어 회로(720), 제 1 선택기(731) 및 제 2 선택기(732)를 포함할 수 있다. 상기 벤더 ID 저장 회로(710)는 레지스터, 비휘발성 메모리와 같은 정보 저장 회로일 수 있다. 상기 벤더 ID 저장 회로(710)는 제 1 벤더 ID 정보(VID<1:8>) 및 제 2 벤더 ID 정보(VID<9:16>)를 포함할 수 있다. 상기 제 1 벤더 ID 정보(VID<1:8>)는 하나의 벤더 ID 정보의 일부일 수 있고, 상기 제 2 벤더 ID 정보(VID<9:16>)는 상기 하나의 벤더 ID 정보의 다른 일부일 수 있다. 상기 출력 제어 회로(720)는 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)에 기초하여 출력 제어 신호(VIDEN)를 생성할 수 있다.
상기 제 1 선택기(731)는 상기 제 1 및 제 2 벤더 ID 정보(VID<1:8>, VID<9:16>)와 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 1 선택기(731)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 벤더 ID 정보(VID<1:8>, VID<9:16>) 중 하나를 제 1 벤더 ID 신호(VID_DQ<1:8>)로 출력할 수 있다. 상기 제 2 선택기(732)는 상기 제 1 및 제 2 벤더 ID 정보(VID<1:8>, VID<9:16>)와 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 2 선택기(732)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 및 제 2 벤더 ID 정보(VID<1:8>, VID<9:16>) 중 하나를 제 2 벤더 ID 신호(VID_DQ<9:16>)로 출력할 수 있다. 상기 제 1 및 제 2 벤더 ID 신호(VID_DQ<1:8>, VID_DQ<9:16>)는 데이터 패드를 통해 출력될 수 있다. 예를 들어, 상기 제 1 벤더 ID 신호(VID_DQ<1:8>)는 제 1 내지 제 8 데이터 패드(DQ1-DQ8)를 통해 출력될 수 있고, 상기 제 2 벤더 ID 신호(VID_DQ<9:16>)는 제 9 내지 제 16 데이터 패드(DQ9-DQ16)를 통해 출력될 수 있다.
상기 제 1 선택기(731)의 출력은 데이터 버퍼(741)와 연결될 수 있다. 상기 데이터 버퍼(741)는 상기 제 1 벤더 ID 신호(VID_DQ<1:8>) 및 상기 출력 제어 신호(VIDEN)를 수신할 수 있다. 상기 데이터 버퍼(741)는 상기 출력 제어 신호(VIDEN)가 인에이블되었을 때 상기 제 1 벤더 ID 신호(VID_DQ<1:8>)를 버퍼링하여 버퍼링된 제 1 벤더 ID 신호(VID_DQ<1:8>)를 상기 제 1 내지 제 8 데이터 버퍼(DQ1-DQ8)를 통해 출력할 수 있다. 상기 데이터 버퍼(742)는 상기 제 2 벤더 ID 신호(VID_DQ<9:16>) 및 상기 출력 제어 신호(VIDEN)를 수신할 수 있다. 상기 데이터 버퍼(742)는 상기 출력 제어 신호(VIDEN)가 인에이블되었을 때 상기 제 2 벤더 ID 신호(VID_DQ<9:16>)를 버퍼링하여 버퍼링된 제 2 벤더 ID 신호(VID_DQ<9:16>)를 상기 제 9 내지 제 16 데이터 버퍼(DQ9-DQ16)를 통해 출력할 수 있다.
도 3을 함께 참조하면, 상기 제 1 다이(302)에 포함되는 벤더 ID 출력 회로(700)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 벤더 ID 정보(VID<1:8>)를 상기 제 1 벤더 ID 신호(VID_DQ<1:8>)로 출력하고, 상기 제 2 벤더 ID 정보(VID<9:16>)를 상기 제 2 벤더 ID 신호(VID_DQ<9:16>)로 출력할 수 있다. 상기 제 2 다이(303)는 상기 제 1 다이(302)를 기준으로 180도 회전되어 배치되고, 상기 제 2 다이(303)의 제 1 데이터 관련 패드는 상기 제 2 채널의 제 2 데이터 관련 패드와 연결되며, 상기 제 2 다이(303)의 제 2 데이터 관련 패드는 상기 제 2 채널의 제 1 데이터 관련 패드와 연결될 수 있다. 따라서, 상기 제 2 다이(303)에 포함되는 벤더 ID 출력 회로(700)는 상기 제 1 벤더 ID 정보(VID<1:8>)를 상기 제 2 벤더 ID 신호(VID_DQ<9:16>)로 출력하여 상기 제 1 벤더 ID 정보(VID<1:8>)가 상기 제 2 다이(303)의 데이터 패드(332, DQ16-DQ9)를 통해 상기 제 2 채널의 제 1 데이터 패드(313, DQ8-DQ1)로 출력되도록 할 수 있다. 마찬가지로, 상기 벤더 ID 출력 회로(700)는 상기 제 2 벤더 ID 정보(VID<9:16>)를 상기 제 1 벤더 ID 신호(VID_DQ<1:8>)로 출력하여 상기 제 2 벤더 ID 정보(VID<9:16>)가 상기 제 2 다이(303)의 데이터 패드(331, DQ8-DQ1)를 통해 상기 제 2 채널의 데이터 패드(314, DQ16-DQ9)로 출력되도록 할 수 있다.
도 8은 본 발명의 실시예에 따른 EDC (Error Detection Circuit) 제어 회로(800)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 제 1 및 제 2 다이(202, 203)는 상기 EDC 제어 회로(800)를 각각 포함할 수 있다. 상기 EDC 제어 회로(800)는 도 5에 도시된 EDC 패드(EDC1, EDC2)로 EDC 패턴을 출력하기 위해 구비될 수 있다. 상기 EDC 제어 회로(800)는 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)에 기초하여 상기 EDC 패턴(EDCP)을 반전 또는 비반전시켜 출력할 수 있다. 상기 EDC 제어 회로(800)는 EDC 제어 신호 생성 회로(810), 제 1 선택기(821), 제 2 선택기(822), 제 1 EDC 인버전부(831) 및 제 2 EDC 인버전부(832)를 포함할 수 있다. 상기 EDC 제어 신호 생성 회로(810)는 상기 커맨드 어드레스 신호(CA<1:5>, CA<6:10>)에 기초하여 EDC 제어 신호(EDCINV)를 생성할 수 있다. 상기 EDC 제어 신호(EDCINV)는 상기 EDC 패턴(EDCP)의 반전 여부를 지시하는 인버전 플래그로서 사용될 수 있다. 상기 제 1 선택기(821)는 상기 EDC 제어 신호(EDCINV), 디스에이블 전압(VSS) 및 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 1 선택기(821)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 EDC 제어 신호(EDCINV) 및 상기 디스에이블 전압(VSS) 중 하나를 제 1 EDC 인버전 제어 신호(EDC1INV)로 출력할 수 있다. 상기 디스에이블 전압(VSS)은 상기 제 1 EDC 인버전 제어 신호(EDC1INV)를 디스에이블시킬 수 있는 전압 레벨을 가질 수 있고, 예를 들어, 접지전압에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 선택기(822)는 상기 EDC 제어 신호(EDCINV), 디스에이블 전압(VSS) 및 채널 옵션 신호(CHOPT)를 수신할 수 있다. 상기 제 2 선택기(822)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 EDC 제어 신호(EDCINV) 및 상기 디스에이블 전압(VSS) 중 하나를 제 2 EDC 인버전 제어 신호(EDC2INV)로 출력할 수 있다.
상기 제 1 EDC 인버전부(831)는 상기 EDC 패턴(EDCP) 및 상기 제 1 EDC 인버전 제어 신호(EDC1INV)를 수신할 수 있다. 상기 제 1 EDC 인버전부(831)는 상기 제 1 EDC 인버전 제어 신호(EDC1INV)가 인에이블되었을 때 상기 EDC 패턴(EDCP)을 반전시켜 반전된 EDC 패턴을 출력할 수 있고, 상기 제 1 EDC 인버전 제어 신호(EDC1INV)가 디스에이블되었을 때 상기 EDC 패턴(EDCP)을 반전시키지 않고 비반전된 EDC 패턴을 출력할 수 있다. 상기 제 1 EDC 인버전부(831)의 출력은 제 1 EDC 패드(EDC1)를 통해 출력될 수 있다. 상기 제 2 EDC 인버전부(832)는 상기 EDC 패턴(EDCP) 및 상기 제 2 EDC 인버전 제어 신호(EDC2INV)를 수신할 수 있다. 상기 제 2 EDC 인버전부(832)는 상기 제 2 EDC 인버전 제어 신호(EDC2INV)가 인에이블되었을 때 상기 EDC 패턴(EDCP)을 반전시켜 반전된 EDC 패턴을 출력할 수 있고, 상기 제 2 EDC 인버전 제어 신호(EDC2INV)가 디스에이블되었을 때 상기 EDC 패턴(EDCP)을 반전시키지 않고 비반전된 EDC 패턴을 출력할 수 있다. 상기 제 2 EDC 인버전부(832)의 출력은 제 2 EDC 패드(EDC2)를 통해 출력될 수 있다.
도 5를 함께 참조하면, 상기 제 1 다이(502)의 제 1 EDC 패드(EDC1)는 상기 제 1 채널의 제 1 EDC 패드(EDC1)와 연결되고, 상기 제 1 다이(502)의 제 2 EDC 패드(EDC2)는 상기 제 1 채널의 제 2 EDC 패드(EDC2)와 연결되므로 상기 제 1 및 제 2 EDC 인버전 제어 신호(EDC1INV, EDC2INV)의 레벨을 변화시키지 않을 수 있다. 상기 제 2 다이(503)는 상기 제 1 다이(502)를 기준으로 180도 회전되어 배치되므로, 상기 제 2 다이(503)의 제 1 EDC 패드(EDC1)는 상기 제 2 채널의 제 2 EDC 패드(EDC2)와 연결되고, 상기 제 2 다이(503)의 제 2 EDC 패드(EDC2)는 상기 제 2 채널의 제 1 EDC 패드(EDC1)와 연결될 수 있다. 따라서, 상기 제 2 다이(503)에 배치되는 상기 EDC 제어 회로(700)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 EDC 인버전 제어 신호(EDC1INV)와 상기 제 2 EDC 인버전 제어 신호(EDC2INV)의 레벨을 스와핑하여 출력함으로써, 반전이 필요한 EDC 패턴(EDCP)을 정확하게 반전시켜 출력할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(900)의 구성을 보여주는 도면이다. 상기 반도체 장치(900)는 도 2에 도시된 반도체 장치(200)와 실질적으로 동일한 구성을 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 도 9에서, 상기 기판(901)은 제 1 채널의 제 1 바이트 패드(910), 제 1 채널의 제 2 바이트 패드(920), 제 2 채널의 제 1 바이트 패드(930) 및 제 2 채널의 제 2 바이트 패드(940)를 포함할 수 있다. 상기 제 1 채널의 제 1 바이트 패드(910)는 제 1 데이터 관련 패드(911) 및 제 1 커맨드 어드레스 패드(912)를 포함할 수 있다. 상기 제 1 채널의 제 2 바이트 패드(920)는 제 2 데이터 관련 패드(921) 및 제 2 커맨드 어드레스 패드(922)를 포함할 수 있다. 상기 제 2 채널의 제 1 바이트 패드(930)는 제 1 데이터 관련 패드(931) 및 제 1 커맨드 어드레스 패드(932)를 포함할 수 있다. 상기 제 2 채널의 제 2 바이트 패드(940)는 제 2 데이터 관련 패드(941) 및 제 2 커맨드 어드레스 패드(942)를 포함할 수 있다. 상기 제 1 다이(902)는 상기 제 1 다이(902)의 제 1 바이트 패드(950) 및 제 1 다이(902)의 제 2 바이트 패드(960)를 포함할 수 있다. 상기 제 1 다이(902)의 제 1 바이트 패드(950)는 제 1 데이터 관련 패드(951) 및 제 1 커맨드 어드레스 패드(952)를 포함할 수 있다. 상기 제 1 다이(902)의 제 2 바이트 패드(960)는 제 2 데이터 관련 패드(961) 및 제 2 커맨드 어드레스 패드(962)를 포함할 수 있다. 상기 제 2 다이(903)는 제 2 다이(903)의 제 1 바이트 패드(970) 및 제 2 다이(903)의 제 2 바이트 패드(980)를 포함할 수 있다. 상기 제 2 다이(903)의 제 1 바이트 패드(970)는 제 1 데이터 관련 패드(971) 및 제 1 커맨드 어드레스 패드(972)를 포함할 수 있다. 상기 제 2 다이(903)의 제 2 바이트 패드(980)는 제 2 데이터 관련 패드(981) 및 제 2 커맨드 어드레스 패드(982)를 포함할 수 있다.
상기 제 1 다이(902)의 제 1 데이터 관련 패드(951)는 상기 제 1 채널의 제 1 데이터 관련 패드(911)와 연결되고, 상기 제 1 다이(902)의 제 1 커맨드 어드레스 패드(952)는 상기 제 1 채널의 제 1 커맨드 어드레스 패드(912)와 연결될 수 있다. 상기 제 1 다이(902)의 제 2 데이터 관련 패드(961)는 상기 제 1 채널의 제 2 데이터 관련 패드(921)와 연결되고, 상기 제 1 다이(902)의 제 2 커맨드 어드레스 패드(962)는 상기 제 1 채널의 제 2 커맨드 어드레스 패드(922)와 연결될 수 있다. 상기 제 2 다이(903)의 제 1 데이터 관련 패드(971)는 상기 제 2 채널의 제 2 데이터 관련 패드(941)와 연결되고, 상기 제 2 다이(903)의 제 1 커맨드 어드레스 패드(972)는 상기 제 2 채널의 제 2 커맨드 어드레스 패드(942)와 연결될 수 있다. 상기 제 2 다이(903)의 제 2 데이터 관련 패드(981)는 상기 제 2 채널의 제 1 데이터 관련 패드(931)와 연결되고, 상기 제 2 다이(903)의 제 2 커맨드 어드레스 패드(982)는 상기 제 2 채널의 제 1 커맨드 어드레스 패드(932)와 연결될 수 있다. 상기 반도체 장치(900)는 상기 제 2 다이(903)의 제 1 및 제 2 커맨드 어드레스 패드(972, 982)가 각각 제 2 채널의 제 2 및 제 1 커맨드 어드레스 패드(942, 932)와 연결되는 점에서 도 2의 반도체 장치(200)와 차이점이 있다. 상기 반도체 장치(900)는 상기 제 2 채널의 제 1 커맨드 어드레스 패드(932)를 통해 전송된 커맨드 어드레스 신호를 상기 제 2 다이(903)의 제 2 커맨드 어드레스 패드(982)를 통해 수신할 수 있다. 상기 반도체 장치(900)는 상기 제 2 채널의 제 2 커맨드 어드레스 패드(942)를 통해 전송된 커맨드 어드레스 신호를 상기 제 2 다이(903)의 제 1 커맨드 어드레스 패드(972)를 통해 수신할 수 있다.
상기 제 2 다이(903)는 상기 제 1 커맨드 어드레스 패드(972)를 통해 수신된 커맨드 어드레스 신호와 상기 제 2 커맨드 어드레스 패드(982)를 통해 수신된 커맨드 어드레스 신호를 스와핑하여 사용할 수 있다. 상기 제 2 다이(903)는 상기 채널 옵션 신호(CHOPT)에 기초하여 상기 제 1 커맨드 어드레스 패드(972)를 통해 수신된 커맨드 어드레스 신호와 상기 제 2 커맨드 어드레스 패드(982)를 통해 수신된 커맨드 어드레스 신호를 스와핑할 수 있다. 상기 제 2 다이(903)는 상기 제 1 커맨드 어드레스 패드(972)를 통해 수신된 커맨드 어드레스 신호에 기초하여 상기 제 2 데이터 관련 패드(981)를 통해 수신된 데이터를 저장하거나 상기 제 2 데이터 관련 패드(981)로 데이터를 출력할 수 있다. 상기 제 2 다이(903)는 상기 제 2 커맨드 어드레스 패드(982)를 통해 수신된 커맨드 어드레스 신호에 기초하여 상기 제 1 데이터 관련 패드(971)를 통해 수신된 데이터를 저장하거나 상기 제 1 데이터 관련 패드(971)로 데이터를 출력할 수 있다. 도 3 내지 도 8에 도시된 구성 요소들은 상기 반도체 장치(900)의 구성요소로 각각 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 일 측에 제 1 채널의 제 1 바이트 패드 및 제 2 채널의 제 1 바이트 패드가 순차적으로 배치되고, 상기 일 측의 맞은 편인 타 측에 상기 제 1 채널의 제 2 바이트 패드 및 상기 제 2 채널의 제 2 바이트 패드가 순차적으로 배치되는 기판;
    상기 일 측과 마주하는 제 1 면에 제 1 바이트 패드가 배치되고, 상기 타 측과 마주하는 제 2 면에 제 2 바이트 패드가 배치되는 제 1 다이; 및
    상기 타 측과 마주하는 제 1 면에 제 1 바이트 패드가 배치되고, 상기 일 측과 마주하는 제 2 면에 제 2 바이트 패드가 배치되는 제 2 다이를 포함하고,
    상기 제 1 다이의 제 1 바이트 패드는 상기 제 1 채널의 제 1 바이트 패드와 각각 연결되고, 상기 제 1 다이의 제 2 바이트 패드는 상기 제 1 채널의 제 2 바이트 패드와 각각 연결되며,
    상기 제 2 다이는 상기 제 1 다이를 기준으로 180도 회전되어 배치되고, 상기 제 2 다이의 제 1 바이트 패드는 상기 제 2 채널의 제 2 바이트 패드와 연결되고, 상기 제 2 다이의 제 2 바이트 패드는 상기 제 2 채널의 제 1 바이트 패드와 각각 연결되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 채널의 제 1 바이트 패드는 순차적으로 배치되는 제 1 데이터 관련 패드 및 제 1 커맨드 어드레스 패드를 포함하고, 상기 제 2 채널의 제 1 바이트 패드는 순차적으로 배치되는 제 1 커맨드 어드레스 패드 및 제 1 데이터 관련 패드를 포함하며,
    상기 제 1 채널의 제 2 바이트 패드는 순차적으로 배치되는 제 2 데이터 관련 패드 및 제 2 커맨드 어드레스 패드를 포함하고, 상기 제 2 채널의 제 2 바이트 패드는 순차적으로 배치되는 제 2 커맨드 어드레스 패드 및 제 2 데이터 관련 패드를 포함하며,
    상기 제 1 다이의 제 1 바이트 패드는 순차적으로 배치되는 제 1 데이터 관련 패드 및 제 1 커맨드 어드레스 패드를 포함하고, 상기 제 1 다이의 제 2 바이트 패드는 순차적으로 배치되는 제 2 데이터 관련 패드 및 제 2 커맨드 어드레스 패드를 포함하고,
    상기 제 2 다이의 제 1 바이트 패드는 순차적으로 배치되는 제 1 데이터 관련 패드 및 제 1 커맨드 어드레스 패드를 포함하고, 상기 제 2 다이의 제 2 바이트 관련 패드는 순차적으로 배치되는 제 2 데이터 관련 패드 및 제 2 커맨드 어드레스 패드를 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 다이의 제 1 데이터 관련 패드는 상기 제 1 채널의 제 1 데이터 관련 패드와 연결되고, 상기 제 1 다이의 제 1 커맨드 어드레스 패드는 상기 제 1 채널의 제 1 커맨드 어드레스 패드와 연결되며, 상기 제 1 다이의 제 2 데이터 관련 패드는 상기 제 1 채널의 제 2 데이터 관련 패드와 연결되고, 상기 제 1 다이의 제 2 커맨드 어드레스 패드는 상기 제 1 채널의 제 2 커맨드 어드레스 패드와 연결되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 1 다이는 제 1 바이트 메모리 뱅크 및 제 2 바이트 메모리 뱅크를 포함하고,
    상기 제 1 다이는 상기 제 1 다이의 상기 제 1 데이터 관련 패드를 통해 수신된 데이터를 상기 제 1 바이트 메모리 뱅크에 저장하거나 상기 제 1 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 1 다이의 상기 제 1 데이터 관련 패드를 통해 출력하며, 상기 제 1 다이의 상기 제 2 데이터 관련 패드를 통해 수신된 데이터를 상기 제 2 바이트 메모리 뱅크에 저장하거나 상기 제 2 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 1 다이의 상기 제 2 데이터 관련 패드를 통해 출력하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 2 다이의 제 1 데이터 관련 패드는 상기 제 2 채널의 제 2 데이터 관련 패드와 연결되고, 상기 제 2 다이의 제 1 커맨드 어드레스 패드는 상기 제 2 채널의 제 1 커맨드 어드레스 패드와 연결되며, 상기 제 2 다이의 제 2 데이터 관련 패드는 상기 제 2 채널의 제 1 데이터 관련 패드와 연결되고, 상기 제 2 다이의 제 2 커맨드 어드레스 패드는 상기 제 2 채널의 제 2 커맨드 어드레스 패드와 연결되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 2 다이는 제 1 바이트 메모리 뱅크 및 제 2 바이트 메모리 뱅크를 포함하고,
    상기 제 2 다이는 상기 제 2 다이의 상기 제 1 데이터 관련 패드를 통해 수신된 데이터를 상기 제 1 바이트 메모리 뱅크에 저장하거나 상기 제 1 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 2 다이의 상기 제 1 데이터 관련 패드를 통해 출력하며, 상기 제 2 다이의 상기 제 2 데이터 관련 패드를 통해 수신된 데이터를 상기 제 2 바이트 메모리 뱅크에 저장하거나 상기 제 2 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 2 다이의 상기 제 2 데이터 관련 패드를 통해 출력하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 2 다이의 제 1 데이터 관련 패드는 상기 제 2 채널의 제 2 데이터 관련 패드와 연결되고, 상기 제 2 다이의 제 1 커맨드 어드레스 패드는 상기 제 2 채널의 제 2 커맨드 어드레스 패드와 연결되며, 상기 제 2 다이의 제 2 데이터 관련 패드는 상기 제 2 채널의 제 1 데이터 관련 패드와 연결되고, 상기 제 2 다이의 제 2 커맨드 어드레스 패드는 상기 제 2 채널의 제 1 커맨드 어드레스 패드와 연결되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 다이는 제 1 바이트 메모리 뱅크 및 제 2 바이트 메모리 뱅크를 포함하고,
    상기 제 2 다이는 상기 제 2 다이의 제 1 커맨드 어드레스 패드를 통해 수신된 커맨드 어드레스 신호에 기초하여, 상기 제 2 다이의 제 2 데이터 관련 패드를 통해 수신된 데이터를 상기 제 2 바이트 메모리 뱅크에 저장하거나 상기 제 2 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 2 다이의 제 2 데이터 관련 패드로 출력하며, 상기 제 2 다이의 제 2 커맨드 어드레스 패드를 통해 수신된 커맨드 어드레스 신호에 기초하여, 상기 제 2 다이의 제 1 데이터 관련 패드를 통해 수신된 데이터를 상기 제 1 바이트 메모리 뱅크에 저장하거나 상기 제 1 바이트 메모리 뱅크로부터 출력된 데이터를 상기 제 2 다이의 제 1 데이터 관련 패드로 출력하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 및 제 2 다이는 각각 데이터 마스킹 회로를 포함하고,
    상기 데이터 마스킹 회로는 상기 제 1 및 제 2 커맨드 어드레스 패드를 통해 수신된 커맨드 어드레스 신호에 기초하여 제 1 마스킹 제어 신호 및 제 2 마스킹 제어 신호를 생성하는 마스킹 신호 생성 회로; 및
    채널 옵션 신호에 기초하여 상기 제 1 및 제 2 마스킹 제어 신호 중 하나를 제 1 데이터 마스킹 신호로 출력하는 제 1 선택기; 및
    상기 채널 옵션 신호에 기초하여 상기 제 1 및 제 2 마스킹 제어 신호 중 다른 하나를 제 2 데이터 마스킹 신호로 출력하는 제 2 선택기를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 및 제 2 다이는 상기 제 1 데이터 관련 패드, 제 2 데이터 관련 패드, 제 1 커맨드 어드레스 패드, 제 2 커맨드 어드레스 패드와 각각 연결되는 복수의 바운더리 스캔 셀을 포함하고,
    상기 제 1 다이의 바운더리 스캔 셀은 제 1 방향에 배치된 바운더리 스캔 셀로부터 전송된 신호를 수신하여 제 2 방향에 배치된 바운더리 스캔 셀로 신호를 출력하고,
    상기 제 2 다이의 바운더리 스캔 셀은 상기 제 2 방향에 배치된 바운더리 스캔 셀로부터 전송된 신호를 수신하여 상기 제 1 방향에 배치된 바운더리 스캔 셀로 신호를 출력하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 바운더리 스캔 셀은 제 1 입력 단자, 제 2 입력 단자 및 출력 단자를 포함하고, 채널 옵션 신호에 기초하여 제 1 및 제 2 입력 단자 중 하나로부터 신호를 수신하여 출력 단자로 신호를 출력하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 및 제 2 다이는 각각 벤더 ID 출력 회로를 포함하고,
    상기 벤더 ID 출력 회로는 제 1 벤더 ID 정보 및 제 2 벤더 ID 정보를 저장하는 벤더 ID 저장 회로;
    채널 옵션 신호에 기초하여 상기 제 1 및 제 2 벤더 ID 정보 중 하나를 제 1 벤더 ID 신호로 출력하는 제 1 선택기; 및
    상기 채널 옵션 신호에 기초하여 상기 제 1 및 제 2 벤더 ID 정보 중 다른 하나를 제 2 벤더 ID 신호로 출력하는 제 2 선택기를 포함하고,
    상기 제 1 벤더 ID 신호는 제 1 데이터 관련 패드를 통해 출력되고, 상기 제 2 벤더 ID 신호는 제 2 데이터 관련 패드를 통해 출력되는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 및 제 2 다이는 각각 EDC 제어 회로를 포함하고,
    상기 EDC 제어 회로는 상기 제 1 및 제 2 커맨드 어드레스 패드를 통해 수신된 커맨드 어드레스 신호에 기초하여 EDC 인버전 신호를 생성하는 EDC 제어 신호 생성 회로;
    채널 옵션 신호에 기초하여 상기 EDC 인버전 신호 및 디스에이블 전압 중 하나를 제 1 EDC 인버전 제어 신호로 출력하는 제 1 선택기;
    상기 채널 옵션 신호에 기초하여 상기 EDC 인버전 신호 및 상기 디스에이블 전압 중 다른 하나를 제 2 EDC 인버전 제어 신호로 출력하는 제 2 선택기;
    상기 제 1 EDC 인버전 제어 신호에 기초하여 EDC 패턴을 선택적으로 반전시키고, 상기 선택적으로 반전된 EDC 패턴을 상기 제 1 데이터 관련 패드를 통해 출력하는 제 1 EDC 인버전부; 및
    상기 제 2 EDC 인버전 제어 신호에 기초하여 상기 EDC 패턴을 선택적으로 반전시키고, 상기 선택적으로 반전된 EDC 패턴을 상기 제 2 데이터 관련 패드를 통해 출력하는 제 2 EDC 인버전부를 포함하는 반도체 장치.
  14. 제 1 채널의 제 1 바이트 패드, 제 1 채널의 제 2 바이트 패드, 제 2 채널의 제 1 바이트 패드 및 제 2 채널의 제 2 바이트 패드를 포함하는 기판;
    상기 기판 상에 배치되는 제 1 다이; 및
    상기 제 1 다이를 기준으로 180도 회전되어 상기 기판 상에 배치되는 제 2 다이를 포함하고,
    상기 제 2 다이의 제 1 바이트 패드는 상기 제 2 채널의 제 2 바이트 패드와 연결되며, 상기 제 2 다이의 제 2 바이트 패드는 상기 제 2 채널의 제 1 바이트 패드와 연결되고,
    상기 제 2 다이는 상기 제 2 채널의 제 2 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 2 채널의 제 1 바이트 패드를 통해 수신된 데이터를 저장하고, 상기 제 2 채널의 제 1 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 2 채널의 제 2 바이트 패드를 통해 수신된 데이터를 저장하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 다이는 상기 제 1 채널의 제 1 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 1 채널의 제 1 바이트 패드를 통해 수신된 데이터를 저장하고, 상기 제 1 채널의 제 2 바이트 패드를 통해 수신된 제어 신호에 기초하여 상기 제 1 채널의 제 2 바이트 패드를 통해 수신된 데이터를 저장하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 2 다이는 상기 제 2 다이의 제 1 바이트 패드와 연결되고, 상기 제 2 다이의 제 1 바이트 패드를 통해 데이터를 수신하거나 출력하는 제 1 바이트 메모리 뱅크; 및
    상기 제 2 다이의 제 2 바이트 패드와 연결되고, 상기 제 2 다이의 제 2 바이트 패드를 통해 데이터를 수신하거나 출력하는 제 2 바이트 메모리 뱅크를 포함하는 반도체 장치.
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