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KR102592327B1 - 반도체 패키지 - Google Patents

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KR102592327B1
KR102592327B1 KR1020180123270A KR20180123270A KR102592327B1 KR 102592327 B1 KR102592327 B1 KR 102592327B1 KR 1020180123270 A KR1020180123270 A KR 1020180123270A KR 20180123270 A KR20180123270 A KR 20180123270A KR 102592327 B1 KR102592327 B1 KR 102592327B1
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KR
South Korea
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package
package substrate
semiconductor chip
filling layer
semiconductor
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이장우
강운병
김지황
심종보
지영근
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삼성전자주식회사
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92162—Sequential connecting processes the first connecting process involving a wire connector
    • H01L2224/92165—Sequential connecting processes the first connecting process involving a wire connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 패키지 기판과 상기 제1 반도체 칩 사이를 연결하는 복수의 제1 칩 연결 유닛, 상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저, 및 상기 제1 반도체 칩과 상기 인터포저 사이의 중심부 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 상부 충전층을 포함할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 보다 구체적으로는 패키지 온 패키지(package on package)에 관한 것이다.
반도체 패키지의 소형화 및 고집적화가 요구됨에 따라 패키지 온 패키지가 개발되었다. 패키지 온 패키지는 하나의 서브 패키지 상에 다른 서브 패키지를 적층한 구조를 가진다. 따라서 패키지 온 패키지는 작은 면적을 차지할 수 있으며, 반도체 패키지의 소형화 및 고집적화를 가능하게 할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키지 내의 인터포저의 휨(deflection)이 감소되는 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 패키지 기판과 상기 제1 반도체 칩 사이를 연결하는 복수의 제1 칩 연결 유닛, 상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저, 및 상기 상부 충전층은 상기 제1 반도체 칩과 상기 인터포저 사이의 중심부 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 상부 충전층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 패키지 기판과 상기 제1 반도체 칩 사이의 복수의 제1 칩 연결 유닛, 상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저, 상기 인터포저와 상기 제1 반도체 칩 사이를 채우는 상부 충전층, 상기 제1 반도체 칩과 상기 제1 패키지 기판 사이를 채우는 중심부, 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 하부 충전층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 패키지 기판과 상기 제1 반도체 칩 사이의 복수의 제1 칩 연결 유닛, 상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저, 상기 인터포저와 상기 제1 반도체 칩 사이를 채우는 상부 충전층, 및 상기 제1 반도체 칩과 상기 제1 패키지 기판 사이를 채우는 하부 충전층을 포함하는 제1 서브 패키지, 및 상기 인터포저 상의 복수의 패키지간 연결 유닛, 상기 복수의 패키지간 연결 유닛 상의 제2 패키지 기판, 상기 제2 패키지 기판 상의 적어도 하나의 제2 반도체 칩, 및 상기 적어도 하나의 제2 반도체 칩을 감싸고 상기 제2 패키지 기판의 상면을 덮는 제2 몰딩 유닛을 포함하는 제2 서브 패키지를 포함하고, 상기 상부 충전층 및 상기 하부 충전층 중 적어도 하나는 상기 제1 반도체 칩의 측벽과 접할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지에 따르면, 인터포저가 상부 충전층 및/또는 하부 충전층에 의해 지지되므로 인터포저의 휨이 감소될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다.
도 6c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12a 내지 도 12d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 16a 및 도 16b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 19a 내지 도 19c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 반도체 패키지(1000a)는 제1 서브 패키지(SP1) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제2 서브 패키지(SP2)는 제1 서브 패키지(SP1) 상에 적층될 수 있다. 예를 들어, 반도체 패키지(1000a)는 패키지 온 패키지(package on package)일 수 있다.
제1 서브 패키지(SP1)는 제1 패키지 기판(110), 제1 반도체 칩(120), 복수의 제1 칩 연결 유닛(130), 인터포저(140), 및 상부 충전층(150a), 복수의 와이어(170), 및 제1 몰딩 유닛(180)을 포함할 수 있다.
제1 패키지 기판(110)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 상기 인쇄 회로 기판은 경성 인쇄 회로 기판(rigid PCB) 또는 연성 인쇄 회로 기판(flexible PCB)일 수 있다.
제1 패키지 기판(110)은 기판 베이스층, 복수의 하부 연결 패드, 복수의 상부 연결 패드, 복수의 도전 라인, 복수의 비아, 및 솔더 레지스트층을 포함할 수 있다.
상기 기판 베이스층은 페놀 수지, 에폭시 수지, 폴리이미드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 기판 베이스층은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 또는 액정 고분자(Liquid crystal polymer)를 포함할 수 있다. 일부 실시예에서, 상기 패키지 기판(110)은 상기 기판 베이스층이 복수의 층으로 구성된 멀티 레이어 인쇄 회로 기판(multi-layer PCB)일 수 있다.
상기 복수의 하부 연결 패드는 상기 기판 베이스층의 하면 상에 배치될 수 있고, 상기 복수의 상부 연결 패드는 상기 기판 베이스층의 상면 상에 배치될 수 있다. 상기 복수의 하부 연결 패드는 복수의 외부 연결 유닛(190)에 연결될 수 있고, 상기 복수의 상부 연결 패드는 복수의 제1 칩 연결 유닛(130) 및 복수의 와이어에 연결될 수 있다. 상기 복수의 하부 연결 패드 및 상기 복수의 상부 연결 패드는 예를 들어 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
상기 기판 베이스층 내 및 상기 기판 베이스층의 표면에는 상기 복수의 도전 라인 및 상기 복수의 비아가 배치될 수 있다. 상기 복수의 도전 라인 및 상기 복수의 비아는 상기 복수의 하부 연결 패드와 상기 복수의 상부 연결 패드 사이를 연결할 수 있다. 상기 복수의 도전 라인 및 상기 복수의 비아는 예를 들어 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다.
상기 솔더 레지스트층은 상기 기판 베이스층의 상면 및 하면 상에 배치될 수 있다. 그러나, 상기 솔더 레지스트층은 상기 복수의 상부 연결 패드 및 상기 복수의 하부 연결 패드를 덮지 않을 수 있다.
제1 반도체 칩(120)은 제1 패키지 기판(110) 위에 위치할 수 있다. 제1 반도체 칩(120)은 제1 패키지 기판(110)의 상면에 평행한 방향(Y 방향)으로 제1 폭(W1)을 가질 수 있다. 제1 반도체 칩(120)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 상기 메모리 칩은 예를 들어 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
복수의 제1 칩 연결 유닛(130)은 제1 반도체 칩(120)을 제1 패키지 기판(110)에 연결할 수 있다. 복수의 제1 칩 연결 유닛(130)은 예를 들어, 복수의 범프일 수 있다. 이 경우, 복수의 제1 칩 연결 유닛(130)은 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이에 배치될 수 있다. 복수의 제1 칩 연결 유닛(130)은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다.
인터포저(140)는 제1 반도체 칩(120) 위에 배치될 수 있다. 인터포저(140)는 제1 패키지 기판(110)을 제2 패키지 기판(210)에 연결시킬 수 있다. 인터포저(140)는 제1 패키지 기판(110)의 상면에 평행한 방향(Y 방향)으로 제2 폭(W2)을 가질 수 있다. 인터포저(140)의 제2 폭(W2)은 제1 반도체 칩(120)의 제1 폭(W1)보다 클 수 있다.
인터포저(140)는 인터포저 베이스, 복수의 연결 패드(140U), 및 상기 복수의 도전 라인을 포함할 수 있다. 상기 인터포저 베이스는 유기물, 유리, 세라믹, 또는 반도체를 포함할 수 있다. 상기 인터포저 베이스는 예를 들어, 실리콘(Si)을 포함할 수 있다. 상기 복수의 연결 패드(140U)는 상기 인터포저 베이스의 상면 상에 위치할 수 있다. 상기 복수의 도전 라인은 상기 복수의 연결 패드 사이를 연결할 수 있다. 상기 복수의 연결 패드 및 복수의 도전 라인은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들의 조합을 포함할 수 있다.
상부 충전층(150a)은 제1 패키지 기판(110)과 인터포저(140) 사이에 위치할 수 있다. 상부 충전층(150a)은 제1 패키지 기판(110)으로부터 이격될 수 있다. 상부 충전층(150a)은 인터포저(140)의 하면, 및 제1 반도체 칩(120)의 상면과 접할 수 있다. 일부 실시예에서, 상부 충전층(150a)은 제1 반도체 칩(120)의 상면 전체 및 인터포저(140)의 하면 전체와 접할 수 있다. 상부 충전층(150a)은 또한 제1 반도체 칩(120)의 측벽을 덮으며 접할 수 있다. 상부 충전층(150a)은 제1 패키지 기판(110)의 상면에 평행한 방향(Y 방향)으로 제3 폭(W3)을 가질 수 있다. 일부 실시예에서, 상부 충전층(150a)의 제3 폭(W3)은 인터포저(140)의 제2 폭(W2)과 동일할 수 있다.
상부 충전층(150a)은 중심부(P1a) 및 외곽부(P2a)를 포함할 수 있다. 상부 충전층(150a)의 중심부(P1a)와 외곽부(P2a)는 일체를 이룰 수 있다. 예를 들면, 상부 충전층(150a)의 중심부(P1a)는 상부 충전층(150a) 중 제1 반도체 칩(120)과 인터포저(140) 사이를 채우는 부분이고, 상기 상부 충전층(150a)의 나머지 부분은 외곽부(P2a)일 수 있다. 상부 충전층(150a)의 중심부(P1a)는 제1 반도체 칩(120)과 인터포저(140) 사이에 위치할 수 있고, 제1 반도체 칩(120)의 상면 및 인터포저(140)의 하면에 접할 수 있다. 상부 충전층(150a)의 외곽부(P2a)는 중심부(P1a)를 둘러싸고 인터포저(140)의 하면과 접할 수 있다. 일부 실시예에서, 상부 충전층(150a)의 외곽부(P2a)는 제1 반도체 칩(120)의 측벽을 덮으며 측벽과 접할 수 있다. 일부 실시예에서, 상부 충전층(150a)의 외곽부(P2a)의 하면과 제1 반도체 칩(120)의 하면은 동일 레벨에 위치할 수 있다. 예를 들어, 제1 패키지 기판(110)으로부터 상기 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 상부 충전층(150a)의 외곽부(P2a)의 하면의 높이는 제1 패키지 기판(110)으로부터 상기 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 제1 반도체 칩(120)의 하면의 높이와 같을 수 있다.
상부 충전층(150a)의 중심부(P1a)는 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로 제1 두께(T1)를 가질 수 있고, 상부 충전층(150a)의 외곽부(P2a)는 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 제1 반도체 칩(120) 상에서 오버행(overhang)되는 인터포저(140)의 부분의 하면과 접하는 상부 충전층(150a)의 외곽부(P2a)의 두께가 상부 충전층(150a)의 중심부(P1a)의 두께보다 크므로 오버행되는 인터포저(140)의 부분에 휨(deflection)이 발생하는 것을 방지할 수 있다.
상부 충전층(150a)은 필름 온 다이(flim on die, FOD) 또는 다이 부착 필름(die attachment film, DAF)로부터 만들어질 수 있다. 예를 들어, 상부 충전층(150a)은 필름 온 다이 또는 다이 부착 필름을 경화(curing)하여 형성할 수 있다. 상부 충전층(150a)은 예를 들어 에폭시 계열의 유기물을 포함할 수 있다.
복수의 와이어(170)는 인터포저(140)와 제1 패키지 기판(110) 사이를 연결할 수 있다. 복수의 와이어(170)는 예를 들어, 인터포저(140)의 상면으로부터 제1 패키지 기판(110)의 상면까지 연장될 수 있다. 복수의 와이어(170)는 예컨대, 금(Au), 구리(Cu), 은(Ag), 알루미늄(Al), 또는 이들의 조합으로 구성될 수 있다.
제1 몰딩 유닛(180)은 제1 반도체 칩(120), 복수의 제1 칩 연결 유닛(130), 복수의 와이어(170), 상부 충전층(150a), 및 인터포저(140)를 감싸고, 제1 패키지 기판(110)의 상면을 덮을 수 있다. 제1 몰딩 유닛(180)은 패키지간 연결 유닛(290)이 인터포저(140)와 접촉하게 하도록 인터포저(140)의 복수의 연결 패드(140U)를 노출시키는 개구들을 가질 수 있다. 제1 몰딩 유닛(180)은 열경화성 수지, 열가소성 수지, UV 경화성 수지, 또는 이들의 조합을 포함할 수 있다. 제1 몰딩 유닛(180)은 예를 들어, 에폭시 수지, 실리콘(silicone) 수지, 또는 이들의 조합을 포함할 수 있다. 제1 몰딩 유닛(180)는 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
반도체 패키지(1000)는 외부 연결 유닛(190)을 더 포함할 수 있다. 외부 연결 유닛(190)은 제1 패키지 기판(110)의 하면 상에 배치될 수 있다. 외부 연결 유닛(190)은 반도체 패키지(1000a)를 외부 회로에 연결시킬 수 있다. 외부 연결 유닛(190)은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 외부 연결 유닛(190)은 예컨대, 솔더 볼로부터 형성될 수 있다.
제2 서브 패키지(SP2)는 제2 패키지 기판(210), 적어도 하나의 제2 반도체 칩(220), 접착층(230), 복수의 제2 칩 연결 유닛(270), 제2 몰딩 유닛(280), 및 패키지간 연결 유닛(290)을 포함할 수 있다.
제2 패키지 기판(210)은 PCB일 수 있다.
적어도 하나의 제2 반도체 칩(220)은 제2 패키지 기판(210) 상에 배치될 수 있다. 제2 반도체 칩(220)은 로직 칩 또는 메모리 칩일 수 있다. 일부 실시예에서, 제2 반도체 칩(220)은 제1 반도체 칩(120)과 상이한 종류일 수 있다. 예를 들어, 제2 반도체 칩(220)은 메모리 칩이고, 제1 반도체 칩(120)은 로직 칩일 수 있다. 도 1에는 4개의 제2 반도체 칩(220)이 도시되었으나, 제2 서브 패키지(SP2)에 포함되는 제2 반도체 칩(220)의 수는 4개로 제한되지 않으며, 다양하게 변형될 수 있다. 일부 실시예에서, 제2 반도체 칩(220)은 수직한 방향(Z 방향)으로 2개 이상이 적층될 수 있다. 일부 실시예에서, 제2 반도체 칩(220)은 제2 패키지 기판(210) 상에 수평 방향(X-Y 방향)으로 서로 이격되도록 2개 이상이 배치될 수 있다.
제2 반도체 칩(220)은 접착층(230)을 이용하여 제2 패키지 기판(210) 상에 부착될 수 있다. 접착층(230)은 예를 들어, DAF, 비전도성 필름(nonconductive film, NCF), 또는 비전도성 페이스트(nonconductive paste, NCP)로부터 만들어질 수 있다.
복수의 제2 칩 연결 유닛(270)는 제2 반도체 칩(220)을 제2 패키지 기판(210)에 연결할 수 있다. 복수의 제2 칩 연결 유닛(270) 각각은 예를 들어 와이어일 수 있다. 복수의 제2 칩 연결 유닛(270)는 예컨대, 금(Au), 구리(Cu), 은(Ag), 알루미늄(Al), 또는 이들의 조합으로 구성될 수 있다.
제2 몰딩 유닛(280)은 제2 반도체 칩(220) 및 복수의 제2 칩 연결 유닛(270)를 감싸고 제2 패키지 기판(210)의 상면을 덮을 수 있다. 제2 몰딩 유닛(280)은 열경화성 수지, 열가소성 수지, UV 경화성 수지, 또는 이들의 조합을 포함할 수 있다. 제2 몰딩 유닛(280)은 예를 들어, 에폭시 수지, 실리콘 수지, 또는 이들의 조합을 포함할 수 있다. 제2 몰딩 유닛(280)는 예를 들어, EMC를 포함할 수 있다.
복수의 패키지간 연결 유닛(290)은 제2 패키지 기판(210)의 하면과 인터포저(140) 사이에 배치될 수 있다. 복수의 패키지간 연결 유닛(290)은 제1 몰딩 유닛(180)이 가지는 상기 개구들 내에 배치될 수 있다. 복수의 패키지간 연결 유닛(209)은 제1 몰딩 유닛(180)에 의해 노출되는 인터포저(140)의 복수의 연결 패드(140U)와 접할 수 있다. 복수의 패키지간 연결 유닛(290)은 제1 서브 패키지(SP1)와 제2 서브 패키지(SP2) 사이를 연결할 수 있다. 패키지간 연결 유닛(290)은 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 패키지간 연결 유닛(290)은 예컨대, 솔더 볼로부터 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1000a)에 따르면, 상부 충전층(150a)의 중심부(P1a)에 비하여 상부 충전층(150a)의 외곽부(P2a)의 증가된 두께로 인하여 제1 반도체 칩(120)에 대하여 오버행되는 인터포저(140)의 부분의 휨이 감소될 수 있다.
도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 1b에 도시된 반도체 패키지의 차이점이 기술된다.
도 1b를 참조하면, 반도체 패키지(1000b)는 제1 서브 패키지(SP1b) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 반도체 패키지(1000b)는 도 1a에 도시된 반도체 패키지(1000a)의 제1 서브 패키지(SP1) 대신에 제1 서브 패키지(SP1b)를 포함한다. 제1 서브 패키지(SP1b)는 도 1a에 도시된 제1 서브 패키지(SP1)에 포함된 상부 충전층(150a) 대신 상부 충전층(150b)을 포함할 수 있다. 상부 충전층(150b)은 중심부(P1b) 및 외곽부(P2b)를 포함할 수 있다. 상부 충전층(150b)의 외곽부(P2b)는 제1 반도체 칩(120)의 측벽의 일부를 덮을 수 있다. 상부 충전층(150b)의 외곽부(P2b)의 하면은 제1 반도체 칩(120)의 하면보다 높은 레벨에 위치할 수 있다. 즉, 제1 패키지 기판(110)의 상면으로부터 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 상부 충전층(150b)의 외곽부(P2b)의 하면의 높이는 제1 패키지 기판(110)의 상면으로부터 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 제1 반도체 칩(120)의 하면의 높이보다 클 수 있다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 1b에 도시된 반도체 패키지의 차이점이 기술된다.
도 1c를 참조하면, 반도체 패키지(1000c)는 제1 서브 패키지(SP1c) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 반도체 패키지(1000c)는 도 1a에 도시된 반도체 패키지(1000a)의 제1 서브 패키지(SP1) 대신에 제1 서브 패키지(SP1c)를 포함한다. 제1 서브 패키지(SP1c)는 도 1a에 도시된 제1 서브 패키지(SP1)에 포함된 상부 충전층(150a) 대신 상부 충전층(150c)을 포함할 수 있다. 상부 충전층(150c)은 중심부(P1c) 및 외곽부(P2c)를 포함할 수 있다. 상부 충전층(150c)의 외곽부(P2c)의 하면은 제1 반도체 칩(120)의 하면보다 낮은 레벨에 위치할 수 있다. 즉, 제1 패키지 기판(110)의 상면으로부터 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 상부 충전층(150c)의 외곽부(P2c)의 하면의 높이는 제1 패키지 기판(110)의 상면으로부터 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로의 제1 반도체 칩(120)의 하면의 높이보다 작을 수 있다. 그러나, 상부 충전층(150c)의 외곽부(P2c)는 제1 패키지 기판(110)으로부터 이격될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 2에 도시된 반도체 패키지의 차이점이 기술된다.
도 2를 참조하면, 반도체 패키지(2000)는 제1 서브 패키지(SP1) 및 제2 서브 패키지(SP2d)를 포함할 수 있다. 반도체 패키지(2000)는 도 1a에 도시된 반도체 패키지(1000a)의 제2 서브 패키지(SP2) 대신 제2 서브 패키지(SP2d)를 포함한다. 제2 서브 패키지(SP2d)에서, 복수의 제2 반도체 칩(220)은 도 1a에 도시된 제2 서브 패키지(SP2)에 포함된 제2 칩 연결 유닛(270) 대신 제2 칩 연결 유닛(270d)에 의해 제2 패키지 기판(210)에 연결될 수 있다. 제2 칩 연결 유닛(270d)은 복수의 실리콘 관통 비아(through Silicon via, TSV)(271), 및 복수의 범프(273)를 포함할 수 있다. 복수의 실리콘 관통 비아(271)는 각각의 제2 반도체 칩(220) 내에 형성될 수 있다. 일부 실시예에서, 적층된 제2 반도체 칩들(220) 중 최상단의 제2 반도체 칩(220) 내에는 복수의 실리콘 관통 비아(271)가 형성되지 않을 수 있다. 복수의 실리콘 관통 비아(271)는 실리콘(Si)으로 구성될 수 있다. 복수의 범프(273)는 복수의 제2 반도체 칩(220) 사이에 배치될 수 있다. 범프(273)는 실리콘 관통 비아(271)에 연결될 수 있다. 일부 실시예에서, 범프(273)와 실리콘 관통 비아(271) 사이에 범프(273)와 실리콘 관통 비아(271) 사이를 연결하는 배선층이 존재할 수 있다. 실리콘 관통 비아(271)와 제2 반도체 칩(220) 사이에는 절연층이 더 존재할 수 있다.
제2 몰딩 유닛(280d)은 제2 반도체 칩(220)을 감싸고 제2 패키지 기판(210)의 상면을 덮을 수 있다. 제2 몰딩 유닛(280d)은 제2 패키지 기판(210)의 상면 및 제2 반도체 칩(220)의 측면을 덮을 수 있다. 일부 실시예에서, 도 2에 도시된 바와 같이, 제2 몰딩 유닛(280d)은 적층된 제2 반도체 칩들(220) 중 최상단의 제2 반도체 칩(220)의 상면을 덮을 수 있다. 일부 다른 실시예에서, 도 2에 도시된 바와 달리, 제2 몰딩 유닛(280d)은 적층된 제2 반도체 칩들(220) 중 최상단의 제2 반도체 칩(220)의 상면을 덮지 않을 수 있다. 제2 몰딩 유닛(280d)의 상면과 적층된 제2 반도체 칩들(220) 중 최상단의 제2 반도체 칩(220)의 상면은 동일 평면상에 위치할 수 있다.
일부 실시예에서, 적층된 제2 반도체 칩(220) 중 최상단의 제2 반도체 칩(220)의 상면 상에는 열 방출 부재가 부착될 수 있다. 적층된 제2 반도체 칩(220) 중 최상단의 제2 반도체 칩(220)의 상면과 상기 열 방출 부재 사이에는 열 계면 물질(TIM, Thermal Interface Material) 층이 배치될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 3에 도시된 반도체 패키지의 차이점이 기술된다.
도 3을 참조하면, 반도체 패키지(3000)는 제1 서브 패키지(SP1e) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1e)는 도 1a에 도시된 제1 서브 패키지(SP1)에 포함된 상부 충전층(150a) 대신 상부 충전층(150e)을 포함할 수 있다. 상부 충전층(150e)은 중심부(P1e) 및 외곽부(P2e)를 포함할 수 있다. 상부 충전층(150e)의 외곽부(P2e)는 제1 반도체 칩(120)의 측벽의 적어도 일부를 덮지 않을 수 있다. 일부 실시예에서, 상부 충전층(150e)의 외곽부(P2e)는 제1 반도체 칩(120)의 측벽을 덮지 않을 수 있다. 다른 일부 실시예에서, 상부 충전층(150e)의 외곽부(P2e)는 제1 반도체 칩(120)의 측벽의 상부를 덮고, 하부를 덮지 않을 수 있다. 예를 들어, 상부 충전층(150e)의 외곽부(P2e)는 제1 패키지 기판(110)에 가까워질수록 제1 반도체 칩(120)으로부터 멀어지는 내측벽을 가질 수 있다. 상기 내측벽은 상기 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)에 대하여 경사질 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 4에 도시된 반도체 패키지의 차이점이 기술된다.
도 4를 참조하면, 반도체 패키지(4000)는 제1 서브 패키지(SP1f) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1f)는 도 1a에 도시된 제1 서브 패키지(SP1)에 포함되는 제1 칩 연결 유닛(130) 대신 제1 칩 연결 유닛(130f)을 포함할 수 있다. 제1 칩 연결 유닛(130f)은 제1 반도체 칩(120)과 제1 패키지 기판(110)을 연결할 수 있다. 제1 칩 연결 유닛(130f)은 예를 들어, 와이어일 수 있다. 이 경우, 제1 칩 연결 유닛(130f)은 제1 반도체 칩(120)의 상면과 제1 패키지 기판(110)의 상면 사이에 연장될 수 있다. 일부 실시예에서, 상부 충전층(150a)은 제1 패키지 기판(110)에 접하지 않고 이격되며, 제1 칩 연결 유닛(103f)의 일부는 상부 충전층(150a) 내에 위치할 수 있다. 예를 들면, 제1 칩 연결 유닛(130f)의 상부는 상부 충전층(150a) 내에 위치하고, 제1 칩 연결 유닛(130f)의 하부는 제1 몰딩 유닛(180) 내에 위치할 수 있다. 일부 다른 실시예에서, 상부 충전층(150a)은 제1 패키지 기판(110)에 접하고, 제1 칩 연결 유닛(130f) 전체를 감쌀 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1에 도시된 반도체 패키지와 도 5에 도시된 반도체 패키지의 차이점이 기술된다.
도 5를 참조하면, 반도체 패키지(5000)는 제1 서브 패키지(SP1g) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1g)는 도 1a에 도시된 제1 서브 패키지(SP1)에 포함된 제1 패키지 기판(110) 대신 제1 패키지 기판(110a)을 포함할 수 있다.
제1 패키지 기판(110a)은 대체로 평평한 상면을 가지는 베이스부(111) 및 베이스부(111)의 상면으로부터 수직한 방향(Z 방향)으로 돌출된 돌출부(115)를 포함할 수 있다. 돌출부(115)는 솔더 레지스트 댐(solder resist dam)일 수 있다. 돌출부(115)의 적어도 일부는 제1 패키지 기판(110a)의 솔더 레지스트층의 일부를 포함할 수 있다. 돌출부(115)는 제1 패키지 기판(110a)의 상면에 평행한 방향(X 방향 또는 Y 방향)으로 제4 폭(W4)을 가질 수 있다. 돌출부(115)는 베이스부(111)의 상면으로부터 제1 패키지 기판(110a)의 상면에 수직한 방향(Z 방향)으로 높이(H)를 가질 수 있다. 일부 실시예에서, 돌출부(115)의 제4 폭(W4)은 돌출부(115)의 높이(H)보다 클 수 있다. 돌출부(115)의 제4 폭(W4)이 돌출부(115)의 높이(H)보다 큰 경우, 상부 충전층(150a)이 돌출부(115)에 의해 지지되는 면적이 넓어지므로, 상부 충전층(150a)에 의해 지지되는 인터포저(140)의 오버행되는 부분의 휨이 효과적으로 방지될 수 있다.
상부 충전층(150a)은 제1 패키지 기판(110a)의 돌출부(115)와 접할 수 있다. 구체적으로, 상부 충전층(150a)의 외곽부(P2a)는 제1 패키지 기판(110a)의 돌출부(115)와 접할 수 있다. 즉, 상부 충전층(150a)은 제1 패키지 기판(110a)의 돌출부(115)에 의해 지지될 수 있다. 따라서, 제1 반도체 칩(120)에 대하여 오버행되는 인터포저(140)의 부분이 상부 충전층(150a)의 외곽부(P2a) 및 돌출부(115)에 의하여 지지되므로, 제1 반도체 칩(120)에 대하여 오버행되는 인터포저(140)의 부분의 휨이 방지될 수 있다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다. 도 6a를 참조하면, 제1 패키지 기판(110a)은 돌출부(115)를 포함할 수 있다. 제1 패키지 기판(110a)의 돌출부(115)는 위에서 보았을 때 일정한 폭(W4)을 가지며 폐루프를 이룰 수 있다. 일부 실시예에서, 위에서 보았을 때 제1 패키지 기판(110a)은 사각형의 상면을 가질 수 있고, 돌출부(115)는 사각 루프 형상일 수 있다.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다. 도 5에 도시된 반도체 패키지(5000)는 제1 패키지 기판(110a) 대신 도 6b에 도시된 제1 패키지 기판(110b)을 포함할 수 있다.
도 6b를 참조하면, 제1 패키지 기판(110b)은 복수의 돌출부(115b)를 포함할 수 있다. 복수의 돌출부(115b)는 서로 이격되고 끊어진 루프를 따라 배치될 수 있다. 각각의 돌출부(115b)는 대략 직육면체 형상일 수 있으나, 이에 제한되는 것은 아니다.
도 6c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 내에 포함되는 제1 패키지 기판의 평면도이다. 도 5에 도시된 반도체 패키지(5000)는 제1 패키지 기판(110a) 대신 도 6c에 도시된 제1 패키지 기판(110c)을 포함할 수 있다.
도 6c를 참조하면, 제1 패키지 기판(110c)은 복수의 돌출부(115c)를 포함할 수 있다. 복수의 돌출부(115c)는 서로 이격될 수 있다. 복수의 돌출부(115c) 각각은 제1 패키지 기판(115c)의 상면의 각각의 엣지에 인접하고 각각의 엣지에 평행한 방향으로 연장될 수 있다. 예를 들어, 제1 패키지 기판(115c)의 상면은 Y 방향으로 연장되고 서로 대향하는 제1 엣지(E1) 및 제2 엣지(E2) 및 X 방향으로 연장되고 서로 대향하는 제3 엣지(E3) 및 제4 엣지(E4)를 포함할 수 있다. 복수의 돌출부(115c) 중 하나는 Y 방향으로 연장되고 제2 엣지(E2)보다 제1 엣지(E1)에 가까울 수 있다. 복수의 돌출부(115c) 중 다른 하나는 Y 방향으로 연장되고 제1 엣지(E1)보다 제2 엣지(E2)에 가까울 수 있다. 복수의 돌출부(115c) 중 또 다른 하나는 X 방향으로 연장되고 제4 엣지(E4)보다 제3 엣지(E3)에 가까울 수 있다. 복수의 돌출부(115c) 중 나머지 하나의 돌출부(115c)는 X 방향으로 연장되고 제3 엣지(E3)보다 제4 엣지(E4)에 가까울 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1a에 도시된 반도체 패키지와 도 7에 도시된 반도체 패키지의 차이점이 기술된다.
도 7을 참조하면, 반도체 패키지(7000)는 제1 서브 패키지(SP1h) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1h)는 도 1a에 도시된 제1 서브 패키지(SP1)와 달리 하부 충전층(160)을 더 포함할 수 있다. 하부 충전층(160)은 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이에 위치하고, 복수의 제1 칩 연결 유닛(130)을 감쌀 수 있다. 하부 충전층(160)은 DAF, 언더필(underfill), NCF, 또는 NCP로 만들어질 수 있다. 하부 충전층(160)은 예를 들어 에폭시 계열의 유기물로 구성될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 7에 도시된 반도체 패키지와 도 8에 도시된 반도체 패키지의 차이점이 기술된다.
도 8을 참조하면, 반도체 패키지(8000)는 제1 서브 패키지(SP1i) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1i)는 도 7에 도시된 제1 서브 패키지(SP1h)에 포함된 상부 충전층(150a) 대신 상부 충전층(150i)을 포함할 수 있다.
상부 충전층(150i)은 외곽부(P2i) 및 중심부(P1i)를 포함할 수 있다. 상부 충전층(150i)의 중심부(P1i)는 제1 반도체 칩(120)과 인터포저(140) 사이에 위치할 수 있다. 상부 충전층(150i)의 외곽부(P2i)는 중심부(P1i)를 둘러쌀 수 있고, 인터포저(140)의 하면, 하부 충전층(160), 제1 반도체 칩(120)의 측벽, 및 제1 패키지 기판(110)과 접할 수 있다.
상부 충전층(150i)의 외곽부(P2i)가 제1 패키지 기판(110)과 접하므로, 상부 충전층(150i)의 외곽부(P2i)는 제1 패키지 기판(110)에 의해 지지될 수 있다. 따라서, 제1 반도체 칩(120)에 대하여 오버행된 인터포저(140)의 부분은 제1 패키지 기판(110) 및 상부 충전층(150i)의 외곽부(P2i)에 의해 지지될 수 있다. 따라서 인터포저(140)의 오버행된 부분의 휨이 방지될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 8에 도시된 반도체 패키지와 도 9에 도시된 반도체 패키지의 차이점이 기술된다.
도 9를 참조하면, 반도체 패키지(9000)는 제1 서브 패키지(SP1j) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1j)는 도 8에 도시된 제1 서브 패키지(SP1i)에 포함된 하부 충전층(160) 대신 하부 충전층(160j)을 포함할 수 있다. 하부 충전층(160j)은 제1 반도체 칩(120)의 측벽의 적어도 일부와 접할 수 있다. 예를 들어, 하부 충전층(160i)은 제1 반도체 칩(120)의 측벽의 하부와 접할 수 있다. 일부 실시예에서, 하부 충전층(160j)의 측벽은 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이로부터 바깥쪽으로 볼록하게 돌출될 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 8에 도시된 반도체 패키지와 도 10에 도시된 반도체 패키지의 차이점이 기술된다.
도 10을 참조하면, 반도체 패키지(10000)는 제1 서브 패키지(SP1k) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1k)는 도 8에 도시된 제1 서브 패키지(SP1i)에 포함된 하부 충전층(160) 및 상부 충전층(150i) 대신 하부 충전층(160k) 및 상부 충전층(150k)을 포함할 수 있다.
하부 충전층(160k)은 중심부(P3k) 및 외곽부(P4k)를 포함할 수 있다. 하부 충전층(160k)의 중심부(P3k)는 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이에 위치할 수 있다. 하부 충전층(160k)의 외곽부(P4k)는 중심부(P3k)를 둘러싸고, 제1 패키지 기판(110)의 상면, 및 제1 반도체 칩(120)의 측벽과 접할 수 있다. 하부 충전층(160k)의 외곽부(P4k)는 제1 반도체 칩(120)의 측벽 전체를 덮을 수 있다. 하부 충전층(160k)의 외곽부(P4k)의 상면은 제1 반도체 칩(120)의 상면과 공면일 수 있다.
하부 충전층(160k)은 제1 패키지 기판(110)의 상면에 평행한 방향(Y 방향)으로 제5 폭(W5)을 가질 수 있다. 일부 실시예에서, 하부 충전층(160k)의 제5 폭(W5)은 인터포저(140)의 제2 폭(W2)과 동일할 수 있다. 일부 다른 실시예에서, 하부 충전층(160b)의 제5 폭(W5)은 인터포저(140)의 제2 폭(W2)보다 클 수 있다. 일부 또 다른 실시예에서, 하부 충전층(180k)의 제5 폭(W5)은 인터포저(140)의 제2 폭(W2)보다 작을 수 있다.
하부 충전층(160k)의 중심부(P3k)는 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로 제3 두께(T3)를 가질 수 있고, 하부 충전층(160k)의 외곽부(P4)는 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로 제4 두께(T4)를 가질 수 있다. 하부 충전층(160k)의 중심부(P3k)의 제3 두께(T3)는 하부 충전층(160k)의 외곽부(P4)의 제4 두께(T4)보다 작을 수 있다.
상부 충전층(150k)은 제1 반도체 칩(120)의 측벽을 덮지 않을 수 있다. 상부 충전층(150k)은 중심부(P1k) 및 외곽부(P2k)를 포함할 수 있다. 상부 충전층(150k)의 중심부는 제1 반도체 칩(120)과 인터포저(140) 사이에 위치할 수 있다. 상부 충전층(150k)의 외곽부(P2k)는 상부 충전층(150k)의 중심부(P1k)를 감싸고, 인터포저(140)의 하면 및 하부 충전층(160k)에 접할 수 있다. 상부 충전층(150k)은 평평한 하면을 가질 수 있다. 상부 충전층(150k)의 외곽부(P2k)와 상부 충전층(150k)의 중심부(P1k)는 제1 패키지 기판(110)의 상면에 수직한 방향(Z 방향)으로 동일한 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(7000)에 따르면, 인터포저(140)의 제1 반도체 칩(120)에 대하여 오버행된 부분은 상부 충전층(150k) 및 하부 충전층(160k)에 의해 지지될 수 있다. 따라서, 인터포저(140)의 오버행된 부분의 휨이 방지될 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 10에 도시된 반도체 패키지와 도 11에 도시된 반도체 패키지의 차이점이 기술된다.
도 11을 참조하면, 반도체 패키지(11000)는 제1 서브 패키지(SP1m) 및 제2 서브 패키지(SP2)를 포함할 수 있다. 제1 서브 패키지(SP1m)는 도 10에 도시된 제1 서브 패키지(SP1k)에 포함된 상부 충전층(150k) 및 하부 충전층(160k) 대신 상부 충전층(150m) 및 하부 충전층(160m)을 포함한다.
상부 충전층(150m)은 중심부(P1m) 및 외곽부(P2m)를 포함한다. 상부 충전층(150m)의 외곽부(P2m)는 제1 반도체 칩(120)의 측벽의 일부와 접한다. 하부 충전층(160m)도 중심부(P3m) 및 외곽부(P4m)를 포함한다. 하부 충전층(160m)의 외곽부(P4m)는 제1 반도체 칩(120)의 측벽의 나머지 일부와 접한다. 상부 충전층(150m)의 하면과 하부 충전층(160m)의 상면은 서로 접할 수 있다. 상부 충전층(150m)의 하면과 하부 충전층(160m)의 상면이 접하는 경계면은 제1 반도체 칩(120)의 상면보다 낮고 제1 반도체 칩(120)의 하면보다 높은 레벨에 위치할 수 있다.
도 12a 내지 도 12d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하에서는 도 1a 내지 도 3에 도시된 반도체 패키지들의 제조 방법이 설명된다.
도 12a를 참조하면, 복수의 제1 칩 연결 유닛(130)이 부착된 제1 반도체 칩(120)을, 복수의 제1 칩 연결 유닛(130)이 제1 패키지 기판(110)을 향하도록, 제1 패키지 기판(110) 상에 부착한다. 복수의 제1 칩 연결 유닛(130)은 제1 반도체 칩(120)과 제1 패키지 기판(110)을 연결할 수 있다.
도 12a에는 제1 반도체 칩(120)이 제1 패키지 기판(110) 상에 부착되기 전에 외부 연결 유닛(190)이 제1 패키지 기판(110)의 하면에 부착되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시예에서, 외부 연결 유닛(190)은 도 12d에 도시된 바와 같이 제2 서브 패키지(SP2)를 제1 서브 패키지(SP1)에 부착한 후에, 제1 패키지 기판(110)의 하면에 부착될 수 있다.
도 12b를 참조하면, 인터포저(140)의 하면에 상부 충전층(150a)을 붙인다. 이후, 제1 반도체 칩(120) 상에 상부 충전층(150a)이 부착된 인터포저(140)를 상부 충전층(150a)이 제1 반도체 칩(120)을 향하도록 부착한다. 인터포저(140)를 제1 반도체 칩(120)에 부착하는 동안 인터포저(140) 상에 압력이 가해질 수 있다. 인터포저(140) 상에 압력이 가해지면 상부 충전층(150a)이 제1 반도체 칩(120)의 형태에 맞추어 변형되면서 상부 충전층(150a)의 하면이 제1 반도체 칩(120)의 상면보다 아래로 이동할 수 있다. 일부 실시예에서, 제1 패키지 기판(110)의 상면으로부터 상부 충전층(150a)의 하면까지의 높이가 제1 패키지 기판(110)의 상면으로부터 제1 반도체 칩(120)의 하면까지의 높이와 같아질 때까지 압력이 가해질 수 있다. 이로써, 도 12c와 같이 상부 충전층(150a)의 외곽부(P2)의 두께(T2)가 상부 충전층(150a)의 중심부(P1)의 두께(T1)보다 크게 될 수 있다.
도 12c를 참조하면, 복수의 와이어(170)를 사용하여 인터포저(140)와 제1 패키지 기판(110)을 연결할 수 있다. 예를 들어, 복수의 와이어(170)는 인터포저(140)의 상면으로부터 제1 패키지 기판(110)의 상면까지 연장되도록 형성될 수 있다.
다음으로, 제1 패키지 기판(110) 상에 제1 몰딩 유닛(180)이 형성될 수 있다. 제1 몰딩 유닛(180)은 제1 반도체 칩(120), 복수의 제1 칩 연결 유닛(130), 복수의 와이어(170), 상부 충전층(150a), 및 인터포저(140)를 감싸고, 제1 패키지 기판(110)의 상면을 덮도록 형성될 수 있다.
도 12d를 참조하면, 제1 몰딩 유닛(180) 내에 인터포저(140)의 복수의 연결 패드(140U)를 노출시키는 복수의 개구들을 형성함으로써 제1 서브 패키지(SP1)를 형성할 수 있다. 예를 들어 복수의 개구들은 레이저를 사용한 드릴링 방법으로 형성될 수 있다.
한편, 제1 서브 패키지(SP1)와 별도로 도 1a에 도시된 제2 서브 패키지(SP2)가 준비될 수 있다. 제2 서브 패키지(SP2)는 제2 패키지 기판(210) 상에 접착층(230)을 이용하여 적어도 하나의 제2 반도체 칩(220)을 부착하고, 복수의 제2 칩 연결 유닛(270)으로 제2 패키지 기판(210)과 제2 반도체 칩(220) 사이를 연결하고, 복수의 제2 칩 연결 유닛(270) 및 제2 반도체 칩(220)을 감싸고 제2 패키지 기판(210)의 상면을 덮는 제2 몰딩 유닛(280)을 형성하고, 제2 패키지 기판(210)의 하면에 복수의 패키지간 연결 유닛(290)을 부착함으로써 제2 서브 패키지(SP2)가 준비될 수 있다.
다음으로, 복수의 패키지간 연결 유닛(290)이 제1 몰딩 유닛(180)의 복수의 개구를 통하여 인터포저(140)의 복수의 연결 패드에 접촉될 수 있도록 제2 서브 패키지(SP2)를 제1 서브 패키지(SP1)에 부착함으로써 반도체 패키지(1000a)가 완성될 수 있다.
일부 실시예에서, 인터포저(140)의 복수의 연결 패드를 노출시키는 복수의 개구들 내에, 인터포저(140)의 복수의 연결 패드와 연결되는 복수의 하부 패키지간 연결 유닛을 배치하고, 제2 패키지 기판(210)의 하면에 복수의 상부 패키지간 연결 유닛을 부착하고, 이후 서로 대응되는 상기 복수의 상부 패키지간 연결 유닛과 상기 복수의 하부 패키지간 연결 유닛이 서로 접하여 연결되도록 함으로써 복수의 패키지간 연결 유닛(280)을 형성할 수 있다.
도 1b에 도시된 반도체 패키지(1000b)를 제조하기 위해서, 도 12a와 같이 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 다음으로, 도 1b를 참조하면, 인터포저(140)의 하면에 상부 충전층(150b)이 부착된다. 상부 충전층(150b)이 부착된 인터포저(140)가 제1 반도체 칩(120) 상에 놓인다. 이후, 제1 패키지 기판(110)의 상면으로부터 상부 충전층(150a)의 하면까지의 높이가 제1 패키지 기판(110)의 상면으로부터 제1 반도체 칩(120)의 하면까지의 높이와 같아지기 전까지 인터포저(140) 상에 압력이 가해질 수 있다. 이후의 공정은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 1c에 도시된 반도체 패키지(1000c)를 제조하기 위해서, 도 12a와 같이 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 다음으로, 도 1c를 참조하면, 인터포저(140)의 하면에 상부 충전층(150c)이 부착된다. 상부 충전층(150c)이 부착된 인터포저(140)가 제1 반도체 칩(120) 상에 놓인다. 이후, 제1 패키지 기판(110)의 상면으로부터 상부 충전층(150c)의 하면까지의 높이가 제1 패키지 기판(110)의 상면으로부터 제1 반도체 칩(120)의 하면까지의 높이보다 작아질 때까지 인터포저(140) 상에 압력이 가해질 수 있다. 이후의 공정은 도 1c에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 2에 도시된 반도체 패키지(2000)를 제조하기 위해서, 도 12a 내지 도 12d를 참조하여 설명된 공정들을 수행함으로써 제1 서브 패키지(SP1)가 준비된다. 다음으로, 도 2에 도시된 제2 서브 패키지(SP2d)가 준비된다. 제2 서브 패키지(SP2d)를 준비하는 단계는 서로 실리콘 관통 비아(271) 및 범프(273)를 통해 연결된 제2 반도체 칩들(220)이 적층된 적층 구조체를 준비하는 단계, 제2 패키지 기판(210) 상에 상기 적층 구조체를 올려 놓는 단계, 및 제2 몰딩 유닛(280)을 형성하는 단계를 포함할 수 있다. 다음으로, 제1 서브 패키지(SP1) 상에 제2 서브 패키지(SP2d)를 결합함으로써 도 2에 도시된 반도체 패키지(2000)가 형성된다.
도 3에 도시된 반도체 패키지(3000)를 제조하기 위해서, 도 12a와 같이 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 다음으로, 도 3에 도시된 바와 같이 인터포저(140)의 하면에 상부 충전층(150e)이 부착된다. 제1 반도체 칩(120) 상에 상부 충전층(150e)이 부착된 인터포저(140)가 놓인다. 이후, 상부 충전층(150e)의 하면이 아래로 내려오되 상부 충전층(150e)이 제1 반도체 칩(120)의 측벽의 적어도 일부를 덮지 않도록 인터포저(140) 상에 열 및/또는 압력이 가해질 수 있다. 이후의 공정은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 이하에서는 도 4에 도시된 반도체 패키지(4000)의 제조 방법이 설명된다.
도 13을 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 다음으로, 제1 칩 연결 유닛(130f)으로 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이가 연결된다. 예를 들어, 제1 칩 연결 유닛(130f)은 제1 반도체 칩(120)의 상면으로부터 제1 패키지 기판(110)의 상면까지 연장되도록 형성될 수 있다.
다음으로, 인터포저(140)의 하면에 상부 충전층(150a)이 부착된다. 이후, 상부 충진층(150a)이 부착된 인터포저(140)를 제1 반도체 칩(120) 상에 올려 놓고 인터포저(140) 상에 압력을 가한다. 이로써 상부 충진층(150a)은 제1 칩 연결 유닛(130f)의 일부를 감싸게 될 수 있다. 일부 실시예에서, 상부 충전층(150a)과 제1 패키지 기판(110)은 접하지 않고 이격될 수 있다. 다른 일부 실시예에서, 상부 충진층(150a)은 제1 패키지 기판(110)과 접하고, 제1 칩 연결 유닛(130f) 전부를 감쌀 수 있다. 다음의 공정들은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 이하에서는 도 5에 도시된 반도체 패키지(5000)의 제조 방법이 설명된다.
도 14를 참조하면, 돌출부(115)를 가지는 제1 패키지 기판(110a)이 제공된다. 한편, 인터포저(140)의 하면 상에 상부 충전층(150a)이 부착된다. 다음으로, 상부 충전층(150a)이 부착된 인터포저(140)를 제1 반도체 칩(120) 상에 올려 놓고, 상부 충전층(150a)이 돌출부(115)에 접촉하도록 인터포저(140) 상에 압력을 가한다. 다음의 공정들은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하에서는 도 7에 도시된 반도체 패키지(7000)의 제조 방법이 설명된다.
도 15를 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이에는 복수의 제1 칩 연결 유닛(130)을 감싸는 하부 충전층(160)이 채워질 수 있다. 일부 실시예에서, 하부 충전층(160)을 제1 반도체 칩(120)의 하면에 부착한 후, 하부 충전층(160)이 제1 패키지 기판(110)을 향하도록, 제1 반도체 칩(120)을 제1 패키지 기판(110) 상에 올려 놓고, 이후 제1 반도체 칩(120)에 압력을 가할 수 있다. 다른 일부 실시예에서, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)을 부착하고, 이후 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이를 채우는 하부 충전층(160)을 형성할 수 있다. 다음의 공정들은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 16a 및 도 16b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 이하에서는 도 8에 도시된 반도체 패키지(8000)의 제조 방법이 설명된다.
도 16a를 참조하면, 도 15를 참조하여 설명한 바와 같이, 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이를 하부 충전층(160)이 채우도록 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 인터포저(140)의 하면 상에는 상부 충전층(150i)이 형성 또는 부착된다. 다음으로, 상부 충전층(150i)이 제1 반도체 칩(120)을 향하도록 상부 충전층(150i)이 부착된 인터포저(140)를 제1 반도체 칩(120) 상에 올려 놓는다. 다음으로, 인처포저(140) 상에 압력 및 열을 가한다.
이에 의해, 도 16b에 도시된 바와 같이, 상부 충전층(150i)이 변형되어 제1 패키지 기판(110)의 상면 및 제1 반도체 칩(120)의 측벽과 접하게 된다. 일부 실시예에서, 상부 충전층(150i)은 하부 충전층(160)의 측면과 접할 수 있다. 이후의 공정들은 도 1a에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 이하에서는 도 9에 도시된 반도체 패키지(9000)의 제조 방법이 설명된다.
도 17을 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)이 부착된다. 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이에는 복수의 제1 칩 연결 유닛(130)을 감싸는 하부 충전층(160)이 채워질 수 있다. 이때, 하부 충전층(160j)은 제1 반도체 칩(120)의 측벽의 적어도 일부를 덮도록 형성될 수 있다. 일부 실시예에서, 예를 들어, 하부 충전층(160j)을 제1 반도체 칩(120)의 하면에 부착한 후, 하부 충전층(160j)이 제1 패키지 기판(110)을 향하도록 제1 반도체 칩(120)을 제1 패키지 기판(110) 상에 올려 놓는다. 다음으로, 제1 반도체 칩(120)에 압력을 가하여, 복수의 제1 칩 연결 유닛(130)이 제1 패키지 기판(110)과 연결되도록 한다. 이 과정에서, 하부 충전층(160j)의 일부분이 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이로부터 바깥으로 오버플로우(overflow)되어 볼록하게 돌출될 수 있다. 일부 실시예에서, 하부 충전층(160j)은 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이로부터 바깥쪽으로 오버플로우되어, 제1 반도체 칩(120)의 측벽의 적어도 일부와 접할 수 있다. 다른 일부 실시예에서, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)을 부착하고, 이후 제1 패키지 기판(110)과 제1 반도체 칩(120) 사이를 채우며 제1 반도체 칩(120)의 측벽과 접하도록 하부 충전층(160j)이 형성될 수 있다. 다음의 공정들은 도 5에 도시된 반도체 패키지(5000)의 제조 방법과 동일하므로 생략된다.
도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하에서는 도 10에 도시된 반도체 패키지(10000)의 제조 방법이 설명된다.
도 18a를 참조하면, 하부 충전층(160k)은 제1 반도체 칩(120)의 상면과 하부 충전층(160b)의 상면이 공면을 이루도록 형성될 수 있다. 일부 실시예에서, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)을 부착한 후, 제1 반도체 칩(120)을 감싸며 제1 반도체 칩(120)의 상면과 하부 충전층(160k)의 상면이 공면을 이루도록 하부 충전층(160k)이 형성될 수 있다. 일부 다른 실시예에서, 하부 충전층(160k)이 부착된 제1 반도체 칩(120)이, 하부 충전층(160k)이 제1 패키지 기판(110)을 향하도록, 하부 충전층(160k) 상에 부착된다. 다음으로, 제1 반도체 칩(120)의 상면 및 하부 충전층(160k)의 상면 상에 테이프(미도시)를 부착하고, 테이프(미도시) 상으로 압력을 가한다. 이후, 테이프(미도시)를 제거하면, 제1 반도체 칩(120)의 상면과 하부 충전층(160k)의 상면이 공면을 이루게 될 수 있다.
도 18b를 참조하면, 상부 충전층(150b)이 부착된 인터포저(140)가, 상부 충전층(150b)이 제1 반도체 칩(120)을 향하도록, 제1 반도체 칩(120) 상에 부착된다. 다음의 공정들은 도 1에 도시된 반도체 패키지(1000a)의 제조 방법과 동일하므로 생략된다.
도 19a 내지 도 19c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하에서는 도 11에 도시된 반도체 패키지(11000)의 제조 방법이 설명된다.
도 19a를 참조하면, 하부 충전층(160m)은 제1 반도체 칩(120)의 측벽의 일부만 덮도록 형성될 수 있다. 일부 실시예에서, 제1 반도체 칩(120)을 제1 패키지 기판(110) 상에 부착하고, 하부 충전층(160m)이 제1 반도체 칩(120)의 측벽의 일부만 덮도록 제1 패키지 기판(110) 상에 하부 충전층(160m)이 형성될 수 있다.
도 19b를 참조하면, 인터포저(140)의 하면 상에 상부 충전층(150m)을 부착한다. 다음으로, 제1 반도체 칩(120) 상에 상부 충전층(150m)이 부착된 인터포저(140)를 상부 충전층(150m)이 제1 반도체 칩(120)을 향하도록 올려 놓고, 인터포저(140) 상에 압력을 가함으로써 상부 충전층(150m)이 제1 반도체 칩(120)의 측벽의 나머지 일부를 덮게 할 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
SP1: 제1 서브 패키지, SP2: 제2 서브 패키지, 110: 제1 패키지 기판, 115: 돌출부, 120: 제1 반도체 칩, 130: 제1 칩 연결 유닛, 140: 인터포저, 150a 내지 150m: 상부 충전층, 160a 내지 160m: 하부 충전층, 170: 와이어, 180: 제1 몰딩 유닛, 190: 외부 연결 유닛, 210: 제2 패키지 기판, 220: 제2 반도체 칩, 230: 접착층, 270: 제2 칩 연결 유닛, 280: 제2 몰딩 유닛, 290: 패키지간 연결 유닛, 1000a, 1000b, 1000c, 2000, 3000, 4000, 5000, 7000, 8000, 9000, 10000, 11000: 반도체 패키지

Claims (22)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이를 연결하는 복수의 제1 칩 연결 유닛;
    상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저;
    상기 인터포저를 감싸는 몰딩 유닛; 및
    상기 제1 반도체 칩과 상기 인터포저 사이의 중심부 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 상부 충전층을 포함하고,
    상기 몰딩 유닛에 의해 상기 상부 충전층이 상기 제1 패키지 기판으로부터 이격되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부 충전층의 상기 외곽부는 상기 인터포저의 하면 및 상기 제1 반도체 칩의 측벽과 접하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 상부 충전층의 상기 제1 패키지 기판의 상기 상면에 평행한 상기 방향으로의 폭은 상기 인터포저의 상기 제1 패키지 기판의 상기 상면에 평행한 상기 방향으로의 폭과 동일한 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 상부 충전층은 상기 제1 패키지 기판과 접하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 패키지 기판은 베이스부 및 상기 베이스부의 상면으로부터 상방으로 돌출된 돌출부를 포함하고,
    상기 상부 충전층은 상기 제1 패키지 기판의 상기 돌출부와 접하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 패키지 기판의 상기 돌출부는 평면적으로 폐루프 형상인 것을 특징으로 하는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 돌출부의 상기 제1 패키지 기판의 상기 상면에 평행한 상기 방향으로의 폭은 상기 돌출부의 상기 제1 패키지 기판의 상기 상면에 수직한 방향으로의 높이보다 큰 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 상부 충전층은 상기 제1 반도체 칩의 상면 전체 및 상기 인터포저의 하면 전체와 접하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이에 위치하고, 상기 복수의 제1 칩 연결 유닛을 감싸는 하부 충전층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 하부 충전층은 상기 상부 충전층과 접하는 것을 특징으로 하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 하부 충전층은 상기 제1 반도체 칩의 측벽의 적어도 일부와 접하는 것을 특징으로 하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 인터포저 상의 제2 패키지 기판, 상기 제2 패키지 기판과 상기 인터포저 사이의 패키지간 연결 유닛, 및 상기 제2 패키지 기판 상의 적어도 하나의 제2 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이의 복수의 제1 칩 연결 유닛;
    상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저;
    상기 인터포저와 상기 제1 반도체 칩 사이를 채우는 상부 충전층;
    상기 제1 반도체 칩과 상기 제1 패키지 기판 사이를 채우는 중심부, 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 하부 충전층을 포함하고,
    상기 하부 충전층이 상기 제1 패키지 기판의 상면에 평행한 방향으로 갖는 최소 폭은 상기 인터포저의 최소 폭과 같거나 그보다 큰 것을 특징으로 하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 상부 충전층은 상기 제1 반도체 칩과 상기 인터포저 사이의 중심부 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 하부 충전층은 상기 상부 충전층과 접하는 것을 특징으로 하는 반도체 패키지.
  17. 제14 항에 있어서,
    상기 상부 충전층은 상기 제1 반도체 칩의 측벽의 상부와 접하는 것을 특징으로 하는 반도체 패키지.
  18. 제 14항에 있어서,
    상기 제1 반도체 칩의 상면과 상기 하부 충전층의 상기 외곽부의 상면은 공면인(coplanar) 것을 특징으로 하는 반도체 패키지.
  19. 제14 항에 있어서,
    상기 하부 충전층의 상기 외곽부는 상기 제1 반도체 칩의 측벽의 하부와 접하는 것을 특징으로 하는 반도체 패키지.
  20. 제14 항에 있어서,
    상기 하부 충전층의 상기 외곽부는 상기 제1 반도체 칩의 측벽의 전체와 접하는 것을 특징으로 하는 반도체 패키지.
  21. 제14항에 있어서,
    상기 인터포저와 상기 제1 패키지 기판을 연결하는 복수의 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판과 상기 제1 반도체 칩 사이의 복수의 제1 칩 연결 유닛;
    상기 제1 반도체 칩 상에 위치하고, 상기 제1 패키지 기판의 상면에 평행한 방향으로 상기 제1 반도체 칩보다 더 큰 폭을 가지는 인터포저;
    상기 인터포저와 상기 제1 반도체 칩 사이를 채우는 상부 충전층;
    상기 제1 반도체 칩과 상기 제1 패키지 기판 사이를 채우는 중심부, 및 상기 중심부를 둘러싸고 상기 제1 패키지 기판의 상면에 수직한 방향으로 상기 중심부보다 더 큰 두께를 가지는 외곽부를 포함하는 하부 충전층;
    상기 인터포저 상의 제2 패키지 기판;
    상기 제2 패키지 기판의 하면에 접촉하고 상기 인터포저의 상면에 중첩하는 패키지간 연결 유닛;
    상기 제2 패키지 기판 상의 적어도 하나의 제2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
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