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KR102584993B1 - 커패시터 부품 및 그 제조방법 - Google Patents

커패시터 부품 및 그 제조방법 Download PDF

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KR102584993B1
KR102584993B1 KR1020180015658A KR20180015658A KR102584993B1 KR 102584993 B1 KR102584993 B1 KR 102584993B1 KR 1020180015658 A KR1020180015658 A KR 1020180015658A KR 20180015658 A KR20180015658 A KR 20180015658A KR 102584993 B1 KR102584993 B1 KR 102584993B1
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김종한
윤기명
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Abstract

본 발명의 일 실시 형태에 따른 커패시터 부품은 유전체층 및 내부 전극이 교대로 적층된 바디; 및 상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 유전체층은 금속 입자를 포함하는 복합층 및 상기 복합층을 사이에 두고 배치되는 제1 및 제2 보호층을 포함하고, 상기 제1 및 제2 보호층의 두께는 각각 상기 유전체층 두께의 1/3 이상이다.

Description

커패시터 부품 및 그 제조방법{CAPACITOR COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 커패시터 부품 및 그 제조방법에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다. 적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하기 위해서는 고유전율 유전체를 사용하거나, 적층수 또는 전극 면적을 늘려야 하는데 소형화 추세에 따라 적층수 및 전극 면적을 늘리는 데는 한계가 있는 실정이다.
따라서 기존보다 유전율이 높은 유전체의 필요성이 지속적으로 제기되고 있으나, 기존 BaTiO3 유전체보다 유전율이 높고 사용하기 적합한 재료가 없는 실정이다.
특허문헌 1에서는 BaTiO3 내에 금속 입자를 분산시켜 BaTiO3/금속 계면에서의 공간 전하 효과를 추가함으로써 유전율을 향상시키는 방법을 개시하고 있다.
그러나, 특허문헌 1에 따를 경우 유전율을 향상시킬 수는 있으나, 신뢰성이 저하되는 문제점이 있다.
한국 공개특허공보 제2016-0007219호
본 발명의 목적 중 하나는 신뢰성 저하없이 유전율이 향상된 유전체층을 포함하는 커패시터 부품을 제공하기 위함이다.
본 발명의 일 측면은, 유전체층 및 내부 전극이 교대로 적층된 바디; 및 상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 유전체층은 상기 내부 전극과 인접한 제1 및 제2 보호층과 제1 및 제2 보호층 사이에는 금속 입자를 포함하는 복합층을 포함하고, 상기 제1 및 제2 보호층의 두께는 각각 상기 유전체층 두께의 1/3 이상인 커패시터 부품을 제공한다.
본 발명의 다른 일 측면은, 유전체 분말을 포함하는 보호층용 페이스트를 준비하는 단계; 유전체 분말 및 금속 입자를 포함하는 복합층용 페이스트를 준비하는 단계; 지지 기재 상에 상기 보호층용 페이스트를 도포하여 제1 보호층을 형성하고, 상기 제1 보호층 상에 상기 복합층용 페이스트를 도포하여 복합층을 형성한 후, 상기 복합층 상에 상기 보호층용 페이스트를 도포하여 제2 보호층을 형성하여 유전체 시트를 준비하는 단계; 상기 유전체 시트 상에 도전성 페이스트를 도포하여 내부 전극을 인쇄하는 단계; 상기 내부 전극이 인쇄된 유전체 시트를 적층하고 소성하여 바디를 형성하는 단계; 및 상기 바디에 상기 내부 전극과 연결되는 외부 전극을 형성하는 단계;를 포함하고, 상기 제1 및 제2 보호층의 두께는 각각 상기 유전체 시트 두께의 1/3 이상인 커패시터 부품의 제조방법을 제공한다.
본 발명의 여러 효과 중 일 효과로서, 신뢰성 저하없이 유전율이 향상된 유전체층을 포함하는 커패시터 부품을 얻을 수 있다. 다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I`선 단면도이다.
도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 4는 본 발명에 따른 실시예와 비교예의 DC bias 거동을 비교한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향 또는 두께 방향으로 정의될 수 있다.
커패시터 부품
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 I-I`선 단면도이다. 도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층된 바디(110) 및 바디(110)에 배치되고, 내부 전극(121, 122)와 연결되는 외부 전극(131, 132)을 포함하며, 유전체층(111)은 유전체 및 금속 입자(M)를 포함하는 복합층(111b) 및 복합층(111b)을 사이에 두고 배치되며 유전체를 포함하는 제1 및 제2 보호층(111a, 111c)을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다. 바디(110)는 복수의 유전체층(111)이 적층된 적층 구조와 유전체층(111)을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
유전체층(111)은 유전체 및 금속 입자(M)를 포함하는 복합층(111b) 및 복합층(111b)을 사이에 두고 배치되며 유전체를 포함하는 제1 및 제2 보호층(111a, 111c)을 포함하고, 제1 및 제2 보호층의 두께는 각각 상기 유전체층 두께의 1/3 이상이다.
복합층(111b)은 유전체 및 금속 입자(M)를 포함함으로써 유전체층의 유전율을 향상시키는 역할을 한다.
금속 입자(M)는 유전체와 금속 입자 표면의 쇼트키 장벽(Schottky barrier)을 크게 하여 금속 입자 주위에 공간 전하층(space charge layer)이 형성되게 하여 유전체 조성물의 유전율을 향상시킬 수 있다.
쇼트키 장벽(Schottky barrier)은 금속과 반도체를 접촉시켰을 때 발생하는 전위장벽(에너지 장벽)으로, 금속과 반도체를 접촉시키면 두 물체의 페르미 준위가 일치하도록 캐리어가 이동하고, 반도체 표면에 공간 전하층(space charge layer)이 형성되면서 전위장벽을 구성하게 된다.
금속과 반도체를 접촉시켰을 때와 마찬가지로, 유전체와 금속 입자가 접촉할 때도 유전체와 금속 입자 표면의 쇼트키 장벽(Schottky barrier)이 발생하고, 이로 인해 공간 전하층의 효과가 발현됨으로써 유전율이 향상된다.
이때, 복합층에 포함된 금속 입자는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au) 및 셀레늄(Se) 중 하나 이상일 수 있다.
또한, 복합층에 포함된 유전체는 티탄산바륨(BaTiO3)일 수 있다.
티탄산바륨(BaTiO3)에 유전체와 금속 입자 표면의 쇼트키 장벽(Schottky barrier)을 크게 할 수 있는 물질인 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au) 및 셀레늄(Se) 중 하나 이상의 금속 원소들을 첨가함으로써 유전체 조성물의 유전율을 보다 향상시킬 수 있다.
또한, 금속 입자(M)의 크기는 5 내지 600nm일 수 있다.
금속 입자(M)의 크기가 5nm 미만인 경우에는 금속 입자의 밴드갭(band gap)이 커지게 되어 더 이상 금속의 특성을 갖지 않게 되며, 이는 금속이 아닌 물질을 첨가하는 것과 동일한 효과를 가지게 될 수 있기 때문이다.
반면에, 금속 입자(M)의 크기가 600nm 초과인 경우에는 금속 입자의 부피에 대한 표면적 비율이 작아짐에 따라, 같은 양의 금속 입자를 첨가할 때 표면적이 작아지게 되어 금속 입자 주위에 형성되는 공간 전하층(space charge layer)의 감소로 유전율 상승 효과가 감소될 우려가 있다.
한편, 금속 입자(M)는 복합층의 2~8 부피%로 포함될 수 있다.
금속 입자가 2 부피% 미만인 경우에는 유전율 향상 효과가 미비할 수 있으며, 금속 입자가 8 부피% 초과인 경우에는 금속 입자가 서로 연결되어 금속 입자의 부피에 대한 표면적 비율이 작아짐에 따라, 같은 양의 금속 입자를 첨가할 때 표면적이 작아지게 되어 금속 입자 주위에 형성되는 공간 전하층(space charge layer)의 감소로 유전율 상승 효과가 감소될 우려가 있다.
다음으로, 제1 및 제2 보호층(111a, 111c)은 복합층(111b)을 사이에 두고 배치되어 복합층(111b)에 포함된 금속 입자(M)와 내부 전극(121, 122) 간 쇼트(short)가 발생하는 것을 방지하는 역할을 한다. 복합층만으로 유전체층을 구성할 경우에는 금속 입자(M)와 내부 전극(121, 122) 간 쇼트(short)가 발생하여 신뢰성이 저하될 우려가 있다.
또한, 제1 및 제2 보호층에 포함된 유전체도 복합층에 포함된 유전체와 마찬가지로 티탄산바륨(BaTiO3)일 수 있다.
또한, 제1 및 제2 보호층(111a, 111c)은 금속 입자를 포함하지 않을 수 있다. 금속 입자가 포함되는 경우에는 상술한 보호층의 역할을 수행하지 못할 우려가 있기 때문이다.
다음으로, 신뢰성 확보 및 유전율 향상을 위한 복합층, 제1 및 제2 보호층의 두께에 대하여 설명한다.
본 발명의 일 실시예에 따르면 제1 및 제2 보호층(111a, 111c)의 두께는 각각 유전체층(111) 두께의 1/3 이상이다.
도 3을 참조하면, 제1 보호층(111a)의 두께를 Ta, 복합층(111b)의 두께를 Tb, 제2 보호층(111c)의 두께를 Tc, 유전체층(111)의 두께를 Td라 정의할 때, Td = Ta + Tb + Tc, Td/3 ≤ Ta 및 Td/3 ≤ Tc를 만족한다.
제1 또는 제2 보호층의 두께(Ta, Tc)가 유전체층의 두께(Td)의 1/3 미만인 경우에는 복합층에 포함된 금속 입자(M)와 내부 전극(121, 122) 간 쇼트(short)가 발생하여 신뢰성이 저하될 우려가 있다.
이때, 복합층(111b)의 두께는 400nm 이상이고, 유전체층(111) 두께의 1/3 이하일 수 있다.
복합층의 두께가 400nm 미만인 경우에는 유전율 향상 효과가 미비할 수 있으며, 유전체층 두께의 1/3 초과인 경우에는 보호층의 두께를 충분히 확보할 수 없기 때문에 신뢰성이 저하될 우려가 있다.
도 4는 본 발명에 따른 실시예와 비교예의 DC bias 거동을 비교한 그래프이다.
실시예는 유전체층의 두께가 8㎛, 제1 및 제2 보호층의 두께는 3㎛, 복합층의 두께는 2㎛이었으며, 유전체로 BaTiO3를 사용하였고, 복합층 내에 포함된 Ni는 5 부피%였다. 비교예는 종래와 같이 BaTiO3를 사용하여 8㎛ 두께의 유전체층을 제조하였다.
실시예는 비교예 대비 유전율 향상에 의해 용량(Capacitance)이 60% 정도 향상되었다.
일반적으로 유전체 입성장에 의해 용량이 향상되는 경우, DC field가 커짐에 따라 용량이 급격히 감소하는 경향이 있다. 그러나, 도 4에서 확인할 수 있듯이, 실시예의 경우 2V/㎛에서의 용량 변화율도 비교예와 유사한 수준으로 측정되어 DC 바이어스(DC-bias) 거동도 비교예와 유사하다. 이는 용량 향상이 유전체 입성장에 의한 것이 아니라 복합층 내에 포함된 Ni의 공간전하층 형성에 의해 이루어진 것으로 판단할 수 있다.
또한, 일정 시간 간격으로 전계를 증가시켜 가면서 열화 수명 테스트를 수행한 결과 신뢰성도 비교예 대비 동등 이상의 수준인 것을 확인할 수 있었다.
다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 양 단부로 각각 노출될 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1~2.5㎛일 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다. 예를 들어, 바디 및 내부 전극과 접하는 Ni로 이루어진 전극층, 전극층 상에 형성된 도금층을 포함할 수 있다.
커패시터 부품의 제조방법
본 발명의 다른 일 측면인 커패시터 부품의 제조방법은 유전체 분말을 포함하는 보호층용 페이스트를 준비하는 단계; 유전체 분말 및 금속 입자를 포함하는 복합층용 페이스트를 준비하는 단계; 지지 기재 상에 상기 보호층용 페이스트를 도포하여 제1 보호층을 형성하고, 상기 제1 보호층 상에 상기 복합층용 페이스트를 도포하여 복합층을 형성한 후, 상기 복합층 상에 상기 보호층용 페이스트를 도포하여 제2 보호층을 형성하여 유전체 시트를 준비하는 단계; 상기 유전체 시트 상에 도전성 페이스트를 도포하여 내부 전극을 인쇄하는 단계; 상기 내부 전극이 인쇄된 유전체 시트를 적층하고 소성하여 바디를 형성하는 단계; 및 상기 바디에 상기 내부 전극과 연결되는 외부 전극을 형성하는 단계;를 포함하고, 상기 제1 및 제2 보호층의 두께는 각각 상기 유전체 시트 두께의 1/3 이상이다.
이하, 각 단계별로 설명하며 상술한 커패시터 부품에서 설명한 부분과 중복되는 부분은 생략한다.
우선, 유전체 분말을 포함하는 보호층용 페이스트를 준비한다. 예를 들어, 티탄산바륨(BaTiO3) 분말에 다양한 첨가제, 유기용제, 가소제, 결합제, 분산제 등을 넣고 혼합한 혼합물을 바인더에 분산시켜 보호층용 페이스트를 준비할 수 있다.
이어서, 유전체 분말 및 금속 입자를 포함하는 복합층용 페이스트를 준비한다. 예를 들어, 티탄산바륨(BaTiO3) 분말에 다양한 첨가제, 유기용제, 가소제, 결합제, 분산제 등을 넣고, 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au) 및 셀레늄(Se) 등의 금속 원소들 중 하나 이상을 유전체 대비 2~8 부피% 첨가하여 혼합한 혼합물을 바인더에 분산시켜 복합층용 페이스트를 준비할 수 있다.
이어서, 지지 기재 상에 상기 보호층용 페이스트를 도포하여 제1 보호층을 형성하고, 상기 제1 보호층 상에 상기 복합층용 페이스트를 도포하여 복합층을 형성한 후, 상기 복합층 상에 상기 보호층용 페이스트를 도포하여 제2 보호층을 형성하여 유전체 시트를 준비한다. 이때, 상기 제1 및 제2 보호층의 두께는 각각 상기 유전체 시트 두께의 1/3 이상이 되도록 한다.
이와 같이, 보호층용 페이스트와 복합층용 페이스트를 별도로 준비함으로써 신뢰성 확보 및 유전율 향상에 유리한 제1 보호층/복합층/제2 보호층의 샌드위치 구조를 용이하게 구현할 수 있다. 또한, 복합층, 제1 및 제2 보호층의 각 두께를 용이하게 제어할 수 있다.
이어서, 유전체 시트 상에 내부 전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극을 인쇄할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극이 인쇄된 유전체 시트를 적층하고 소성하여 바디를 형성할 수 있다. 이때, 내부 전극이 인쇄된 유전체 시트의 적층 수는 커패시터 부품의 용량에 따라 조절할 수 있다.
이어서, 바디에 외부 전극을 형성함으로써 커패시터 부품을 완성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
111a, 111c: 보호층
111b: 복합층
131, 132: 외부 전극
M: 금속 입자

Claims (14)

  1. 복수의 유전체층 및 복수의 내부 전극이 교대로 적층된 바디; 및
    상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하며,
    상기 유전체층은 유전체 및 금속 입자를 포함하는 복합층 및 상기 복합층을 사이에 두고 배치되며 유전체를 포함하는 제1 및 제2 보호층을 포함하고,
    상기 제1 및 제2 보호층의 두께는 각각 상기 유전체층 두께의 1/3 이상인 커패시터 부품.
  2. 제1항에 있어서,
    상기 복합층의 두께는 400nm 이상이고, 상기 유전체층 두께의 1/3 이하인 커패시터 부품.
  3. 제1항에 있어서,
    상기 금속 입자는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au) 및 셀레늄(Se) 중 하나 이상인 커패시터 부품.
  4. 제1항에 있어서,
    상기 금속 입자의 크기는 5 내지 600nm인 커패시터 부품.
  5. 제1항에 있어서,
    상기 금속 입자는 상기 복합층의 2~8 부피%로 포함되어 있는 커패시터 부품.
  6. 제1항에 있어서,
    상기 유전체는 티탄산바륨(BaTiO3)인 커패시터 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 보호층은 금속 입자를 포함하지 않는 커패시터 부품.
  8. 유전체 분말을 포함하는 보호층용 페이스트를 준비하는 단계;
    유전체 분말 및 금속 입자를 포함하는 복합층용 페이스트를 준비하는 단계;
    지지 기재 상에 상기 보호층용 페이스트를 도포하여 제1 보호층을 형성하고, 상기 제1 보호층 상에 상기 복합층용 페이스트를 도포하여 복합층을 형성한 후, 상기 복합층 상에 상기 보호층용 페이스트를 도포하여 제2 보호층을 형성하여 유전체 시트를 준비하는 단계;
    상기 유전체 시트 상에 도전성 페이스트를 도포하여 내부 전극을 인쇄하는 단계;
    상기 내부 전극이 인쇄된 유전체 시트를 복수 개 적층하고 소성하여 바디를 형성하는 단계; 및
    상기 바디에 상기 내부 전극과 연결되는 외부 전극을 형성하는 단계;를 포함하고,
    상기 제1 및 제2 보호층의 두께는 각각 상기 유전체 시트 두께의 1/3 이상인 커패시터 부품의 제조방법.
  9. 제8항에 있어서,
    상기 금속 입자는 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au) 및 셀레늄(Se) 중 하나 이상인 커패시터 부품의 제조방법.
  10. 제8항에 있어서,
    상기 유전체 분말은 티탄산바륨(BaTiO3)인 커패시터 부품의 제조방법.
  11. 제1항에 있어서,
    상기 복합층은 서로 대향하는 일 면과 타 면을 포함하며, 상기 제1 보호층은 상기 복합층의 일 면과 접하고, 상기 제2 보호층은 상기 복합층의 타 면과 접하는 커패시터 부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 보호층은 각각 상이한 내부 전극과 접하는 커패시터 부품.
  13. 제8항에 있어서,
    상기 복합층은 서로 대향하는 일 면과 타 면을 포함하며, 상기 제1 보호층은 상기 복합층의 일 면과 접하고, 상기 제2 보호층은 상기 복합층의 타 면과 접하는 커패시터 부품의 제조방법.
  14. 제8항에 있어서,
    상기 제1 및 제2 보호층은 각각 상이한 내부 전극과 접하는 커패시터 부품의 제조방법.
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