[go: up one dir, main page]

KR102576687B1 - 반도체 제조 수율을 향상시키는 방법 - Google Patents

반도체 제조 수율을 향상시키는 방법 Download PDF

Info

Publication number
KR102576687B1
KR102576687B1 KR1020217002741A KR20217002741A KR102576687B1 KR 102576687 B1 KR102576687 B1 KR 102576687B1 KR 1020217002741 A KR1020217002741 A KR 1020217002741A KR 20217002741 A KR20217002741 A KR 20217002741A KR 102576687 B1 KR102576687 B1 KR 102576687B1
Authority
KR
South Korea
Prior art keywords
tool
substrate
results
training data
verification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020217002741A
Other languages
English (en)
Other versions
KR20210013661A (ko
Inventor
웨이 팡
Original Assignee
에이에스엠엘 네델란즈 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠엘 네델란즈 비.브이. filed Critical 에이에스엠엘 네델란즈 비.브이.
Publication of KR20210013661A publication Critical patent/KR20210013661A/ko
Application granted granted Critical
Publication of KR102576687B1 publication Critical patent/KR102576687B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • G05B19/41875—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM] characterised by quality surveillance of production
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/7065—Defects, e.g. optical inspection of patterned layer for defects
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/706833—Sampling plan selection or optimisation, e.g. select or optimise the number, order or locations of measurements taken per die, workpiece, lot or batch
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/706835—Metrology information management or control
    • G03F7/706839—Modelling, e.g. modelling scattering or solving inverse problems
    • G03F7/706841—Machine learning
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • G05B19/4183—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM] characterised by data acquisition, e.g. workpiece identification
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/32—Operator till task planning
    • G05B2219/32193—Ann, neural base quality management
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/37—Measurements
    • G05B2219/37224—Inspect wafer
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/37—Measurements
    • G05B2219/37448—Inspection process planner
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Artificial Intelligence (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Computation (AREA)
  • Medical Informatics (AREA)
  • Software Systems (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • General Factory Administration (AREA)

Abstract

본 발명의 실시예들은 반도체 제조 수율을 향상시키는 시스템들 및 방법들을 제공한다. 본 발명의 실시예들은 수율 개선 시스템을 제공한다. 시스템은 제 1 기판의 검사의 1 이상의 검증 결과의 수신에 기초하여 트레이닝 데이터를 생성하도록 구성되는 트레이닝 툴을 포함한다. 또한, 시스템은 트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하도록 구성되는 포인트 결정 툴을 포함한다.

Description

반도체 제조 수율을 향상시키는 방법{Method for enhancing the semiconductor manufacturing yield}
본 출원은 2016년 8월 15일에 출원된 미국 출원 62/375,257 및 2017년 8월 9일에 출원된 미국 출원 62/543,242의 우선권을 주장하며, 이들은 본 명세서에서 그 전문이 인용참조된다.
본 발명은 일반적으로 반도체 제조 분야에 관한 것이며, 특히 반도체 제조 수율(semiconductor manufacturing yield)을 향상시키는 방법들 및 시스템들에 관한 것이다.
집적 회로(IC)들의 제조 공정들에서, 미완성 또는 완성된 회로 구성요소들은 설계도에 따라 제조되고 결함이 없을 것을 보장하기 위해 검사된다. 광학 현미경을 이용하는 검사 시스템은 높은 스루풋을 제공할 수 있지만, 통상적으로 수백 나노미터에 이르는 분해능을 가지며; 분해능은 광 파장에 의해 제한된다. IC 구성요소들의 물리적 크기들이 100 나노미터 이하 또는 심지어 10 나노미터 이하에 이르기까지 계속해서 감소함에 따라, 광학 현미경을 이용하는 것보다 더 높은 분해능을 가질 수 있는 검사 시스템들이 필요하다.
나노미터 미만에 이르는 분해능을 가질 수 있는 스캐닝 전자 현미경(SEM) 또는 투과 전자 현미경(TEM)과 같은 하전 입자(예를 들어, 전자) 빔 현미경이 100 나노미터 이하인 피처(feature) 크기를 갖는 IC 구성요소들을 검사하는 실용적인 툴로서 제공된다. SEM을 이용하여, 단일 일차 전자 빔의 전자들 또는 복수의 일차 전자 빔들의 전자들이 검사 중인 웨이퍼의 프로브 스폿(probe spot)들에 포커스될 수 있다. 일차 전자들과 웨이퍼의 상호작용들은 1 이상의 이차 전자 빔을 유도할 수 있다. 이차 전자 빔들은 일차 전자들과 웨이퍼의 상호작용들로부터 발생하는 후방산란(backscatter)된 전자들, 이차 전자들, 또는 오제 전자(Auger electron)들을 포함할 수 있다. 1 이상의 이차 전자 빔의 세기는 웨이퍼의 내부 및/또는 외부 구조체들의 속성들에 기초하여 변동될 수 있다. 하지만, 고분해능의 하전 입자 빔 현미경의 스루풋은 저분해능 광학 현미경과 비교하여 상당히 더 낮을 수 있다.
상이한 반도체 제조 공정들, 예를 들어 포토-레지스트 코팅, 노광, 현상, 에칭, 및 포토-레지스트 제거[애싱(ashing)]가 뱃치 공정(batch process)들일 수 있다. 뱃치 처리는 뱃치 내의 다수 기판들(본 명세서에서, 웨이퍼라고도 함)의 패터닝에서 비-균일성(non-uniformity)을 야기할 수 있다. 또한, 전체 패터닝 공정이 완료된 후에 패터닝된 기판들의 결함 검사가 실행되는 경우, 결함이 있는 웨이퍼들은 폐기될 수 있거나, 다운그레이드 제품(down-graded product)으로 전환되어야 할 수 있다. 이는 반도체 제조 수율의 상당한 감소를 야기할 수 있다.
본 발명의 실시예들은 반도체 제조 수율을 향상시키는 시스템들 및 방법들을 제공한다. 일부 실시예들에서, 수율 개선 시스템이 제공된다. 시스템은 제 1 기판의 검사의 1 이상의 검증 결과(verified result)들의 수신에 기초하여 트레이닝 데이터(training data)를 생성하도록 구성되는 트레이닝 툴을 포함한다. 또한, 시스템은 트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피(exposure recipe)에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하도록 구성되는 포인트 결정 툴(point determination tool)을 포함한다.
일부 실시예들에서, 수율 개선을 위한 방법이 제공된다. 상기 방법은 제 1 기판의 검사의 1 이상의 검증 결과를 수신하는 단계; 및 수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성하는 단계를 포함한다. 또한, 상기 방법은 트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하는 단계를 포함한다.
일부 실시예들에서, 비-일시적(non-transitory) 컴퓨터 판독가능한 저장 매체가 제공된다. 상기 매체는 1 이상의 프로세서를 포함하는 컴퓨팅 디바이스에 의해 실행가능한 명령어들을 저장하여, 컴퓨팅 디바이스가 수율 개선을 위한 방법을 수행하도록 한다. 상기 방법은 제 1 기판의 검사의 1 이상의 검증 결과를 수신하는 단계; 및 수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성하는 단계를 포함한다. 또한, 상기 방법은 트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하는 단계를 포함한다.
개시된 실시예들의 추가적인 목적들 및 이점들은 부분적으로 다음의 설명에서 설명될 것이며, 부분적으로 설명으로부터 명백해질 것이고, 또는 실시예들의 실행에 의해 학습될 수 있다. 개시된 실시예들의 목적들 및 이점들은 청구항에서 설명되는 요소들 및 조합들에 의해 실현되고 달성될 수 있다.
앞선 일반적인 설명 및 다음의 상세한 설명은 모두 예시적이고 설명만을 위한 것이며, 청구된 바와 같이 개시된 실시예들을 제한하지 않는다는 것을 이해하여야 한다.
도 1은 본 발명의 실시예들과 일치하는, 예시적인 전자 빔 검사 시스템을 나타내는 개략적인 다이어그램이다.
도 2는 본 발명의 실시예들과 일치하는, 도 1의 예시적인 전자 빔 검사 시스템의 일부분일 수 있는 예시적인 전자 빔 툴을 나타내는 개략적인 다이어그램이다.
도 3은 반도체 처리 시스템을 나타내는 개략적인 다이어그램이다.
도 4는 반도체 처리를 위한 방법을 나타내는 흐름도이다.
도 5는 본 발명의 실시예들과 일치하는, 예시적인 수율 개선 시스템을 나타내는 개략적인 다이어그램이다.
도 6a 및 도 6b는 본 발명의 실시예들과 일치하는, 기판들 상의 검사 구역들을 나타내는 개략적인 다이어그램들이다.
도 7은 본 발명의 실시예들과 일치하는, 수율 개선을 위한 예시적인 방법을 나타내는 흐름도이다.
이제 예시적인 실시예들에 대하여 상세히 언급될 것이며, 이 예시들은 첨부된 도면들에서 설명된다. 다음의 설명은 달리 표현되지 않는 한, 상이한 도면들에서의 동일한 번호들이 동일하거나 유사한 요소들을 나타내는 첨부된 도면들을 참조한다. 예시적인 실시예들의 다음 설명에서 제시된 구현들은 본 발명과 일치하는 모든 구현들을 나타내지는 않는다. 그 대신, 이들은 단지 첨부된 청구항에 열거된 바와 같은 본 발명에 관련된 측면들과 일치하는 장치들 및 방법들의 예시들에 불과하다.
본 발명은 반도체 제조 수율을 향상시키는 시스템들 및 방법들에 관한 것이다. 테스트 웨이퍼 또는 제 1 웨이퍼가 노광으로부터 현상까지 처리될 수 있고, 스캐너의 노광 레시피, 예를 들어 고밀도 포커스 맵(HDFM)이 기록될 수 있다. 본 발명의 실시예들은 웨이퍼에 대한 노광 레시피 및 핫스폿(hot spot) 정보에 기초하여 검사할 테스트 웨이퍼 또는 제 1 웨이퍼의 1 이상의 구역을 결정하도록 구성될 수 있는 포인트 결정 툴을 제공한다. 후속 처리되는 웨이퍼들에 대한 노광 레시피는 테스트 웨이퍼 또는 제 1 웨이퍼의 검사 결과들에 기초하여 최적화될 수 있다. 또한, 본 발명의 실시예들은 검사 결과들에 기초하여 트레이닝 데이터를 생성하도록 구성될 수 있는 트레이닝 툴을 제공한다. 트레이닝 데이터는, 트레이닝 데이터, 노광 레시피 및 웨이퍼에 대한 핫스폿 정보에 기초하여 검사할 후속 처리된 웨이퍼들의 1 이상의 구역을 결정하기 위해 포인트 결정 툴에 제공될 수 있다. 개시된 시스템들 및 방법들은 노광 레시피 및 모니터링될 구역들의 동적 업데이트들을 가능하게 한다. 노광 레시피에 대한 업데이트들은 후속 처리된 웨이퍼들의 결함들을 감소시키고, 이에 따라 반도체 제조 수율을 개선할 수 있다. 모니터링에 대한 업데이트들은 더 적은 핫스폿들을 모니터링하여 스루풋을 개선하는 것을 포함할 수 있다. 또한, 모니터링에 대한 업데이트들은 결함들의 검출을 개선하기 위한 모니터링의 변화를 포함할 수 있다. 개선된 결함 검출은 반도체 제조 수율을 더욱 개선하는 데 도움을 줄 수 있다.
이제 도 1을 참조하며, 이는 본 발명의 실시예들과 일치하는 예시적인 전자 빔 검사(EBI) 시스템(100)을 나타낸다. 도 1에 나타낸 바와 같이, EBI 시스템(100)은 주 챔버(101), 로드/락 챔버(load/lock chamber: 102), 전자 빔 툴(104) 및 EFEM(equipment front end module: 106)을 포함한다. 전자 빔 툴(104)은 주 챔버(101) 내에 위치된다.
EFEM(106)은 제 1 로딩 포트(106a) 및 제 2 로딩 포트(106b)를 포함한다. EFEM(106)은 추가적인 로딩 포트(들)를 포함할 수 있다. 제 1 로딩 포트(106a) 및 제 2 로딩 포트(106b)는 검사될 웨이퍼들[예를 들어, 반도체 웨이퍼들 또는 다른 재료(들)로 만들어진 웨이퍼들] 또는 샘플들(이후, 웨이퍼 및 샘플은 집합적으로 "웨이퍼"라고 함)을 포함하는 웨이퍼 전방개방 통합포드(FOUP)들을 수용할 수 있다. EFEM(106) 내의 1 이상의 로봇 아암(도시되지 않음)이 로드/락 챔버(102)로 웨이퍼들을 이송할 수 있다.
로드/락 챔버(102)는 대기압 미만의 제 1 압력에 도달하도록 로드/락 챔버(102) 내의 가스 분자들을 제거하는 로드/락 진공 펌프 시스템(도시되지 않음)에 연결된다. 제 1 압력에 도달한 후, 1 이상의 로봇 아암(도시되지 않음)이 로드/락 챔버(102)로부터 주 챔버(101)로 웨이퍼를 이송할 수 있다. 주 챔버(101)는 제 1 압력 미만의 제 2 압력에 도달하도록 주 챔버(101) 내의 가스 분자들을 제거하는 주 챔버 진공 펌프 시스템(도시되지 않음)에 연결된다. 제 2 압력에 도달한 후, 웨이퍼는 전자 빔 툴(104)에 의해 검사를 거친다.
이제 도 2를 참조하며, 이는 본 발명의 실시예들과 일치하는 전자 빔 툴(104)의 예시적인 구성요소들을 나타낸다. 도 2에 나타낸 바와 같이, 전자 빔 툴(104)은 전동 스테이지(motorized stage: 200) 및 검사될 웨이퍼(203)를 유지하기 위해 전동 스테이지(200)에 의해 지지되는 웨이퍼 홀더(202)를 포함한다. 또한, 전자 빔 툴(104)은 대물 렌즈 조립체(204), 전자 검출기(206), 대물렌즈 어퍼처(objective aperture: 208), 집광 렌즈(210), 빔 제한 어퍼처(beam limit aperture: 212), 건 어퍼처(gun aperture: 214), 양극(216), 및 음극(218)을 포함한다. 일부 실시예들에서, 대물 렌즈 조립체(204)는 수정된 SORIL(swing objective retarding immersion lens)를 포함할 수 있고, 이는 극편(pole piece: 204a), 제어 전극(204b), 디플렉터(204c) 및 여자 코일(exciting coil: 204d)을 포함한다. 전자 빔 툴(104)은 추가적으로 웨이퍼 상의 재료들을 특성화하기 위해 에너지 분산 X-선 분광기(EDS) 검출기(도시되지 않음)를 포함할 수 있다.
양극(216)과 음극(218) 사이에 전압을 인가함으로써, 음극(218)으로부터 일차 전자 빔(220)이 방출된다. 일차 전자 빔(220)은 건 어퍼처(214) 및 빔 제한 어퍼처(212)를 통과하며, 이 둘은 빔 제한 어퍼처(212) 아래에 있는 집광 렌즈(210)에 들어가는 전자 빔의 크기를 결정할 수 있다. 집광 렌즈(210)는 대물 렌즈 조립체(204)에 들어가기 전에 전자 빔의 크기를 설정하도록 빔이 대물렌즈 어퍼처(208)에 들어가기 전에 일차 전자 빔(220)을 포커싱한다. 디플렉터(204c)는 웨이퍼 상의 빔 스캐닝을 용이하게 하기 위해 일차 전자 빔들(220)을 편향시킨다. 예를 들어, 스캐닝 공정에서, 디플렉터(204c)는 웨이퍼(203)의 상이한 부분들에 대한 이미지 재구성을 위한 데이터를 제공하기 위해, 상이한 시점들에서 웨이퍼(203)의 최상면의 상이한 위치들 상으로 일차 전자 빔(220)을 순차적으로 편향시키도록 제어될 수 있다. 또한, 일부 실시예들에서, 양극(216) 및 음극(218)은 다수의 일차 전자 빔들(220)을 생성하도록 구성될 수 있고, 전자 빔 툴(104)은 웨이퍼(203)의 상이한 부분들에 대한 이미지 재구성을 위한 데이터를 제공하기 위해 다수의 일차 전자 빔들(220)을 동시에 웨이퍼(203)의 상이한 부분들로 투영하는 디플렉터들(204c)을 포함할 수 있다.
여자 코일(204d) 및 극편(204a)은 극편(204a)의 일 단부에서 시작하여 극편(204a)의 다른 단부에서 끝나는 자기장을 발생시킨다. 일차 전자 빔(220)에 의해 스캐닝되는 웨이퍼(203)의 일부분은 자기장에 잠길 수 있고 전기적으로 충전될 수 있으며, 이는 차례로 전기장을 생성한다. 전기장은 웨이퍼와 충돌하기 전에 웨이퍼의 표면 부근에서 충돌하는 일차 전자 빔(220)의 에너지를 감소시킨다. 극편(204a)으로부터 전기적으로 절연되는 제어 전극(204b)이 웨이퍼 상의 전기장을 제어하여, 웨이퍼의 마이크로-아칭(micro-arching)을 방지하고 적절한 빔 포커스를 보장한다.
일차 전자 빔(220)을 수신할 때 웨이퍼(203)의 일부분으로부터 이차 전자 빔(222)이 방출될 수 있다. 이차 전자 빔(222)은 전자 검출기(206)의 센서 표면들 상에 빔 스폿을 형성할 수 있다. 전자 검출기(206)는 빔 스폿의 세기를 나타내는 신호(예를 들어, 전압, 전류 등)를 생성하고, 신호를 처리 시스템(도 2에 도시되지 않음)에 제공할 수 있다. 이차 전자 빔(222) 및 결과적인 빔 스폿의 세기는 웨이퍼(203)의 외부 및/또는 내부 구조체에 따라 변동될 수 있다. 또한, 앞서 설명된 바와 같이, 일차 전자 빔(220)이 웨이퍼의 표면의 상이한 위치들 상으로 투영되어 상이한 세기들의 이차 전자 빔들(222)(및 결과적인 빔 스폿)을 생성할 수 있다. 그러므로, 빔 스폿들의 세기들을 웨이퍼(203)의 위치들과 매핑함으로써, 처리 시스템은 웨이퍼(203)의 내부 및/또는 외부 구조체들을 반영하는 이미지를 재구성할 수 있다.
이제 도 3을 참조하며, 이는 반도체 처리 시스템을 나타내는 개략적인 다이어그램이다. 도 3은 스캐너(305), 현상 툴(320), 에칭 툴(325), 애싱 툴(ash tool: 330), 모니터링 툴(335), 포인트 결정 툴(345), 및 검증 유닛(350)을 포함하는 종래의 반도체 처리 시스템(300)을 나타낸다. 스캐너(305)는 제어 유닛(310)을 포함할 수 있다.
스캐너(305)는 웨이퍼에 전사될 회로 패턴으로 포토레지스트로 코팅된 웨이퍼를 노광할 수 있다. 제어 유닛(310)은 웨이퍼를 노광하는 데 사용되는 노광 레시피를 제어할 수 있다. 제어 유닛(310)은 다양한 노광 레시피 파라미터들, 예를 들어 노광 시간, 소스 세기, 및 노광 도즈를 조정할 수 있다. HDFM(315)은 노광에 대응하여 기록될 수 있다.
현상 툴(320)은 원치 않는 구역들로부터 포토레지스트를 제거함으로써 노광된 웨이퍼 상의 패턴을 현상할 수 있다. 포지티브 포토레지스트에 대해, 스캐너(305)에서 광에 노출되는 포토레지스트의 부분은 포토레지스트 현상액에 가용성이 되고, 포토레지스트의 노광되지 않은 부분은 포토레지스트 현상액에 불용성으로 남는다. 네거티브 포토레지스트에 대해, 스캐너(305)에서 광에 노출되는 포토레지스트의 부분은 포토레지스트 현상액에 불용성이 되고, 포토레지스트의 노광되지 않은 부분은 포토레지스트 현상액에 가용성으로 남는다.
에칭 툴(325)은 포토레지스트가 제거된 웨이퍼의 부분들로부터 필름들을 에칭함으로써 포토레지스트 아래의 1 이상의 필름에 패턴을 전사할 수 있다. 에칭 툴(325)은 건식 에칭 또는 습식 에칭 툴일 수 있다. 애싱 툴(330)은 에칭된 웨이퍼로부터 잔여 포토레지스트를 제거할 수 있고, 웨이퍼 상의 필름으로의 패턴 전사 공정이 완료될 수 있다.
모니터링 툴(335)은 웨이퍼 상의 1 이상의 위치에서 처리된 웨이퍼를 검사하여 모니터 결과들을 생성할 수 있다. 모니터 결과들은 공간 패턴 결정, 상이한 패턴 피처들의 크기 측정 또는 상이한 패턴 피처들의 위치 시프트에 기초할 수 있다. 검사 위치들은 포인트 결정 툴(345)에 의해 결정될 수 있다.
포인트 결정 툴(345)은 HDFM(315) 및 취약 포인트 정보(340)에 기초하여 검사 위치들을 결정하기 위해 1 이상의 사전설정된 모델을 포함할 수 있다.
취약 포인트 정보(340)는 패터닝 공정과 관련된 높은 확률의 문제들을 갖는 위치들에 관한 정보를 포함할 수 있다. 취약 포인트 정보(340)는 전사된 패턴, 다양한 공정 파라미터들 및 웨이퍼, 스캐너(305) 및 에칭 툴(325)의 속성들에 기초할 수 있다.
검증 유닛(350)은 모니터링 툴(335)로부터의 모니터 결과들을 대응하는 디자인 파라미터들과 비교하여 검증 결과들을 생성할 수 있다. 검증 유닛(350)은 검증 결과들을 스캐너(305)의 제어 유닛(310)에 제공할 수 있다. 제어 유닛(310)은 검증 결과들에 기초하여 후속 웨이퍼들에 대한 노광 레시피를 조정할 수 있다. 예를 들어, 제어 유닛은 검증 결과들에 기초하여 후속 웨이퍼들 상의 몇몇 위치들에 대해 스캐너(305)의 노광 도즈를 감소시킬 수 있다.
이제 도 4를 참조하며, 이는 반도체 처리를 위한 종래의 방법을 나타내는 흐름도이다. 일 예시로서, 방법(400)은 종래의 반도체 처리 시스템(300)에 의해 수행될 수 있다.
단계 405에서, 반도체 처리 시스템(300)이 웨이퍼 상에 패턴을 전사하도록 포토레지스트로 코팅된 웨이퍼를 처리할 수 있다. 스캐너(305)는 패턴으로 웨이퍼를 노광시킬 수 있다. 제어 유닛(310)은 웨이퍼를 노광하는 데 사용되는 노광 레시피를 제어할 수 있다. 제어 유닛(310)은 다양한 노광 레시피 파라미터들, 예를 들어 노광 시간, 소스 세기 및 노광 도즈를 조정할 수 있다. HDFM(315)은 노광에 대응하여 기록될 수 있다. 현상 툴(320)은 원치 않는 구역들로부터 포토레지스트를 제거함으로써 노광된 웨이퍼 상의 패턴을 현상할 수 있다. 에칭 툴(325)은 포토레지스트가 제거된 웨이퍼의 부분들로부터 필름들을 에칭함으로써 포토레지스트 아래의 1 이상의 필름에 패턴을 전사할 수 있다. 애싱 툴(330)은 에칭된 웨이퍼로부터 잔여 포토레지스트를 제거할 수 있고, 웨이퍼 상의 필름으로의 패턴 전사 공정이 완료될 수 있다.
단계 410에서, 포인트 결정 툴(345)이 단계 405에서의 웨이퍼의 패터닝에 대응하는 노광 레시피를 수신할 수 있다. 노광 레시피는 스캐너(305)에 의해 제공될 수 있다.
단계 415에서, 포인트 결정 툴(345)이 패터닝 공정에 대응하는 취약 포인트 정보(340)를 수신할 수 있다. 취약 포인트 정보(340)는 패터닝 공정과 관련된 높은 확률의 문제들을 갖는 위치들에 관한 정보를 포함할 수 있다. 취약 포인트 정보(340)는 전사된 패턴, 다양한 공정 파라미터들, 및 웨이퍼, 스캐너(305) 및 에칭 툴(325)의 속성들에 기초할 수 있다.
단계 420에서, 포인트 결정 툴(345)은 모니터링될 패터닝된 웨이퍼의 구역들을 결정할 수 있다. 포인트 결정 툴(345)은 단계 410에서 수신된 노광 레시피 및 단계 415에서 수신된 취약 포인트 정보(340)에 기초하여 검사 위치들을 결정하기 위해 1 이상의 사전설정된 모델을 사용할 수 있다.
단계 425에서, 모니터링 툴(335)이 단계 420에서 포인트 결정 툴(345)에 의해 모니터링되도록 결정된 패터닝된 웨이퍼의 구역들을 검사할 수 있다. 모니터링 툴(335)은 1 이상의 위치에서 패터닝된 웨이퍼를 검사하여 모니터 결과들을 생성할 수 있다. 모니터 결과들은 공간 패턴 결정, 상이한 패턴 피처들의 크기 측정 또는 상이한 패턴 피처들의 위치 시프트에 기초할 수 있다.
단계 430에서, 검증 유닛(350)이 모니터링 툴(335)로부터의 모니터 결과들을 대응하는 디자인 파라미터들과 비교하여 검증 결과들을 생성할 수 있다.
단계 435에서, 검증 유닛(350)은 검증 결과들이 디자인 요건들에 따라 올바른지를 결정할 수 있다. 검증 결과들이 올바르다고 결정되면, 검증 유닛(350)은 대응하는 웨이퍼에 대해 추가 조치를 취하지 않을 수 있다. 검증 결과들이 올바르지 않다고 결정되면, 검증 유닛(350)는 검증 결과들을 스캐너(305)의 제어 유닛(310)에 제공할 수 있다.
단계 445에서, 제어 유닛(310)이 검증 결과들에 기초하여 후속 웨이퍼들에 대한 노광 레시피를 조정할 수 있다. 예를 들어, 제어 유닛(310)은 검증 결과들에 기초하여 후속 웨이퍼들 상의 몇몇 위치들에 대해 스캐너(305)의 노광 도즈를 감소시킬 수 있다.
종래의 방법(400)에서, 포인트 결정 툴(345)은 HDFM(315) 및 취약 포인트 정보(340)에 기초한 정적 모델을 사용하여 모니터링될 구역들을 결정한다. 모델은 이전 웨이퍼들의 검증 결과들에 기초하여 동적으로 업데이트되지 않는다. 예를 들어, 몇몇 취약 포인트 위치들에 대한 검증 결과들은 다수의 모니터링된 웨이퍼들에 대해 올바를 수 있다. 따라서, 이 취약 포인트 위치들을 모니터링하지 않음으로써 스루풋이 개선될 수 있다. 하지만, 종래의 방법(400)에서는, 포인트 결정 툴(345)이 후속 웨이퍼들에 대한 모니터 위치들을 결정하기 위해 이전 웨이퍼들의 검증 결과들을 사용할 수 없다. 따라서, 스루풋이 개선되지 않는다. 또한, 제어 유닛(310)은 검증 결과들에 기초하여 노광 레시피를 조정할 수 있지만, 모델은 업데이트된 노광 레시피에 응답하여 동적으로 업데이트되지 않는다. 예를 들어, 업데이트된 노광 레시피에 기초하여, 상이한 취약 포인트 위치가 모니터링되어야 할 수 있다. 또한, 업데이트된 노광 레시피로 처리된 웨이퍼들에 대한 문제들을 검출하기 위해 모니터링 툴(335)의 레시피에서 업데이트가 필요할 수 있다. 하지만, 종래의 방법(400)에서는, 포인트 결정 툴(345)이 노광 레시피의 업데이트들에 기초하여 모니터 위치들 및 레시피에 대한 업데이트들을 수행할 수 없다. 업데이트들을 수행할 수 없음은 종래 방법(400)에서 패터닝 문제들의 검출 효율을 감소시킬 수 있다.
이제 도 5를 참조하며, 이는 본 발명의 실시예들과 일치하는 예시적인 처리 시스템(500)을 나타내는 개략적인 다이어그램이다. 반도체 처리 시스템(500)은 스캐너(505), 제어 유닛(510), 현상 툴(520), 에칭 툴(525), 애싱 툴(530), 모니터링 툴(535), 검증 유닛(550), 및 수율 개선 시스템(555)을 포함할 수 있다. 수율 개선 시스템(555)은 포인트 결정 툴(545) 및 트레이닝 툴(560)을 포함할 수 있다.
포인트 결정 툴(545) 및 트레이닝 툴(560)은 각각 1 이상의 모듈을 포함할 수 있다. 일반적으로, 본 명세서에서 사용되는 "모듈"이라는 단어는 관련 기능들의 특정 기능을 수행하는 다른 구성요소들(예를 들어, 집적 회로의 부분들) 또는 (컴퓨터 판독가능한 매체 상에 저장된) 프로그램의 일부와의 사용을 위해 디자인된 패키징된 기능적 하드웨어 유닛일 수 있다. 모듈은 진입점(entry point) 및 출구점(exit point)을 가질 수 있으며, 예를 들어 Java, Lua, C 또는 C++과 같은 프로그래밍 언어로 작성될 수 있다. 소프트웨어 모듈은 실행가능한 프로그램으로 컴파일되고 링크되거나, 동적 링크 라이브러리에 설치되거나, 또는 예를 들어 BASIC, Perl 또는 Python과 같은 해석형 프로그래밍 언어로 작성될 수 있다. 소프트웨어 모듈들은 다른 모듈들 또는 자체로부터 호출가능할 수 있고, 및/또는 검출된 이벤트 또는 인터럽트에 응답하여 호출될 수 있음을 이해할 것이다. 컴퓨팅 디바이스에서의 실행을 위해 구성된 소프트웨어 모듈들은 컴팩트 디스크, 디지털 비디오 디스크, 플래시 드라이브, 자기 디스크 또는 여하한의 다른 비-일시적 매체와 같은 컴퓨터 판독가능한 매체 상에, 또는 디지털 다운로드로서 제공될 수 있다(또한, 원래는 실행 전에 설치, 압축해제 또는 암호해독을 필요로 하는 압축된 또는 설치가능한 포맷으로 저장될 수 있음). 이러한 소프트웨어 코드는 컴퓨팅 디바이스에 의한 실행을 위해, 실행하는 컴퓨팅 디바이스의 메모리 디바이스 상에 부분적으로 또는 전체적으로 저장될 수 있다. 소프트웨어 명령어들은 EPROM(erasable programmable read-only memory)와 같은 펌웨어에 내장될 수 있다. 또한, 하드웨어 모듈들은 게이트 및 플립-플롭과 같은 연결된 논리 유닛들로 구성될 수 있고, 및/또는 프로그램가능한 게이트 어레이 또는 프로세서와 같은 프로그램가능한 유닛들로 구성될 수 있음을 이해할 것이다. 본 명세서에서 설명되는 모듈들 또는 컴퓨팅 디바이스 기능은 바람직하게는 소프트웨어 모듈로서 구현되지만, 하드웨어 또는 펌웨어로 표현될 수 있다. 일반적으로, 본 명세서에서 설명되는 모듈들은 물리적 구성 또는 저장에도 불구하고 서브-모듈들로 분리되거나 다른 모듈들과 조합될 수 있는 논리 모듈들을 지칭한다.
일부 실시예들에서, 포인트 결정 툴(545) 및 트레이닝 툴(560)은 단일 툴로 조합될 수 있다. 일부 실시예들에서, 수율 개선 시스템(555)은 모니터링 툴(535) 내에 포함될 수 있다.
스캐너(505)는 웨이퍼에 전사될 회로 패턴으로 포토레지스트로 코팅된 웨이퍼를 노광할 수 있다. 제어 유닛(510)은 웨이퍼를 노광하는 데 사용되는 노광 레시피를 제어할 수 있다. 제어 유닛(510)은 다양한 노광 레시피 파라미터들, 예를 들어 노광 시간, 소스 세기, 및 노광 도즈를 조정할 수 있다. HDFM(515)은 노광에 대응하여 기록될 수 있다.
현상 툴(520)은 원치 않는 구역들로부터 포토레지스트를 제거함으로써 노광된 웨이퍼 상의 패턴을 현상할 수 있다. 포지티브 포토레지스트에 대해, 스캐너(505)에서 광에 노출되는 포토레지스트의 부분은 포토레지스트 현상액에 가용성이 되고, 포토레지스트의 노광되지 않은 부분은 포토레지스트 현상액에 불용성으로 남는다. 네거티브 포토레지스트에 대해, 스캐너(505)에서 광에 노출되는 포토레지스트의 부분은 포토레지스트 현상액에 불용성이 되고, 포토레지스트의 노광되지 않은 부분은 포토레지스트 현상액에 가용성으로 남는다.
에칭 툴(525)은 포토레지스트가 제거된 웨이퍼의 부분들로부터 필름들을 에칭함으로써 포토레지스트 아래의 1 이상의 필름에 패턴을 전사할 수 있다. 에칭 툴(525)은 건식 에칭 또는 습식 에칭 툴일 수 있다. 애싱 툴(530)은 에칭된 웨이퍼로부터 잔여 포토레지스트를 제거할 수 있고, 웨이퍼 상의 필름으로의 패턴 전사 공정이 완료될 수 있다.
모니터링 툴(535)은 웨이퍼 상의 1 이상의 위치에서 처리된 웨이퍼를 검사하여 모니터 결과들을 생성할 수 있다. 모니터 결과들은 공간 패턴 결정, 상이한 패턴 피처들의 크기 측정 또는 상이한 패턴 피처들의 위치 시프트에 기초할 수 있다. 검사 위치들은 수율 개선 시스템(555)의 포인트 결정 툴(545)에 의해 결정될 수 있다. 포인트 결정 툴(545)은 HDFM(515), 취약 포인트 정보(540) 및 트레이닝 툴(560)에 의해 제공되는 트레이닝 데이터에 기초하여 검사 위치들을 결정하기 위해 1 이상의 모델을 포함할 수 있다. 포인트 결정 툴(545)은 1 이상의 모듈을 포함할 수 있다.
취약 포인트 정보(540)는 패터닝 공정과 관련된 높은 확률의 문제들을 갖는 위치들에 관한 정보를 포함할 수 있다. 취약 포인트 정보(540)는 전사된 패턴, 다양한 공정 파라미터들 및 웨이퍼, 스캐너(505) 및 에칭 툴(525)의 속성들에 기초할 수 있다.
검증 유닛(550)은 모니터링 툴(535)로부터의 모니터 결과들을 대응하는 디자인 파라미터들과 비교하여 검증 결과들을 생성할 수 있다. 검증 유닛(550)은 검증 결과들을 스캐너(505)의 제어 유닛(510)에 제공할 수 있다. 제어 유닛(510)은 검증 결과들에 기초하여 후속 웨이퍼들에 대한 노광 레시피를 조정할 수 있다. 예를 들어, 제어 유닛(510)은 검증 결과들에 기초하여 후속 웨이퍼들 상의 몇몇 위치들에 대해 스캐너(505)의 노광 도즈를 감소시킬 수 있다. 또한, 검증 유닛(550)은 수율 개선 시스템(555)의 트레이닝 툴(560)에 검증 결과들을 제공할 수 있다.
트레이닝 툴(560)은 검증 유닛(550)으로부터 수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성할 수 있다. 트레이닝 툴(560)은 트레이닝 데이터를 생성하기 위해 1 이상의 검증 결과를 분석하도록 딥뉴럴 네트워크(deep neural network)를 포함할 수 있다. 일부 실시예들에서, 트레이닝 툴(560)은 HDFM(515)을 수신하고 HDFM(515)에 기초하여 트레이닝 데이터를 생성할 수 있다. 트레이닝 툴(560)은 생성된 트레이닝 데이터를 포인트 결정 툴(545)에 제공할 수 있다. 포인트 결정 툴(545)은 수신된 트레이닝 데이터, HDFM(515) 및 취약 포인트 정보(540)에 기초하여 다른 웨이퍼들에 대한 검사 포인트들을 결정할 수 있다. 그러므로, 모니터 포인트들은 고정된 모델 대신에 동적으로 선택될 수 있다.
이제 도 6a 및 도 6b를 참조하며, 이는 각각 본 발명의 실시예들과 일치하는 제 1 패터닝된 기판(600A) 및 제 2 패터닝된 기판(600B) 상의 검사 구역들을 나타내는 개략적인 다이어그램들이다. 기판(600A) 및 기판(600B)은 수율 개선 시스템(555)을 갖는 반도체 처리 시스템, 예를 들어 도 5의 반도체 처리 시스템(500)에 의해 처리될 수 있다.
포인트 결정 툴[예를 들어, 반도체 처리 시스템(500)의 포인트 결정 툴(545)]은 기판(600A)에 대한 검사 구역들을 결정할 수 있다. 노광 레시피[예를 들어, HDFM(515)] 및 취약 포인트 정보[예를 들어, 취약 포인트 정보(540)]에 기초하여, 포인트 결정 툴은 검사를 위해 631, 632, 633, 634, 635, 636, 637 및 638로 표시된 8 개의 다이들을 결정할 수 있다. 각각의 다이 내에서, 포인트 결정은 검사를 위해 621, 622, 623, 624 및 625로 표시된 5 개의 위치들을 결정할 수 있다.
모니터링 툴[예를 들어, 반도체 처리 시스템(500)의 모니터링 툴(535)]은 기판(600A)의 결정된 위치들에 대한 검사를 수행할 수 있다. 검증 유닛[예를 들어, 반도체 처리 시스템(500)의 검증 유닛(550)]은 모니터 결과들을 디자인 파라미터들과 비교함으로써 검증 결과들을 생성할 수 있다. 검증 결과들은 기판(600B)의 처리 동안 노광 레시피를 업데이트하는 데 사용될 수 있다.
트레이닝 툴[예를 들어, 반도체 처리 시스템(500)의 트레이닝 툴(560)]은 검증 결과들에 기초하여 트레이닝 데이터를 생성하고 이를 포인트 결정 툴에 제공할 수 있다. 포인트 결정 툴은 트레이닝 데이터를 이용하여 기판(600B)에 대한 검사 구역들을 결정할 수 있다. 예를 들어, 포인트 결정 툴은 검사될 다이들의 수를 8 개에서 7 개로 줄일 수 있다. 도 6B에 나타낸 바와 같이, 포인트 결정 툴은 기판(600A)에 대한 다이들(636 및 637) 대신에 기판(600B)에 대해 다이(651)를 검사할 수 있다. 일부 실시예들에서, 포인트 결정 툴은 수신된 트레이닝 데이터에 기초하여 각각의 다이에 대한 검사 포인트들의 수를 감소시킬 수 있다. 검사 포인트들의 수의 감소는 처리 시스템의 스루풋을 증가시킬 수 있다. 또한, 모니터 포인트들 또는 모니터 레시피는 기판(600B)의 처리 동안 사용되는 노광 레시피의 업데이트들에 대응하여 업데이트될 수 있다. 예를 들어, 업데이트된 노광 레시피를 사용함으로써 접촉부(contact)가 형성되는 경우, 기판(600B)에 대한 상이한 개방/단락 결함들을 포착하기 위해 상이한 모니터링 툴 레시피[예를 들어, 상이한 랜딩 에너지(landing energy) 또는 상이한 빔 전류]가 사용될 수 있다. 트레이닝 데이터는 노광 레시피의 업데이트들에 대응하여 모니터링 툴 레시피를 수정하기 위한 정보를 포함할 수 있다. 모니터링 툴 레시피에서 변화가 존재하지 않는 경우, 변화된 개방/단락 결함들은 식별되지 않을 수 있다. 그러므로, 본 발명에 의해 제공되는 시스템들 및 방법들은 결함들의 검출을 개선하여 반도체 제조 수율을 개선할 수 있다.
이제 도 7을 참조하며, 이는 본 발명의 실시예들과 일치하는 수율 개선을 위한 예시적인 방법을 나타내는 흐름도이다. 일 예시로서, 방법(700)은 수율 개선 시스템(555)을 포함하는 반도체 처리 시스템(500)에 의해 수행될 수 있다. 나타낸 절차는 단계들의 순서를 수정하거나, 단계들을 삭제하거나, 추가 단계들을 더 포함하도록 변경될 수 있다.
단계 705에서, 반도체 처리 시스템은 웨이퍼 상에 패턴을 전사하도록 포토레지스트로 코팅된 웨이퍼를 처리할 수 있다. 스캐너[예를 들어, 반도체 처리 시스템(500)의 스캐너(505)]가 패턴으로 웨이퍼를 노광할 수 있다. 스캐너 내의 제어 유닛[예를 들어, 반도체 처리 시스템(500)의 제어 유닛(510)]이 웨이퍼를 노광하는 데 사용되는 노광 레시피를 제어할 수 있다. 제어 유닛은 다양한 노광 레시피 파라미터들, 예를 들어 노광 시간, 소스 세기 및 노광 도즈를 조정할 수 있다. HDFM[예를 들어, 반도체 처리 시스템(500)의 HDFM(515)]이 노광에 대응하여 기록될 수 있다. 현상 툴[예를 들어, 반도체 처리 시스템(500)의 현상 툴(520)]이 원치 않는 구역들로부터 포토레지스트를 제거함으로써 노광된 웨이퍼 상의 패턴을 현상할 수 있다. 에칭 툴[예를 들어, 반도체 처리 시스템(500)의 에칭 툴(525)]이 포토레지스트가 제거된 웨이퍼의 부분들로부터 필름들을 에칭함으로써 포토레지스트 아래의 1 이상의 필름에 패턴을 전사할 수 있다. 애싱 툴[예를 들어, 반도체 처리 시스템(500)의 애싱 툴(530)]이 에칭된 웨이퍼로부터 잔여 포토레지스트를 제거할 수 있고, 웨이퍼 상의 필름으로의 패턴 전사 공정이 완료될 수 있다.
단계 710에서, 포인트 결정 툴[예를 들어, 반도체 처리 시스템(500)의 포인트 결정 툴(545)]이 단계 705에서의 웨이퍼의 패터닝에 대응하는 노광 레시피를 수신할 수 있다. 노광 레시피는 스캐너에 의해 제공될 수 있다.
단계 715에서, 포인트 결정 툴은 패터닝 공정에 대응하는 취약 포인트 정보[예를 들어, 반도체 처리 시스템(500)의 취약 포인트 정보(540)]를 수신할 수 있다. 취약 포인트 정보는 패터닝 공정과 관련된 높은 확률의 문제들을 갖는 위치들에 관한 정보를 포함할 수 있다. 취약 포인트 정보는 전사된 패턴, 다양한 공정 파라미터들, 및 웨이퍼, 스캐너 및 에칭 툴의 속성들에 기초할 수 있다.
단계 720에서, 포인트 결정 툴은 모니터링될 패터닝된 웨이퍼의 구역들을 결정할 수 있다. 포인트 결정 툴은 단계 710에서 수신된 노광 레시피 및 단계 715에서 수신된 취약 포인트 정보에 기초하여 검사 위치들을 결정하기 위해 1 이상의 사전설정된 모델을 사용할 수 있다.
단계 725에서, 모니터링 툴[예를 들어, 반도체 처리 시스템(500)의 모니터링 툴(535)]이 단계 720에서 포인트 결정 툴에 의해 모니터링되도록 결정된 패터닝된 웨이퍼의 구역들을 검사할 수 있다. 모니터링 툴은 1 이상의 위치에서 패터닝된 웨이퍼를 검사하여 모니터 결과들을 생성할 수 있다. 모니터 결과들은 공간 패턴 결정, 상이한 패턴 피처들의 크기 측정 또는 상이한 패턴 피처들의 위치 시프트에 기초할 수 있다.
단계 730에서, 검증 유닛[예를 들어, 반도체 처리 시스템(500)의 검증 유닛(550)]이 모니터링 툴로부터의 모니터 결과들을 대응하는 디자인 파라미터들과 비교하여 검증 결과들을 생성할 수 있다.
단계 735에서, 검증 유닛은 검증 결과들이 디자인 요건들에 따라 올바른지를 결정할 수 있다. 검증 결과들이 올바르다고 결정되면, 검증 유닛은 대응하는 웨이퍼에 대해 추가 조치를 취하지 않을 수 있다. 검증 결과들이 올바르지 않다고 결정되면, 검증 유닛는 검증 결과들을 스캐너의 제어 유닛 및 수율 개선 시스템의 트레이닝 툴[예를 들어, 수율 개선 시스템(555)의 트레이닝 툴(560)]에 제공할 수 있다.
단계 740에서, 제어 유닛은 검증 결과들에 기초하여 후속 웨이퍼들에 대한 노광 레시피를 조정할 수 있다. 예를 들어, 제어 유닛은 검증 결과들에 기초하여 후속 웨이퍼들 상의 몇몇 위치들에 대해 스캐너의 노광 도즈를 감소시킬 수 있다.
단계 745에서, 트레이닝 툴은 검증 유닛으로부터의 검증 결과들을 수신할 수 있고, 검증 결과들에 기초하여 트레이닝 데이터를 생성할 수 있다. 트레이닝 툴은 트레이닝 데이터를 생성하기 위해 1 이상의 검증 결과를 분석하도록 딥뉴럴 네트워크를 포함할 수 있다. 트레이닝 툴은 생성된 트레이닝 데이터를 포인트 결정 툴에 제공할 수 있다. 포인트 결정 툴은 수신된 트레이닝 데이터, 노광 레시피 및 취약 포인트 정보에 기초하여 다른 웨이퍼들에 대한 검사 포인트들을 결정할 수 있다. 그러므로, 모니터 포인트들은 고정된 모델에 의존하는 대신에 동적으로 결정될 수 있다. 이 동적 결정은 후속 처리된 웨이퍼들의 결함들을 감소시키므로, 반도체 제조 수율을 개선할 수 있다. 또한, 동적 결정으로부터 발생하는 모니터링에 대한 업데이트들은 더 적은 핫스폿들을 모니터링하는 것을 포함하며, 이로 인해 스루풋이 개선될 수 있다. 또한, 동적 결정으로부터 발생하는 모니터링에 대한 업데이트들은 결함들의 검출을 개선하기 위한 모니터링의 변화를 포함할 수 있다. 개선된 결함 검출은 반도체 제조 수율을 더 개선하는 데 도움이 될 수 있다.
실시예들은 다음 항목들을 이용하여 더 설명될 수 있다:
1. 수율 개선 시스템에 있어서:
제 1 기판의 검사의 1 이상의 검증 결과의 수신에 기초하여 트레이닝 데이터를 생성하도록 구성되는 트레이닝 툴; 및
트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하도록 구성되는 포인트 결정 툴을 포함하는 수율 개선 시스템.
2. 1 항에 있어서, 트레이닝 툴은 1 이상의 검증 결과를 분석하여 트레이닝 데이터를 생성하기 위해 딥뉴럴 네트워크를 사용하도록 구성되는 수율 개선 시스템.
3. 1 항 또는 2 항에 있어서, 트레이닝 툴은 노광 레시피에 기초하여 트레이닝 데이터를 생성하도록 더 구성되는 수율 개선 시스템.
4. 1 항 내지 3 항 중 어느 하나에 있어서, 1 이상의 검증 결과는 제 1 기판의 1 이상의 모니터 결과와 1 이상의 디자인 파라미터의 비교에 기초하여 검증 유닛에 의해 생성되는 수율 개선 시스템.
5. 4 항에 있어서, 1 이상의 모니터 결과는 공간 패턴 결정, 패턴 크기 측정 및 패턴 시프트 측정 중 적어도 하나에 기초하여 모니터링 툴에 의해 생성되는 수율 개선 시스템.
6. 4 항 또는 5 항에 있어서, 노광 레시피는 1 이상의 모니터 결과에 기초하여 결정되는 수율 개선 시스템.
7. 1 항 내지 6 항 중 어느 하나에 있어서, 노광 레시피는 고밀도 포커스 맵을 포함하는 수율 개선 시스템.
8. 1 항 내지 7 항 중 어느 하나에 있어서, 제 1 기판 및 제 2 기판은 스캐너, 현상 툴, 에칭 툴 및 애싱 툴에 의해 처리되는 수율 개선 시스템.
9. 제 1 기판의 검사의 1 이상의 검증 결과를 수신하는 단계;
수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성하는 단계; 및
트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하는 단계를 포함하는 방법.
10. 9 항에 있어서, 트레이닝 데이터를 생성하는 단계는 1 이상의 검증 결과를 분석하기 위해 딥뉴럴 네트워크를 사용하는 단계를 포함하는 방법.
11. 9 항 또는 10 항에 있어서, 트레이닝 데이터를 생성하는 단계는 노광 레시피에 더 기초하는 방법.
12. 9 항 내지 11 항 중 어느 하나에 있어서, 검증 결과들은 제 1 기판의 1 이상의 모니터 결과와 1 이상의 디자인 파라미터의 비교에 기초하여 검증 유닛에 의해 생성되는 방법.
13. 12 항에 있어서, 1 이상의 모니터 결과는 공간 패턴 결정, 패턴 크기 측정 및 패턴 시프트 측정 중 적어도 하나에 기초하여 모니터링 툴에 의해 생성되는 방법.
14. 12 항 또는 13 항에 있어서, 노광 레시피는 1 이상의 모니터 결과에 기초하여 결정되는 방법.
15. 9 항 내지 14 항 중 어느 하나에 있어서, 노광 레시피는 고밀도 포커스 맵을 포함하는 방법.
16. 9 항 내지 15 항 중 어느 하나에 있어서, 제 1 기판 및 제 2 기판은 스캐너, 현상 툴, 에칭 툴 및 애싱 툴에 의해 처리되는 방법.
17. 비-일시적 컴퓨터 판독가능한 저장 매체에 있어서,
1 이상의 프로세서를 포함하는 컴퓨팅 디바이스에 의해 실행가능한 명령어들을 저장하여, 컴퓨팅 디바이스가:
제 1 기판의 검사의 1 이상의 검증 결과를 수신하는 단계;
수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성하는 단계; 및
트레이닝 데이터, 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여 검사할 제 2 기판 상의 1 이상의 구역을 결정하는 단계를 포함하는 방법을 수행하도록 하는 비-일시적 컴퓨터 판독가능한 저장 매체.
18. 17 항에 있어서, 트레이닝 데이터를 생성하는 단계는 1 이상의 검증 결과를 분석하기 위해 딥뉴럴 네트워크를 사용하는 단계를 포함하는 비-일시적 컴퓨터 판독가능한 저장 매체.
19. 17 항 또는 18 항에 있어서, 트레이닝 데이터를 생성하는 단계는 노광 레시피에 더 기초하는 비-일시적 컴퓨터 판독가능한 저장 매체.
20. 17 항 내지 19 항 중 어느 하나에 있어서, 검증 결과들은 제 1 기판의 1 이상의 모니터 결과와 1 이상의 디자인 파라미터의 비교에 기초하여 검증 유닛에 의해 생성되는 비-일시적 컴퓨터 판독가능한 저장 매체.
21. 20 항에 있어서, 1 이상의 모니터 결과는 공간 패턴 결정, 패턴 크기 측정 및 패턴 시프트 측정 중 적어도 하나에 기초하여 모니터링 툴에 의해 생성되는 비-일시적 컴퓨터 판독가능한 저장 매체.
22. 20 항 또는 21 항에 있어서, 노광 레시피는 1 이상의 모니터 결과에 기초하여 결정되는 비-일시적 컴퓨터 판독가능한 저장 매체.
23. 17 항 내지 22 항 중 어느 하나에 있어서, 노광 레시피는 고밀도 포커스 맵을 포함하는 비-일시적 컴퓨터 판독가능한 저장 매체.
24. 17 항 내지 23 항 중 어느 하나에 있어서, 제 1 기판 및 제 2 기판은 스캐너, 현상 툴, 에칭 툴 및 애싱 툴에 의해 처리되는 비-일시적 컴퓨터 판독가능한 저장 매체.
본 발명은 앞서 설명되고 첨부된 도면들에 예시된 정확한 구성에 제한되지 않으며, 그 범위를 벗어나지 않고 다양한 수정들 및 변화들이 이루어질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서만 제한되어야 하는 것으로 의도된다.

Claims (11)

  1. 수율 개선 시스템에 있어서,
    제 1 기판을 검사하여 획득한 1 이상의 검증 결과(verified result)의 수신에 기초하여 트레이닝 데이터(training data)를 생성하도록 구성되는 트레이닝 툴; 및
    상기 트레이닝 데이터, 제 2 기판 - 상기 제 2 기판은 상기 제 1 기판과는 상이하면서 상기 제 1 기판에 후속함 - 에 대한 취약 포인트 정보(weak point information), 및 제 2 기판을 패터닝하기 위한 스캐너의 노광 레시피(exposure recipe)에 기초하여, 검사할 제 2 기판 상의 1 이상의 구역을 결정하도록 구성되는 포인트 결정 툴(point determination tool)
    을 포함하고,
    상기 트레이닝 툴은 상기 노광 레시피에 기초하여 상기 트레이닝 데이터를 생성하도록 더 구성되고, 상기 트레이닝 데이터는 상기 노광 레시피에서의 업데이트에 대응하는 모니터링 레시피를 수정하는 정보를 포함하고,
    상기 1 이상의 검증 결과는 상기 제 1 기판의 1 이상의 모니터 결과와 1 이상의 디자인 파라미터의 비교에 기초하여 검증 유닛에 의해 생성되고, 상기 1 이상의 모니터 결과는 공간 패턴 결정 및 패턴 크기 측정에 기초하여 모니터링 툴에 의해 생성되고, 상기 노광 레시피는 상기 1 이상의 모니터 결과에 기초하여 결정되고,
    상기 1 이상의 검증 결과가 올바르다고 결정되면, 상기 검증 유닛은 대응하는 웨이퍼에 대해 추가 조치를 취하지 않고, 상기 1 이상의 검증 결과가 올바르지 않다고 결정되면, 상기 검증 유닛은 상기 검증 결과를 상기 트레이닝 툴에 제공하도록 구성된, 수율 개선 시스템.
  2. 제 1 항에 있어서,
    상기 트레이닝 툴은 상기 1 이상의 검증 결과를 분석하여 상기 트레이닝 데이터를 생성하기 위해 딥뉴럴 네트워크(deep neural network)를 사용하도록 구성되는 수율 개선 시스템.
  3. 제 1 항에 있어서,
    상기 노광 레시피는 고밀도 포커스 맵(high density focus map)을 포함하는 수율 개선 시스템.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 스캐너, 현상 툴, 에칭 툴 및 애싱 툴(ash tool)에 의해 처리되는 수율 개선 시스템.
  6. 제 1 기판을 검사하여 획득한 1 이상의 검증 결과를 수신하는 단계;
    수신된 검증 결과들에 기초하여 트레이닝 데이터를 생성하는 단계; 및
    상기 트레이닝 데이터, 제 1 기판과는 상이하고 후속하는 제 2 기판에 대한 취약 포인트 정보, 및 제 2 기판의 스캐너에 대한 노광 레시피에 기초하여, 검사할 제 2 기판 상의 1 이상의 구역을 결정하는 단계
    를 포함하고,
    상기 트레이닝 데이터를 생성하는 단계는 상기 노광 레시피에 더 기초하고, 상기 트레이닝 데이터는 상기 노광 레시피에서의 업데이트에 대응하는 모니터링 레시피를 수정하는 정보를 포함하고,
    상기 1 이상의 검증 결과는 상기 제 1 기판의 1 이상의 모니터 결과와 1 이상의 디자인 파라미터의 비교에 기초하여 검증 유닛에 의해 생성되고, 상기 1 이상의 모니터 결과는 공간 패턴 결정 및 패턴 크기 측정에 기초하여 모니터링 툴에 의해 생성되고, 상기 노광 레시피는 상기 1 이상의 모니터 결과에 기초하여 결정되고,
    상기 1 이상의 검증 결과가 올바르다고 결정되면, 상기 검증 유닛은 대응하는 웨이퍼에 대해 추가 조치를 취하지 않고, 상기 1 이상의 검증 결과가 올바르지 않다고 결정되면, 상기 검증 유닛은 상기 검증 결과를 트레이닝 툴에 제공하도록 구성된, 방법.
  7. 제 6 항에 있어서,
    상기 트레이닝 데이터를 생성하는 단계는 상기 1 이상의 검증 결과를 분석하기 위해 딥뉴럴 네트워크를 사용하는 단계를 포함하는 방법.
  8. 제 6 항에 있어서,
    상기 노광 레시피는 고밀도 포커스 맵을 포함하는 방법.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 스캐너, 현상 툴, 에칭 툴 및 애싱 툴에 의해 처리되는 방법.
  11. 비-일시적(non-transitory) 컴퓨터 판독가능한 저장 매체에 있어서,
    1 이상의 프로세서를 포함하는 컴퓨팅 디바이스(computing device)에 의해 실행가능한 명령어들을 저장하여, 상기 명령어들은 상기 컴퓨팅 디바이스로 하여금 제 6 항 내지 제 8 항 및 제 10 항 중 어느 한 항에 의한 방법을 수행하도록 하는, 비-일시적 컴퓨터 판독가능한 저장 매체.
KR1020217002741A 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법 Active KR102576687B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662375257P 2016-08-15 2016-08-15
US62/375,257 2016-08-15
US201762543242P 2017-08-09 2017-08-09
US62/543,242 2017-08-09
PCT/EP2017/070567 WO2018033511A1 (en) 2016-08-15 2017-08-14 Method for enhancing the semiconductor manufacturing yield
KR1020197007519A KR20190042616A (ko) 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197007519A Division KR20190042616A (ko) 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법

Publications (2)

Publication Number Publication Date
KR20210013661A KR20210013661A (ko) 2021-02-04
KR102576687B1 true KR102576687B1 (ko) 2023-09-08

Family

ID=59649706

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217002741A Active KR102576687B1 (ko) 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법
KR1020197007519A Ceased KR20190042616A (ko) 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197007519A Ceased KR20190042616A (ko) 2016-08-15 2017-08-14 반도체 제조 수율을 향상시키는 방법

Country Status (7)

Country Link
US (1) US11681279B2 (ko)
JP (1) JP7022111B2 (ko)
KR (2) KR102576687B1 (ko)
CN (1) CN109643106B (ko)
IL (1) IL264656B2 (ko)
TW (1) TWI659282B (ko)
WO (1) WO2018033511A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI708128B (zh) * 2019-09-04 2020-10-21 中國鋼鐵股份有限公司 製程參數的調控方法與電子裝置
US12131103B2 (en) 2020-03-30 2024-10-29 Kla Corporation Semiconductor fabrication process parameter determination using a generative adversarial network
CN111830797B (zh) * 2020-07-27 2023-06-09 上海华力集成电路制造有限公司 Opc监控图形生成方法及其生成模块
KR20230104170A (ko) 2020-11-13 2023-07-07 에이에스엠엘 네델란즈 비.브이. 능동 학습에 기반한 결함 위치 식별
WO2022128694A1 (en) 2020-12-18 2022-06-23 Asml Netherlands B.V. Training machine learning models based on partial datasets for defect location identification
CN120188113A (zh) * 2022-11-11 2025-06-20 Asml荷兰有限公司 创建用于计算引导检查机器学习模型中的密集缺陷概率图
WO2024227555A1 (en) * 2023-05-04 2024-11-07 Asml Netherlands B.V. Context-based metrology imputation for improved performance of computational guided sampling

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210931A (ja) * 2006-01-31 2006-08-10 Toshiba Corp 半導体設計データ修正方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476913B1 (en) * 1998-11-30 2002-11-05 Hitachi, Ltd. Inspection method, apparatus and system for circuit pattern
US7877722B2 (en) * 2006-12-19 2011-01-25 Kla-Tencor Corp. Systems and methods for creating inspection recipes
CN102027475A (zh) 2008-02-21 2011-04-20 明导公司 通过对扫描诊断结果的统计学分析确定成品率突发异常的原因
US9768082B2 (en) * 2009-02-13 2017-09-19 Hermes Microvision Inc. Method and machine for examining wafers
JP2011040661A (ja) * 2009-08-18 2011-02-24 Toshiba Corp 半導体装置の製造方法及び露光装置
NL2005997A (en) 2010-02-19 2011-08-22 Asml Netherlands Bv Lithographic apparatus and device manufacturing method.
CN102253595B (zh) * 2010-05-20 2013-04-10 北大方正集团有限公司 一种查找缺陷掩膜版的方法
JP5581286B2 (ja) 2011-09-09 2014-08-27 株式会社日立ハイテクノロジーズ 欠陥検査方法および欠陥検査装置
NL2009345A (en) 2011-09-28 2013-04-02 Asml Netherlands Bv Method of applying a pattern to a substrate, device manufacturing method and lithographic apparatus for use in such methods.
JP5640943B2 (ja) 2011-10-07 2014-12-17 東京エレクトロン株式会社 露光装置の設定方法、基板撮像装置及び記憶媒体
US9129237B2 (en) * 2011-12-28 2015-09-08 Elitetech Technology Co., Ltd. Integrated interfacing system and method for intelligent defect yield solutions
JP5933985B2 (ja) * 2012-02-15 2016-06-15 株式会社日立ハイテクノロジーズ レシピ実行時間演算装置および半導体検査装置
CN104124181A (zh) 2013-04-23 2014-10-29 中芯国际集成电路制造(上海)有限公司 一种芯片良率调试的方法和晶圆
CN105849643B (zh) 2013-12-17 2019-07-19 Asml荷兰有限公司 良品率估计和控制
SG11201610106SA (en) * 2014-06-10 2016-12-29 Asml Netherlands Bv Computational wafer inspection
JP6527808B2 (ja) * 2015-10-27 2019-06-05 株式会社ニューフレアテクノロジー 検査方法および検査装置
US11580375B2 (en) * 2015-12-31 2023-02-14 Kla-Tencor Corp. Accelerated training of a machine learning based model for semiconductor applications
US10133838B2 (en) * 2017-01-30 2018-11-20 Dongfang Jingyuan Electron Limited Guided defect detection of integrated circuits
US10628935B2 (en) * 2017-01-30 2020-04-21 Zhongke Jingyuan Electron Limited Method and system for identifying defects of integrated circuits
US11275361B2 (en) * 2017-06-30 2022-03-15 Kla-Tencor Corporation Systems and methods for predicting defects and critical dimension using deep learning in the semiconductor manufacturing process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210931A (ja) * 2006-01-31 2006-08-10 Toshiba Corp 半導体設計データ修正方法

Also Published As

Publication number Publication date
US20190187670A1 (en) 2019-06-20
JP2019535123A (ja) 2019-12-05
IL264656A (ko) 2019-04-30
CN109643106A (zh) 2019-04-16
WO2018033511A1 (en) 2018-02-22
US11681279B2 (en) 2023-06-20
KR20210013661A (ko) 2021-02-04
KR20190042616A (ko) 2019-04-24
JP7022111B2 (ja) 2022-02-17
TWI659282B (zh) 2019-05-11
TW201820065A (zh) 2018-06-01
CN109643106B (zh) 2021-09-24
IL264656B2 (en) 2025-03-01
IL264656B1 (en) 2024-11-01

Similar Documents

Publication Publication Date Title
KR102576687B1 (ko) 반도체 제조 수율을 향상시키는 방법
TWI872117B (zh) 使用機器學習產生用於晶圓檢測之預測影像之系統與方法
TWI733174B (zh) 時間相依缺陷檢測設備
US20240069450A1 (en) Training machine learning models based on partial datasets for defect location identification
CN117121064A (zh) 改进的带电粒子图像检测
TW202410111A (zh) 基於主動學習之缺陷位置識別
US20250117921A1 (en) Active learning to improve wafer defect classification
US20250005739A1 (en) Systems and methods for defect detection and defect location identification in a charged particle system
US11127618B2 (en) System for dynamically compensating position errors of a sample
US20240183806A1 (en) System and method for determining local focus points during inspection in a charged particle system
TW202422241A (zh) 光罩缺陷偵測
US20240319123A1 (en) System and method for inspection by failure mechanism classification and identification in a charged particle system
KR20250108661A (ko) 연산 유도 검사 기계 학습 모델에 사용하기 위한 조밀한 결함 확률 맵 생성
KR20250072911A (ko) 이미지 해상도 특성화를 위한 시스템 및 방법
CN120188113A (zh) 创建用于计算引导检查机器学习模型中的密集缺陷概率图
TW202520214A (zh) 使用機器學習產生用於晶圓檢測之預測影像之系統與方法
WO2025016673A1 (en) Systems and methods for increasing throughput during voltage contrast inspection using points of interest and signals
WO2024022843A1 (en) Training a model to generate predictive data
WO2023078628A1 (en) Wafer edge inspection of charged particle inspection system

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20210127

Application number text: 1020197007519

Filing date: 20190314

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210226

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210503

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20220808

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20210503

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20220808

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20220502

Comment text: Amendment to Specification, etc.

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20221123

Patent event code: PE09021S02D

PX0701 Decision of registration after re-examination

Patent event date: 20230607

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20221109

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20220808

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20220502

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230905

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230906

End annual number: 3

Start annual number: 1

PG1601 Publication of registration