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KR102567713B1 - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 이의 제조 방법 Download PDF

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KR102567713B1
KR102567713B1 KR1020160035386A KR20160035386A KR102567713B1 KR 102567713 B1 KR102567713 B1 KR 102567713B1 KR 1020160035386 A KR1020160035386 A KR 1020160035386A KR 20160035386 A KR20160035386 A KR 20160035386A KR 102567713 B1 KR102567713 B1 KR 102567713B1
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thin film
oxide semiconductor
film transistor
electrode
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배수빈
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 데이터선, 상기 기판 위에 위치하며 상기 데이터선과 중첩하지 않는 버퍼층, 상기 버퍼층 위에 위치하며 산화물 반도체층을 포함하는 박막 트랜지스터, 그리고 상기 박막 트랜지스터와 연결된 화소 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 개시(disclosure)는 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode display, OLED Display) 등의 표시 장치에서 스위칭 소자 또는 구동 소자로 이용되고 있다.
박막 트랜지스터는 게이트 전극, 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함하는데, 이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다.
이러한 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지고, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이러한 비정질 규소와 다결정 규소를 보완하기 위하여 비정질 실리콘보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
실시예들은 제조 공정 중에 발생할 수 있는 특성 저하를 방지하여, 특성 저하가 없는 박막 트랜지스터 표시판을 제공하고, 제조 공정이 단순화된 박막 트랜지스터의 제조 방법을 제공하고자 한다.
해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 데이터선, 상기 기판 위에 위치하며 상기 데이터선과 중첩하지 않는 버퍼층, 상기 버퍼층 위에 위치하며 산화물 반도체층을 포함하는 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함한다.
상기 박막 트랜지스터 표시판은 상기 데이터선과 동일한 층에 위치하며 상기 박막 트랜지스터와 중첩하는 광차단층을 더 포함하고, 상기 버퍼층은 상기 광차단층과 중첩할 수 있다.
상기 버퍼층은 두께가 상이한 제1 영역 및 제2 영역을 포함하고, 상기 제2 영역은 상기 광차단층의 가장자리와 중첩할 수 있다.
상기 박막 트랜지스터는 상기 산화물 반도체층과 동일한 층에 위치하고 상기 산화물 반도체층을 중심으로 양쪽에 연결된 소스 전극 및 드레인 전극, 그리고 상기 산화물 반도체층 위에 위치하는 게이트 전극을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층을 이루는 물질이 환원된 물질을 포함할 수 있다.
상기 제1 영역은 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극과 중첩할 수 있다.
상기 박막 트랜지스터 표시판은 상기 산화물 반도체층 및 상기 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고, 상기 데이터선은 제1 방향으로 연장되며, 상기 게이트 절연막의 제1 방향 폭은 상기 게이트 전극의 제1 방향 폭보다 클 수 있다.
상기 박막 트랜지스터 표시판은 상기 게이트 전극 위에 위치하는 제1 보호막을 더 포함하고, 상기 제1 보호막은 상기 데이터선과 중첩하는 제1 접촉 구멍, 상기 소스 전극과 중첩하는 제2 접촉 구멍, 그리고 상기 드레인 전극과 중첩하는 제3 접촉 구멍을 가질 수 있다.
상기 제2 접촉 구멍 및 제3 접촉 구멍은 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩할 수 있다.
상기 박막 트랜지스터 표시판은 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 데이터선과 상기 소스 전극을 연결하는 연결 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 데이터선을 형성하는 단계, 상기 기판 및 상기 데이터선 위에 버퍼 물질층을 형성하는 단계, 상기 버퍼 물질층 위에 제1 산화물 반도체 패턴을 형성하는 단계, 상기 제1 산화물 반도체 패턴 위에 게이트 절연 패턴 및 게이트 전극을 형성하는 단계, 그리고 상기 게이트 절연 패턴 및 상기 게이트 전극과 중첩하지 않는 상기 버퍼 물질층을 식각하여 버퍼층을 형성하는 단계를 포함한다.
상기 게이트 절연 패턴을 식각 마스크로, 상기 제1 산화물 반도체 패턴을 식각하여 제2 산화물 반도체 패턴을 형성하는 단계를 더 포함하고, 그리고 상기 버퍼층을 형성하는 단계는 상기 제1 산화물 반도체 패턴을 식각 마스크로 상기 버퍼 물질층을 식각하는 단계를 더 포함할 수 있다.
상기 게이트 전극을 형성하는 단계는 제1 마스크를 식각 마스크로 습식 식각하는 단계를 포함하고, 그리고 상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 마스크를 제거하는 단계, 그리고 상기 게이트 전극을 식각 마스크로, 상기 게이트 절연 패턴을 식각하여 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극을 형성하는 단계는 제1 마스크를 식각 마스크로 습식 식각하는 단계를 포함하고, 그리고 상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 마스크의 일부를 애싱하는 단계, 그리고 애싱된 상기 제1 마스크를 식각 마스크로 이용하여, 상기 게이트 절연 패턴을 식각하여 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극과 애싱된 상기 제1 마스크의 제1 방향 폭은 실질적으로 동일하고, 상기 게이트 절연층과 상기 게이트 전극의 가장자리는 정렬될 수 있다.
상기 게이트 전극의 상기 제1 방향 폭은 애싱된 상기 제1 마스크의 상기 제1 방향 폭보다 작으며, 상기 게이트 절연막의 상기 제1 방향 폭은 상기 게이트 전극의 상기 제1 방향 폭 보다 클 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 게이트 전극과 중첩하지 않는 상기 제2 산화물 반도체 패턴을 환원 처리하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 게이트 전극 위에 제1 보호막을 형성하는 단계를 더 포함하고, 상기 제1 보호막은 상기 데이터선과 중첩하는 제1 접촉 구멍, 상기 소스 전극과 중첩하는 제2 접촉 구멍, 및 상기 드레인 전극과 중첩하는 제3 접촉 구멍을 포함하도록 형성될 수 있다.
상기 제2 접촉 구멍 및 제3 접촉 구멍은 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하도록 형성될 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 데이터선과 동일한 층에 위치하는 광차단층을 형성하는 단계를 더 포함하고, 상기 버퍼층은 두께가 상이한 제1 영역 및 제2 영역을 포함하도록 형성되고, 상기 제2 영역은 상기 광차단층의 가장자리와 중첩하도록 형성될 수 있다.
이상과 같은 박막 트랜지스터 표시판에 의하면 박막 트랜지스터의 특성이 확보되어 장치의 신뢰성이 향상될 수 있으며, 개구율 및 충전율이 향상된 장치를 제공할 수 있다. 또한 이상과 같은 박막 트랜지스터 표시판의 제조 방법에 의하면 단순화된 제조 공정을 제공할 수 있고, 제조 공정 중에 발생 가능한 박막 트랜지스터의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 일 화소의 평면도이다.
도 2는 도 1의 II-II선을 따라 자른 단면도이다.
도 3은 도 1의 변형 실시예에 따른 평면도이다.
도 4는 도 3의 IV-IV선을 따라 자른 단면도이다.
도 5는 도 1의 변형 실시예에 따른 단면도이다.
도 6은 도 5의 VI-VI선을 따라 자른 단면도이다.
도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15는 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다.
도 16 및 도 17은 변형 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다.
도 18 및 도 19는 변형 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예들을 상세하게 설명하면 다음과 같다. 다만, 본 기재를 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 기재의 요지를 명료하게 하기 위하여 생략하기로 한다.
본 기재를 명확하게 설명하기 위해서 설명과 관계없는 부분을 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참고 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 기재가 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~위에", "상부~", "~아래", 또는 "하부~" 라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, "평면"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 및 도 2를 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 일 화소의 평면도이고, 도 2는 도 1의 II-II선을 따라 자른 단면도이다.
유리 또는 플라스틱 등으로 만들어진 기판(110) 위에 데이터선(171) 및 광차단층(172)이 위치한다.
데이터선(171)은 데이터 신호를 전달하며, 제1 방향으로 연장될 수 있다. 데이터선(171)은 단일막 또는 다중막으로 만들어질 수 있으며, 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 탄탈륨(Ta) 및 티타늄(Ti) 등의 금속 또는 이들의 합금 등의 도전성 물질로 만들어질 수 있다.
광차단층(172)은 후술할 산화물 반도체층(154)에 빛이 도달하는 것을 막아 누설 전류 등 박막 트랜지스터의 채널 특성 저하를 방지한다. 이를 위해 본 발명의 일 실시예에 따른 광차단층(172)은 박막 트랜지스터(Q)와 중첩하도록 위치한다.
광차단층(172)은 데이터선(171)과 동일 층에 위치할 수 있으며 동일 공정을 통해 형성될 수 있다. 이에 따라 광차단층(172)은 데이터선(171)과 동일한 재질일 수 있다. 그러나 이에 제한되지 않고 소정의 광을 투과시키지 않는 어떠한 재료도 가능함은 물론이며, 데이터선(171)과 상이한 유기 절연 물질, 무기 절연 물질 등 어떠한 물질로 이루어질 수 있다.
광차단층(172)은 실시예에 따라 생략될 수 있다. 구체적으로 기판(110)을 통해, 산화물 반도체층(154)에 광이 입사되지 않는 경우에는 생략 가능하다. 예를 들어 박막 트랜지스터 표시판이 유기 발광 표시 장치 등에 사용되는 경우, 광차단층(172)은 생략될 수 있다.
버퍼층(111)이 광차단층(172) 위에 위치하고, 박막 트랜지스터(Q)와 중첩한다. 도 1에 도시된 바와 같이 버퍼층(111)은 광차단층(172), 박막 트랜지스터(Q)와 중첩하고, 게이트선(121)이 버퍼층(111)을 가로지르도록 위치할 수 있다.
버퍼층(111)은 두께가 상이한 제1 영역(111a) 및 제2 영역(111b)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 영역(111a)은 후술할 산화물 반도체층(154), 소스 전극(173) 및 드레인 전극(175)과 중첩할 수 있으며, 제2 영역(111b)은 제1 영역(111a)을 제외한 나머지 영역을 나타낸다.
이때 제1 영역(111a)의 두께는 제2 영역(111b)의 두께보다 두꺼울 수 있다. 이는 버퍼 물질층을 형성하고 식각하는 과정에서, 산화물 반도체층(154) 등과 중첩하는 제1 영역(111a)은 식각되지 않고 보호받는 반면 제2 영역(111b)의 일부는 식각되어 제거되기 때문이다. 이에 대하여, 뒤에서 구체적으로 설명한다.
제2 영역(111b)은 광차단층(172)의 가장자리 부분과 중첩하도록 위치할 수 있다. 따라서 제2 영역(111b)은 광차단층(172)의 상부면 가장자리, 측면 그리고 기판(110)의 상부면과 접촉하도록 위치한다. 이에 따라 위치하는 제2 영역(111b)의 단면은 계단 형상일 수 있다. 그러나 이에 제한되지 않고 제2 영역(111b)은 광차단층(172)의 가장자리 부분의 상부면 위에만 위치하는 실시예도 가능함은 물론이다.
버퍼층(111)은 질화실리콘(SiNx), 산화실리콘(SiOx), 산화알루미늄(Al2O3), 산화하프늄(HfO3), 산화이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 버퍼층(111)은 기판(110)으로부터 산화물 반도체층(154)에 불순물이 유입되는 것을 막아 산화물 반도체층(154)을 보호하고 반도체의 계면 특성을 향상시킬 수 있다.
버퍼층(111)과 기판(110) 사이에 위치하는 데이터선(171) 또는 광차단층(172)이 금속 재질인 경우, 버퍼층(111)은 이중막 구조일 수 있다. 구체적으로, 버퍼층(111) 중 광차단층(172)과 접하는 일 층은 제조 공정 상에서 발생하는 부식 등을 방지하기 위해 질화실리콘을 포함하고, 버퍼층(111) 중 산화물 반도체층(154)과 접하는 일 층은 산화실리콘 등을 포함할 수 있다.
한편 버퍼층(111)의 두께는 10 nm 이상 1000 nm 이하일 수 있으며 이에 한정되는 것은 아니다.
버퍼층(111) 위에 산화물 반도체층(154), 소스 전극(173) 및 드레인 전극(175)이 위치한다.
산화물 반도체층(154)은 산화물 반도체 물질을 포함하는 단일막 또는 다중막일 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로써, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화아연(ZnO), 아연-주석산화물(ZTO), 아연-인듐산화물(ZIO), 인듐산화물(InO), 티타늄산화물(TiO), 인듐-갈륨-아연산화물(IGZO), 인듐-아연-주석산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
소스 전극(173) 및 드레인 전극(175)은 산화물 반도체층(154)을 중심으로 양쪽에 각각 위치하며 산화물 반도체층(154)과 연결되어 있다.
산화물 반도체층(154)의 두께는 약 600 Å 이하일 수 있으며, 이와 연결되는 소스 전극(173) 및 드레인 전극(175) 역시 동일한 두께를 가질 수 있다.
소스 전극(173) 및 드레인 전극(175)은 도전성을 가지며 산화물 반도체층(154)을 이루는 산화물 반도체 물질과 동일한 물질 및 환원된 반도체 물질을 포함할 수 있다. 소스 전극(173) 및 드레인 전극(175)의 표면에는 산화물 반도체 물질에 포함된 인듐(In) 등의 금속이 석출되어 있을 수 있다.
산화물 반도체층(154) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화물 반도체층(154)의 계면 특성을 향상시키고 산화물 반도체층(154)에 불순물이 침투하는 것을 방지할 수 있다.
게이트 절연막(140)은 산화물 반도체층(154)과 중첩하며, 소스 전극(173) 또는 드레인 전극(175)과는 실질적으로 중첩하지 않을 수 있다.
게이트 절연막(140)의 두께는 약 1000Å 이상 약 5000Å 이하일 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연막(140)의 전체 두께는 박막 트랜지스터의 특성에 따라 변화 가능하다.
게이트 절연막(140) 위에 게이트 전극(124)이 위치한다. 본 발명의 일 실시예에 따라 게이트 전극(124)과 게이트 절연막(140)의 가장자리는 실질적으로 중첩할 수 있으며, 서로 상하 정렬될 수 있다.
게이트 전극(124)은 산화물 반도체층(154)과 중첩하며, 산화물 반도체층(154)은 게이트 전극(124)에 의해 덮여 있다. 게이트 전극(124)을 중심으로 산화물 반도체층(154)의 양쪽에는 소스 전극(173) 및 드레인 전극(175)이 위치하며, 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)과 실질적으로 중첩하지 않을 수 있다. 따라서 게이트 전극(124)과 소스 전극(173) 사이의 기생 용량 또는 게이트 전극(124)과 드레인 전극(175) 사이의 기생 용량이 작아질 수 있다.
게이트 전극(124)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 게이트 전극(124)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(124)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 산화물 반도체층(154)과 함께 박막 트랜지스터(Thin Film Transistor, TFT)(Q)를 이루며, 박막 트랜지스터의 채널(channel)은 산화물 반도체층(154)에 형성된다.
게이트 전극(124), 소스 전극(173), 드레인 전극(175), 버퍼층(111) 및 기판(110) 위에 제1 보호막(180a)이 위치한다. 제1 보호막(180a)은 질화실리콘 또는 산화실리콘 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180a) 위에 색필터(230)가 위치할 수 있다. 색필터(230)는 적색 색필터, 녹색 색필터 및 청색 색필터가 제1 방향 또는 제2 방향을 따라 반복될 수 있다. 적색 색필터, 녹색 색필터 및 청색 색필터 각각은 하나의 단위 화소를 형성하고, 하나의 단위 화소는 색필터를 투과하여 방출되는 광을 통해 소정의 컬러 영상을 표시한다. 실시예에 따라 색필터(230)는 생략될 수 있다.
색필터(230) 위에 제2 보호막(180b)이 위치할 수 있다. 제2 보호막(180b)은 질화실리콘 또는 산화실리콘 등의 무기 절연 물질로 이루어지거나, 실시예에 따라 유기 절연 물질로 이루어질 수 있다.
제1 보호막(180a), 색필터(230) 및 제2 보호막(180b) 중 적어도 하나는 데이터선(171)의 일부와 중첩하는 제1 접촉 구멍(185a), 소스 전극(173)의 일부와 중첩하는 제2 접촉 구멍(185b), 드레인 전극(175)의 일부와 중첩하는 제3 접촉 구멍(185c)을 가질 수 있다.
제2 보호막(180b) 위에 화소 전극(191) 및 연결 전극(192)이 위치할 수 있다.
연결 전극(192)은 제1 접촉 구멍(185a) 및 제2 접촉 구멍(185b)을 통해 데이터선(171)과 소스 전극(173)을 전기적으로 연결하고, 데이터선(171)으로부터 전달받은 데이터 신호를 소스 전극(173)으로 전달한다.
화소 전극(191)은 제3 접촉 구멍(185c)을 통해 드레인 전극(175)과 물리적, 전기적으로 연결된다. 본 명세서는 화소 전극(191)이 제3 접촉 구멍(185c)을 통해 드레인 전극(175)과 직접 연결되는 실시예를 설명하였으나, 이에 제한되지 않고 화소 전극(191)은 별도의 연결 전극(미도시)을 통해 드레인 전극(175)과 물리적, 전기적으로 연결될 수 있음은 물론이다.
이하에서는 도 3 및 도 4를 참고하여 변형 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 도 3은 도 1의 변형 실시예에 따른 평면도이고, 도 4는 도 3의 IV-IV선을 따라 자른 단면도이다. 이하에서는 전술한 구성요소와 다른 구성요소에 대해 설명하며, 동일한 구성요소에 대한 설명은 생략한다.
본 발명의 변형 실시예에 따른 박막 트랜지스터 표시판에서, 산화물 반도체층(154) 위에 게이트 절연막(140) 및 게이트 전극(124)이 위치한다.
이때 게이트 전극(124)의 제1 방향 가장자리는 게이트 절연막(140)의 제1 방향 가장자리보다 내측으로 위치할 수 있다. 다시 말해, 게이트 절연막(140)의 제1 방향 폭은 게이트 전극(124)의 제1 방향 폭보다 클 수 있다.
이처럼, 게이트 전극(124)이 게이트 절연막(140)보다 좁은 폭을 가짐으로써, 게이트 전극(124)과 소스 전극(173) 또는 게이트 전극(124)과 드레인 전극(175) 사이의 간격이 넓어질 수 있다. 이에 따라 게이트 전극(124)과 소스 전극(173) 또는 게이트 전극(124)과 드레인 전극(175) 사이의 기생 용량을 감소시킬 수 있으며, 기생 용량이 감소하는 경우, 박막 트랜지스터의 온-오프 특성이 향상될 수 있다.
이하에서는 도 5 및 도 6을 참고하여 변형 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 도 5는 도 1의 변형 실시예에 따른 단면도이고, 도 6은 도 5의 VI-VI선을 따라 자른 단면도이다. 이하에서는 전술한 구성요소와 다른 구성요소에 대해 설명하며, 동일한 구성요소에 대한 설명은 생략한다.
도 5에 도시된 바와 같이 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)은 소스 전극(173) 및 드레인 전극(175)의 가장자리와 중첩할 수 있다. 이처럼, 접촉 구멍을 가장자리와 중첩하도록 형성함으로써, 소스 전극(173) 및 드레인 전극(175)의 제1 방향 폭, 즉 연결 전극(192) 또는 화소 전극(191)과 연결 가능한 영역이 작아지는 경우에도 이들의 접촉 마진을 확보할 수 있다.
따라서 도 5 및 도 6과 같은 변형 실시예의 경우, 제조 공정 상에 발생 가능한 미스 얼라인에 의한 단선 등을 방지할 수 있으며 일 화소 영역의 마진 등을 최소화할 수 있는 이점이 있다.
이하에서는 도 7 내지 도 15를 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다. 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및 도 15는 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다.
우선, 도 7을 참고하면, 기판(110) 위에 데이터 도전층을 형성하고 이를 패터닝하여 데이터선(171) 및 광차단층(172)을 형성하고, 기판(110), 데이터선(171) 및 광차단층(172) 위에 버퍼 물질층(BL)을 형성한다. 이때 광차단층(172)은 실시예에 따라 생략될 수 있다.
또한 본 명세서는 데이터선(171) 및 광차단층(172)이 동일 공정을 통해 형성되는 실시예를 설명하였으나, 이에 제한되지 않고 유기 절연 물질, 무기 절연 물질 등으로 이루어진 광차단층(172)을 형성한 후 금속 등을 적층 및 패터닝하여 데이터선(171)을 형성하는 실시예도 가능하다. 광차단층(172) 및 데이터선(171)의 형성 순서가 바뀔 수 있음은 물론이다.
버퍼 물질층(BL)은 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 형성될 수 있으며, 질화실리콘(SiNx), 산화실리콘(SiOx), 산화알루미늄(Al2O3), 산화하프늄(HfO3), 산화이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 또한 버퍼 물질층(BL)의 두께는 10 nm 이상 1000 nm 이하일 수 있다. 그러나 버퍼 물질층(BL)은 이러한 제조 방법, 재질 및 두께에 한정되지 않으며 산화물 반도체층을 보호하기 위한 어떠한 제조 방법, 재질 및 두께도 가능하다.
다음 도 8을 참고하면, 버퍼 물질층(BL) 위에 산화물 반도체 물질층을 형성하고 이를 패터닝하여 제1 산화물 반도체 패턴(154P1)을 형성한다. 제1 산화물 반도체 패턴(154P1)은 광차단층(172)과 중첩하도록 패터닝될 수 있다.
제1 산화물 반도체 패턴(154P1)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로써, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화아연(ZnO), 아연-주석산화물(ZTO), 아연-인듐산화물(ZIO), 인듐산화물(InO), 티타늄산화물(TiO), 인듐-갈륨-아연산화물(IGZO), 인듐-아연-주석산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
다음 도 9를 참고하면, 버퍼 물질층(BL) 및 제1 산화물 반도체 패턴(154P1) 위에 절연 재질인 게이트 절연막 물질층(GI) 및 도전 재질인 게이트 도전층(GM)을 형성한다. 그리고 나서 게이트 도전층(GM) 위에 게이트 도전층(GM) 및 게이트 절연막 물질층(GI)을 패터닝하기 위한 마스크 패턴(M)을 형성한다.
다음 도 10에 도시된 바와 같이, 게이트 도전층(GM)을 습식 식각하여 게이트 전극(124)을 형성하고, 게이트 절연막 물질층(GI)을 식각하여 게이트 절연막 패턴(140P)을 형성한다. 게이트 전극(124) 및 게이트 절연막 패턴(140P)은 제1 산화물 반도체 패턴(154P1)의 가운데 부분을 가로지르며 통과하도록 형성되며, 게이트 전극(124)과 제1 산화물 반도체 패턴(154P1)의 중첩 부분의 양쪽에 위치하는 제1 산화물 반도체 패턴(154P1)의 두 영역은 게이트 전극(124)과 중첩하지 않는다.
이때 게이트 전극(124)의 제1 방향 가장자리는 가상의 선 L1을 형성하고, 게이트 절연막 패턴(140P)의 제1 방향 가장자리는 가상의 선 L2를 형성하며, 제1 산화물 반도체 패턴(154P1)의 제1 방향 가장자리는 가상의 선 L3를 형성할 수 있다.
다음 도 11에 도시된 바와 같이, 게이트 전극(124) 위에 위치하는 마스크 패턴(M)을 제거하고 추가 식각을 실시할 수 있다.
추가 식각을 통해, 도 12에 도시된 바와 같이, L1과 L2 사이에 위치하는 게이트 절연막 패턴(140P)의 일부가 제거되어 게이트 절연막(140)이 형성되고, L2 및 L3 사이에 위치하는 제1 산화물 반도체 패턴(154P1)의 일부가 제거되어 제2 산화물 반도체 패턴(154P2)이 형성되고, L3를 기준으로 외측에 위치하는 버퍼 물질층(BL)이 제거되어 버퍼층(111)을 형성한다. 버퍼층(111)은 제1 산화물 반도체 패턴(154P1)과 중첩하는 영역에 위치한다.
버퍼 물질층(BL) 중 제2 산화물 반도체 패턴(154P2)과 중첩하는 영역에 위치하는 부분은 전혀 제거되지 않아 소정의 두께를 가지는 제1 영역(111a)을 이루고, L2 및 L3 사이에 위치하는 부분은 제1 산화물 반도체 패턴(154P1)이 제거되는 공정에서 식각 선택비에 의해 일부 제거됨으로써, 제1 영역(111a) 보다 얇은 두께를 가지는 제2 영역(111b)을 이루게 된다.
앞서 설명한 바와 같이, 버퍼 물질층(BL) 중 제1 산화물 반도체 패턴(154P1)과 중첩하지 않는 부분은 모두 제거된다. 즉, 데이터선(171)과 중첩하는 버퍼 물질층(BL)이 제거된다. 따라서 본 발명의 실시예에 따른 버퍼층(111)은 데이터선(171)과 중첩하지 않을 수 있다.
다음, 도 13을 참고하면 제2 산화물 반도체 패턴(154P2)에서 게이트 전극(124) 및 게이트 절연막(140)과 중첩하지 않는 두 영역을 환원 처리하여, 도전성을 가지는 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이때 게이트 전극(124) 및 게이트 절연막(140)과 중첩하여 환원되지 않은 제2 산화물 반도체 패턴(154P2)은 채널을 이루는 산화물 반도체층(154)이 된다.
구체적으로 제2 산화물 반도체 패턴(154P2)의 환원 처리 방법은 환원 분위기에서의 열처리 방법일 수 있고, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등 기체 플라즈마를 이용한 플라즈마 처리 방법일 수도 있다. 환원 처리되며 제2 산화물 반도체 패턴(154P2)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속 결합만이 남을 수 있다. 따라서 환원 처리된 제2 산화물 반도체 패턴(154P2)은 도전성을 가지게 된다.
이렇게 형성된 게이트 전극(124), 소스 전극(173), 드레인 전극(175) 및 산화물 반도체층(154)은 박막 트랜지스터(Q)를 이룬다.
도 13을 참고하면, 게이트 전극(124), 소스 전극(173), 드레인 전극(175) 등을 덮도록 제1 보호 물질층(PL1)을 형성하고, 그 위에 색필터(230)를 도포하고, 색필터(230)를 패터닝하여 제1 접촉 구멍(185a), 제2 접촉 구멍(185b), 제3 접촉 구멍(185c)이 형성될 부분에 위치하는 색필터(230)를 제거한다.
도 14에 도시된 바와 같이 색필터(230) 위에 위치하는 제2 보호 물질층(PL2)을 형성한다. 제2 보호 물질층(PL2)은 제1 보호 물질층(PL1)과 동일한 재질이거나 상이한 재질일 수 있다.
다음 도 15에 도시된 바와 같이 제2 보호 물질층(PL2) 및 제1 보호 물질층(PL1)을 패터닝하여 데이터선(171)의 일부와 중첩하는 제1 접촉 구멍(185a), 소스 전극(173)의 일부와 중첩하는 제2 접촉 구멍(185b), 및 드레인 전극(175)의 일부와 중첩하는 제3 접촉 구멍(185c)을 가지는 제2 보호막(180b) 및 제1 보호막(180a)을 형성한다. 이때 제2 보호 물질층(PL2) 및 제1 보호 물질층(PL1)은 건식 식각을 통해 패터닝될 수 있다.
다음, 제2 보호막(180b) 위에 도전층을 도포하고 패터닝하여, 제1 접촉 구멍(185a) 및 제2 접촉 구멍(185b)을 통해 데이터선(171)과 소스 전극(173)을 연결하는 연결 전극(192)을 형성하고, 제3 접촉 구멍(185c)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 형성하여, 도 2에 도시된 박막 트랜지스터 표시판을 형성한다.
정리하면, 도 7 내지 도 15에 따른 박막 트랜지스터 표시판의 제조 방법은 1차 식각을 통해 게이트 전극 및 게이트 절연 패턴을 형성하고, 이후 마스크 패턴을 제거한 후, 게이트 전극을 마스크로 하여 2차 식각을 진행한다. 2차 식각에서 게이트 절연막을 형성하고, 소스 전극 및 드레인 전극을 형성하기 위한 제2 산화물 반도체 패턴을 형성하고, 데이터선과 중첩하지 않도록 일부 영역이 제거된 버퍼층을 형성한다.
전술한 박막 트랜지스터 표시판의 제조 방법에서, 접촉 구멍을 형성하기 위해서는 제1 보호 물질층(PL1) 및 제2 보호 물질층(PL2)을 제거한다. 구체적으로, 제1 접촉 구멍(185a), 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)을 형성할 때, 제1 보호 물질층(PL1) 및 제2 보호 물질층(PL2)을 식각한다. 이처럼, 복수의 접촉 구멍을 동시에 형성함에 있어 동일한 물질층을 동시에 식각하기 때문에, 각 접촉 구멍은 동일한 식각비로 형성될 수 있다.
특히 데이터선(171)의 일부와 중첩하는 제1 접촉 구멍(185a)을 형성할 때, 데이터선(171)과 중첩하는 부분에 위치하는 버퍼 물질층이 기제거된 상태이기 때문에, 데이터선(171)의 일부와 중첩하는 제1 접촉 구멍(185a)을 형성할 때에도, 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)을 형성하는 식각 공정과 동일한 물질을 제거하도록 진행될 수 있다.
제1 접촉 구멍(185a)이 버퍼 물질층과도 중첩하는 경우, 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)을 형성한 후에도, 제1 접촉 구멍(185a)과 중첩하는 버퍼 물질층을 추가로 식각하여야 하기 때문에, 추가 식각 공정을 통해 버퍼 물질층을 식각하는 동안, 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)과 중첩하는 소스 전극(173) 및 드레인 전극(175)의 표면이 손상될 수 있다.
이에 대하여 구체적으로 설명한다.
본 발명의 실시예와 달리 데이터선과 중첩하는 버퍼 물질층이 제거되지 않은 경우, 제1 접촉 구멍을 형성하기 위해서는 버퍼 물질층(BL), 제1 보호 물질층(PL1), 제2 보호 물질층(PL2)을 식각하고, 제2 접촉 구멍 및 제3 접촉 구멍을 형성하기 위해서는 제1 보호 물질층(PL1) 및 제2 보호 물질층(PL2)을 식각하여야 한다.
제1 보호 물질층(PL1) 및 제2 보호 물질층(PL2)이 식각된 이후, 제1 접촉 구멍(185a)이 위치할 영역에는 버퍼 물질층(BL)이 위치하고, 제2 및 제3 접촉 구멍(185b, 185c)이 위치할 영역에는 산화물 반도체층(또는 환원된 산화물 반도체층, 즉 소스 전극 및 드레인 전극)이 위치한다.
따라서 제1 접촉 구멍(185a)을 형성하기 위해 버퍼 물질층(BL)을 식각하는 경우, 산화물 반도체층의 식각을 수반하게 된다. 이때 산화물 반도체층의 손상을 최소화하기 위해서는 적어도 40:1의 선택 식각비가 요구되며, 이러한 고선택 식각비를 유지하기 어렵다.
제2 보호 물질층(PL2)이 유기 물질인 경우도 유사하다. 더욱이, 제2 보호 물질층(PL2)이 유기막인 경우, 버퍼 물질층(BL)을 식각하는 동안 산화물 반도체층뿐만 아니라 유기 물질인 제2 보호 물질층도 손상될 수 있다.
그러나, 본 실시예에 따르면 제1 접촉 구멍(185a)이 중첩하는 데이터선(171)과 중첩하는 부분에서 버퍼 물질층이 기제거되기 때문에, 제1 접촉 구멍(185a), 제2 접촉 구멍(185b) 및 제3 접촉 구멍(185c)이 같은 식각 조건으로 형성될 수 있어, 공정 조건이 단순하고, 식각 공정 중 발생할 수 있는 소스 전극(173) 및 드레인 전극(175)의 손상을 방지하여 신뢰성이 향상된 박막 트랜지스터를 제공할 수 있다.
이처럼, 본 발명의 실시예에 따른 제조 방법과 같이 제1 접촉 구멍을 형성하는 위치에서 버퍼층이 기제거되는 경우, 접촉 구멍을 형성하는 공정에서 고 선택비를 가지는 식각 공정이 불필요하고, 이에 따라 공정이 단순화되며 박막 트랜지스터의 손상을 방지하여 신뢰성을 유지할 수 있다.
본 명세서는 박막 트랜지스터와 중첩하는 영역을 제외한 영역의 버퍼 물질층이 모두 제거되는 실시예에 대해 설명하였으나, 이에 제한되지 않고 제2 영역과 같이 얇은 두께의 버퍼 물질층이 기판(110) 전면에 위치하는 실시예도 가능할 것이다. 이에 따르면 전술한 바와 같이 40:1의 식각 선택비까지는 아니더라도 1:5 내지 1:20 수준의 낮은 식각 선택비만으로도 박막 트랜지스터의 손상 없이 접촉 구멍을 형성할 수 있다.
이하에서는 도 16 및 도 17을 참고하여 변형 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다. 도 16 및 도 17은 변형 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다. 이하에서는 전술한 실시예와 상이한 공정 및 구성요소에 대해 설명하며, 동일한 공정 및 구성요소에 대한 설명은 생략한다.
전술한 박막 트랜지스터 표시판의 제조 방법에서, 도 7 내지 도 10의 제조 공정까지 동일하게 실시한다.
다음, 도 16에 도시된 바와 같이 게이트 전극(124)의 제1 방향 가장자리가 형성하는 L1과 정렬되도록 일부 애싱된 마스크 패턴(M')을 형성한다. 애싱하는 방법에는 제한이 없으며 산소 플라즈마 등을 이용할 수 있다.
추가 식각을 통해, 도 17에 도시된 바와 같이, L1과 L2 사이에 위치하는 게이트 절연막 패턴(140P)이 제거되어 게이트 절연막(140)이 형성된다. 이때 게이트 절연막(140)의 제1 방향 가장자리는 게이트 전극(124)의 제1 방향 가장자리와 일치하도록 형성될 수 있다. 즉, 게이트 전극(124)과 게이트 절연막(140)의 제1 방향 폭은 실질적으로 동일할 수 있으며, 게이트 전극(124)과 게이트 절연막(140)은 실질적으로 동일한 평면 형상을 가질 수 있다.
또한 도 17과 같이 L2 및 L3 사이에 위치하는 제1 산화물 반도체 패턴(154P1)이 제거되어 제2 산화물 반도체 패턴(154P2)이 형성되며, L3의 외측 영역으로 위치하는 버퍼 물질층(BL)이 제거되어 버퍼층(111)이 형성된다. 이때 버퍼층(111)은 제1 산화물 반도체 패턴(154P1)과 중첩하는 영역에만 위치한다.
버퍼 물질층(BL) 중 제2 산화물 반도체 패턴(154P2)과 중첩하는 영역에 위치하는 부분은 전혀 제거되지 않아 소정의 두께를 가지는 제1 영역(111a)을 형성하고, L2 및 L3 사이에 위치하는 버퍼 물질층(BL)은 제1 산화물 반도체 패턴(154P1)이 제거되는 공정에서 식각 선택비에 의해 일부 제거됨으로써 제1 영역(111a) 보다 얇은 두께를 가지는 제2 영역(111b)을 이루게 된다.
이후 마스크 패턴(M')을 제거하고, 도 13 내지 도 15의 제조 공정을 동일하게 반복한다.
도 16 및 도 17에 따른 박막 트랜지스터 표시판의 제조 방법은, 1차 식각을 통해 게이트 전극 및 게이트 절연 패턴을 형성하고, 이후 마스크 패턴을 일부 애싱한 후, 애싱된 마스크 패턴을 사용하여 게이트 전극과 정렬되는 게이트 절연막을 형성한다. 또한 게이트 절연 패턴을 이용하여 제2 산화물 반도체 패턴을 형성하고, 제1 산화물 반도체 패턴 등을 이용하여 버퍼층을 형성할 수 있다.
이하에서는 도 18 및 도 19를 참고하여 변형 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다. 도 18 및 도 19는 변형 제조 공정에 따른 박막 트랜지스터 표시판의 단면도이다. 이하에서는 전술한 실시예와 상이한 공정 및 구성요소에 대해 설명하며, 동일한 공정 및 구성요소에 대한 설명은 생략한다.
전술한 박막 트랜지스터 표시판의 제조 방법에서, 도 7 내지 도 10의 제조 공정까지 동일하게 실시한다.
다음, 도 18에 도시된 바와 같이 마스크 패턴(M'')의 제1 방향 가장자리가 게이트 전극(124)의 제1 방향 가장자리가 형성하는 L1과 게이트 절연막 패턴(140P)의 제1 방향 가장자리가 형성하는 L2 사이에 위치하도록, 마스크 패턴(M)의 일부를 애싱한다. 애싱하는 방법에는 제한이 없으며 산소 플라즈마 등을 이용할 수 있다.
그리고 나서, 도 19에 도시된 바와 같이, 애싱된 마스크 패턴(M'')으로 추가 식각하면, 마스크 패턴(M'')의 가장자리와 L2 사이에 위치하는 게이트 절연막 패턴(140P)이 제거되어 애싱된 마스크 패턴(M'')의 가장자리에 정렬된 게이트 절연막(140)이 형성되고, L2 및 L3 사이에 위치하는 제1 산화물 반도체 패턴(154P1)이 제거되어 제2 산화물 반도체 패턴(154P2)이 형성되며, L3의 외측 영역으로 위치하는 버퍼 물질층(BL)이 모두 제거되어 광차단층(172)과 중첩하는 버퍼층(111)이 형성된다. 버퍼층(111)은 제1 산화물 반도체 패턴(154P1)과 중첩하는 영역에만 위치하고, 특히 데이터선(171)과 중첩하는 버퍼 물질층(BL)은 제거된다. 따라서 본 발명의 실시예에 따른 버퍼층(111)은 데이터선(171)과 중첩하지 않을 수 있다.
버퍼 물질층(BL) 중 제2 산화물 반도체 패턴(154P2)과 중첩하는 영역에 위치하는 부분은 전혀 제거되지 않아 소정의 두께를 가지는 제1 영역(111a)을 형성하고, L2 및 L3 사이에 위치하는 버퍼 물질층(BL)은 제1 산화물 반도체 패턴(154P1)이 제거되는 공정에서 식각 선택비에 의해 일부 제거됨으로써 제1 영역(111a) 보다 얇은 두께를 가지는 제2 영역(111b)을 이루게 된다.
이때 게이트 절연막(140)의 제1 방향 가장자리는 게이트 전극(124)의 제1 방향 가장자리의 외측에 위치하도록 형성될 수 있다. 다시 말해, 게이트 전극(124)의 제1 방향 폭은 게이트 절연막(140)의 제1 방향 폭 보다 작게 형성될 수 있다.
이후 마스크 패턴(M'')을 제거하고, 도 13 내지 도 15의 제조 공정을 동일하게 반복한다.
도 18 및 도 19의 변형 실시예에 따른 제조 방법은, 마스크 패턴을 이용한 1차 식각을 통해 게이트 전극 및 게이트 절연 패턴을 형성하고, 일부 애싱된 마스크를 이용한 2차 식각을 통해 게이트 전극보다 넓은 제1 방향 폭을 가지는 게이트 절연막을 형성하는 단계를 포함한다. 또한 게이트 절연 패턴을 이용하여 제2 산화물 반도체 패턴을 형성하고, 제1 산화물 반도체 패턴을 이용하여 버퍼층을 형성하는 단계를 포함할 수 있다.
이때 마스크 패턴의 애싱양은 도 16 및 도 17에서 설명한 마스크 패턴의 애싱양 보다 적을 수 있다. 도 18 및 도 19에서 설명한 애싱된 마스크 패턴(M'')의 제1 방향 폭은 도 16 및 도 17의 애싱된 마스크 패턴(M')의 제1 방향 폭보다 클 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명한 일이다. 따라서, 그러한 수정예 또는 변형예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되어서는 안되며, 변형된 실시예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
110: 기판
111: 버퍼층
124: 게이트 전극
140: 게이트 절연막
154: 산화물 반도체층
171: 데이터선
172: 광차단층
173: 소스 전극
175: 드레인 전극
180a, 180b: 보호막
185a, 185b, 185c: 접촉 구멍

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 데이터선,
    상기 기판 위에 위치하며 상기 데이터선과 중첩하지 않는 버퍼층,
    상기 버퍼층 위에 위치하고, 산화물 반도체층을 포함하는 박막 트랜지스터, 그리고
    상기 박막 트랜지스터와 연결된 화소 전극을 포함하고,
    상기 버퍼층은 두께가 상이한 제1 영역 및 제2 영역을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 데이터선과 동일한 층에 위치하며 상기 박막 트랜지스터와 중첩하는 광차단층을 더 포함하고,
    상기 버퍼층은 상기 광차단층과 중첩하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 버퍼층의 상기 제2 영역은 상기 광차단층의 가장자리와 중첩하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 박막 트랜지스터는,
    상기 산화물 반도체층과 동일한 층에 위치하고, 상기 산화물 반도체층을 중심으로 양쪽에 연결된 소스 전극 및 드레인 전극, 그리고
    상기 산화물 반도체층과 중첩하는 게이트 전극을 더 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층을 이루는 물질이 환원된 물질을 포함하는 박막 트랜지스터 표시판.
  6. 제4항에서,
    상기 제1 영역은 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극과 중첩하는 박막 트랜지스터 표시판.
  7. 제4항에서,
    상기 산화물 반도체층 및 상기 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고, 그리고
    상기 데이터선은 제1 방향으로 연장되며,
    상기 게이트 절연막의 제1 방향 폭은 상기 게이트 전극의 제1 방향 폭보다 큰 박막 트랜지스터 표시판.
  8. 제4항에서,
    상기 게이트 전극 위에 위치하는 제1 보호막을 더 포함하고,
    상기 제1 보호막은
    상기 데이터선과 중첩하는 제1 접촉 구멍,
    상기 소스 전극과 중첩하는 제2 접촉 구멍, 그리고
    상기 드레인 전극과 중첩하는 제3 접촉 구멍을 포함하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제2 접촉 구멍 및 제3 접촉 구멍은 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하는 박막 트랜지스터 표시판.
  10. 제8항에서,
    상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 데이터선과 상기 소스 전극을 연결하는 연결 전극을 포함하는 박막 트랜지스터 표시판.
  11. 기판 위에 데이터선을 형성하는 단계,
    상기 기판 및 상기 데이터선 위에 버퍼 물질층을 형성하는 단계,
    상기 버퍼 물질층 위에 제1 산화물 반도체 패턴을 형성하는 단계,
    상기 제1 산화물 반도체 패턴 위에 게이트 절연 패턴 및 게이트 전극을 형성하는 단계, 그리고
    상기 게이트 절연 패턴 및 상기 게이트 전극과 중첩하지 않는 상기 버퍼 물질층을 식각하여 버퍼층을 형성하는 단계를 포함하고,
    상기 버퍼층은 두께가 상이한 제1 영역 및 제2 영역을 포함하도록 형성되는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 게이트 절연 패턴을 식각 마스크로, 상기 제1 산화물 반도체 패턴을 식각하여 제2 산화물 반도체 패턴을 형성하는 단계를 더 포함하고, 그리고
    상기 버퍼층을 형성하는 단계는 상기 제1 산화물 반도체 패턴을 식각 마스크로, 상기 버퍼 물질층을 식각하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 게이트 전극을 형성하는 단계는 제1 마스크를 식각 마스크로 습식 식각하는 단계를 포함하고,
    상기 제1 마스크를 제거하는 단계, 그리고
    상기 게이트 전극을 식각 마스크로, 상기 게이트 절연 패턴을 식각하여 게이트 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제12항에서,
    상기 게이트 전극을 형성하는 단계는 제1 마스크를 식각 마스크로 습식 식각하는 단계를 포함하고,
    상기 제1 마스크의 일부를 애싱하는 단계, 그리고
    애싱된 상기 제1 마스크를 식각 마스크로 이용하여, 상기 게이트 절연 패턴을 식각하여 게이트 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 게이트 전극과 애싱된 상기 제1 마스크의 제1 방향 폭은 실질적으로 동일하고
    상기 게이트 절연막과 상기 게이트 전극의 가장자리는 정렬되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제14항에서,
    상기 게이트 전극의 제1 방향 폭은 애싱된 상기 제1 마스크의 상기 제1 방향 폭보다 작으며,
    상기 게이트 절연막의 상기 제1 방향 폭은 상기 게이트 전극의 상기 제1 방향 폭 보다 큰 박막 트랜지스터 표시판의 제조 방법.
  17. 제12항에서,
    상기 게이트 전극과 중첩하지 않는 상기 제2 산화물 반도체 패턴을 환원 처리하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 게이트 전극 위에 제1 보호막을 형성하는 단계를 더 포함하고,
    상기 제1 보호막은
    상기 데이터선과 중첩하는 제1 접촉 구멍,
    상기 소스 전극과 중첩하는 제2 접촉 구멍, 그리고
    상기 드레인 전극과 중첩하는 제3 접촉 구멍을 가지는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 제2 접촉 구멍 및 제3 접촉 구멍은 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하도록 형성되는 박막 트랜지스터 표시판의 제조 방법.
  20. 제11항에서,
    상기 데이터선과 동일한 층에 위치하는 광차단층을 형성하는 단계를 더 포함하고,
    상기 버퍼층의 상기 제2 영역은 상기 광차단층의 가장자리와 중첩하는 박막 트랜지스터 표시판의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102568632B1 (ko) * 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
CN106842751B (zh) * 2017-04-11 2020-06-23 京东方科技集团股份有限公司 阵列基板及其修复方法、显示装置
CN108550580B (zh) * 2018-04-27 2019-10-11 武汉华星光电技术有限公司 Tft阵列基板
CN109585367B (zh) * 2018-12-11 2020-09-25 合肥鑫晟光电科技有限公司 显示装置、显示面板、阵列基板及其制造方法
US20240395852A1 (en) * 2022-09-29 2024-11-28 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Array substrate, display panel, and manufacturing method thereof
WO2024197878A1 (zh) * 2023-03-31 2024-10-03 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN116779628B (zh) * 2023-07-31 2024-06-11 惠科股份有限公司 光感应阵列基板及其制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3022443B2 (ja) 1997-11-05 2000-03-21 日本電気株式会社 半導体デバイスおよびその製造方法
KR101234138B1 (ko) * 2006-05-18 2013-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
CA2765702A1 (en) * 2009-06-17 2010-12-23 The Regents Of The University Of Michigan Photodiode and other sensor structures in flat-panel x-ray imagers and method for improving topological uniformity of the photodiode and other sensor structures in flat-panel x-ray imagers based on thin-film electronics
KR101877448B1 (ko) * 2011-06-30 2018-07-12 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101950824B1 (ko) 2011-11-25 2019-02-22 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR102315913B1 (ko) * 2013-10-31 2021-10-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20130111872A (ko) 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR20140025224A (ko) * 2012-08-22 2014-03-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조방법
KR102067669B1 (ko) * 2012-11-06 2020-01-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102105485B1 (ko) * 2012-11-23 2020-04-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20140081413A (ko) 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20140087693A (ko) * 2012-12-31 2014-07-09 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
JP2014138179A (ja) * 2013-01-18 2014-07-28 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタアレイ基板及び表示装置
CN103219389B (zh) * 2013-03-21 2016-03-16 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR20150007000A (ko) * 2013-07-10 2015-01-20 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
KR102258374B1 (ko) 2013-10-18 2021-06-01 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법
KR102254311B1 (ko) 2013-12-05 2021-05-24 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
KR102302802B1 (ko) * 2014-02-24 2021-09-16 엘지디스플레이 주식회사 박막 트랜지스터 기판을 포함하는 표시장치
KR102188065B1 (ko) * 2014-05-23 2020-12-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR20150142139A (ko) * 2014-06-10 2015-12-22 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
KR102180067B1 (ko) * 2014-08-07 2020-11-17 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판

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