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KR102546090B1 - 다층박막 기반의 전자소자 및 3차원 구조체를 이용한 그의 제조방법 - Google Patents

다층박막 기반의 전자소자 및 3차원 구조체를 이용한 그의 제조방법 Download PDF

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KR102546090B1
KR102546090B1 KR1020230033813A KR20230033813A KR102546090B1 KR 102546090 B1 KR102546090 B1 KR 102546090B1 KR 1020230033813 A KR1020230033813 A KR 1020230033813A KR 20230033813 A KR20230033813 A KR 20230033813A KR 102546090 B1 KR102546090 B1 KR 102546090B1
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KR
South Korea
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thin film
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microchannel plate
film structure
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이운경
이병훈
Original Assignee
이운경
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Publication date
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Abstract

본 발명은 다층의 박막이 고밀도로 집적되어 이루어지는 전자소자 및 고종횡비를 갖는 3차원 구조체를 이용하여 상기 전자소자를 제조하는 방법에 관한 것으로, 보다 상세하게는 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트 형상의 박막구조체: 및 상기 박막구조체의 내주면과, 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;을 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자 및 그 제조방법에 관한 것이다.

Description

다층박막 기반의 전자소자 및 3차원 구조체를 이용한 그의 제조방법{Multilayer Thin Film Based Electronic Device and Manufacturing Method thereof Using 3-Dimensional Structure}
본 발명은 다층의 박막이 고밀도로 집적되어 이루어지는 전자소자 및 고종횡비를 갖는 3차원 구조체를 이용하여 상기 전자소자를 제조하는 방법에 관한 것이다.
서로 유사하거나 상이한 특성을 갖는 박막을 다층으로 형성한 다층박막 기반의 소자들이 디스플레이, 메모리, 압전소자, 광학소자 등 광범위한 분야에서 이용되고 있다. 각종 전자장비의 다운사이징 추세에 따라 고밀도 전자소자를 제조하는 것은 지속적으로 요구되고 있으며, 이에 따라 평면상에 배치되던 다층박막을 동일한 공간에서 더 넓은 표면적을 갖도록 배치하여 집적도를 높이고 있다.
다층박막 기반 소자의 대표적인 예로는 커패시터를 들 수 있다. 커패시터는 두 개의 도전성 박막 사이에 형성된 유전막에 의해 전기 회로에서 정전용량을 전기적 퍼텐셜 에너지로 저장하는 장치이다. 각종 전자소자를 소형화하는 데 가장 어려운 요소 중 하나는 커패시터의 크기를 줄이면서도 충분한 정전용량(capacitance)를 확보하는 것이다. 커패시터의 커패시턴스 C는 하기 식으로부터 계산된다.
Figure 112023029420703-pat00001
상기 식에서 εr은 유전막의 상대 유전율이고, ε0는 유전막의 절대 유전율이며, A는 커패시터의 면적이고, d는 도전성 박막 사이의 거리, 즉 유전막의 두께이다.
상기 수식을 기반으로 high-k 물질을 사용하여 유전율을 높이고, 면적을 증가시키며, 도전성 박막의 거리를 줄이는 세 가지 접근 방향으로 커패시터의 성능을 향상시키는 연구가 지속되고 있다.
이 중 커패시터의 유효면적을 주어진 셀면적에서 최대화하기 위하여 수직형 구조가 개발되었다. 수직형 커패시터의 구조는 크게 적층형 구조와, 트렌치 구조로 나뉜다. 적층형 구조의 커패시터는 충분한 정전용량을 확보하기 위해서 좁은 영역에서 넓은 면적을 가지도록 반도체 기판 상에 커패시터를 높게 형성하여야 한다. 그러나, 이와 같이 커패시터를 높게 형성하게 되면 추후에 진행되는 비트라인 콘택 및 스토리지 노드 콘택 형성 공정에 있어 단차로 인해 식각 공정이 어려워지게 되므로 적층형 커패시터의 높이를 증가시켜 정전용량을 증가시키는 데는 한계가 있다.
트렌치형 커패시터는 반도체 기판 내부에 트렌치를 형성하고, 이를 커패시터로 이용하므로 적층형 커패시터와는 달리 단차의 문제없이 충분한 정전용량을 확보할 수 있다. 트렌치형 커패시터의 용량을 증가시키기 위해서는 좁은 영역에서 넓은 면적을 확보하기 위하여 고종횡비(high aspect ratio)의 트렌치를 형성하여야 하나, 트렌치가 50 또는 100 ㎛ 이상의 깊이를 갖도록 형성되는 경우 다음과 같은 문제점들이 발생된다. 먼저 종횡비가 증가함에 따라 균일한 직경으로 식각을 하는 것이 어려우며, 많은 공정시간이 소요되므로 공정단가가 급격하게 상승한다. 예를 들어 1.5 ㎛ 폭의 트렌치를 30 ㎛ 깊이로 식각하기 위해서는 최소 웨이퍼 당 1시간 30분이 소요된다. 또한 고종횡비의 구조 상 기판에 가해지는 스트레스로 인해 기판의 측벽이 무너져 뒤틀리거나 혹은 서로 달라붙거나 크랙이 형성되는 문제가 있다. 종래에는 고종횡비의 트렌치 내부에는 증착이 고르게 되지 않아 보이드(void) 형성으로 인한 불량이 발생한다는 문제가 있었으나, 이는 최근 ALD(atomic layer deposition) 공정의 개발에 의해 좁은 공간의 내부에도 균일하고 신뢰성 있는 증착이 가능해지게 되었다. 추가로 ALD를 이용한 박막의 증착은 얇은 두께의 박막을 성장시켜 거리의 감소에 의한 정전용량의 증가 효과를 얻을 수 있도록 한다.
고종횡비의 트렌치로 인한 기판의 스트레스를 완화하기 위하여 트렌치의 배열을 패턴화하는 방법들이 제안되었다. 미국등록특허 제8283750호는 도 1a와 같은 삼각대(tripod) 구조에 의해 기판의 기계적 안정성을 유지하면서 고밀도의 전자소자를 제조할 수 있음을 개시하였다. 한국등록특허 제10-2318995호는 도 1b와 같이 직선 형태의 트렌치를 각도에 따라 방향이 변화되며 연장되는 단위 패턴으로 형성하는 것에 의해 고종횡비 트렌치 구조로 인한 기판의 스트레스를 완화할 수 있음을 제안하였다.
그러나 상기 방법들은 여전히 기판에 트렌치를 형성하여야 하므로 고종횡비의 트렌치 형성에 따른 기술적인 문제와 비용적인 문제는 해결하고 있지 못하다.
고밀도 다층박막 형성을 위하여 종래 도 1c와 같은 실린더형 커패시터가 제안되었다. 실린더형 커패시터에서는 복수의 패턴을 갖는 희생막을 형성하고, 복수의 패턴 각각의 내부에 U자 형상의 전하저장전극을 형성한 후, 희생막을 제거하고
Figure 112023029420703-pat00002
자 형상의 전극의 내외부에 다층박막을 형성한다. 실린더형 커패시터는 고밀도 집적이 가능하게 함에 따라 커패시터의 정전용량을 더욱 향상시킬 수 있으나, 역시 식각 공정을 기반으로 하는 것으로 고종횡비의 트렌치 구조 제작 시의 문제점을 여전히 내포하고 있다.
이외에도 실리콘 나노와이어를 기판으로 사용하는 커패시터의 제조방법이 제안되었으나, 실리콘 나노와이어의 성장에 많은 시간이 소요될 뿐 아니라, 나노와이어의 구조적인 특징 상 쉽게 기울어지거나, 구조의 변형이 일어날 수 있어 아직까지는 이를 해결하여야 하는 과제가 있다.
미국등록특허 제8283750호 한국등록특허 제10-2318995호
본 발명은 수직형 구조로서 고밀도의 다층박막을 기반으로 하는 새로운 구조의 전자소자를 제공하는 것을 목적으로 한다.
본 발명은 고종횡비의 트렌치를 기반으로 하는 종래기술의 다층박막 전자소자 제조방법의 문제를 해결하기 위하여 트렌치의 식각 공정을 거치지 않고도 고밀도의 다층박막 전자소자를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 기술적 과제는 상기에 언급되어 있지 않더라도, 당업계에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명은 다층박막을 기반으로 하며, 중공형 마이크로채널 플레이트 형상의 박막구조체를 기본 골격구조로 한 신규 구조의 전자소자에 관한 것이다.
구체적으로 본 발명의 일 양태에 따른 다층박막 기반의 전자소자는 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트 형상의 박막구조체: 및 상기 박막구조체의 내주면과, 외주면에 각각 형성되어 쌍을 이루는 1 또는 2 이상의 박막;을 포함하는 것을 특징으로 한다.
다른 양태에 따른 다층박막 기반의 전자소자는 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트에서, 하단의 박막이 제거되고 마이크로채널의 하부 말단이 막힌 형상의 박막구조체: 및 상기 마이크로채널의 하부 말단을 연결하는 가상의 박막과 박막구조체의 내주면이 형성하는 공간과, 마이크로채널쪽 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;을 포함하는 것을 특징으로 한다. 본 양태의 전자소자는 박막구조체의 저면에 결합된 캐리어 기판을 추가로 포함할 수 있다.
본 발명의 전자소자는 종래
Figure 112023029420703-pat00003
자형 구조체에 다층박막을 형성한 실린더형 전자소자와 대비하여, 유효 표면적이 큰 장점이 있다.
본 발명의 전자소자는 상기 박막구조체의 인접한 마이크로채널 간 중심 간의 거리가 5 ㎛보다 작고, 마이크로채널의 종횡비가 100~1000인 것이 바람직하다.
본 발명의 전자소자는 상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역이 도전성 전극 소재로 채워져 있는 도전성 전극층일 수 있다. 도전성 전극층 형성에 사용되는 도전성 물질은 귀금속, 금속, 내열금속 질화물, 도전성 산화물 또는 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon)일 수 있다.
다층박막은 전자소자의 목적에 따라 구성될 수 있다. 예를 들어 본 발명의 소자는 커패시터일 수 있으며, 이 경우 상기 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막은 유전체층과 도전성 전극층이 교호적으로 적층된 구조일 수 있다. 또는 본 발명의 소자는 전고체 배터리일 수 있으며, 이 경우 상기 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막은 도전성 전극층과 고체전해질층이 중심으로부터 교호적으로 적층된 구조일 수 있다.
본 발명의 또 다른 일 양태는 (A) 복수개의 마이크로채널이 표면과 수직하게 정렬되어 있는 마이크로채널 플레이트을 준비하는 단계; (B) 상기 마이크로채널 플레이트에 박막구조체를 증착하는 단계; (C) 상기 마이크로채널 플레이트를 제거하는 단계; 및 (D) 상기 박막구조체의 양면에 1층 이상의 박막을 순차적으로 적층하는 단계;를 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법에 관한 것이다.
상기 마이크로채널 플레이트의 일면에는 캐리어 기판이 부착되어 있을 수 있으며, 이때에는 상기 (D) 단계 이후에 상기 캐리어 기판을 제거하는 단계를 추가로 포함할 수 있다.
상기 (A) 단계에서 사용되는 마이크로채널 플레이트는 유리 또는 고분자 재질인 것이 바람직하며, 고밀도 소자의 제조를 위하여 종횡비가 100~1000인 것이 바람직하다. 박막구조체와 상기 (D) 단계의 다층박막은 ALD(atomic layer deposition) 또는 PEALD(plasma enhanced atomic layer deposition)에 의해 증착될 수 있다. 상기 박막구조체는 도전성 전극 소재로 이루어지는 것이 바람직하다.
상기 (C) 단계는 마이크로채널 플레이트를 제거하고 중공형 마이크로채널 플레이트 구조의 3차원 박막구조체를 제조하는 단계이다. 본 단계는 습식 식각에 의해 이루어지며, 희석된 불산 또는 NH4F와 HF의 혼합용액을 사용하여 이루어질 수 있다. 본 단계에서는 마이크로채널 플레이트를 완전히 제거하거나 혹은 일부가 잔류할 수 있으며, 예를 들어 마이크로채널 플레이트 두께의 0%~10%가 잔류하도록 제거할 수 있다.
상기 (D) 단계에서 마지막으로 형성되는 박막은 도전성 전극층일 수 있다. 또는 1층 이상의 박막을 적층한 후 남는 공간, 즉, 상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역을 도전성 전극 소재로 채워 도전성 전극층을 형성하는 단계를 추가로 포함할 수 있다.
이상과 같이 본 발명에 다층박막 기반의 전자소자는 종래기술의 실린더형 전자소자에 비해 더 넓은 표면적을 가지며, 고밀도의 다층박막으로 이루어져 있어 더욱 우수한 특성을 갖는다.
또한 본 발명의 다층박막 기반의 전자소자는 고종횡비를 갖는 마이크로채널이 표면에 수직하고 균일하게 배열된 마이크로채널 플레이트를 주형으로 제조되기 때문에 신뢰성이 높고, 공정 단가가 낮으며 고용량화가 용이하여 더욱 우수한 품질의 소자를 경제적으로 제공할 수 있다.
도 1a 및 1b는 종래기술에 의한 트렌치 배열을 보여주는 예시도이다.
도 1c는 종래기술에 의한 원통형 커패시터의 구조를 보여주는 모식도이다.
도 2는 마이크로채널 플레이트의 모식도이다.
도 3은 마이크로채널 플레이트와 박막구조체의 횡단면도 및 종단면도이다.
도 4는 본 발명의 전자소자의 예시적인 모식도이다.
도 5는 본 발명과 종래기술의 전자소자의 종단면도를 비교하여 보여주는 도면이다.
도 6은 두 번째 양태의 전기소자의 박막구조체 및 전자소자의 종단면도이다.
도 7은 본 발명의 전자소자의 제조 공정을 보여주는 도면이다.
도 8a~8g는 본 발명의 전자소자의 제조 공정을 보여주는 모식도이다.
이하 첨부된 도면과 실시예를 들어 본 발명을 보다 상세히 설명한다. 그러나 이러한 도면과 실시예는 본 발명의 기술적 사상의 내용과 범위를 쉽게 설명하기 위한 예시일 뿐, 이에 의해 본 발명의 기술적 범위가 한정되거나 변경되는 것은 아니다. 이러한 예시에 기초하여 본 발명의 기술적 사상의 범위 안에서 다양한 변형과 변경이 가능함은 당업자에게는 당연할 것이다. 또한, 발명을 설명함에 있어서 발명과 관련된 공지 기술에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
다층박막을 기반으로 하며, 중공형 마이크로채널 플레이트 형상의 박막구조체를 기본 골격구조로 한 신규 구조의 전자소자에 관한 것이다. 도 2는 일반적인 마이크로채널 플레이트의 형상을 나타내며, 도 3은 (a) 마이크로채널 플레이트의 횡단면(A-A') 및 종단면(B-B')과 (b) 본 발명의 중공형 마이크로채널 플레이트 형상의 박막구조체의 횡단면(A-A') 및 종단면(B-B')을 보여주는 모식도이다. 이하의 도면에서 박막의 두께나 단위소자의 간격 등은 본 발명을 설명함에 있어 편의 상 크기를 임의의 비율로 설정한 것일 뿐 실제의 축적을 반영하는 것은 아니다. 따라서 일부 구성요소의 크기가 실제 크기에 비해 과장되어 도시되어 있을 수 있다. 도 3에서 확인할 수 있듯이 본 발명의 박막구조체는 마이크로채널 플레이트의 기판이 비어있는 중공형 구조를 가지며, 본 발명의 전자소자는 상기 박막구조체를 기본 골격으로 한다는 것에 특징이 있다.
구체적으로 본 발명의 일 양태에 따른 전자소자는 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트 형상의 박막구조체: 및 상기 박막구조체의 내주면과, 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;을 포함한다. 본 발명에서 외주면은 박막구조체의 외면을 의미하며, 내주면은 중공형 구조의 내면을 의미한다. 본 발명에서 내주면과 외주면에 각각 형성되어 쌍을 이룬다는 것은, 박막구조체를 기준으로 내주면 측과 외주면 측에 형성되는 박막의 소재가 대칭적으로 한 세트를 형성한다는 것을 의미한다. 즉, 박막구조체의 내주면에 박막구조체로부터 A-B-C의 순서로 3층의 박막이 형성된다면, 외주면에도 박막구조체로부터 A'-B'-C' 순서로 박막이 형성되어 본 발명의 전자소자는 C-B-A-박막구조체-A'-B'-C'의 층이 반복되게 된다. 이때, 쌍을 이룬다고 하는 것이 박막의 전체적인 형상이나 두께가 동일함을 의미하는 것은 아니나, 쌍을 이루는 층간의 비율은 동일할 수 있다. 즉, 상기 예에서 B/A층의 두께비와 B'/A'층의 두께비가 동일할 수 있다.
도 4는 본 발명의 전자소자의 예시적인 모식도이다. 도 4는 박막구조체(10)의 동일한 층에 인접한 마이크로채널의 중심을 잇는 선이 상하로 인접한 다른 층의 마이크로채널의 중심을 잇는 선과 직교하도록(orthocyclic) 배열된 것을 예시하였으나, 다른 방식의 배열을 제외하는 것은 아님은 당연하다. 설명의 편의 상 하나의 박막구조체의 하나의 마이크로채널에 형성된 다층박막을 하나의 단위구조로 칭한다. 도 4의 (a)는 전자소자(1)의 횡단면도이고, (b)는 하나의 단위구조의 횡단면도이며, (c)는 전자소자의 종단면도이다.
본 발명의 전자소자는 단위구조가 다음과 같은 특징을 갖는다.
첫째, 단위구조는 중심축을 지나는 횡단면이 박막구조체의 마이크로채널과 동심원 모양의 2n+1개 층(n은 1 이상의 정수)의 다층박막으로 이루어져 있다. 도 4의 전자소자는 n=3인 단위구조를 갖는 전자소자의 예를 보여준다. 전술한 바와 같이 상기 단위구조에서 다층박막은 단지 예시로서 임의의 비율로 도시한 것으로, 실제 전자소자에서는 각 박막층의 기능을 최대한 발휘하며 전자소자의 성능 향상에 적합하도록 각 층에 대해 독립적으로 적절한 두께를 선택할 수 있음은 당연하다.
둘째, 상기 횡단면에서 다층박막을 연결하는 직선은 다층박막의 중심인 n+1번체 층인 박막구조체에 대해 선대칭 구조이다. 도 4에서는 n=3인 단위구조를 예시하였으므로, 4번째 층이 박막구조체이다. 도 4의 (b)에는 다층박막의 구조가 박막구조체를 중심으로 한 선대칭 구조임을 보여준다. 선대칭이라 함은 각 층을 구성하는 소재가 대칭을 이룸을 의미한다. 이에 더하여 두께비가 선대칭이 될 수도 있으며, 더 나아가 두께가 완전 선대칭일 수도 있다.
셋째, 종단면 형상에 관한 것이다. 본 발명의 일 양태에서, 상기 단위구조의 중심과 중심을 지나는 종단면은 도 4의 (c)에 빨간색 직사각형으로 표시된 것과 같이 박막구조체가 ][형 구조를 이루며, 박막구조체의 내부와 외부에 박막이 쌍을 이루며 형성되어 있다. 상기 각각의 박막들은 이웃한 단위구조에서 상응하는 박막과 서로 연결되어 있다.
도 5는 동일한 횡단면도를 갖는 종래기술에 의한 U자형 구조물을 이용한 실린더형 전자소자(a)와 본 발명의 전자소자(b)의 종단면도를 비교하여 나타낸 것이다. 종래기술의 전자소자와 본 발명의 전자소자는 모두 구조체(각각 U자형 및 중공형 마이크로채널 플레이트) 상에 두 번의 박막 적층 공정을 거쳐 제조한 전자소자로 횡단면도는 도 1c와 동일한 구조를 갖는다. 도 5에서 종단면을 비교하면, 종래기술의 전자소자는 U자형 전극의 측면과 내부만이 유효한 표면적으로 작용하는 것에 반해 본 발명에 의한 전자소자는 전극의 위와 아래 모두에 다층박막이 형성되어 유효 표면적으로 작용함을 볼 수 있다. 이와 같이 종래기술에 의한 전자소자에서는
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자 형상의 하부에는 박막이 적층되지 않은 것에 비해 본 발명에서는 다층박막이 적층되는 유효 표면적이 증가하는 효과가 있어 더욱 고밀도의 전자소자를 제공할 수 있다.
본 발명의 두 번째 양태에 따른 전자소자는 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트에서, 하단의 박막이 제거되고 마이크로채널의 하부 말단이 막힌 형상의 박막구조체: 및 상기 마이크로채널의 하부 말단을 연결하는 가상의 박막과 박막구조체의 내주면이 형성하는 공간과, 마이크로채널쪽 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;을 포함하는 것을 특징으로 한다. 도 6은 본 발명의 두 번째 양태에 따른 전자소자를 구성하는 박막구조체의 종단면도(a)와 전자소자의 종단면도(b)를 보여주는 도면이다. 본 발명의 두 번째 양태에 따른 전자소자는 첫 번째 양태에 따른 전자소자와 박막구조체의 형상과 박막의 형성 위치에 차이가 있다. 두 번째 양태에 따른 전자소자에서 박막구조체는 첫 번째 양태에 따른 박막구조체의 종단면도에서 하단 박막이 제거되고, 대신 마이크로채널의 하부 말단이 막힌 형상이다. 본 설명에서 상부와 하부는 구분을 위해 임의로 방향을 설정한 것일 뿐, 전자소자의 사용 시 위와 아래를 나누는 개념은 아니다. 박막구조체 형상의 차이에 의해 박막구조체에 형성된 박막의 형상에도 차이가 있어, 상기 마이크로채널의 하부 말단을 연결하는 가상의 박막과 박막구조체의 내주면이 형성하는 공간과, 마이크로채널쪽 외주면에 박막이 형성되어 있는 것에 차이가 있다. 상기 가상의 박막이라고 함은 실제로는 박막이 있는 것은 아니나 있다고 가정하는 것을 의미한다. 마이크로채널의 하부 말단을 연결하는 박막이 있다고 가정하면, 본 실시양태의 박막구조체는 중공형 마이크로채널 플레이트에서 마이크로채널의 일 말단이 막힌 구조가 되며, 그 내주면으로 박막이 적층된다. 즉, 첫 번째 양태의 전자소자에서는 박막구조체의 모든 외주면에 박막이 형성되어 있지만, 두 번째 양태의 전자소자에서는 박막구조체의 하부쪽으로는 박막이 형성되지 않는다. 두 번째 양태의 전자소자의 경우에는 박막구조체의 저면에 캐리어 기판을 추가로 포함할 수 있다. 박막구조체의 저면은 하부 말단이 막힌 마이크로채널의 아래쪽 면, 즉 박막이 형성되어 있지 않은 면을 의미한다. 캐리어 기판은 본 발명의 전자소자 제조 공정에서 가공성을 향상시키기 위하여 사용한 기판이지만, 필요에 따라 제거하지 않은 채로 다음 공정을 위해 사용될 수 있다. 캐리어 기판의 소재는 제조 공정에 영향을 미치지 않는 것이라면, 제한없이 사용될 수 있으며 예를 들어, 단결정 실리콘, 폴리 실리콘, 경질유리, 실리콘 산화막일 수 있으나, 이에 한정되지 않는다.
본 발명의 전자소자는 박막구조체의 내주면에 유리 재질의 지지재 층이 추가로 형성되어 있을 수 있다. 지지재 층은 본 발명의 전자소자의 제조 공정 과정에서 기계적 강도를 부여하여 단위구조 간 배열을 더욱 규칙적으로 정렬하는 효과가 있다.
본 발명의 전자소자는 다층박막이 고밀도로 적층된 구조로서, 박막구조체의 인접한 마이크로채널의 중심 간의 거리가 5 ㎛보다 작은 것이 바람직하며, 2 ㎛ 이하인 것이 더욱 바람직하다. 상기 마이크로채널의 종횡비는 100~1000일 수 있다. 하기 설명될 제조방법에서 상세히 설명할 것이나, 본 발명의 전자소자는 종래의 전자소자와는 달리 트렌치 구조의 식각 공정을 거치지 않기 때문에 고종횡비의 실린더 형상 단위구조가 뒤틀림없이 평행하게 배열되어 있는 것을 특징으로 한다. 따라서 종횡비가 100 이상인 고밀도 전자소자를 제공하는 것이 가능하나, 이보다 낮은 종횡비의 구조에도 적용될 수 있음은 당연하다.
본 발명은 상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역이 도전성 전극 소재로 채워져 있는 도전성 전극층인 것이 바람직하다. 물론 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역이 예를 들면 절연층과 같은 도전성 전극층 이외의 층인 것을 제외하는 것은 아니나 전기적 접속을 위한 배선 용이성 및 소자 밀도 극대화를 위해 상기 층들을 도전성 전극층으로 구성하는 것이 좋다. 도전성 전극층 형성에 사용되는 도전성 물질은 예를 들면 귀금속, 금속, 내열 및 내산화성 금속 질화물, 도전성 산화물 또는 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon)일 수 있다. 예를 들어, 상기 귀금속은 루테늄(Ru), 백금(Pt), 금(Au) 또는 이리듐(Ir)일 수 있고, 금속은 구리일 수 있으며, 내열 및 내산화성 금속 질화물은 질화티타늄(TiN), 질화탄탈룸(TaN), 질화 몰리브텐(MoN) 또는 질화텅스텐(WN)일 수 있고, 도전성 산화물은 산화루테늄(RuO2), 산화이리듐(IrO2) 또는 산화스트론튬루테늄(SrRuO3)일 수 있다.
본 발명의 전자소자는 그 구체적인 구현예에 따라 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막을 구체적으로 설계할 수 있다. 예를 들어, 본 발명의 전자소자는 커패시터일 수 있다. 이 경우 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막은 유전체층과 도전성 전극층과 유전체층이 교호적으로 적층되어 구성된다. 도전성 전극층과 유전체층이 교호적으로 적층되어 있다는 것이 반드시 도전성 전극층과 유전체층이 1층씩 번갈아 적층되는 것을 의미하는 것은 아니다. 소자의 성능을 향상시키거나 목적하는 효과를 달성하기 위하여 예를 들어, 1층의 도전성 전극층과 제1유전체층 및 제2유전체층으로 이루어진 2층의 유전체층이 반복적으로 적층되도록 할 수 있다. 이 경우에는, 유전체층이 제1유전체층과 제2유전체층으로 구성되는 것과 마찬가지로 전체적으로는 도전성 전극층과 유전체층이 교호적으로 적층된 구성을 갖는다. 또한 본 발명은 전자소자의 새로운 구조에 특징이 있는 것으로 구체적으로 도전성 전극층과 유전체층을 구성하는 소재에 의해 발명이 한정되는 것은 아니다. 따라서 구체적인 소재와 무관하게 도전성 전극층과 유전체층이 교호적으로 적층된 다층박막에 의해 단위구조가 형성되어 있다면, 모두 본 발명의 범주에 포함된다. 도전성 전극층을 구성하는 소재는 전술한 소재를 예로 들 수 있으며, 유전체는 실리콘, 지르코늄, 티타늄, 탄탈륨, 하프늄 알루미늄, 알칼리 금속 및 알칼리 토금속으로부터 선택된 하나 이상의 금속의 산화물 또는 ONO 유전체일 수 있다. 구체적으로는 BaTiO3, PZT(Pb[ZrxTi1-x]O3), Al2O3, Ta2O3, HfO2 Al2O3, HfO2, ZrO2, Ta2O5, BST((Ba,Sr)TiO3), STO((Ba,Sr)TiO3), HfSiOX, ZrSiOX와 같은 고유전 물질이나 ONO 유전체를 사용할 수 있으나, 이에 한정되는 것은 아니며, 실리콘 산화물이나, 알칼리 금속 산화물 또는 알칼리 토금속 산화물과 같은 저유전 물질을 사용할 수도 있다.
본 발명의 전자소자의 또 다른 적용예로서 전고체 배터리(all solid state battery)를 들 수 있다. 배터리는 음극과 양극 사이에 양극간 이온을 이동시키는 전해질이 개재된 구조를 갖는다. 전해질로 고체전해질을 사용하는 전고체 배터리는 온도 변화로 인한 부반응이나 외부 충격에 따른 누액 위험이 없어 통상적인 액체배터리에 비해 안전하다는 큰 장점이 있다. 또한 고체전해질은 그 자체로 분리막 역할을 할 수 있어 별도의 분리막을 필요로 하지 않기 때문에 고밀도 배터리의 구현이 가능하다. 그러나 고체전해질의 전하 및 이온전도도가 낮기 때문에 충방전 시간이 매우 길다. 이에 고용량 및 충방전 속도의 향상을 위해 전해질의 전도도 개선 뿐 아니라 커패시터와 마찬가지로 표면적을 증가시키고 균일한 얇은 두께를 반복적으로 적층하는 고밀도 구조를 갖는 것이 필요하다. 이에 본 발명의 전자소자로 전고체 배터리를 구성할 수 있으며, 이 경우에는 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막이 도전성 전극층과 고체전해질층이 교호적으로 적층된 구조를 갖는다. 커패시터에서 설명한 것과 마찬가지로, 고체전해질의 구제적인 종류에 의해 본 발명이 한정되는 것은 아니며, 도전성 전극층과 고체전해질층이 교호적으로 적층되었다는 것에서 각각의 도전성 전극층과 고체전해질층은 하나 이상의 층으로 이루어져 있을 수 있다. 예를 들어 도전성 전극층은 베이스금속층과 촉매금속층의 두 개 층을 한 세트로 하여 교호적으로 적층된 것일 수 있다.
본 발명의 다른 양태는 상기 다층박막 기반의 전자소자의 제조방법에 관한 것이다. 본 발명의 전자소자의 제조방법은 3차원적으로 잘 정의된 3차원 구조체인 마이크로채널 플레이트를 주형으로 사용하는 것에 특징이 있다. 구체적으로 본 발명의 제조방법은 도 7에 도시된 바와 같이, (A) 복수개의 마이크로채널이 표면과 수직하게 정렬되어 있는 마이크로채널 플레이트에 박막구조체를 증착하는 단계; (B) 상기 마이크로채널 플레이트를 제거하는 단계; 및 (C) 박막구조체의 양면에 1층 이상의 박막을 순차적으로 적층하는 단계;를 포함한다.
상기 (A) 단계에서 사용되는 마이크로채널 플레이트는 도 2에 도시된 바와 같이 마이크로 단위 직경을 갖는 복수개의 관통 홀, 즉 마이크로채널이 표면과 수직한 각도로 고밀도로 정렬되어 있는 얇은 판상형의 기재이다. 마이크로채널 플레이트는 광학분야를 비롯하여 분석장치나 여과막 등 다양한 분야에서 활용되고 있다. 마이크로채널 플레이트는 유리 또는 고분자 재질일 수 있다. 상용화되어 있는 마이크로채널 플레이트는 두께는 0.5~1.5 mm이고, 홀의 직경은 1~수백 ㎛ 범위로 고종횡비의 마이크로채널이 50% 이상의 개구율을 갖도록 고밀도로 규칙적으로 정렬되어 있다. 상기 (A) 단계에서는 이러한 상용 마이크로채널 플레이트를 사용할 수 있다. 본 발명자들은 마이크로채널 플레이트의 제조방법에 대해 2023년 03월 09일자로 특허출원 제10-2023-0030990호로 출원한 바 있다. 상기 출원에 의하면 (A) 소정 직경의 극세사 또는 극세사 다발의 표면을 폴리실라잔 또는 폴리실록산 바인더로 코팅하는 단계; (B) 바인더가 코팅된 극세사 또는 극세사 다발을 보빈에 감아 극세사번들을 제조하는 단계; (C) 극세사번들의 형태가 고정된 상태에서 바인더를 경화시키는 단계; 및 (D) 바인더가 경화된 극세사번들을 슬라이싱 하여 플레이트를 제조하는 단계;를 포함하여 종래 반복적인 인발-적층 공정을 최소화한 연속적인 자동화된 공정에 의해 마이크로채널 플레이트를 제조할 수 있어, 대량 생산에 의해 우수한 품질의 마이크로채널 플레이트를 경제적으로 제공할 수 있다.
본 발명에 의한 전자소자의 제조방법은 고종횡비의 마이크로채널이 균일하게 고밀도로 정렬되어 있는 마이크로채널 플레이트를 주형으로 사용하기 때문에 종래 트렌치 구조 형성을 위한 식각을 요하지 않으며, 따라서 고종횡비의 트렌치 구조 형성에 요구되는 기술적 한계나, 트렌치 구조 형성 시 발생하는 공정 단가의 상승의 문제를 원천적으로 해결할 수 있다.
상기 마이크로채널 플레이트는 일면에 캐리어 기판이 부착된 상태일 수 있다. 캐리어 기판은 마이크로채널 플레이트의 두께 조절 및 가공성을 용이하게 하기 위하여 부착된 것으로, 하기 공정에 영향을 미치지 않는다면 제조 공정 중 구조적 안정성에 도움이 되도록 캐리어 기판이 부착된 상태로 사용될 수 있다. 캐리어 기판의 소재로는 예를 들어, 단결정 실리콘, 폴리 실리콘, 경질유리, 실리콘 산화막일 수 있으나, 이에 한정되지 않는다. 또한 캐리어 기판이 부착되어 있는 상태의 마이크로채널 플레이트를 사용하는 경우에는 상기 (D) 단계 이후에 캐리어 기판을 제거하는 단계를 추가로 포함할 수 있다.
고밀도 전자소자를 제조하기 위하여 상기 마이크로채널 플레이트에서 마이크로채널은 종횡비가 100~1000인 것이 바람직하다. 전술한 본 발명의 전자소자를 구성하는 박막구조체에서의 마이크로채널의 종횡비는 마이크로채널 플레이트에서의 마이크로채널의 종횡비와 박막구조체의 두께에 의해 결정된다. 따라서 마이크로채널의 종횡비가 증가할수록 단위소자의 종횡비도 증가하며, 고밀도의 소자를 제조할 수 있다. 마이크로채널 플레이트에서 마이크로채널의 직경 역시 전자소자의 밀도에 영향을 미친다. 마이크로채널 플레이트에서 마이크로채널의 직경은 5 ㎛ 이하, 바람직하게는 2 ㎛ 이하, 더욱 바람직하게는 1 ㎛인 것이 좋다. 마이크로채널 플레이트의 개구율은 마이크로채널의 직경과 함께 배치 간격에 의해 결정되는 것으로, 개구율이 50% 이상인 것이 바람직하며, 더욱 바람직하게는 60% 이상인 것이 좋다.
상기 (B) 단계는 준비된 마이크로채널 플레이트에 박막구조체를 증착하는 단계이다. 도 8a는 마이크로채널 플레이트(40)의 횡단면(위)과 종단면을 보여주는 도면이고, 도 8b는 박막구조체가 증착된 상태를 보여주는 도면이다. 이하의 도면에서 (a)는 마이크로채널 플레이트 자체를 사용한 전자소자의 제조 공정이고, (b)는 캐리어 기판(30)이 부착된 마이크로채널 플레이트를 사용한 전자소자의 제조 공정을 도시한다. 도 8b에서 확인할 수 있듯이 박막구조체는 마이크로채널 플레이트 상에 박막 형상으로 증착된다. 본 단계는 통상의 CVD(chemical vapor deposition) 공정에 의해 수행될 수도 있으나, 바람직하게는 ALD(atomic layer deposition) 또는 PEALD(plasma enhanced atomic layer deposition)에 의해 수행되는 것이 바람직하다. 혹은 CVD와 ALD를 부분적으로 응용한 PCVD(pulsed CVD), SFD(sequential flow deposition), MALD(modified ALD) 방식에 의해 수행될 수도 있다. 박막구조체는 도전성 전극 소재로 이루어질 수 있다. 박막구조체를 도전성 전극 소재로 하는 것에 의해 하기 (C) 단계에서 마이크로채널 플레이트의 제거 시, 마이크로채널 플레이트을 선택적으로 제거하기 용이하고, 마이크로채널 플레이트의 제거 이후도 구조적으로 안정한 형태를 유지할 수 있다. 또한 유전체막과 같은 기능성 막은 두께나 식각 시 손상에 민감하나, 도전성 전극층은 두께 및 식각 시 손상에 둔감하고 회복이 용이하다. 도전성 전극 소재에 관한 내용은 전자소자에서 설명된 내용을 적용할 수 있다. 특히 TiN과 같은 내열 및 내산화성 금속 질화물과 같은 도전성 전극 소재가 더욱 바람직하다.
상기 (C) 단계는 마이크로채널 플레이트를 제거하여 박막구조체만 남도록 하는 단계이다. 도 8c에 도시된 바와 같이 본 단계에 의해 중공형 마이크로채널 플레이트 형상 또는 마이크로채널의 일면이 막힌 중공형 마이크로채널 플레이트 형상의 박막구조체가 형성된다. 박막구조체에서 마이크로채널은 기판 표면에 수직하고, 상호 평행하게 정렬되게 된다. 상기 마이크로채널 플레이트는 유리 또는 고분자 소재로 이루어져 있으므로, 본 단계에서는 박막구조체에 영향을 미치지 않고, 마이크로채널 플레이트를 제거할 수 있는 수단을 사용하여 수행될 수 있다. 예를 들어, 마이크로채널 플레이트가 유리인 경우에는 희석된 불산 또는 NH4F와 HF의 혼합용액(BOE, buffered oxide etchant)을 사용하여 습식 딥아웃(wet dip out)할 수 있다. 본 단계에서는 습식 딥아웃에 의해 마이크로채널 플레이트가 완전히 제거되도록 풀 딥아웃으로 수행할 수도 있으며, 혹은 일부의 마이크로채널 플레이트가 잔류하도록 부분 딥아웃을 수행할 수도 있다. 잔류된 마이크로채널 플레이트는 지지체로서 작용하여 박막구조체가 찌그러지거나 쓰러지는 것을 방지하도록 보강하는 역할을 할 수 있다. 그러나 잔류하는 마이크로채널 플레이트가 너무 많은 경우에는 전자소자의 밀도를 저하시키므로, 부분 딥아웃을 하는 경우에는 마이크로채널 플레이트 두께의 10% 이하가 잔류하도록 하는 것이 바람직하다.
본 단계(증착 후 마이크로채널 플레이트를 제거하는 단계)를 수행하기 위하여 마이크로채널 플레이트가 노출되도록 박막구조체의 적어도 한 개소에, 바람직하게는 제작될 전자소자의 특성을 저해하지 않는 범위에서 여러 개소에 개구부가 형성되어야 함은 당연하다(미도시).
상기 (D) 단계는 1층 이상의 박막을 형성하는 단계로, (C) 단계의 마이크로채널 플레이트 제거 후 박막구조체가 중공형 마이크로채널 플레이트 구조이므로 중공형 마이크로채널 플레이트 내부와 외부에 동시에 박막이 형성된다. 따라서, 본 단계에서는 박막구조체를 기준으로 대칭적으로 박막이 적층되며, 이를 도 8d에 도시하였다.
본 단계는 박막을 적층하는 것으로 간단히 기재하였으나, 박막의 적층속도를 빠르게 하거나 혹은 계면 특성을 향상시키기 위하여 종래기술에 알려진 단계를 추가로 포함할 수 있다. 예를 들어, 도전성 전극층 상에 유전막을 적층하는 경우에 부반응에 따른 변형을 억제하기 위하여 도전성 전극층에 NH3 Plasma 공정을 추가로 수행할 수 있다. 이와 같은 추가적인 공정은 다층박막 적층 시 수반되는 문제점을 해결하고, 형성된 박막의 특성을 향상시키기 위한 것으로 종래기술에 의해 알려진 기술을 적용하는 것은 당업자에게는 용이할 것이다. 또한, 본 발명에서 마이크로채널 플레이트로 일면에 캐리어 기판이 부착된 것을 사용할 수 있다고 기재하였으나, 경우에 따라서는 (B) 단계 이후 및 (D) 단계 적층 중간에 캐리어 기판을 부착할 수도 있으며, 이를 제외하는 것은 아니다.
본 실시예에서는 도 8d~8f에 걸쳐 박막구조체의 내주면과 외주면에 각각 3층의 박막이 형성되는 것을 예시하였다. 즉, 본 예시에서는 제1 박막쌍(21), 제2 박막쌍(22) 및 제3 박막쌍(23)으로 이루어진 다층박막이 형성되어 있다.
다층박막 형성 시 마지막으로 형성되는 박막은 도전성 전극층이 되도록 하는 것이 바람직하다. 혹은 상기 (D) 단계 이후에, (E) 상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역을 도전성 전극 소재로 채워 도전성 전극층을 형성하는 단계를 추가로 포함하는 것이 바람직하다. 도 8g는 다층박막을 적층한 후 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역을 채워주는 것을 도시한 것이다. 또는 다층박막을 적층하면서 박막구조체의 내부와 외부에 동시에 적층함에 따라 외부의 공간에는 박막이 형성되지 않으면서 내부의 공간이 n번째 물질의 박막으로 채워지는 경우에는 외부의 채워지지 않는 공간을 n번째 물질로 모두 채워지도록 하는 것에 의해 본 단계를 수행할 수 있다. 위와 반대로 외부 공간이 채워지고, 내부 공간이 채워지지 않는 경우에도 마찬가지로 적용된다.
본 발명의 전자소자의 제조방법에서 다층박막의 구체적인 구성 성분은 전자소자의 목적에 따라 적절하게 선택될 수 있다. 예를 들어 커패시커의 경우라면 다층박막이 전도성 금속층과 유전층으로 교호적으로 이루어질 수 있으며, 이에 대한 상세한 설명은 전자소자에 대한 설명을 참조할 수 있다.
1 : 전자소자
10 : 박막구조체
21 : 제1 박막쌍 22 : 제2 박막쌍
23 : 제3 박막쌍
30 : 캐리어 기판
40 : 마이크로채널 플레이트

Claims (22)

  1. 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트 형상의 박막구조체: 및
    상기 박막구조체의 내주면과, 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;
    을 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자.
  2. 서로 평행한 복수개의 마이크로채널이 기판의 표면에 수직하게 배열된 마이크로채널 플레이트의 내부 공간이 비어있는 중공형 마이크로채널 플레이트에서, 하단의 박막이 제거되고 마이크로채널의 하부 말단이 막힌 형상의 박막구조체: 및
    상기 마이크로채널의 하부 말단을 연결하는 가상의 박막과 박막구조체의 내주면이 형성하는 공간과, 마이크로채널쪽 외주면에 각각 형성되어 쌍을 이루는 1층 또는 2층 이상의 박막;
    을 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자.
  3. 청구항 2에 있어서,
    상기 박막구조체의 저면에 결합된 캐리어 기판을 추가로 포함하는 것을 특징으로 하는 전자소자.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 박막구조체의 내주면에는 유리 재질의 지지재 층이 추가로 형성되어 있는 것을 특징으로 하는 다층박막 기반의 전자소자.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 박막구조체의 인접한 마이크로채널의 중심 간의 거리가 5 ㎛보다 작은 것을 특징으로 하는 다층박막 기반의 전자소자.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 마이크로채널의 종횡비가 100~1000인 것을 특징으로 하는 다층박막 기반의 전자소자.
  7. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역이 도전성 전극 소재로 채워져 있는 도전성 전극층인 것을 특징으로 하는 다층박막 기반의 전자소자.
  8. 청구항 7에 있어서,
    상기 도전성 전극층 형성에 사용되는 물질은 귀금속, 금속, 내열금속 질화물, 도전성 산화물 또는 N 타입 도핑된 폴리실리콘인 것을 특징으로 하는 다층박막 기반의 전자소자.
  9. 청구항 7에 있어서,
    상기 전자소자는 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막이 유전체층과 도전성 전극층이 교호적으로 적층된 커패시터인 것을 특징으로 하는 다층박막 기반의 전자소자.
  10. 청구항 9에 있어서,
    상기 유전체층은 실리콘, 지르코늄, 티타늄, 탄탈륨, 하프늄 알루미늄, 알칼리 금속 및 알칼리 토금속으로부터 선택된 하나 이상의 금속의 산화물 또는 ONO 유전체로 이루어진 것을 특징으로 하는 전자소자.
  11. 청구항 7에 있어서,
    상기 전자소자는 박막구조체와 그 내주면 및 외주면에 형성된 박막이 이루는 다층박막이 고체전해질층과 도전성 전극층이 교호적으로 적층된 전고체 배터리인 것을 특징으로 하는 다층박막 기반의 전자소자.
  12. (A) 복수개의 마이크로채널이 표면과 수직하게 정렬되어 있는 마이크로채널 플레이트을 준비하는 단계;
    (B) 상기 마이크로채널 플레이트에 박막구조체를 증착하는 단계;
    (C) 상기 마이크로채널 플레이트를 제거하는 단계; 및
    (D) 상기 박막구조체의 양면에 1층 이상의 박막을 순차적으로 적층하는 단계;
    를 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  13. 청구항 12에 있어서,
    상기 마이크로채널 플레이트의 일면에 캐리어 기판이 부착되어 있는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  14. 청구항 13에 있어서,
    상기 (D) 단계 이후에 상기 캐리어 기판을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  15. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 마이크로채널 플레이트는 유리 또는 고분자 재질인 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  16. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 마이크로채널의 종횡비가 100~1000인 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  17. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 (A) 단계 및 (C) 단계는 ALD 또는 PEALD 공정에 의해 이루어지는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  18. 청구항 15에 있어서,
    박막구조체는 도전성 전극 소재로 이루어진 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  19. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 (B) 단계는 희석된 불산 또는 NH4F와 HF의 혼합용액을 사용하여 이루어지는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  20. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 (B) 단계 이후 마이크로채널 플레이트 두께의 0%~10%가 잔류하는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  21. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 (D) 단계에서 마지막으로 형성되는 박막은 도전성 전극층인 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
  22. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 (D) 단계 이후에,
    (E) 상기 박막구조체의 내주면과 외주면의 최외곽 박막 외측 영역을 도전성 전극 소재로 채워 도전성 전극층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 다층박막 기반의 전자소자의 제조방법.
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