KR102531349B1

KR102531349B1 - 발광소자

Info

Publication number: KR102531349B1
Application number: KR1020160002695A
Authority: KR
Inventors: 원종학; 음정현
Original assignee: 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority date: 2016-01-08
Filing date: 2016-01-08
Publication date: 2023-05-11
Anticipated expiration: 2036-01-08
Also published as: KR20170083349A

Abstract

실시 예는, 버퍼층; 상기 버퍼층상에 배치되는 제1멀티층(multi-layer); 및 상기 제1멀티층상에 배치되는 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 발광구조물을 포함하고, 상기 제1멀티층은 교번 적층된 AlGaN층 및 GaN층을 포함하는 발광소자를 개시한다.

Description

발광소자{LIGHT EMITTING DEVICE}

실시 예는 발광소자에 관한 것이다.

발광 다이오드(Light Emitting Diode)는 전기에너지를 빛 에너지로 변환하는 화합물 반도체 소자로서, 화합물반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.

질화물반도체 발광소자는 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 갖고 있다. 따라서, LCD(Liquid Crystal Display) 표시 장치의 백라이트, 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 등으로 응용이 확대되고 있다.

발광소자는 반도체층에 존재하는 결정 결함에 의해 정전기 방전(Electro Static Discharge: ESD)에 대한 내성이 취약한 문제가 있다. 발광소자를 쇼트키 다이오드 또는 제너 다이오드와 병렬로 연결시켜 ESD로부터 발광소자를 보호할 수 있으나 이 경우 가격이 상승하고 추가적인 광 손실이 발생한다.

실시 예는 ESD에 대해 내성이 강한 발광소자를 제공한다.

본 발명의 일 실시 예에 따른 발광소자는, 버퍼층; 상기 버퍼층상에 배치되는 제1멀티층(multi-layer); 및 상기 제1멀티층상에 배치되는 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 발광구조물을 포함하고, 상기 제1멀티층은 교번 적층된 AlGaN층 및 GaN층을 포함한다.

상기 제1멀티층은, 상기 버퍼층상에 교번 적층된 AlGaN층 및 GaN층을 포함하는 제1서브층; 상기 제1서브층상에 배치된 제1도전성 GaN층; 및 상기 제1도전성 GaN층 상에 교번 적층된 AlGaN층 및 GaN층을 포함하는 제2서브층을 포함할 수 있다.

상기 제1도전성 GaN층의 두께는 상기 제1서브층 및 제2서브층보다 두꺼울 수 있다.

상기 제1서브층의 두께는 상기 제2서브층의 두께보다 두꺼울 수 있다.

상기 버퍼층과 제1멀티층 사이에 배치되는 제2도전성 GaN층을 포함하고, 상기 제1도전성 GaN층의 도핑 농도는 상기 제2도전성 GaN층의 도핑 농도보다 높을 수 있다.

상기 AlGaN층은 상기 GaN층보다 얇을 수 있다.

실시 예에 따른 발광소자는 상기 n형 반도체층상에 배치되는 제1전극, 및 상기 p형 반도체층상에 배치되는 제2전극을 포함하고, 제1도전성 GaN층은 상기 제1전극 및 제2전극보다 상기 버퍼층에 가까울 수 있다.

상기 AlGaN층은 두께 방향으로 Al의 농도가 변화할 수 있다.

상기 제1서브층의 AlGaN층의 Al 농도는 상기 제2서브층의 AlGaN층의 Al 농도보다 높을 수 있다.

상기 제1멀티층은, 상기 버퍼층상에 교번 적층된 AlGaN층 및 GaN층을 포함하는 제1서브층; 상기 제1서브층상에 배치된 제1도전성 GaN층; 및 상기 제1도전성 GaN층 상에 교번 적층된 제1 AlGaN층 및 제2 AlGaN층을 포함하는 제2서브층을 포함하고, 상기 제1 AlGaN층의 Al 농도는 상기 제2 AlGaN층의 Al 농도보다 높을 수 있다.

본 발명의 일 실시 예에 따른 발광소자는 중간층을 더 포함하고, 상기 중간층은, 복수 개의 홈을 포함하는 트리거층; 및 상기 트리거층상에 배치되는 표면층을 포함하고, 상기 트리거층과 표면층은 조성이 상이하다.

상기 홈은 단면이 V자 형상일 수 있다.

상기 트리거층과 표면층은 상기 제1반도체층의 성장 온도보다 낮은 온도에서 성장할 수 있다.

상기 트리거층의 두께는 표면층의 두께보다 두꺼울 수 있다.

상기 트리거층의 표면 거칠기는 상기 표면층의 표면 거칠기보다 거칠 수 있다.

상기 중간층과 활성층 사이에 배치되는 제2멀티층을 포함하고, 상기 제2멀티층은 교번 적층된 제1층과 제2층을 포함하고, 상기 제1층은 인듐, 갈륨, 질화물을 포함하고, 상기 제2층은 갈륨, 질화물을 포함할 수 있다.

상기 표면층은 두께 방향으로 복수 개의 층을 포함할 수 있다.

상기 복수 개의 층은 상기 제2멀티층에 가까워질수록 두께는 감소하고 인듐 농도는 증가할 수 있다.

상기 복수 개의 층 중에서 상기 제2멀티층과 가장 가까운 층의 인듐 농도는 상기 제2멀티층의 인듐 농도보다 작거나 동일할 수 있다.

상기 트리거층은 갈륨 및 질화물을 포함하고, 상기 표면층은 인듐, 갈륨, 및 질화물을 포함할 수 있다.

실시 예에 따르면, ESD에 강한 발광소자를 제작할 수 있다.

또한, 광출력이 개선된 발광소자를 제작할 수 있다.

또한, 초격자층의 구조가 단순하여 기존 공정에 쉽게 추가할 수 있다.

또한, n전극 배치를 고려할 필요가 없어 공정이 간소해질 수 있다.

또한, 반도체층의 결정성을 개선할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시 예에 따른 발광소자를 보여주는 도면이고,
도 2는 도 1의 제1멀티층을 보여주는 도면이고,
도 3은 제1실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고,
도 4는 제2실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고,
도 5는 제3실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고,
도 6은 제4실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고,
도 7은 제5실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고,
도 8은 도 1의 제1멀티층의 변형예이고,
도 9는 도 1의 중간층을 설명하기 위한 도면이고,
도 10은 도 9의 B부분 확대도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예를 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 실시 예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 실시 예의 권리 범위를 벗어나지 않으면서 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있고, 유사하게 제 1 구성 요소도 제 2 구성 요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 발광소자를 보여주는 도면이고, 도 2는 도 1의 제1멀티층을 보여주는 도면이다.

도 1을 참고하면, 실시 예에 따른 발광소자(100)는 기판(110), 버퍼층(120), 제1멀티층(130), 제1반도체층(140), 활성층(160), 전자 차단층(170), 및 제2반도체층(180)을 포함할 수 있다.

기판(110)은 전도성 기판 또는 절연성 기판을 포함한다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al₂O₃), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.

제1반도체층(140)과 기판(110) 사이에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 기판(110) 상에 구비된 발광 구조물과 기판(110)의 격자 부정합을 완화할 수 있다.

버퍼층(120)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층(120)에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.

버퍼층(120)은 n형 도펀트가 도핑되지 않는 U-GaN층과 n형 도펀트가 도핑된 nGaN층(이하 제2도전성 GaN층)을 포함할 수 있다.

제1멀티층(130)은 복수 개의 초격자층으로 형성되어 반도체층에서 수직 성장하는 전위(dislocation, D)을 억제할 수 있다. 제1멀티층(130)은 교번 적층된 AlGaN층 및 GaN층을 포함할 수 있다.

제1멀티층(multi-layer, 130)은 제1반도체층(140)에 비해 전도도가 높아서 전류 쏠림 현상(Current crowding)을 방지할 수 있다. 제1반도체층(140)으로 주입된 전류(C)는 제1반도체층(140)보다 저항이 낮은 제1멀티층(130)에 의해 횡방향으로 분산되어 활성층(160)으로 주입될 수 있다. 따라서, 제1멀티층(130)이 제1전극(192)보다 낮은 위치에 배치되어도 전류 쏠림 현상(Current crowding)을 방지할 수 있다. 그 결과, 제1전극(192)을 제1멀티층(130)보다 낮게 배치할 필요가 없으므로 제1반도체층(140)를 식각하는 공정 및/또는 제1전극(192)를 형성하는 공정이 단순해질 수 있다.

제1반도체층(140)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1반도체층(140)에 제1도펀트가 도핑될 수 있다. 제1반도체층(140)은 In_x1Al_y1Ga_1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1반도체층(140)은 n형 반도체층일 수 있다.

활성층(160)은 제1반도체층(140)을 통해서 주입되는 전자(또는 정공)와 제2반도체층(180)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(160)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.

활성층(160)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(160)의 구조는 이에 한정하지 않는다.

제2반도체층(180)은 활성층(160) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2반도체층(180)에 제2도펀트가 도핑될 수 있다. 제2반도체층(180)은 In_x5Al_y2Ga₁ _-x5- _y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2반도체층(180)은 p형 반도체층일 수 있다.

활성층(160)과 제2반도체층(180) 사이에는 전자 차단층(EBL, 170)이 배치된다. 전자 차단층(170)은 제1반도체층(140)에서 공급된 전자가 제2반도체층(180)으로 빠져나가는 흐름을 차단하여, 활성층(160) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(170)의 에너지 밴드갭은 활성층(160) 및/또는 제2반도체층(180)의 에너지 밴드갭보다 클 수 있다.

전자 차단층(170)은 In_x1Al_y1Ga₁ _-x1- _y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.

제1전극(192)은 일부가 노출된 제1반도체층(140)상에 형성될 수 있다. 또한, 제2반도체층(180)상에는 제2전극(191)이 형성될 수 있다.

도 2를 참고하면, 제1멀티층(130)은 버퍼층(120)상에 교번 적층된 AlGaN층(131a)과 GaN층(131b)을 포함하는 제1서브층(131), 제1서브층(131)상에 배치된 제1도전성 GaN층(132), 및 제1도전성 GaN층(132) 상에 교번 적층된 AlGaN층(133a) 및 GaN층(133b)을 포함하는 제2서브층(133)을 포함할 수 있다.

제1멀티층(130)은 AlGaN층(131a)과 GaN층(131b)이 교대로 적층된 초격자 구조에 GaN층(132)이 삽입된 구조일 수 있다. 따라서, 구조가 단순하여 기존 공정에 적용하기 용이하다.

제1서브층(131)은 AlGaN층(131a)과 GaN층(131b)이 교대로 배치될 수 있다. AlGaN층(131a)의 두께는 약 100nm 내지 200nm일 수 있다. GaN층의 두께는 200nm 내지 300nm일 수 있다. AlGaN층(131a)은 GaN층(131b)의 두께에 비해 얇게 형성될 수 있다. AlGaN층(131a) 및/또는 GaN층(131b)은 Si와 같은 n형 도펀트로 도핑하여 저항을 낮출 수 있다.

제1서브층(131)의 두께는 약 5000nm 내지 6000nm일 수 있다. 제1멀티층(130)을 구성하는 복수 개의 서브층 중에서 가장 하부에 배치된 제1서브층(131)이 전위 생성 억제에 가장 큰 역할을 할 수 있다. 따라서, 제1서브층(131)의 두께를 가장 두껍게 할 수 있다. 제1멀티층(130)의 총 두께가 18000nm인 경우 제1서브층(131)은 총 두께의 1/3정도로 제작할 수 있다.

제1도전성 GaN층(132)은 제1서브층(131)과 제2서브층(133) 사이에 배치된다. 제1서브층(131)과 제2서브층(133)이 연속하여 배치된 경우에 비해 제1도전성 GaN층(132)이 배치된 경우 전위(D) 억제 효과가 뛰어나다.

전위(D)는 제1도전성 GaN층(132) 내부에서 상대적으로 하드(hard)한 제2서브층(133)으로 전파되지 못하고 제1도전성 GaN층(132)을 따라 횡방향으로 전파될 수 있다. 이를 위해 제1도전성 GaN층(132)의 두께는 제1서브층(131)보다 두꺼울 수 있다. 제1도전성 GaN층(132)의 두께는 약 7000nm 내지 9000nm일 수 있다.

제1도전성 GaN층(132)은 n형 도펀트에 의해 도핑될 수 있다. 도핑 농도는 1×10¹⁹/cm³ 이하이거나, 1×10¹⁸/cm³이상 1×10¹⁹/cm³이하일 수 있다. 각 서브층(131, 133)은 저항이 높은 Al을 다량 함유하고 있어 저항이 높다. 따라서, 제1도전성 GaN층(132)을 도핑함으로써 제1멀티층(130)의 총 저항을 낮출 수 있다. 제1도전성 GaN층(132)의 도핑 농도는 제1반도체층(140)의 적어도 일부 구간의 도핑 농도보다 높을 수 있다.

제1도전성 GaN층(132)은 제1서브층(131)과 제2서브층(133) 사이에 공간을 형성하여 전위(D)의 성장 방향을 벤딩시킬 수 있다. 또한, 제1멀티층(130)의 저항을 낮추어 전류를 분산시킬 수 있다. 따라서, 발광소자는 정전기 방전(ESD)에 대한 내성을 향상되는 동시에 동작 전압이 낮아질 수 있다.

제2서브층(133)의 두께는 약 1500nm 내지 3000nm일 수 있다. 제2서브층(133)은 AlGaN층(133a)과 GaN층(133b)이 교대로 배치될 수 있다. AlGaN층(133a)의 두께는 약 100nm 내지 200nm일 수 있다. GaN층(133b)의 두께는 200nm 내지 300nm일 수 있다. AlGaN층(133a) 및/또는 GaN층(133b)은 n형 분순물로 도핑될 수 있다.

하기 표 1은 제1멀티층(130)이 없는 종래 발광소자(비교예)와 제1멀티층을 구비한 발광소자(실시예 1)를 제작하고, 순방향 전압(VF1), 역방향 항복전압(VR), 정격 동작전압(VF3), 역방향 누설전류(IR), 광출력(IV), 발광파장(WD), 및 ESD 수율을 측정한 값이다. ESD 수율은 정전방전을 시켰을 때 정상 작동하는 발광소자의 비율일 수 있다.

	VF1	VF3	VR	IR	WD	IV	ESD
비교예	2.24	2.86	24.1	0.003	452.7	152.3	43.8%
실시예 1	2.28	2.86	24.1	0.006	451.7	152.0	81.9%

표 1을 참고하면, 실시 예 1은 비교예에 비해 ESD 수율이 크게 개선되었음을 알 수 있다. 즉, 제1멀티층(130)에 의해 전류가 분산되고 전위의 수직 성장이 억제되어 ESD 내성이 향상된 것으로 판단된다. 또한 광출력(IV)도 향상된 것을 알 수 있다.

도 3은 제1실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고, 도 4는 제2실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고, 도 5는 제3실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고, 도 6은 제4실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이고, 도 7은 제5실시예에 따른 제1멀티층의 에너지 밴드를 보여주는 도면이다.

도 3을 참고하면, 도 2의 구조에 따른 제1멀티층(130)은 제1서브층(131)의 AlGaN층(131a)과 제2서브층(133)의 AlGaN층(133a)이 동일한 에너지 밴드를 갖는 것을 알 수 있다. 즉, 제1서브층(131)의 AlGaN층(131a)과 제2서브층(133)의 AlGaN층(133a)은 Al의 함량이 동일할 수 있다.

도 4를 참고하면, 제1서브층(131)의 AlGaN층(131a)는 두께 방향으로 기울기(S1)를 가질 수 있다. 기울기(S1)는 AlGaN층(131a) 성장시 Al의 농도를 일정하게 감소시켜 형성할 수 있다. 이러한 구성은 응력(Strain)을 감소시키는 장점이 있다. 제2서브층(133)의 AlGaN층(133a) 역시 동일한 방법으로 제작할 수 있다.

도 5를 참고하면, 제1서브층(131)의 AlGaN층(131a)은 제2서브층(133)의 AlGaN층(133a) 보다 에너지 밴드가 높은 것을 알 수 있다. 즉, 제1서브층(131)의 AlGaN층(131a)의 Al 함량이 제2서브층(133)의 AlGaN층(133a)의 Al 함량보다 높을 수 있다.

전술한 바와 같이 제1서브층(131)의 전위 억제 효과가 높으므로 제1서브층(131)에서 Al 함량을 높이는 반면, 전체 저항은 낮추기 위해 제2서브층(133)의 AlGaN층(131a)은 Al 함량은 낮출 수 있다. 또한, 제1서브층(131)과 제2서브층(133)을 n형 도펀트로 도핑하여 전체 저항을 낮출 수 있다.

도 6을 참고하면, 도 5의 구조에서 제1서브층(131)의 AlGaN층(131a)는 두께 방향으로 기울기(S2)를 가질 수 있다. 기울기(S2)는 AlGaN층(131a) 성장시 Al의 농도를 일정하게 감소시켜 형성할 수 있다. 이러한 구성은 응력(Strain)을 감소시키는 장점이 있다. 제2서브층(133)의 AlGaN층(133a) 역시 동일한 방법으로 제작할 수 있다.

도 7을 참고하면, 제2서브층(133)은 제1AlGaN층(133c)과 제2AlGaN층(133d)을 교번 적층하여 형성할 수 있다. 일 예로, 제1AlGaN층(133c)의 Al 함량은 5%이고, 제2AlGaN층(133d)의 Al 함량은 2%일 수 있다. 이러한 구성에 의하면 전위 억제 효과를 높일 수 있다.

도 8은 도 1의 제1멀티층의 변형예이다.

도 8을 참고하면, 버퍼층(120)은 기판(110)상에 배치되는 U-GaN층(121), 및 제2도전성 GaN층(122)을 포함할 수 있다. 버퍼층(120)은 기판(110)과 반도체층의 격자 부정합을 완화할 수 있다.

제1도전성 GaN층(132)은 제2도전성 GaN층(122)보다 전도도가 높을 수 있다. 즉, 제1도전성 GaN층(132)의 도핑 농도가 제2도전성 GaN층(122)보다 더 높을 수 있다. 제2도전성 GaN층(122)의 도핑 농도는 1×10¹⁸/cm³이하일 수 있다. 따라서, 제1도전성 GaN층(132)은 제1멀티층(130)의 전체 저항을 낮출 수 있다. 제1도전성 GaN층(132)의 전도도는 제1반도체층(140)의 일부 구간의 전도도보다 높을 수 있다.

제2서브층(133)과 제3서브층(135) 사이에는 스페이스층(134)이 배치될 수 있다. 스페이스층(134)은 제2도전성 GaN층(132)과 동일한 층일 수 있다. 또는, 스페이스층(134)은 AlGaN 벌크를 포함할 수 있다.

제1서브층(131)에서 제3서브층(135)으로 갈수록 AlGaN의 Al농도는 낮아질 수 있다. 또한, 제1서브층(131)에서 제3서브층(135)으로 갈수록 각 서브층의 두께는 얇아질 수 있다. 일 예로, 제1서브층(131)은 AlGaN층(131a)과 GaN층(131b)이 10페어(pair)를 갖는 반면, 제3서브층(135)은 3페어만을 가질 수 있다.

도 9는 도 1의 중간층을 설명하기 위한 도면이고, 도 10은 도 9의 B부분 확대도이다.

도 9 및 도 10을 참고하면, 활성층(160)의 하부에는 전위(D)에 의해 유발되는 V형상의 홈(v-pit)이 형성될 수 있다. 홈(H)은 전위(D)가 활성층(160) 및 제2반도체층(180)으로 연장되는 것을 방지하여 발광소자의 품질을 향상시킬 수 있다. 또한, 홈(H)은 전위(D)에 의한 누설 전류를 방지하여 ESD 내성을 강화할 수 있다.

중간층(150)은 홈(H)의 생성을 유도하는 트리거층(151), 및 트리거층(151)상에 형성되는 표면층(152)을 포함할 수 있다. 트리거층(151)은 약 700℃ 내지 900℃에서 저온 성장된 GaN층일 수 있다. 따라서, 트리거층(151)의 밀도는 1×10¹⁷/cm³ 이하일 수 있다. 저온 성장된 트리거층(151)은 홈(H)의 사이즈를 증가시키는데 유리하나, 갈륨(Ga)의 모빌리티가 낮아 표면이 거친 문제가 있다.

트리거층(151)의 두께는 100nm 내지 200nm일 수 있다. 두께가 100nm미만인 경우에는 상대적으로 홈(H)의 사이즈가 작아져 ESD에 대해 충분한 내성을 가질 수 없다. 또한, 두께가 200nm를 초과하는 경우에는 홈(H)의 사이즈가 너무 커져서 발광면적이 작아질 수 있다.

표면층(152)은 트리거층(151) 상에 배치된다. 표면층(152)은 약 700℃ 내지 900℃에서 저온 성장한 InGaN층일 수 있다. 따라서, 표면층(152)의 밀도는 제1반도체층(140)보다 낮고, 트리거층(151)의 밀도와 동일할 수 있다. 즉, 표면층(152)의 밀도는 1×10¹⁷/cm³ 이하일 수 있다. 인듐(In)은 갈륨(Ga)에 비해 상대적으로 모빌리티가 우수하여 결정성이 향상되며, 상대적으로 매끄러운 표면을 제공할 수 있다.

표면층(152)의 두께는 약 10 nm 내지 100nm, 또는 10nm 내지 50nm일 수 있다. 표면층(152)의 두께가 100nm를 초과하는 경우 홈(H)의 사이즈가 감소하여 동작전압이 증가하고 ESD 내성이 약해질 수 있다.

표면층(152)은 인듐의 조성이 1.0원자%이상 5.0원자%이하일 수 있다. 인듐의 농도가 1.0원자%미만인 경우에는 저온 성장시 표면의 평탄화가 어려우며, 5.0원자%를 초과하면 홈(H) 사이즈가 감소할 수 있다.

중간층(150)과 활성층(160) 사이에는 제2멀티층(153)이 배치될 수 있다. 제2멀티층(153)은 InGaN층(153a)과 GaN층(153b)이 반복 적층된 구조일 수 있다. 제2멀티층(153)은 주입되는 전류를 분산할 수 있다. 또한, 활성층(160) 내부의 응력을 완화할 수 있다. 중간층(150)과 제2멀티층(153) 사이의 계면이 매끄럽고 중간층(150)의 결정성이 개선되므로 광출력은 향상될 수 있다.

하기 표 2는 표면층 없이 트리거층(151)만을 구비한 발광소자(비교예)와 두께가 50nm인 표면층 및 두께가 200nm인 트리거층을 구비한 발광소자(실시예 2), 및 두께가 100nm인 표면층 및 두께가 150nm인 트리거층을 구비한 발광소자(실시예 3)를 제작하고, 이들의 광도(Po) 및 발광파장(WD)을 측정한 결과이다.

	Po	WD
비교예	97.50(100.0%)	453.0
실시예 2	98.10(100.6%)	453.2
실시예 3	97.64(100.1%)	453.0

표 1을 참고하면, 실시예 2는 비교예보다 광출력이 약 0.6% 향상되었음을 확인할 수 있다. 표면층에 의해 계면이 매끄러워지고 결정성이 개선되어 광출력이 향상된 것을 알 수 있다.

표면층(152)은 In의 농도가 상이한 복수 개의 표면층(152a 내지 152d)을 포함할 수 있다. 복수 개의 표면층(152a 내지 152d)은 제2멀티층(153) 방향으로 갈수록 두께가 얇고 In 농도는 높아지게 배치될 수 있다. 이러한 구성에 의하면 격자 부정합에 따른 응력을 완화하여 광출력을 향상시킬 수 있다.

일 예로, 제1표면층(152a)은 50nm의 두께에 In의 농도는 1.0원자%이고, 제2 제2표면층(152b)은 40nm의 두께에 In의 농도는 2.0원자%이고, 제3표면층(152c)은 30nm의 두께에 In의 농도는 3.0원자%이고, 제4표면층(152d)은 20nm의 두께에 In의 농도는 4.0원자%일 수 있다.

제2멀티층(153)과 가장 가까운 제4표면층(152d)은 In의 농도가 제2멀티층(153)의 In 농도보다 작거나 동일하게 형성될 수 있다. 또는 제4표면층(152d)은 In의 농도가 활성층(160)의 In 농도보다 작거나 동일하게 형성될 수도 있다.

실시 예의 발광 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광 소자는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.

이때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.

그리고, 조명 장치는 기판과 실시 예의 발광 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.

이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

110: 기판
120: 버퍼층
130: 제1멀티층
140: 제1반도체층
150: 중간층
160: 활성층
180: 제2반도체층

Claims

버퍼층;
상기 버퍼층 상에 배치되는 제1멀티층(multi-layer); 및
상기 제1멀티층 상에 배치되는 n형 반도체층, 활성층, 및 p형 반도체층을 포함하는 발광구조물을 포함하고,
상기 제1멀티층은,
상기 버퍼층 상에 교번 적층된 AlGaN층 및 GaN층을 포함하는 제1서브층;
상기 제1서브층 상에 배치된 제1도전성 GaN층; 및
상기 제1도전성 GaN층 상에 교번 적층된 AlGaN층 및 GaN층을 포함하는 제2서브층을 포함하고,
상기 제1서브층의 AlGaN층은 상기 제1서브층의 GaN층보다 얇고,
상기 제1도전성 GaN층의 두께는 상기 제1서브층 및 제2서브층보다 두껍고,
상기 제1서브층의 두께는 상기 제2서브층의 두께보다 두꺼운 발광소자.
삭제
제1항에 있어서,
상기 버퍼층과 제1멀티층 사이에 배치되는 제2도전성 GaN층을 포함하고,
상기 제1도전성 GaN층의 도핑 농도는 상기 제2도전성 GaN층의 도핑 농도보다 높고,
상기 AlGaN층은 두께 방향으로 Al의 농도가 변화하고,
상기 제1서브층의 AlGaN층의 Al 농도는 상기 제2서브층의 AlGaN층의 Al 농도보다 높은 발광소자.
삭제
제1항에 있어서,
상기 n형 반도체층과 활성층 사이에 배치되는 중간층을 포함하고,
상기 중간층은,
복수 개의 홈을 포함하는 트리거층; 및
상기 트리거층상에 배치되는 표면층을 포함하고,
상기 트리거층과 표면층은 조성이 상이하고,
상기 홈은 단면이 V자 형상을 갖고,
상기 트리거층과 표면층은 상기 n형 반도체층의 성장 온도보다 낮은 온도에서 성장하고,
상기 트리거층의 두께는 표면층의 두께보다 두껍고,
상기 트리거층의 표면 거칠기는 상기 표면층의 표면 거칠기보다 거칠고,
상기 중간층과 활성층 사이에 배치되는 제2멀티층을 포함하고,
상기 제2멀티층은 교번 적층된 제1층과 제2층을 포함하고,
상기 제1층은 인듐, 갈륨, 질화물을 포함하고, 상기 제2층은 갈륨, 질화물을 포함하는 발광소자.
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