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KR102528296B1 - 표시 장치 - Google Patents

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KR102528296B1
KR102528296B1 KR1020150161728A KR20150161728A KR102528296B1 KR 102528296 B1 KR102528296 B1 KR 102528296B1 KR 1020150161728 A KR1020150161728 A KR 1020150161728A KR 20150161728 A KR20150161728 A KR 20150161728A KR 102528296 B1 KR102528296 B1 KR 102528296B1
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Abstract

본 발명의 실시예들은 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 제1 방향으로 연장된 제1 데이터선; 상기 제1 데이터선과 평행하게 이격 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선 중 하나와 연결된 화소회로; 및 상기 제1 데이터선 또는 상기 제2 데이터선의 외측에 상기 제1 방향으로 연장된 차폐선;을 포함한다.

Description

표시 장치{Ddisplay apparatus}
본 발명의 실시예들은 표시장치에 관한 것이다.
표시장치 중 유기발광표시장치는 자체 발광 특성을 가지며, 액정표시장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기발광표시장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
표시장치가 고해상도일수록 하나의 행을 구동하는 라인 타임이 짧아지고, 구동 트랜지스터의 문턱전압 보상을 위한 시간이 부족해짐에 따라, 보상 시간을 확보하기 위해 데이터 디먹싱 기술이 이용되고 있다.
그러나, 고해상도 표시장치에서 화소에 배치되는 신호선들의 수가 증가하여 신호선들 간의 크로스토크가 발생하는 문제점이 있다. 본 발명의 실시예들은 신호선들 간의 크로스토크를 최소화할 수 있는 화소 구조를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 제1 방향으로 연장된 제1 데이터선; 상기 제1 데이터선과 평행하게 이격 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선 중 하나와 연결된 화소회로; 및 상기 제1 데이터선 또는 상기 제2 데이터선의 외측에 상기 제1 방향으로 연장된 차폐선;을 포함한다.
본 실시예에 있어서, 상기 차폐선은 정전압을 인가하는 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장되고 제1 전원전압을 공급하는 구동전압선;을 더 포함하고, 상기 차폐선은 상기 구동전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 구동전압선은 상기 차폐선과 동일층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선에 교차하고, 상기 제1 방향과 수직인 제2 방향을 따라 연장된 초기화 전압선;을 더 포함하고, 상기 차폐선은 상기 초기화 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 차폐선은 상기 초기화 전압선의 상부 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장되고 제1 전원전압을 공급하는 구동전압선;을 더 포함하고, 상기 차폐선은 상기 제1 전원전압과 상이한 제2 전원전압을 공급하는 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 구동전압선은 상기 차폐선과 동일층에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 제1 방향으로 연장된 제1 데이터선; 상기 제1 데이터선과 평행하게 이격 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선 중 하나와 연결된 제1 화소회로; 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치된 제1 구동전압선; 상기 제2 데이터선과 평행하게 이격 배치된 제3 데이터선; 상기 제3 데이터선과 평행하게 이격 배치된 제4 데이터선; 상기 제3 데이터선 및 상기 제4 데이터선 중 하나와 연결된 제2 화소회로; 상기 제3 데이터선과 상기 제4 데이터선 사이에 배치된 제2 구동전압선; 및 상기 제1 방향으로 연장되고, 상기 제2 데이터선과 상기 제3 데이터선 사이에 배치된 차폐선;을 포함한다.
본 실시예에 있어서, 상기 차폐선은 정전압을 인가하는 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 차폐선은 상기 제1 구동전압선 및 상기 제2 구동전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 구동전압선 및 상기 제2 구동전압선은 상기 차폐선과 동일층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선 내지 제4 데이터선에 교차하고, 상기 제1 방향과 수직인 제2 방향을 따라 연장된 초기화 전압선;을 더 포함하고, 상기 차폐선은 상기 초기화 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 차폐선은 상기 초기화 전압선의 상부 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 구동전압선 및 상기 제2 구동전압선은 제1 전원전압을 공급하고, 상기 차폐선은 상기 제1 전원전압과 상이한 제2 전원전압을 공급하는 배선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 구동전압선 및 상기 제2 구동전압선은 상기 차폐선과 동일층에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 다수의 화소들이 행렬로 배열된 화소부를 포함하고, 상기 다수의 화소들 각각은, 제1 방향으로 연장된 제1 데이터선; 상기 제1 데이터선과 평행하게 이격 배치된 제2 데이터선; 상기 제1 데이터선 및 상기 제2 데이터선 중 하나와 연결된 화소회로; 및 상기 제1 데이터선 또는 상기 제2 데이터선의 외측에 상기 제1 방향으로 연장된 차폐선;을 포함하고, 상기 화소부는 적어도 하나의 화소 영역들로 구분되고, 상기 화소 영역별로 기 설정된 정전압이 상기 차폐선으로 공급된다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장되고 제1 전원전압을 공급하는 구동전압선;을 더 포함하고, 상기 화소 영역들 중 적어도 하나의 영역에 배치된 화소의 차폐선은 상기 구동전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선에 교차하고, 상기 제1 방향과 수직인 제2 방향을 따라 연장된 초기화 전압선;을 더 포함하고, 상기 화소 영역들 중 적어도 하나의 영역에 배치된 화소의 차폐선은 상기 초기화 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장되고 제1 전원전압을 공급하는 구동전압선;을 더 포함하고, 상기 화소 영역들 중 적어도 하나의 영역에 배치된 화소의 차폐선은 상기 제1 전원전압과 상이한 제2 전원전압을 공급하는 전압선과 전기적으로 연결될 수 있다.
본 발명의 실시예들은 두 개의 데이터선이 배치되는 화소를 포함하는 표시장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3은 도 1에 도시된 표시장치의 일부 구성을 개략적으로 도시한 블록도이다.
도 4는 도 3의 표시장치의 구동방법을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 임의의 열의 홀수 행의 제1 화소(PX1)와 짝수 행의 제2 화소(PX2)를 개략적으로 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 차폐선이 구동전압선인 화소의 평면도이다.
도 7은 도 6의 A-A'를 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 차폐선이 초기화 전압선인 화소의 평면도이다.
도 9는 도 8의 B-B'를 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 차폐선이 제2 전원전압선인 화소의 평면도이다.
도 11은 제2 전원전압선의 배치를 설명하는 평면도이다.
도 12는 도 10의 C-C'를 따라 절단한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 화소 배치를 설명하는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "대응하는" 또는 "대응하게"라는 용어는 문맥에 따라서 동일한 열 또는 행에 배치된다 또는 연결된다는 것을 의미할 수 있다. 예컨대, 제1 부재가 복수의 제2 부재들 중에서 "대응하는" 제2 부재에 연결된다는 것은 제1 부재와 동일 열 또는 동일 행에 배치된 제2 부재에 연결된다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치(100)는, 화소부(110), 데이터 구동부(120), 데이터 분배부(130), 주사 구동부(140) 및 제어부(150)를 포함한다. 표시장치(100)는 유기발광표시장치일 수 있다.
화소부(110)는 다수의 주사선들(SL1 내지 SLn), 다수의 데이터선들(DL11 내지 DL2m), 다수의 발광 제어선들(EL1 내지 ELn) 및 다수의 화소(PX)들을 포함한다.
다수의 주사선들(SL1 내지 SLn)은 행으로 배열되며 각각 주사신호를 전달한다. 각 화소에 연결된 주사선은 제1 주사신호(GI)를 인가하는 제1 주사선(GIL), 제2 주사신호(GW)를 인가하는 제2 주사선(GWL) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBL)을 포함할 수 있다(도 2 참조).
다수의 데이터선들(DL1 내지 DLm)은 열로 배열되며 각각 데이터신호를 전달한다. 하나의 열에는 두 개의 데이터선들이 배치되고, 각 열의 두 개의 데이터선들은 홀수 행의 화소(PX)에 연결된 제1 데이터선(DL1) 및 짝수 행의 화소(PX)에 연결된 제2 데이터선(DL2)을 포함한다. 서로 인접한 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 동일 열에 위치한 화소(PX)들과 교번적으로 연결된다. 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 행을 따라 교번적으로 배열될 수 있다.
다수의 주사선들(SL1 내지 SLn)과 다수의 데이터선들(DL11 내지 DL2m)은 매트릭스 형태로 배열되며, 이때 그 교차부에는 화소(PX)가 형성된다. 화소부(110)의 각 화소(PX)에는 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS)이 인가된다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
다수의 발광 제어선들(EL1 내지 ELn)은 각각 발광 제어신호를 전달한다.
데이터 구동부(120)는 다수의 출력선들(OL1 내지 OLm)에 연결되고, 다수의 출력선들(OL1 내지 OLm)은 데이터 분배부(130)를 통해 다수의 데이터선들(DL11 내지 DL2m)에 연결된다. 데이터 구동부(120)는 제어부(150)로부터의 제어신호에 응답하여 영상신호를 전압 또는 전류 형태의 데이터신호로 변환한다. 데이터 구동부(120)는 데이터신호를 다수의 출력선들(OL1 내지 OLm)로 인가한다.
각 데이터선에는 데이터 커패시터가 구비될 수 있다. 데이터 커패시터는 데이터선으로 공급되는 데이터신호를 임시 저장하고, 저장된 데이터신호를 화소(PX)로 공급한다. 여기서, 데이터 커패시터는 데이터선에 등가적으로 형성되는 기생 커패시터가 이용될 수 있다. 또한, 데이터선마다 커패시터가 추가적으로 형성되어 데이터 커패시터로 이용될 수 있다.
데이터 분배부(130)는 다수의 출력선들(OL1 내지 OLm)과 다수의 데이터선들(DL11 내지 DL2m)에 연결된다. 데이터 분배부(130)는 다수의 스위칭 소자들을 포함하는 m개의 디멀티플렉서(Demultiplexer)로 구성될 수 있다. 데이터 분배부(130)는 출력선의 개수와 동일한 개수의 디멀티플렉서를 구비한다. 각 디멀티플렉서의 일단은 다수의 출력선(OL1 내지 OLm) 중 하나의 출력선에 연결된다. 그리고 각 디멀티플렉서의 타단은 2개의 제1 데이터선(DL1) 및 제2 데이터선(DL2)과 연결된다. 디멀티플렉서는 하나의 출력선으로부터 공급되는 데이터신호를 2개의 데이터선으로 공급한다. 디멀티플렉서를 이용함으로써 데이터 구동부(120)의 출력선이 데이터선의 개수만큼 형성될 필요가 없어, 데이터 구동부(120)에 연결되는 출력선의 수가 감소하고, 데이터 구동부(120)에 포함되는 집적회로의 수가 감소하여, 제조비용을 절감할 수 있다.
디멀티플렉스는 제1수평기간 중에 자신과 연결된 일부 데이터선들로 데이터신호를 공급하고, 제2수평기간 중에 상기 일부 데이터선을 제외한 나머지 데이터선들로 데이터신호를 공급한다. 여기서, 동일 수평기간 동안 데이터신호를 공급받는 데이터선들은 동일 행에 위치된 화소(PX)들과 연결된다. 디멀티플렉스는 제어부(150)로부터의 제어신호에 응답하여 특정 수평기간 동안 홀수 행의 화소에 연결된 제1 데이터선(DL1)들로 데이터신호를 순차적으로 공급하고, 다음 수평기간 동안 짝수 행의 화소에 연결된 제2 데이터선(DL2)들로 데이터신호를 순차적으로 공급한다. 예를 들어, 디멀티플렉스는 제어부(150)로부터의 제어신호에 응답하여 홀수 행의 화소로 제2 주사신호(GW)가 공급되는 기간 동안 자신과 연결된 짝수 행의 화소와 연결된 제2 데이터선(DL2)들로 데이터신호를 공급하고, 짝수 행의 화소로 제2 주사신호(GW)가 공급되는 기간 동안 자신과 연결된 홀수 행의 화소와 연결된 제1 데이터선(DL1)들로 데이터신호를 공급할 수 있다. 이때, j번째 주사선으로 제2 주사신호가 공급되는 기간 동안 j+1번째 행에 대응하는 데이터신호들이 공급된다.
주사 구동부(140)는 다수의 주사선들(SL1 내지 SLn)에 연결되고, 제어부(150)로부터의 제어신호에 응답하여 주사신호를 생성하고, 이를 주사선들(SL1 내지 SLn)로 공급한다. 그리고, 주사 구동부(140)는 다수의 발광 제어선들(EL1 내지 ELn)에 연결되고, 제어부(150)로부터의 제어신호에 응답하여 발광 제어신호를 생성하고, 이를 발광 제어선들(EL1 내지 ELn)으로 공급한다. 도 1의 실시예에서는 주사 구동부(140)가 발광 제어신호를 생성하여 화소부(110)로 인가하고 있으나, 별도의 발광 제어 구동부에 의해 발광 제어신호를 생성하여 화소부(110)로 인가할 수 있다.
제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 다수의 제어신호들을 생성한다. 제어부(150)는 데이터 구동부(120)를 제어하는 제어신호를 데이터 구동부(120)로 출력하고, 주사 구동부(140)를 제어하는 제어신호를 주사 구동부(140)로 출력한다. 제어부(150)는 디멀티플렉서 각각으로 다수의 제어신호를 공급한다. 이때, 제어부(150)는 행 단위로 데이터신호들이 공급될 수 있도록 제어신호의 공급을 제어한다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 화소(PX)는 다수의 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함하는 화소회로 및 화소회로와 연결된 발광소자를 포함한다. 발광소자는 유기발광다이오드(organic light emitting diode, OLED)일 수 있다. 유기발광다이오드(OLED)는 제1 전극, 제2 전극 및 그 사이의 발광층을 포함할 수 있다. 유기발광다이오드(OLED)의 제2 전극은 제2 전원전압(ELVSS)을 공급하는 제2 전원과 연결되어 있다.
화소(PX)는 제4 트랜지스터(T4)에 제1 주사신호(GIn)를 전달하는 제1 주사선(GILn), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 제2 주사신호(GWn)를 전달하는 제2 주사선(GWLn), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(ELn), 데이터신호(Dm)를 전달하는 데이터선(DLm), 제1 전원전압(ELVDD)을 전달하는 구동 전압선(PL), 제1 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(VL), 및 제7 트랜지스터(T7)에 제3 주사신호(GBn)를 전달하는 제3 주사선(GBLn)에 연결된다. 데이터선(DLm)은 제1 데이터선(DL1m) 또는 제2 데이터선(DL2m)일 수 있다.
제1 트랜지스터(T1)는 커패시터(Cst)의 제1 전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결된 제1 전극(S1), 제6 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1 전극과 전기적으로 연결된 제2 전극(D1)을 포함한다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호를 전달받아 유기발광다이오드(OLED)에 전류를 공급한다.
제2 트랜지스터(T2)는 제2 주사선(GWLn)에 연결된 게이트 전극(G2), 데이터선(DLm)에 연결된 제1 전극(S2), 제1 트랜지스터(T1)의 제1 전극(S1)에 연결된 제2 전극(D2)을 포함한다. 제2 트랜지스터(T2)는 제2 주사선(GWLn)을 통해 전달받은 제2 주사신호(GWn)에 따라 턴온되어 데이터선(DLm)으로 전달된 데이터신호를 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제2 주사선(GWLn)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(D1)에 연결된 제1 전극(S3), 커패시터(Cst)의 제1 전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(D4) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D3)을 포함한다. 제3 트랜지스터(T3)는 제2 주사선(GWLn)을 통해 전달받은 제2 주사신호(GWn)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제1 주사선(GILn)에 연결된 게이트 전극(G4), 초기화 전압선(VL)에 연결된 제1 전극(S4), 커패시터(Cst)의 제1 전극(Cst1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D4)을 포함한다. 제4 트랜지스터(T4)는 제1 주사선(GILn)을 통해 전달받은 제1 주사신호(GIn)에 따라 턴온되어 초기화 전압(Vinit)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T5)는 발광 제어선(ELn)에 연결된 게이트 전극(G5), 구동 전압선(PL)에 연결된 제1 전극(S5), 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 트랜지스터(T2)의 제2 전극(D2)과 연결된 제2 전극(D5)을 포함한다.
제6 트랜지스터(T6)는 발광 제어선(ELn)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제1 전극(S3)에 연결된 제1 전극(S6), 유기발광다이오드(OLED)의 제1 전극에 연결된 제2 전극(D6)을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(ELn)을 통해 전달받은 발광 제어신호(En)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7 트랜지스터(T7)는 제3 주사선(GBLn)과 연결된 게이트 전극(G7), 제6 트랜지스터(T6)의 제2 전극(D6) 및 유기발광다이오드(OLED)의 제1 전극에 연결된 제1 전극(S7), 초기화 전압선(VL)에 연결된 제2 전극(D7)을 포함한다. 제7 트랜지스터(T7)는 제3 주사선(GBLn)을 통해 전달받은 제3 주사신호(GBn)에 따라 턴온되어 초기화 전압(Vinit)을 유기발광다이오드(OLED)의 제1 전극에 전달하여 유기발광다이오드(OLED)의 제1 전극의 전압을 초기화시키는 초기화 동작을 수행한다.
다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극(G7)에 연결된 제3 주사선(GBLn)은 제1 주사선(GILn) 또는 제2 주사선(GWLn)일 수 있고, 제3 주사신호(GBn)는 제1 주사신호(GIn) 또는 제2 주사신호(GWn)일 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3), 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결된 제1 전극(Cst1) 및 구동 전압선(PL)에 연결된 제2 전극(Cst2)을 포함한다.
동작과정을 간략히 설명하면, 먼저 제1 주사선(GILn)으로 제1 주사신호(GIn)가 공급되어 제4 트랜지스터(T4)가 턴온된다. 제4 트랜지스터(T4)가 턴온되면 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(Vint)이 공급되고, 이에 따라 제1 트랜지스터(T1)의 게이트 전극(G1) 초기화 전압(Vint)으로 초기화된다.
다음으로, 제2 주사선(GWLn)으로 제2 주사신호(GWn)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드 형태로 연결된다. 제1 트랜지스터(T1)가 다이오드 연결되면 제1 트랜지스터(T1)의 게이트 전극(G1)에 데이터신호(Dm) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 인가된다. 제2 트랜지스터(T2)가 턴온되면 데이터선(DLm)으로부터 데이터신호(Dm)가 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
다음으로, 제3 주사선(GBLn)으로 제3 주사신호(GBn)가 공급되어 제7 트랜지스터(T7)가 턴온된다. 제7 트랜지스터(T7)가 턴온되면 유기발광다이오드(OLED)의 애노드가 초기화 전압(Vint)으로 초기화된다.
이후, 발광 제어선(ELn)으로 발광 제어신호(En)가 공급되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온된다. 그러면, 제1 트랜지스터(T1)는 게이트 전극(G1)에 인가된 전압에 대응하여 제1 전원전압(ELVDD)으로부터 유기발광다이오드(OLED)를 경유하여 제2 전원전압(ELVSS)으로 흐르는 전류량을 제어한다. 이때, 유기발광다이오드(OLED)는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
도 3은 도 1에 도시된 표시장치의 일부 구성을 개략적으로 도시한 블록도이다. 도 4는 도 3의 표시장치의 구동방법을 나타내는 타이밍도이다.
화소부(110)는 서로 다른 색의 빛을 방출하는 제1 화소들, 제2 화소들 및 제3 화소들을 포함하되, 제1 화소 및 제2 화소가 동일한 열에 교대로 배열되고, 제3 화소가 제1 화소 및 제2 화소가 배열된 열의 인접한 열에 일렬로 배치되는 구조를 갖는다. 제1 화소는 적색의 빛을 방출하는 적색 화소(R)로 설정되고, 제2 화소는 청색의 빛을 방출하는 청색 화소(B)로 설정되며, 제3 화소는 녹색의 빛을 방출하는 녹색 화소(G)로 설정될 수 있다. 적색 화소(R)와 청색 화소(B)는 동일한 열에 교대로 배열되고, 녹색 화소(G)는 적색 화소(R)와 청색 화소(B)가 배열된 열의 인접한 열에 일렬로 배치된다.
각 열에는 2개의 데이터선들, 즉, 홀수 행의 화소(PX)에 연결된 제1 데이터선(DL1)과 짝수 행의 화소(PX)에 연결된 제2 데이터선(DL2)이 병렬로 배치된다. 일 실시예에서, 제1 데이터선(DL1)에 연결된 화소(PX)와 제2 데이터선(DL2)에 연결된 화소(PX)는 상이한 색을 방출하는 화소일 수 있다. 다른 실시예에서, 제1 데이터선(DL1)에 연결된 화소(PX)와 제2 데이터선(DL2)에 연결된 화소(PX)는 상이한 사이즈를 가질 수 있다.
도 3의 제1 열에는 제1 데이터선(DL1)에 적색 화소(R)가 연결되고, 제2 데이터선(DL2)에 청색 화소(B)가 연결되어 있다. 도 3의 제3 열에는 제1 데이터선(DL1)에 청색 화소(B)가 연결되고, 제2 데이터선(DL2)에 적색 화소(R)가 연결되어 있다. 도 3의 제2 열 및 제4 열에는 제1 데이터선(DL1)과 제2 데이터선(DL2)에 녹색 화소(G)가 연결되어 있다.
도 3의 예에서는 제1 열과 제2 열의 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서가 제3 열과 제4 열의 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서가 상이하나, 본 발명의 실시예는 이에 한정되지 않고, 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서가 행 방향으로 동일할 수 있다.
데이터 분배부(130)는 제1 열 내지 제8 열에 대응하는 제1 내지 제4 출력선들(OL1 내지 OL4)과 제1 및 제2 데이터선들(DL1 및 DL2)의 사이에 배치되고, 제1 스위치(SW1) 내지 제4 스위치(SW4)를 포함하는 디멀티플렉서를 포함할 수 있다. 디멀티플렉서는 행을 따라 8열마다 반복 배치될 수 있다.
제1 스위치(SW1)는 제1 클락신호(CLA_ODD)에 의해 턴온되어 제1 내지 제4 출력선들(OL1 내지 OL4)로 인가되는 데이터신호를 각각 제1 열 내지 제4 열의 제1 데이터선들(DL1)로 인가한다. 제2 스위치(SW2)는 제2 클락신호(CLA_EVEN)에 의해 턴온되어 제1 내지 제4 출력선들(OL1 내지 OL4)로 인가되는 데이터신호를 각각 제1 열 내지 제4 열의 제2 데이터선들(DL2)로 인가한다. 제3 스위치(SW3)는 제3 클락신호(CLB_ODD)에 의해 턴온되어 제1 내지 제4 출력선들(OL1 내지 OL4)로 인가되는 데이터신호를 각각 제5 열 내지 제8 열의 제1 데이터선들(DL1)로 인가한다. 제4 스위치(SW4)는 제4 클락신호(CLB_EVEN)에 의해 턴온되어 제1 내지 제4 출력선들(OL1 내지 OL4)로 인가되는 데이터신호를 각각 제5 열 내지 제8 열의 제2 데이터선들(DL2)로 인가한다.
화소(PX)에 제1 주사신호(GI)가 인가되는 중에 대응하는(즉, 연결된) 제1 데이터선(DL1) 또는 제2 데이터선(DL2)으로 대응하는 데이터신호가 인가된다. 이후 화소(PX)에 제2 주사신호(GW)가 인가되는 중에 대응하는 제1 데이터선(DL1) 또는 제2 데이터선(DL2)으로 인가된 데이터신호가 제2 트랜지스터(T2)를 통해 화소(PX)로 인가된다. 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)는 1수평기간(1H) 단위로 행을 따라 차례로 인가된다.
도 4를 참조하면, 제1 행의 화소(PX)들에 제1 주사신호(GI1)가 인가되는 중에 제1 클락신호(CLA_ODD) 및 제3 클락신호(CLB_ODD)가 데이터 분배부(130)로 인가된다. 제1 클락신호(CLA_ODD)에 의해 제1 스위치들(SW1)이 턴온되고, 제3 클락신호(CLB_ODD)에 의해 제3 스위치들(SW3)이 턴온된다. 이에 따라, 제1 행의 데이터신호(D1)가 제1 데이터선들(DL1)로 인가된다. 다음으로, 제1 행의 화소(PX)에 제2 주사신호(GW1)가 인가되어, 제1 데이터선(DL1)들에 저장된 데이터신호(D1)가 제1 행의 화소(PX)들로 인가된다. 유사하게, 제2 행의 화소(PX)들에 제1 주사신호(GI2)가 인가되는 중에 제2 클락신호(CLA_EVEN) 및 제4 클락신호(CLB_EVEN)가 데이터 분배부(130)로 인가된다. 제2 클락신호(CLA_EVEN)에 의해 제2 스위치들(SW2)이 턴온되고, 제4 클락신호(CLB_EVEN)에 의해 제4 스위치들(SW4)이 턴온된다. 이에 따라, 제2 행의 데이터신호(D2)가 제2 데이터선들(DL2)로 인가된다. 다음으로, 제2 행의 화소(PX)에 제2 주사신호(GW2)가 인가되어, 제2 데이터선(DL2)들에 저장된 데이터신호(D2)가 제2 행의 화소(PX)들로 인가된다. 제1 행의 화소(PX)들에 인가되는 제2 주사신호(GW1)와 제2 행의 화소(PX)들에 인가되는 제1 주사신호(GI2)는 상호 중첩한다. 마찬가지로, 도시되지 않았으나, 제2 행의 화소(PX)들에 인가되는 제2 주사신호(GW2)와 제3 행의 화소(PX)들에 인가되는 제1 주사신호(GI3)는 상호 중첩한다.
본 발명의 실시예에 따른 표시장치는 화소의 문턱전압 보상시간과 데이터 기입 시간을 분리하여 충분한 보상 시간을 확보할 수 있다.
본 발명의 실시예는 전술된 디멀티플렉서의 구성 및 클락신호의 타이밍도에 한정되지 않으며, 하나의 화소에 두 개의 데이터선들이 배치되는 화소부를 구동하기 위해 디멀티플렉서의 구성 및 클락신호의 타이밍의 조합은 다양하게 구성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 임의의 열의 홀수 행의 제1 화소(PX1)와 짝수 행의 제2 화소(PX2)를 개략적으로 도시한 평면도이다.
도 5에는 기판 상의 임의의 열의 홀수 행인 n번째 행에 배치된 제1 화소(PX1)와 짝수 행인 n+1번째 행에 배치된 제2 화소(PX2)가 도시되어 있다. 도 5에서는 유기발광다이오드(OLED)는 도시되지 않고 화소회로만을 도시하였다.
제1 화소(PX1) 및 제2 화소(PX)에는 각각 초기화 전압(Vint)을 인가하는 초기화 전압선(VLn, VLn+1), 제1 주사신호(GI)를 인가하는 제1 주사선(GILn. GILn+1), 제2 주사신호(GW)를 인가하는 제2 주사선(GWLn, GWLn+1), 발광 제어 신호(En)를 인가하는 발광 제어선(ELn, ELn+1) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBLn GBLn+1)이 소정 간격으로 이격되며 제2 방향(행 방향)으로 평행하게 배치된다. 좌측의 제1 데이터선(DL1), 우측의 제2 데이터선(DL2), 구동 전압선(PL), 차폐선(SHL)은 소정 간격으로 이격되며 제1 방향(열 방향)으로 평행하게 배치된다. 제1 화소(PX1)는 제1 데이터선(DL1)과 연결된다. 제2 화소(PX2)는 제2 데이터선(DL2)과 연결된다.
도 5의 실시예에서는 좌측에 제1 데이터선(DL1)이 배치되고, 우측에 제2 데이터선(DL2)이 배치되어 있으나, 이에 한정되지 않고, 우측에 제1 데이터선(DL1)이 배치되고, 좌측에 제2 데이터선(DL2)이 배치될 수 있다.
제1 화소(PX1)와 제2 화소(PX2)는 상하 플립 구조로서, 제1 화소(PX1)와 제2 화소(PX2)의 제1 내지 제7 트랜지스터들(T1 내지 T7)의 좌우 배치가 반대이다. 그러나, 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계는 동일하다. 이하 제1 화소(PX1)의 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst) 간의 연결 관계를 중심으로 설명하겠으며, 제2 화소(PX2)에도 동일하게 적용될 수 있다.
트랜지스터들은 반도체층을 따라 형성되어 있으며, 반도체층은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 반도체층은, 예를 들어, 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
제1 트랜지스터(T1)는 게이트 전극(G1), 제1 전극(S1) 및 제2 전극(D1)을 포함한다. 제1 전극(S1)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D1)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G1)은 채널 영역과 중첩한다. 게이트 전극(G1)은 컨택홀(41)을 통해 연결 전극(121)과 전기적으로 연결되고, 연결 전극(121)은 컨택홀(42)을 통해 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 전기적으로 연결된다. 게이트 전극(G1)은 커패시터(Cst)의 제1 전극(Cst1)으로 기능할 수 있다.
제1 트랜지스터(T1)의 반도체층은 굴곡되어 있다. 도 5의 예에서는 제1 화소(PX1)의 제1 트랜지스터(T1)의 반도체층은 'ㄹ' 형상으로 배치되고, 제2 화소(PX2)의 제1 트랜지스터(T1)의 반도체층은 'S' 형상으로 배치되어 있다. 굴곡된 반도체층을 형성함으로써, 좁은 공간 내에 길게 반도체층을 형성할 수 있다. 따라서, 제1 트랜지스터(T1)의 반도체층은 채널 영역을 길게 형성할 수 있으므로 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 제1 트랜지스터(T1)의 반도체층의 형상은 이에 한정되지 않고, 'M', 'W' 등의 다양한 실시예가 가능하다.
제1 화소(PX1)의 제1 트랜지스터(T1)의 제1 전극(S1)은 커패시터(Cst)의 좌측에 위치하고, 제2 전극(D1)은 커패시터(Cst)의 우측에 위치한다. 제2 화소(PX2)의 제1 트랜지스터(T1)의 제1 전극(S1)은 커패시터(Cst)의 우측에 위치하고, 제2 전극(D1)은 커패시터(Cst)의 좌측에 위치한다.
제2 트랜지스터(T2)는 게이트 전극(G2), 제1 전극(S2) 및 제2 전극(D2)을 포함한다. 제1 전극(S2)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D2)은 반도체층에서 불순물이 도핑된 드레인 영역(D2)에 해당한다. 게이트 전극(G2)은 채널 영역과 중첩한다. 제1 전극(S2)은 컨택홀(43)을 통해 제1 데이터선(DL1)과 전기적으로 연결된다. 제2 전극(D2)은 제1 트랜지스터(T1)의 제1 전극(S1) 및 제5 트랜지스터(T5)의 제2 전극(D5)과 연결되어 있다. 게이트 전극(G2)은 2 주사선(GILn)의 일부에 의해 형성된다. 제1 화소(PX1)의 제2 트랜지스터(T2)는 좌측에 위치하고, 제2 화소(PX2)의 제2 트랜지스터(T2)는 우측에 위치한다.
제3 트랜지스터(T3)는 게이트 전극(G3), 제1 전극(S3) 및 제2 전극(D3)을 포함한다. 제1 전극(S3)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D3)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G3)은 채널 영역과 중첩하고, 제2 주사선(GWLn)의 일부에 의해 듀얼 게이트 전극으로 형성되어 누설 전류(leakage current)를 방지한다. 제1 화소(PX1)의 제3 트랜지스터(T3)는 우측에 위치하고, 제2 화소(PX2)의 제3 트랜지스터(T3)는 좌측에 위치한다.
제4 트랜지스터(T4)는 게이트 전극(G4), 제1 전극(S4) 및 제2 전극(D4)을 포함한다. 제1 전극(S4)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D4)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 제1 전극(S4)은 컨택홀(44)을 통해 초기화 전압선(VLn)과 전기적으로 연결된다. 게이트 전극(G4)은 채널 영역과 중첩하고, 제1 주사선(GILn)의 일부에 의해 듀얼 게이트 전극으로 형성되어 누설 전류(leakage current)를 방지한다. 제1 전극(S4)은 컨택홀(45)을 통해 연결 전극(123)과 전기적으로 연결되고, 연결 전극(123)은 컨택홀(44)을 통해 초기화 전압선(VLn)과 전기적으로 연결된다. 제1 화소(PX1)의 제4 트랜지스터(T4)는 좌측에 위치하고, 제2 화소(PX2)의 제4 트랜지스터(T4)는 우측에 위치한다.
제5 트랜지스터(T5)는 게이트 전극(G5), 제1 전극(S5) 및 제2 전극(D5)을 포함한다. 제1 전극(S5)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D5)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G5)은 채널 영역과 중첩한다. 제1 전극(S5)은 컨택홀(46)을 통해 구동 전압선(PL)과 연결된다. 게이트 전극(G5)은 발광 제어선(ELn)의 일부에 의해 형성된다. 제1 화소(PX1)의 제5 트랜지스터(T5)는 좌측에 위치하고, 제2 화소(PX2)의 제5 트랜지스터(T3)는 우측에 위치한다.
제6 트랜지스터(T6)는 게이트 전극(G6), 제1 전극(S6) 및 제2 전극(D6)을 포함한다. 제1 전극(S6)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D6)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G6)은 채널 영역과 중첩한다. 제2 전극(D6)은 컨택홀(47)을 통해 연결 전극(125)과 전기적으로 연결된다. 연결 전극(125)은 추후 비아홀을 통해 유기발광다이오드(OLED)의 제1 전극과 전기적으로 연결된다. 게이트 전극(G6)은 발광 제어선(ELn)의 일부에 의해 형성된다. 제1 화소(PX1)의 제6 트랜지스터(T6)는 우측에 위치하고, 제2 화소(PX2)의 제6 트랜지스터(T6)는 좌측에 위치한다.
제7 트랜지스터(T7)는 게이트 전극(G7), 제1 전극(S7) 및 제2 전극(D7)을 포함한다. 제1 전극(S7)은 반도체층에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D7)은 반도체층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G7)은 채널 영역과 중첩한다. 제1 전극(S7)은 제6 트랜지스터(T6)의 제2 전극(D6)과 연결된다. 그리고, 제1 전극(S7)은 유기발광다이오드(OLED)의 제1 전극과 전기적으로 연결된다. 제2 전극(D7)은 컨택홀(48)을 통해 다음 행(짝수 행)의 초기화 전압선(VLn+1)에 연결된다. 제1 화소(PX1)의 제7 트랜지스터(T7)는 우측에 위치하고, 제2 화소(PX2)의 제7 트랜지스터(T7)는 좌측에 위치한다.
제1 화소(PX1)의 커패시터(Cst)의 제1 전극(Cst1)은 컨택홀(41)과 연결된 연결 전극(121)에 의해 제3 트랜지스터(T3)의 제2 전극(D3), 제4 트랜지스터(T4)의 제2 전극(D4)과 함께 연결되어 있다. 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)의 역할을 동시에 한다. 커패시터(Cst)의 제2 전극(Cst2)은 컨택홀들(49, 50)을 통해 구동 전압선(PL)과 연결되어, 구동 전압선(PL)으로부터 제1 전원전압(ELVDD)을 인가받는다.
커패시터(Cst)의 제1 전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 주사선(GILn), 제2 주사선(GWLn), 발광 제어선(ELn), 트랜지스터들의 게이트 전극들(G1 내지 G7)과 동일한 물질로 동일한 층에 형성되어 있다.
커패시터(Cst)의 제2 전극(Cst2)은 제2 방향으로 인접한 화소들, 즉 동일 행의 화소들의 제2 전극(Cst2)과 연결되어 있다. 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1) 전체를 커버하도록 제1 전극(Cst1)과 중첩하고, 제1 트랜지스터(T1)와 수직으로 중첩하는 구조를 갖는다. 굴곡 형태를 가지는 제1 트랜지스터(T1)의 반도체층에 의해 줄어든 커패시터(Cst)의 영역을 확보하기 위해 제1 트랜지스터(T1)의 반도체층과 중첩하여 커패시터(Cst)를 형성함으로써, 고해상도에서도 커패시턴스의 확보가 가능하다.
제1 데이터선(DL1)은 제1 화소(PX1) 및 제2 화소(PX2)의 좌측에 제1 방향으로 배치된다. 제2 데이터선(DL2)은 제1 화소(PX1) 및 제2 화소(PX2)의 우측에 제1 방향으로 배치된다. 제1 데이터선(DL1)은 제1 화소(PX1)의 제2 트랜지스터(T2)에 연결되고, 제2 데이터선(DL2)은 제2 화소(PX2)의 제2 트랜지스터(T2)에 연결된다. 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 구동전압선(PL)과 동일층에 동일 물질로 형성될 수 있다.
제1 데이터선(DL1)은 좌측의 제1 방향의 반도체층과 커패시터(Cst)의 사이에 위치하고, 제1 방향의 반도체층과 중첩하지 않는다. 제2 데이터선(DL2)은 우측의 제1 방향의 반도체층과 커패시터(Cst)의 사이에 위치하고, 제1 방향의 반도체층과 중첩하지 않는다.
구동 전압선(PL)은 제1 화소(PX1)에서 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 제1 방향으로 연장되고 제1 데이터선(DL1)과 근접하게 배치된다. 구동 전압선(PL)은 제2 화소(PX2)에서 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 제1 방향으로 연장되고 제2 데이터선(DL2)과 근접하게 배치된다.
커패시터(Cst)의 제2 전극(Cst2)은 제2 방향으로 인접하는 동일 행의 화소들 간에 서로 연결되어 있고, 구동 전압선(PL)과 전기적으로 연결되어 있다. 이에 따라 구동 전압선(PL)은 제1 방향의 구동 전압선으로 기능하고, 커패시터(Cst)의 제2 전극(Cst2)은 제2 방향의 구동 전압선으로 기능하여, 구동 전압선(PL)은 전체적으로 메쉬(mesh) 구조를 가질 수 있다. 또한 구동 전압선(PL)은 제5 트랜지스터(T5)와 전기적으로 연결된다.
초기화 전압선(VLn)은 제2 방향으로 연장되고 제1 주사선(GILn)과 근접하게 배치된다. 초기화 전압선(VLn)은 컨택홀(44)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)과 전기적으로 연결된다. 초기화 전압선(VLn)은 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 동일 물질로 형성될 수 있다.
본 발명의 실시예에 따른 표시장치는 제1 데이터선(DL1)과 제2 데이터선(DL2) 중 하나의 외측에 차폐선(SHL)을 구비하고, 차폐선(SHL)은 정전압을 인가하는 전압선과 전기적으로 연결된다. 일 실시예에서, 차폐선(SHL)은 제2 데이터선(DL2)과 우측의 인접하는 동일 행의 화소의 제1 데이터선(DL1) 사이에 배치된다.
표시장치의 구동에 디먹싱 기술을 이용함에 따라 제1 데이터선(DL1)과 제2 데이터선(DL2)은 동일 층에 인접하게 병렬 배치된다. 이에 따라, 두 개의 데이터선들 중 하나가 플로팅 상태에서 나머지 하나에 전압 변동이 생기면 두 개의 데이터선들 간에 신호 커플링이 발생하여 플로팅 상태의 데이터선이 원치 않는 전압을 갖게 된다. 이는 화상에서 라인 얼룩으로 표시되어 표시 품질을 떨어뜨린다.
본 발명의 실시예에서는 좌우의 인접하는 화소들의 두 데이터선들 사이에 정전압 배선, 즉 DC 배선인 차폐선(SHL)을 구비하여, 인접한 두 화소들의 인접한 데이터선들 간의 신호 커플링을 차단한다. 이에 따라 표시 품질을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 차폐선이 구동전압선인 화소의 평면도이다. 도 7은 도 6의 A-A'를 따라 절단한 단면도이다.
도 6에는 기판(SUB) 상의 임의의 행의 인접한 열에 배치된 제3 화소(PX3)와 제4 화소(PX4)가 도시되어 있다. 도 6에서는 유기발광다이오드(OLED)는 도시되지 않고 화소회로만을 도시하였다. 제3 화소(PX3) 및 제4 화소(PX4)의 구성은 도 5에 도시된 제1 화소(PX1)와 동일하므로, 이하에서 동일한 구성에 대한 상세한 설명은 생략한다.
제3 화소(PX3) 및 제4 화소(PX4)에는 각각 초기화 전압(Vint)을 인가하는 초기화 전압선(VL), 제1 주사신호(GI)를 인가하는 제1 주사선(GIL), 제2 주사신호(GW)를 인가하는 제2 주사선(GWL), 발광 제어 신호(En)를 인가하는 발광 제어선(EL) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBL)이 소정 간격으로 이격되며 제2 방향으로 평행하게 배치된다. 좌측의 제1 데이터선(DL1), 우측의 제2 데이터선(DL2), 제1 구동 전압선(PL1), 제2 구동 전압선(PL2)은 소정 간격으로 이격되며 제1 방향으로 평행하게 배치된다. 제3 화소(PX3)와 제4 화소(PX4)는 제1 데이터선(DL1)과 연결되어 있다.
기판(SUB) 상에 버퍼층(101)이 형성되고, 버퍼층(101) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층(130)이 형성된다. 반도체층(130)은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 반도체층(130)은, 예를 들어, 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
반도체층(130) 상부에는 제1 절연층(103)이 형성된다. 제1 절연층(103)은 게이트 절연막으로 기능한다. 제1 절연층(103)은 무기 절연막으로 단일층 또는 복수층으로 형성될 수 있다.
제1 절연층(103) 상부에는 배선들, 즉, 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 발광 제어선(EL), 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 및 커패시터(Cst)의 제1 전극(Cst1)이 형성된다. 도 7에는 제2 주사선(GWL)이 도시되어 있다.
배선들 상부에 제2 절연층(105)이 형성된다. 제2 절연층(105)은 무기 절연막으로 단일층 또는 복수층으로 형성될 수 있다.
제2 절연층(105) 상부에는 커패시터(Cst)의 제2 전극(Cst2)과 초기화 전압선(VL)이 형성된다.
커패시터(Cst)의 제2 전극(Cst2)과 초기화 전압선(VL) 상부에는 제3 절연층(107)이 형성된다. 제3 절연층(107)은 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다.
제3 절연층(107) 상부에는 제1 데이터선(DL1), 제2 데이터선(DL2), 제1 구동전압선(PL1), 제2 구동전압선(PL2), 연결 전극들(121, 123, 125)이 배치된다. 도 7에는 제1 데이터선(DL1), 제2 데이터선(DL2), 제1 구동전압선(PL1), 제2 구동전압선(PL2) 및 연결전극(121)이 도시되어 있다.
제1 데이터선(DL1)은 제3 화소(PX3) 및 제4 화소(PX4)의 좌측에 제1 방향으로 배치된다. 제2 데이터선(DL2)은 제3 화소(PX3) 및 제4 화소(PX4)의 우측에 제1 방향으로 배치된다. 제1 데이터선(DL1)은 제3 화소(PX3) 및 제4 화소(PX4)의 제2 트랜지스터(T2)에 연결된다.
제1 데이터선(DL1)은 좌측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제2 데이터선(DL2)은 우측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제1 데이터선(DL1)과 제2 데이터선(DL2)이 반도체층(130)과 중첩하지 않게 배치함으로써 제1 데이터선(DL1)과 제2 데이터선(DL2) 및 반도체층(130)과의 사이에서 기생캡 발생이 최소화되도록 한다.
제1 구동 전압선(PL1)은 제3 화소(PX3) 및 제4 화소(PX4)에서 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이, 보다 구체적으로 제1 데이터선(DL1)과 연결 전극(121) 사이에 제1 방향으로 연장된다.
제2 구동 전압선(PL2)은 제3 화소(PX3)의 제2 데이터선(DL2)과 제4 화소(PX4)의 제1 데이터선(DL1) 사이에 제1 방향으로 연장된다. 제2 구동 전압선(PL2)은 제3 화소(PX3)의 제2 데이터선(DL2)과 제4 화소(PX4)의 제1 데이터선(DL1) 간의 신호 커플링을 차단하는 차폐선(SHL)으로 기능한다. 제2 구동 전압선(PL2)은 제1 구동 전압선(PL1)과 동일한 DC 전압, 즉 제1 전원전압(ELVDD)을 화소로 전달한다.
제1 구동 전압선(PL1)은 컨택홀들(49, 50)을 통해 제2 방향으로 인접하는 동일 행의 화소들 간에 서로 연결된 커패시터(Cst)의 제2 전극(Cst2)과 전기적으로 연결된다. 제2 구동 전압선(PL2)은 컨택홀(51)을 통해 제2 방향으로 인접하는 동일 행의 화소들 간에 서로 연결된 커패시터(Cst)의 제2 전극(Cst2)과 전기적으로 연결된다. 이에 따라 제1 구동 전압선(PL1)과 제2 구동 전압선(PL2)은 제1 방향의 구동 전압선으로 기능하고, 커패시터(Cst)의 제2 전극(Cst2)은 제2 방향의 구동 전압선으로 기능하여, 전체적으로 메쉬(mesh) 구조를 갖는 구동 전압선을 구현할 수 있다.
본 발명의 실시예에서는 구동 전압선을 제1 구동 전압선(PL1)과 제2 구동 전압선(PL2)으로 분리하고, 제2 구동 전압선(PL2)을 행 방향으로 인접한 화소들의 인접한 데이터선들 사이에 배치한다. 이에 따라, 메쉬 구조를 가지면서 화소 내 구동 전압선의 전체폭(width)을 최대한 확장할 수 있어 제1 전원전압(ELVDD)의 강하를 줄이면서, 인접한 화소들의 데이터선들 간의 신호 커플링을 차단할 수 있다.
도 8은 본 발명의 일 실시예에 따른 차폐선이 초기화 전압선인 화소의 평면도이다. 도 9는 도 8의 B-B'를 따라 절단한 단면도이다.
도 8에는 기판(SUB) 상의 임의의 행의 인접한 열에 배치된 제5 화소(PX5)와 제6 화소(PX6)가 도시되어 있다. 도 8에서는 유기발광다이오드(OLED)는 도시되지 않고 화소회로만을 도시하였다. 제5 화소(PX5) 및 제6 화소(PX6)의 구성은 도 5에 도시된 제1 화소(PX1)와 동일하므로, 이하에서 동일한 구성에 대한 상세한 설명은 생략한다. 또한 도 5 및 도 6을 참조로 설명한 내용과 중복하는 내용의 상세한 설명은 생략한다.
제5 화소(PX5) 및 제6 화소(PX6)에는 각각 초기화 전압(Vint)을 인가하는 제1 초기화 전압선(VL1), 제1 주사신호(GI)를 인가하는 제1 주사선(GIL), 제2 주사신호(GW)를 인가하는 제2 주사선(GWL), 발광 제어 신호(En)를 인가하는 발광 제어선(EL) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBL)이 소정 간격으로 이격되며 제2 방향으로 평행하게 배치된다. 좌측의 제1 데이터선(DL1), 우측의 제2 데이터선(DL2), 구동 전압선(PL), 제2 초기화 전압선(VL2)은 소정 간격으로 이격되며 제1 방향으로 평행하게 배치된다. 제5 화소(PX5)와 제6 화소(PX6)는 제1 데이터선(DL1)과 연결되어 있다.
기판(SUB) 상에 버퍼층(101)이 형성되고, 버퍼층(101) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층(130)이 형성된다. 반도체층(130)은 다양한 형상으로 굴곡되어 형성되어 있다.
반도체층(130) 상부에는 제1 절연층(103)이 형성된다.
제1 절연층(103) 상부에는 배선들, 즉, 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 발광 제어선(EL), 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 및 커패시터(Cst)의 제1 전극(Cst1)이 형성된다. 도 9에는 제2 주사선(GWL)이 도시되어 있다.
배선들 상부에 제2 절연층(105)이 형성된다.
제2 절연층(105) 상부에는 커패시터(Cst)의 제2 전극(Cst2)과 제1 초기화 전압선(VL1)이 형성된다.
커패시터(Cst)의 제2 전극(Cst2)과 제1 초기화 전압선(VL1) 상부에는 제3 절연층(107)이 형성된다.
제3 절연층(107) 상부에는 제1 데이터선(DL1), 제2 데이터선(DL2), 구동전압선(PL), 제2 초기화 전압선(VL2) 및 연결 전극들(121, 123, 125)이 배치된다. 도 9에는 제1 데이터선(DL1), 제2 데이터선(DL2), 구동 전압선(PL), 연결전극(121) 및 제2 초기화 전압선(VL2)이 도시되어 있다.
제1 데이터선(DL1)은 제5 화소(PX5) 및 제6 화소(PX6)의 좌측에 제1 방향으로 배치된다. 제2 데이터선(DL2)은 제5 화소(PX5) 및 제6 화소(PX6)의 우측에 제1 방향으로 배치된다. 제1 데이터선(DL1)은 제5 화소(PX5) 및 제6 화소(PX6)의 제2 트랜지스터(T2)에 연결된다.
제1 데이터선(DL1)은 좌측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제2 데이터선(DL2)은 우측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제1 데이터선(DL1)과 제2 데이터선(DL2)이 반도체층(130)과 중첩하지 않게 배치함으로써 제1 데이터선(DL1)과 제2 데이터선(DL2) 및 반도체층(130)과의 사이에서 기생캡 발생이 최소화되도록 한다.
구동 전압선(PL)은 제5 화소(PX5) 및 제6 화소(PX6)에서 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이, 보다 구체적으로 제1 데이터선(DL1)과 연결 전극(121) 사이에 제1 방향으로 연장된다.
제2 초기화 전압선(VL2)은 제3 화소(PX3)의 제2 데이터선(DL2)과 제4 화소(PX4)의 제1 데이터선(DL1) 사이에 제1 방향으로 연장된다. 제2 초기화 전압선(VL2)은 제3 화소(PX3)의 제2 데이터선(DL2)과 제4 화소(PX4)의 제1 데이터선(DL1) 간의 신호 커플링을 차단하는 차폐선(SHL)으로 기능한다. 제2 초기화 전압선(VL2)은 제1 초기화 전압선(VL1)과 동일한 DC 전압, 즉 초기화 전압(Vint)을 화소로 전달한다. 제2 초기화 전압선(VL2)은 컨택홀(52)을 통해 제1 초기화 전압선(VL1)과 전기적으로 연결된다. 이에 따라 제2 방향의 제1 초기화 전압선(VL1)과 제1 방향의 제2 초기화 전압선(VL2)은 전체적으로 메쉬(mesh) 구조를 갖는다.
본 발명의 실시예에서는 제2 방향의 제1 초기화 전압선(VL1)에 추가하여 제1 방향의 제2 초기화 전압선(VL2)을 행 방향으로 인접한 화소들의 인접한 데이터선들 사이에 배치한다. 이에 따라 초기화 전압선이 메쉬 구조를 가지게 되어 초기화 전압(Vint)의 강하를 줄이면서, 인접한 화소들의 데이터선들 간의 신호 커플링을 차단할 수 있다.
도 10은 본 발명의 일 실시예에 따른 차폐선이 제2 전원전압선인 화소의 평면도이다. 도 11은 제2 전원전압선의 배치를 설명하는 평면도이다. 도 12는 도 10의 C-C'를 따라 절단한 단면도이다.
도 10에는 기판(SUB) 상의 임의의 행의 인접한 열에 배치된 제7 화소(PX7)와 제8 화소(PX8)가 도시되어 있다. 도 10에서는 유기발광다이오드(OLED)는 도시되지 않고 화소회로만을 도시하였다. 제7 화소(PX7) 및 제8 화소(PX8)의 구성은 도 5에 도시된 제1 화소(PX1)와 동일하므로, 이하에서 동일한 구성에 대한 상세한 설명은 생략한다. 또한 도 5 및 도 6을 참조로 설명한 내용과 중복하는 내용의 상세한 설명은 생략한다.
제7 화소(PX7) 및 제8 화소(PX8)에는 각각 초기화 전압(Vint)을 인가하는 초기화 전압선(VL), 제1 주사신호(GI)를 인가하는 제1 주사선(GIL), 제2 주사신호(GW)를 인가하는 제2 주사선(GWL), 발광 제어 신호(En)를 인가하는 발광 제어선(EL) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBL)이 소정 간격으로 이격되며 제2 방향으로 평행하게 배치된다. 좌측의 제1 데이터선(DL1), 우측의 제2 데이터선(DL2), 구동 전압선(PL), 제2 전원전압선(CL)은 제1 방향으로 소정 간격으로 이격되며 평행하게 배치된다. 제7 화소(PX7)와 제8 화소(PX8)는 제1 데이터선(DL1)과 연결되어 있다.
기판(SUB) 상에 버퍼층(101)이 형성되고, 버퍼층(101) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층(130)이 형성된다. 반도체층(130)은 다양한 형상으로 굴곡되어 형성되어 있다.
반도체층(130) 상부에는 제1 절연층(103)이 형성된다.
제1 절연층(103) 상부에는 배선들, 즉, 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 발광 제어선(EL), 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 및 커패시터(Cst)의 제1 전극(Cst1)이 형성된다. 도 11에는 제2 주사선(GWL)이 도시되어 있다.
배선들 상부에 제2 절연층(105)이 형성된다.
제2 절연층(105) 상부에는 커패시터(Cst)의 제2 전극(Cst2)과 초기화 전압선(VL)이 형성된다.
커패시터(Cst)의 제2 전극(Cst2)과 초기화 전압선(VL) 상부에는 제3 절연층(107)이 형성된다.
제3 절연층(107) 상부에는 제1 데이터선(DL1), 제2 데이터선(DL2), 구동전압선(PL), 제2 전원전압선(CL) 및 연결 전극들(121, 123, 125)이 배치된다. 도 11에는 제1 데이터선(DL1), 제2 데이터선(DL2), 구동 전압선(PL), 연결전극(121) 및 제2 전원전압선(CL)이 도시되어 있다.
제1 데이터선(DL1)은 제7 화소(PX7) 및 제8 화소(PX8)의 좌측에 제1 방향으로 배치된다. 제2 데이터선(DL2)은 제7 화소(PX7) 및 제8 화소(PX8)의 우측에 제1 방향으로 배치된다. 제1 데이터선(DL1)은 제7 화소(PX7) 및 제8 화소(PX8)의 제2 트랜지스터(T2)에 연결된다.
제1 데이터선(DL1)은 좌측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제2 데이터선(DL2)은 우측의 제1 방향의 반도체층(130)과 커패시터(Cst)의 사이에 위치하고, 반도체층(130)과 중첩하지 않는다. 제1 데이터선(DL1)과 제2 데이터선(DL2)이 반도체층(130)과 중첩하지 않게 배치함으로써 제1 데이터선(DL1)과 제2 데이터선(DL2) 및 반도체층(130)과의 사이에서 기생캡 발생이 최소화되도록 한다.
구동 전압선(PL)은 제7 화소(PX7) 및 제8 화소(PX8)에서 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이, 보다 구체적으로 제1 데이터선(DL1)과 연결 전극(121) 사이에 제1 방향으로 연장된다.
제2 전원전압선(CL)은 제7 화소(PX7)의 제2 데이터선(DL2)과 제8 화소(PX8)의 제1 데이터선(DL1) 사이에 제1 방향으로 연장된다. 제2 전원전압선(CL)은 제7 화소(PX7)의 제2 데이터선(DL2)과 제8 화소(PX8)의 제1 데이터선(DL1) 간의 신호 커플링을 차단하는 차폐선(SHL)으로 기능한다. 제2 전원전압선(CL)은 도 11에 도시된 바와 같이, 화소부(110) 주변의 비표시 영역에 기판의 외주를 구성하는 네 변 중 적어도 하나의 변, 예를 들어 세 변을 따라 배치된 글로벌 전원전압선(GCL)으로부터 화소부(110)의 제1 방향으로 연장될 수 있다. 화소부(110) 전면에 형성된 유기발광다이오드(OLED)의 제2 전극은 글로벌 전원전압선(GCL)과 전기적으로 연결될 수 있다. 따라서, 제2 전원전압선(CL)은 유기발광다이오드(OLED)의 제2 전극에 전기적으로 연결되어, DC 전압인 제2 전원전압(ELVSS)을 화소로 전달할 수 있다.
본 발명의 실시예에서는 제2 전원전압선(CL)을 인접한 화소들의 인접한 데이터선들 사이에 배치한다. 이에 따라, 유기발광다이오드(OLED)의 제2 전극과 함께 제2 전원전압(ELVSS)을 화소로 전달함으로써 제2 전원전압(ELVSS)의 강하를 줄이면서, 인접한 화소들의 데이터선들 간의 신호 커플링을 차단할 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 화소 배치를 설명하는 평면도이다.
도 13을 참조하면, 일 실시예에 따른 표시장치(100)는 화소부(110)의 영역별로 화소에 배치된 차폐선(CL)에 인가하는 정전압을 다르게 할 수 있다.
예를 들어, 화소부(110)에서 LRU(Long Range Uniformity)가 상대적으로 취약한 중앙 영역(B)에 배치된 화소의 차폐선(CL)을 도 6에 도시된 바와 같이 제1 구동 전압선(PL1)과 전기적으로 연결된 제2 구동 전압선(PL2)으로 하여 차폐선(CL)에 제1 전원전압(ELVDD)을 인가할 수 있다. 또는, 화소부(110)에서 중앙 영역(B)에 배치된 화소의 차폐선(CL)을 도 8에 도시된 바와 같이 제1 초기화 전압선(VL1)과 전기적으로 연결된 제2 초기화 전압선(VL2)으로 하여 차폐선(CL)에 초기화 전압(Vint)을 인가할 수 있다. 화소부(110)의 중앙 영역(B) 좌우 영역(A 및 C)에 배치된 화소의 차폐선(CL)은 도 10에 도시된 바와 같이 글로벌 전원전압선(GCL)과 전기적으로 연결된 제2 전원전압선(CL)으로 하여, 차폐선(CL)에 제2 전원전압(ELVSS)을 인가할 수 있다.
즉, 본 발명의 실시예는 표시장치(100)의 화소부(110)의 화소 구조 및/또는 화소부(110)의 영역별 LRU 취약 정도에 따라 화소의 차폐선(CL)에 인가하는 정전압을 다르게 설정할 수 있다. 이에 따라 표시장치(100)의 표시 품질을 향상시킬 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1열 및 제1행에 배치되고, 제1반도체층을 따라 배치된 복수의 제1화소 트랜지스터들을 포함하는 제1화소회로;
    상기 제1열에 인접한 제2열 및 상기 제1행에 배치되고, 제2반도체층을 따라 배치된 복수의 제2화소 트랜지스터들을 포함하는 제2화소회로;
    상기 제1열에 제1 방향으로 연장된 제1 데이터선;
    상기 제1열에 상기 제1 데이터선과 평행하게 이격 배치된 제2 데이터선;
    상기 제2열에 상기 제2 데이터선과 평행하게 이격 배치되고, 상기 제1 방향으로 연장된 제3 데이터선;
    상기 제2열에 상기 제3 데이터선과 평행하게 이격 배치된 제4 데이터선;
    상기 제1열에서 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장된 제1구동전압선;
    상기 제2열에서 상기 제3 데이터선과 상기 제4 데이터선 사이에 상기 제1 방향을 따라 연장된 제2구동전압선;
    상기 제1 방향으로 연장되고, 상기 제2 데이터선과 상기 제3 데이터선 사이에 배치된 제1차폐선; 및
    상기 제1 방향으로 연장되고, 상기 제4 데이터선 외측에 배치된 제2차폐선;을 포함하고,
    평면상, 상기 제1 데이터선은 상기 제1 방향으로 연장된 상기 제1반도체층의 제1부분과 상기 제1구동전압선 사이에 배치되고, 상기 제1 방향으로 연장된 상기 제1반도체층의 제2부분은 상기 제2 데이터선과 상기 제1차폐선 사이에 배치되고,
    상기 제1 데이터선, 상기 제1구동전압선, 상기 제2 데이터선, 및 상기 제1 차폐선이 동일층에 배치되고,
    상기 제1구동전압선은 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 제2 데이터선은 상기 제1구동전압선과 상기 제1차폐선 사이에 배치되어, 상기 제1열에서, 상기 제1 방향으로 연장된 상기 제1반도체층의 제1부분, 상기 제1 데이터선, 상기 제1구동전압선, 상기 제2 데이터선, 상기 제1 방향으로 연장된 상기 제1반도체층의 제2부분, 및 상기 제1 차폐선이 상기 제1방향에 교차하는 제2방향으로 순서대로 배치된, 표시장치.
  2. 제1항에 있어서,
    상기 제1차폐선은 정전압을 인가하는 제1전압선과 전기적으로 연결된, 표시장치.
  3. 제1항에 있어서,
    상기 제1차폐선은 상기 제1구동전압선과 전기적으로 연결된, 표시장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선에 교차하고, 상기 제2 방향을 따라 연장된 초기화 전압선;을 더 포함하고,
    상기 제1차폐선은 상기 초기화 전압선과 전기적으로 연결된, 표시장치.
  6. 제5항에 있어서,
    상기 제1차폐선은 상기 초기화 전압선의 상부 층 또는 하부 층에 배치된, 표시장치.
  7. 제1항에 있어서,
    상기 차폐선은 상기 제1구동전압선에 공급되는 제1 전원전압과 상이한 제2 전원전압을 공급하는 제2전압선과 전기적으로 연결된, 표시장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1열 및 상기 제1행에 인접한 제2행에 배치되고, 복수의 제3 화소 트랜지스터들을 포함하는 제3 화소회로; 및
    상기 제2열 및 상기 제2행에 배치된 제4 화소회로;를 포함하고,
    상기 제2방향에서, 상기 제3 화소회로의 상기 복수의 제3 화소 트랜지스터들의 배열은 상기 제1 화소회로의 상기 복수의 제1 화소 트랜지스터들의 배열과 반대이고,
    상기 제2방향에서, 상기 제2 화소회로의 상기 복수의 제2 화소 트랜지스터들의 배열은 상기 제1 화소회로의 상기 복수의 제1 화소 트랜지스터들의 배열과 동일한, 표시장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 다수의 화소들이 행렬로 배열된 화소부를 포함하는 표시장치에 있어서,
    상기 화소부는 다수의 화소영역들을 포함하고,
    상기 다수의 화소영역들 각각에,
    제1열 및 제1행에 배치된 제1화소회로;
    상기 제1열에 인접한 제2열 및 상기 제1행에 배치된 제2화소회로;
    상기 제1열 및 상기 제1행에 인접한 제2행에 배치된 제3화소회로;
    상기 제1열에서 제1 방향으로 연장되고, 상기 제1화소회로에 연결된 제1 데이터선;
    상기 제1열에서 상기 제1 데이터선과 평행하게 이격 배치되고, 상기 제3화소회로에 연결된 제2 데이터선;
    상기 제2열에서 상기 제1방향으로 연장되고, 상기 제2 데이터선과 평행하게 이격 배치된 제3 데이터선;
    상기 제2열에서 상기 제3 데이터선과 평행하게 이격 배치된 제4 데이터선;
    상기 제1열에서 상기 제1 데이터선과 상기 제2 데이터선 사이에 상기 제1 방향을 따라 연장된 제1구동전압선; 및
    상기 제2열에서 상기 제2 데이터선과 상기 제3 데이터선 사이에 상기 제1 방향을 따라 연장된 제2구동전압선;
    상기 제2 데이터선과 상기 제3 데이터선 사이에 상기 제1 방향으로 연장된 제1차폐선;
    상기 제4 데이터선의 외측에 상기 제1 방향으로 연장된 제2차폐선;이 포함되고,
    제1 전원전압이 상기 화소영역들 각각에서 상기 제1구동전압선과 상기 제2구동전압선으로 공급되고,
    제1정전압이 상기 화소영역들 중 적어도 하나의 화소영역에서 상기 제1차폐선과 상기 제2차폐선으로 공급되고,
    상기 제1정전압과 상이한 제2정전압이 상기 화소영역들 중 다른 화소영역들에서 상기 제1차폐선과 상기 제2차폐선으로 공급되는, 표시장치.
  18. 제17항에 있어서,
    상기 구동전압선은 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 제2 데이터선은 상기 제1구동전압선과 상기 제1차폐선 사이에 배치되어, 상기 제1열에서, 상기 제1 데이터선, 상기 제1구동전압선, 상기 제2 데이터선, 및 상기 제1 차폐선이 상기 제1방향에 교차하는 제2방향으로 순서대로 배치된, 표시장치.
  19. 제17항에 있어서,
    상기 화소영역들 각각에서, 상기 제1 데이터선과 상기 제2 데이터선에 교차하고, 상기 제1 방향과 수직인 제2 방향을 따라 연장된 초기화 전압선;이 더 포함되고,
    상기 제1화소회로는 상기 제1구동전압선과 제1발광소자의 제1전극에 연결된 제1구동트랜지스터를 포함하고,
    상기 제2화소회로는 상기 제2구동전압선과 제2발광소자의 제1전극에 연결된 제2구동트랜지스터를 포함하고,
    상기 제1정전압은 상기 초기화 전압선으로 공급되는 전압이고,
    상기 제2정전압은 상기 제1발광소자 및 상기 제2발광소자 각각의 제1전극에 대향하는 제2전극들로 공급되는 제2 전원전압인, 표시장치.
  20. 제17항에 있어서,
    상기 제1화소회로는 상기 제1구동전압선과 제1발광소자의 제1전극에 연결된 제1구동트랜지스터를 포함하고,
    상기 제2화소회로는 상기 제2구동전압선과 제2발광소자의 제1전극에 연결된 제2구동트랜지스터를 포함하고,
    상기 제1정전압은 상기 제1 전원전압이고,
    상기 제2정전압은 상기 제1발광소자 및 상기 제2발광소자 각각의 제1전극에 대향하는 제2전극들로 공급되는 제2 전원전압인, 표시장치.
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