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KR102517446B1 - 표시장치 및 그 제조방법 - Google Patents

표시장치 및 그 제조방법 Download PDF

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KR102517446B1
KR102517446B1 KR1020150170514A KR20150170514A KR102517446B1 KR 102517446 B1 KR102517446 B1 KR 102517446B1 KR 1020150170514 A KR1020150170514 A KR 1020150170514A KR 20150170514 A KR20150170514 A KR 20150170514A KR 102517446 B1 KR102517446 B1 KR 102517446B1
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송영규
신동채
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Abstract

본 발명의 실시 예에 따른 표시장치는 스크라이빙 공정시 발생하는 무기막들의 크랙에 의한 투습 경로를 차단하여, 수명과 신뢰성을 향상시킬 수 있는 표시장치를 개시한다. 표시장치는 기판 상에 복수의 서브픽셀을 포함하는 표시 영역과 베젤 영역을 포함한다. 베젤 영역은 기판 상에 적어도 하나의 절연막과 패시베이션막을 포함한다. 절연막은 적어도 하나의 비어홀을 포함하고, 패시베이션막은 적어도 하나의 절연막의 적어도 하나의 비어홀 상에 위치하고 적어도 하나의 개구부를 포함한다.

Description

표시장치 및 그 제조방법{Display Device And Method For manufacturing Of The Same}
본 발명은 표시장치 및 그 제조방법에 관한 것으로, 보다 자세하게는 셀 스크라이빙 공정에서 발생하는 크랙에 의한 투습 불량을 방지할 수 있는 표시장치 및 그 제조방법에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기발광표시장치(OLED : Organic Light Emitting Display) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 유기전계발광표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
유기발광표시장치는 원장 기판에 복수의 셀(cell)들이 제조되고, 복수의 셀들을 하나씩 분리하는 스크라이빙 공정을 통해 하나의 유기발광표시장치로서 제조된다. 스크라이빙 공정은 휠(wheel)이나 레이저(laser)로 수행된다. 유기발광표시장치에서 휠이나 레이저에 의해 절단되는 영역에는 복수의 무기막들이 배치되어, 휠이나 레이저에 의해 절단될 때 복수의 무기막들에 크랙(crack)이 발생한다. 발생한 크랙들은 외부의 수분이 침투되는 투습 경로로 작용하게 됨으로써, 수분에 취약한 발광층이 열화된다. 따라서, 유기발광표시장치의 수명이 감소되고 신뢰성이 저하되는 문제가 있다.
본 발명은 스크라이빙 공정시 발생하는 무기막들의 크랙에 의한 투습 경로를 차단하여, 수명과 신뢰성을 향상시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 실시 예에 따른 표시장치는 스크라이빙 공정시 발생하는 무기막들의 크랙에 의한 투습 경로를 차단하여, 수명과 신뢰성을 향상시킬 수 있는 표시장치를 개시한다. 표시장치는 기판 상에 복수의 서브픽셀을 포함하는 표시 영역과 베젤 영역을 포함한다. 베젤 영역은 기판 상에 적어도 하나의 절연막과 패시베이션막을 포함한다. 절연막은 적어도 하나의 비어홀을 포함하고, 패시베이션막은 적어도 하나의 절연막의 적어도 하나의 비어홀 상에 위치하고 적어도 하나의 개구부를 포함한다.
적어도 하나의 절연막은 제1 버퍼층, 제2 버퍼층, 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막 중 어느 하나 이상을 포함한다.
적어도 하나의 비어홀은 제2 버퍼층, 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막을 관통한다.
패시베이션막은 적어도 하나의 비어홀을 통해 제1 버퍼층에 접촉한다.
적어도 하나의 비어홀은 표시 영역을 둘러싼다.
적어도 하나의 개구부는 적어도 하나의 비어홀과 이격된다.
적어도 하나의 개구부는 표시 영역을 둘러싸며 적어도 하나의 비어홀과 나란하게 위치한다.
적어도 하나의 개구부와 적어도 하나의 비어홀은 각각 둘 이상이며, 적어도 하나의 개구부와 적어도 하나의 비어홀은 서로 교번한다.
적어도 하나의 개구부와 적어도 하나의 비어홀은 연속적인 형상으로 이루어진다.
서브픽셀은 쉴드층, 쉴드층 상에 위치하는 반도체층, 반도체층 상에 위치하는 제1 게이트 전극, 제1 게이트 전극 상에 위치하는 제2 게이트 전극, 반도체층과 쉴드층에 각각 연결되는 소스 전극, 및 반도체층과 연결되는 드레인 전극을 포함한다.
또한, 본 발명의 실시 예에 따른 표시장치의 제조방법은 표시 영역 및 베젤 영역을 포함하는 기판을 준비한다. 기판 상에 제1 버퍼층을 형성한다. 표시 영역의 제1 버퍼층 상에 쉴드층을 형성한다. 쉴드층 상에 제2 버퍼층을 형성한다. 표시 영역의 제2 버퍼층 상에 반도체층을 형성한다. 반도체층 상에 게이트 절연막을 형성한다. 표시 영역의 게이트 절연막 상에 제1 게이트 전극을 형성한다. 제1 게이트 전극 상에 제1 층간 절연막을 형성한다. 표시 영역의 제1 층간 절연막 상에 제2 게이트 전극을 형성한다. 제2 게이트 전극 상에 제2 층간 절연막을 형성한다. 표시 영역과 베젤 영역 상에 제2 버퍼층, 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막 중 적어도 하나 이상을 일괄 식각하여, 표시 영역에 쉴드층을 노출하는 제1 콘택홀, 반도체층을 노출하는 제2 및 제3 콘택홀, 제2 게이트 전극을 노출하는 제4 콘택홀을 형성한다. 베젤 영역 상에 제1 버퍼층을 노출하는 적어도 하나의 비어홀을 형성한다. 표시 영역의 제2 층간 절연막 상에 소스 전극과 드레인 전극을 형성한다. 소스 전극과 드레인 전극 상에 패시베이션막을 형성한다. 베젤 영역의 적어도 하나의 비어홀을 메운다. 패시베이션막을 식각하여 베젤 영역 상에 형성된 패시베이션막에 적어도 하나의 개구부를 형성한다.
패시베이션막 상에 평탄화막을 형성한다. 평탄화막 상에 소스 전극과 연결되는 제1 전극을 형성한다. 제1 전극 상에 제1 전극을 일부 노출하는 뱅크층을 형성한다. 뱅크층에 의해 노출된 제1 전극 상에 발광층을 형성한다. 발광층 상에 제2 전극을 형성한다.
본 발명의 실시예에 따른 유기발광표시장치는 표시 영역의 제1 내지 제4 콘택홀을 형성하는 일괄 건식 식각 공정을 이용하여, 베젤 영역에 제1 비어홀과 제2 비어홀을 형성함으로써, 제1 비어홀과 제2 비어홀을 채우는 패시베이션막에 의해 외부의 수분이 침투하는 투습 경로를 차단할 수 있다. 또한, 패시베이션막에 제1 개구부와 제2 개구부를 형성함으로써, 패시베이션막의 크랙을 따라 외부의 수분이 침투하는 투습 경로를 차단할 수 있다. 따라서, 본 발명의 유기발광표시장치는 투습에 의해 발광층의 유기물이 열화되어 수명이 감소되는 것을 방지하여 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 유기발광표시장치를 나타낸 평면도.
도 5는 유기발광표시장치의 서브 픽셀의 단면도.
도 6은 유기발광표시장치의 원장기판을 나타낸 평면도.
도 7은 도 6의 I-I'에 따라 절취한 단면도.
도 8은 도 4에 도시된 유기발광표시장치의 베젤 영역을 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 9는 유기발광표시장치를 나타낸 평면도.
도 10 및 도 11은 도 4에 도시된 유기발광표시장치의 베젤 영역을 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 12는 본 발명의 제2 실시 예에 따른 유기발광표시장치의 베젤 영역의 단면도.
도 13 내지 도 18은 본 발명의 실시예에 따른 유기발광표시장치의 제조 공정별로 나타낸 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치이다. 플라스틱 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 그러나, 본 발명에 따른 유기발광표시장치는 플라스틱 기판 외에 유리 기판에 형성될 수도 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이며, 도 4는 유기발광표시장치를 나타낸 평면도이고, 도 5는 유기발광표시장치의 서브 픽셀의 단면도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4를 참조하면, 유기발광표시장치의 표시 패널은 기판(110), 표시 영역(DP)과 비표시 영역(NDP)을 포함한다. 표시 영역(DP)은 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. 비표시 영역(NDP)은 표시 영역(DP)을 제외한 나머지 영역으로, 표시 영역(DP) 주변에 복수의 신호라인들이 위치하고 표시 영역(DP)의 일측에 데이터 구동부(60)가 위치한다.
이하, 본 발명의 도 5를 참조하여, 유기발광표시장치(100)의 서브픽셀(SP)의 단면 구조를 살펴본다.
도 5를 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 제1 버퍼층(112)이 위치한다. 기판(110)은 유리, 플라스틱 또는 금속 등으로 이루어진다. 본 발명에서 기판(110)은 플라스틱으로 이루어지되 구체적으로 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(110)은 유연한(flexible)한 특성을 가진다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(112) 상에 쉴드층(114)이 위치한다. 쉴드층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 쉴드층(114) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 쉴드층(114)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(120)은 p형 또는 n형의 불순물을 포함하는 드레인 영역(123) 및 소스 영역(124)을 포함하고 이들 사이에 채널(121)을 포함한다. 또한, 반도체층(120)은 채널(121)과 인접한 드레인 영역(123) 및 소스 영역(124) 사이에 저농도 도핑 영역(122)을 포함한다.
반도체층(120) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(120)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널(121)과 대응되는 위치에 제1 게이트 전극(130)이 위치한다. 제1 게이트 전극(130)은 구동 트랜지스터(DR)의 게이트 전극으로 작용한다. 제1 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1 게이트 전극(130) 상에 제1 게이트 전극(130)을 절연시키는 제1 층간 절연막(ILD1)이 위치한다. 제1 층간 절연막(ILD1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 제1 층간 절연막(ILD1) 상에 제2 게이트 전극(135)이 위치한다. 제2 게이트 전극(135)은 제1 게이트 전극(130)과 커패시터(capacitor)을 이루는 커패시터 전극으로, 구동 트랜지스터(DR)의 게이트 전극으로 작용하지 않는다. 제2 게이트 전극(135) 상에 제2 게이트 전극(135)을 절연시키는 제2 층간 절연막(ILD2)이 위치한다.
제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 게이트 절연막(GI) 및 제2 버퍼층(116)의 일부 영역에 쉴드층(114)의 일부를 노출시키는 제1 콘택홀(CH1)이 위치한다. 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 일부 영역에 반도체층(120)의 일부를 노출시키는 제2 및 제3 콘택홀들(CH2, CH3)이 위치한다. 제2 콘택홀(CH2)은 반도체층(120)의 드레인 영역(123)을 노출하고, 제3 콘택홀(CH3)은 반도체층(120)의 소스 영역(124)을 노출한다. 또한, 제2 층간 절연막(ILD2)의 일부 영역에 제2 게이트 전극(135)을 노출시키는 제4 콘택홀(CH4)이 위치한다.
제2 층간 절연막(ILD2) 상에 드레인 전극(140)과 소스 전극(145)이 위치한다. 드레인 전극(140)은 반도체층(120)의 드레인 영역(123)을 노출하는 제2 콘택홀(CH2)을 통해 반도체층(120)에 연결되고, 소스 전극(145)은 반도체층(120)의 소스 영역(124)을 노출하는 제3 콘택홀(CH3)을 통해 반도체층(120)에 연결된다. 또한, 소스 전극(145)은 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 게이트 절연막(GI) 및 제2 버퍼층(116)을 관통하여 쉴드층(114)을 노출하는 제1 콘택홀(CH1)을 통해 쉴드층(114)에 연결되고, 제4 콘택홀(CH4)을 통해 제2 게이트 전극(135)에 연결된다. 상기 소스 전극(145) 및 드레인 전극(140)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(145) 및 드레인 전극(140)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(145) 및 드레인 전극(140)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
따라서, 반도체층(120), 제1 게이트 전극(130), 드레인 전극(140) 및 소스 전극(145)을 포함하는 구동 트랜지스터(DR)가 구성된다.
구동 트랜지스터(DR)를 포함하는 기판(110) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 평탄화막(PLN)이 위치한다. 평탄화막(PLN)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 평탄화막(PLN)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
평탄화막(PLN)의 일부 영역에는 소스 전극(145)을 노출시키는 제6 콘택홀(CH6)이 위치한다. 평탄화막(PLN) 상에 제1 전극(160)이 위치한다. 제1 전극(160)은 화소 전극으로 작용하며, 제5 콘택홀(CH5)을 통해 구동 트랜지스터(DR)의 소스 전극(145)에 연결된다. 제1 전극(160)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(160)이 반사 전극인 경우, 제1 전극(160)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(160)을 포함하는 기판(110) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(160)을 노출시키는 화소정의부(OP)가 위치한다. 뱅크층(BNK)의 화소정의부(OP)에는 제1 전극(160)에 컨택하는 발광층(170)이 위치한다. 발광층(170)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(170)과 제1 전극(160) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 발광층(170) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
발광층(170) 상에 제2 전극(180)이 위치한다. 제2 전극(180)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(180)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 본 발명의 유기발광표시장치는 스크라이빙 공정시 외곽의 무기막들에 크랙이 발생하고 이 크랙이 투습 경로로 작용하여 소자를 열화시키는 등의 문제가 발생한다.
도 6은 유기발광표시장치의 원장기판을 나타낸 평면도이고, 도 7은 도 6의 I-I'에 따라 절취한 단면도이다.
도 6을 참조하면, 원장기판(GLA) 상에 제1 셀(C1)과 제2 셀(C2)이 형성된다. 도 6은 본 발명을 간략히 설명하기 위해 2개의 셀을 도시하였지만, 이에 한정되지 않고 복수의 셀들이 형성된다. 제1 셀(C1)과 제2 셀(C2)이 형성된 원장기판(GLA)은 스크라이빙 라인(SL)을 따라 스크라이빙되어 제1 셀(C1)과 제2 셀(C2)을 분리한다. 분리된 제1 셀(C1)과 제2 셀(C2)은 각각이 하나의 유기발광표시장치가 된다.
도 7을 참조하면, 원장기판(GLA)의 스크라이빙 라인(SL)에는 복수의 층들이 적층되어 있다. 예를 들면, 원장기판(GLA) 상에 희생층(SAC)이 위치하고 희생층(SAC) 상에 기판(110)이 위치하고, 기판(110) 상에 제1 버퍼층(112)과 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116) 상에 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 위치한다. 제2 층간 절연막(ILD2) 상에 패시베이션막(PAS)이 위치한다.
원장기판(GLA)의 스크라이빙 라인(SL)에 배치된 층들, 예를 들어 제1 버퍼층(112), 제2 버퍼층(116), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및 패시베이션막(PAS)은 무기 절연막(inorganic insulating layer)으로 이루어진다. 따라서, 셀 분리를 위한 스크라이빙 공정 시, 휠이나 레이저에 의해 무기 절연막들에 크랙이 발생할 수 있다.
따라서, 본 발명은 무기 절연막들이 휠이나 레이저에 의해 크랙이 발생하여도, 이 크랙이 투습 경로로 작용하는 것을 방지할 수 있는 구성을 개시한다.
<제1 실시예>
도 8은 도 4에 도시된 유기발광표시장치의 베젤 영역을 Ⅱ-Ⅱ'에 따라 절취한 단면도이고, 도 9는 유기발광표시장치를 나타낸 평면도이며, 도 10 및 도 11은 도 4에 도시된 유기발광표시장치의 베젤 영역을 Ⅱ-Ⅱ'에 따라 절취한 단면도이다.
도 8을 참조하면, 본 발명에 따른 유기발광표시장치(100)는 기판(110) 상에 제1 버퍼층(112)이 위치하고, 제1 버퍼층(112) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)이 순차적으로 위치한다.
제2 층간 절연막(ILD2) 상에 패시베이션막(PAS)이 위치한다. 본 발명의 패시베이션막(PAS)은 적어도 하나의 비어홀을 통해 제1 버퍼층(112)에 접촉한다. 보다 자세하게, 패시베이션막(PAS)은 제2 버퍼층(116), 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 관통하여 형성된 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 통해 제1 버퍼층(112)에 접촉한다. 제1 비어홀(VIA1)과 제2 비어홀(VIA2)은 제2 버퍼층(116), 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 연속적으로 관통하는 관통홀로, 패시베이션막(PAS)이 제1 버퍼층(112)에 접촉되도록 한다.
제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 통해 제1 버퍼층(112)에 접촉하는 패시베이션막(PAS)은 제2 버퍼층(116), 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)에 크랙이 발생하는 경우, 외부의 수분이 침투되지 못하도록 배리어(barrier)로 작용한다. 본 발명에서는 제1 비어홀(VIA1)과 제2 비어홀(VIA2)의 총 2개의 비어홀들을 형성하는 것으로 설명하였지만, 1개 이상의 비어홀을 구비할 수 있으며 베젤이 커지지 않은 범위 내에서 다수 개로 형성될 수도 있다.
본 발명의 패시베이션막(PAS)은 기판(110)의 베젤 영역(BP)에 인접한 영역에 적어도 하나 이상의 개구부가 형성된다. 패시베이션막(PAS)은 기판(110) 전면에 위치하기 때문에, 패시베이션막(PAS)에서 크랙이 발생하면 외부의 수분이 침투하는 투습 경로로 작용할 수 있다. 따라서, 본 발명에서는 패시베이션막(PAS)이 투습 경로로 작용하는 것을 방지하기 위해, 패시베이션막(PAS)의 연속성을 끊어주는 개구부를 형성한다.
보다 자세하게, 패시베이션막(PAS)은 제1 개구부(PAH1)와 제2 개구부(PAH2)를 포함한다. 제1 개구부(PAH1)와 제2 개구부(PAH2)는 패시베이션막(PAS)이 제거되어 하부의 제2 층간 절연막(ILD2)을 노출하는 영역으로, 각각 고리 형상으로 형성된다. 도면에서는 사각의 고리 형상으로 도시하였지만 표시 영역의 형상에 따라 원형, 타원형 등의 다양한 고리 형상으로 이루어질 수 있다. 본 발명에서는 제1 개구부(PAH1)와 제2 개구부(PAH2)의 총 2개의 개구부들을 형성하는 것으로 설명하였지만, 1개 이상의 개구부을 구비할 수 있으며 베젤이 커지지 않은 범위 내에서 다수 개로 형성될 수도 있다.
도 9를 참조하면, 전술한 본 발명의 제1 비어홀(VIA1)과 제2 비어홀(VIA2)은 각각 표시 영역(DP)을 둘러싸는 고리 형상으로 이루어진다. 따라서, 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 채우는 패시베이션막(PAS)이 표시장치의 모서리로부터 침투되는 수분을 완전 차단할 수 있다. 또한, 본 발명의 제1 개구부(PAH1)와 제2 개구부(PAH2)는 각각 표시 영역(DP)을 둘러싸는 고리 형상으로 이루어진다. 따라서, 제1 개구부(PAH1)와 제2 개구부(PAH2)는 표시장치의 외곽으로부터 패시베이션막(PAS)의 크랙을 타고 침투되는 수분을 완전 차단할 수 있다. 본 발명의 제1 비어홀(VIA1)과 제2 비어홀(VIA2) 그리고, 제1 개구부(PAH1)와 제2 개구부(PAH2)는 서로 이격되도록 위치한다.
한편, 도 10을 참조하면, 본 발명의 제1 비어홀(VIA1)과 제2 비어홀(VIA2)은 제1 버퍼층(112)의 일부를 식각하여 제1 버퍼층(112) 내부까지 형성될 수 있다. 제1 비어홀(VIA1)과 제2 비어홀(VIA2)의 식각 공정 시 제2 버퍼층(116)을 완전히 식각하기 위해 제1 버퍼층(112)의 내부까지 식각함으로써, 제2 버퍼층(116)의 크랙을 타고 수분이 침투되는 것을 차단하기 위함이다.
또한, 도 11을 참조하면, 본 발명은 제1 비어홀(VIA1)과 제1 개구부(PAH1)를 각각 하나씩 포함할 수 있다. 이를 위해, 제1 비어홀(VIA1)의 크기를 확대하거나 제1 개구부(PAH1)의 크기를 확대함으로써, 외부의 수분이 침투되는 투습 경로를 차단하는 효과를 향상시킬 수 있다.
<제2 실시예>
도 12는 본 발명의 제2 실시 예에 따른 유기발광표시장치의 베젤 영역의 단면도이다.
도 12를 참조하면, 제2 층간 절연막(ILD2) 상에 패시베이션막(PAS)이 위치한다. 본 발명의 패시베이션막(PAS)은 제2 버퍼층(116), 게이트 절연막(GI), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 관통하여 형성된 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 통해 제1 버퍼층(112)에 접촉한다. 또한, 본 발명의 패시베이션막(PAS)은 패시베이션막(PAS)이 제거되어 하부의 제2 층간 절연막(ILD2)을 노출하는 제1 개구부(PAH1), 제2 개구부(PAH2) 및 제3 개구부(PAH3)의 총 3개의 개구부를 포함할 수 있다.
본 발명의 제2 실시 예에서는 비어홀들과 개구부들이 서로 교번하여 위치할 수 있다. 보다 자세하게, 제1 개구부(PAH1)에 인접하게 제1 비어홀(VIA1)이 위치하고, 제1 비어홀(VIA1)에 인접하게 제2 개구부(PAH2)가 위치하며, 제2 개구부(PAH2)와 인접하게 제2 비어홀(VIA2)이 위치하고, 제2 비어홀(VIA2)에 인접하게 제3 개구부(PAH3)가 위치할 수 있다.
제1 개구부(PAH1), 제2 개구부(PAH2) 및 제3 개구부(PAH3)와, 제1 비어홀(VIA1)과 제2 비어홀(VIA2)의 교번하는 구조는 개구부들의 공정 마진들 사이에 비어홀들을 형성함으로써 베젤 영역이 증가되는 것을 방지할 수 있다.
본 발명에서는 제1 내지 제3 개구부(PAH1, PAH2, PAH3)의 총 3개의 개구부와, 제1 및 제2 비어홀(VIA1, VIA2)의 총 2개의 비어홀들이 교번하는 구조를 도시하고 설명하였지만, 이에 한정되지 않으며, 2개의 개구부와 하나의 비어홀이 교번하거나, 2개의 비어홀과 하나의 개구부가 교번하여도 무방하다.
이하, 본 발명의 실시예에 따른 유기발광표시장치의 제조 공정에 대해 설명한다.
도 13 내지 도 18은 본 발명의 실시예에 따른 유기발광표시장치의 제조 공정별로 나타낸 단면도이다.
도 13을 참조하면, 원장기판(GLA) 상에 희생층(SAC)을 형성한다. 원장기판(GLA)은 유리 기판으로 이루어져 상부의 구조물들을 지지하는 역할을 하며, 희생층(SAC)은 열에 의해 팽창하여 상부의 플라스틱 기판을 릴리즈하는 역할을 한다.
희생층(SAC) 상에 폴리이미드를 코팅하여 기판(110)을 형성한다. 기판(110) 상에 제1 버퍼층(112)을 형성하고, 제1 버퍼층(112) 상에 불투명한 재료를 적층하고 제1 마스크로 패터닝하여 쉴드층(114)을 형성한다. 이어, 쉴드층(114)이 형성된 기판(110) 상에 제2 버퍼층(116)을 형성하고, 제2 버퍼층(116) 상에 실리콘 반도체나 산화물 반도체를 적층하여 제2 마스크로 패터닝하여 반도체층(120)을 형성한다.
다음, 도 14를 참조하면, 반도체층(120)을 포함하는 기판(110) 상에 게이트 절연막(GI)을 형성하고, 게이트 절연막(GI) 상에 금속 물질을 적층하고 제3 마스크로 패터닝하여 제1 게이트 전극(130)을 형성한다. 이어, 기판(110) 전면에 N형 불순물을 저농도 도핑(N-dopping)하여, 반도체층(120)을 도핑한다. 이때 반도체층(120) 상부에 제1 게이트 전극(130)이 마스크로 작용하여 제1 게이트 전극(130)의 하부를 제외한 나머지 반도체층(120) 영역이 도핑된다.
다음, 기판(110) 전면에 N형 불순물을 고농도 도핑(N+dopping)하여, 반도체층(120)을 도핑한다. 이때, 제4 마스크를 이용하여 반도체층(120)의 일정 영역을 마스킹하여 도핑함으로써, 반도체층(120)에 채널(121), 저농도 도핑 영역(122), 드레인 영역(123) 및 소스 영역(124)이 형성된다.
이어, 제1 게이트 전극(130)이 형성된 기판(110) 상에 제1 층간 절연막(ILD1)을 형성하고, 제1 층간 절연막(ILD1) 상에 금속 물질을 적층하고 제5 마스크로 패터닝하여 제2 게이트 전극(135)을 형성한다. 제2 게이트 전극(135)은 제1 게이트 전극(130)과 중첩되도록 형성하여 커패시턴스를 형성할 수 있도록 한다. 이어, 제2 게이트 전극(135)이 형성된 기판(110) 상에 제2 층간 절연막(ILD2)을 형성한다.
다음, 도 15를 참조하면, 제2 층간 절연막(ILD2) 상에 포토레지스트를 도포하고 제6 마스크를 이용하여 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD2), 게이트 절연막(GI) 및 제2 버퍼층(116)을 건식 식각한다. 보다 자세하게, 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 게이트 절연막(GI) 및 제2 버퍼층(116)을 식각하여, 쉴드층(114)을 노출하는 제1 콘택홀(CH1)을 형성한다. 동시에 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)을 식각하여, 반도체층(120)의 드레인 영역(123)을 노출하는 제2 콘택홀(CH2)과, 반도체층(120)의 소스 영역(124)을 노출하는 제3 콘택홀(CH3)을 형성한다. 동시에 제2 층간 절연막(ILD2)을 식각하여 제2 게이트 전극(135)을 노출하는 제4 콘택홀(CH4)을 형성한다.
또한, 위 건식 식각 공정과 동시에, 베젤 영역(BP)에서도 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 게이트 절연막(GI) 및 제2 버퍼층(116)을 식각하여 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 형성한다.
이어, 도 16을 참조하면, 제2 층간 절연막(ILD2)이 형성된 기판(110) 상에 금속 물질을 적층하고 제7 마스크로 패터닝하여 드레인 전극(140)과 소스 전극(145)을 형성한다. 드레인 전극(140)은 제2 콘택홀(CH2)을 통해 반도체층(120)의 드레인 영역(123)에 연결되고, 소스 전극(145)은 제3 콘택홀(CH3)을 통해 연결전극(132)에 연결된다. 또한, 소스 전극(145)은 제1 콘택홀(CH1)을 통해 쉴드층(114)에 연결되고, 제4 콘택홀(CH4)을 통해 제2 게이트 전극(135)에 연결된다. 따라서, 반도체층(120), 제1 게이트 전극(130), 드레인 전극(140) 및 소스 전극(145)을 포함하는 구동 트랜지스터가 형성된다.
다음, 드레인 전극(140)과 소스 전극(145)이 형성된 기판(110) 전면에 패시베이션막(PAS)을 형성한다. 패시베이션막(PAS)은 표시 영역(DP) 전체를 덮고, 베젤 영역(BP)에서는 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 채우면서 베젤 영역(BP) 전체를 덮는다. 패시베이션막(PAS)은 베젤 영역(BP)에서 제1 비어홀(VIA1)과 제2 비어홀(VIA2)을 통해 제1 버퍼층(112)과 접촉한다.
이어, 도 17을 참조하면, 제8 마스크를 이용하여 패시베이션막(PAS)의 일부를 식각하여, 표시 영역(DP)에서 소스 전극(145)을 노출하는 제5 콘택홀(CH5)을 형성하고 베젤 영역(BP)에서 제1 개구부(PAH1)와 제2 개구부(PAH2)를 형성한다.
다음, 도 18을 참조하면, 기판(110) 전면에 유기물을 도포하여 평탄화막(PLN)을 형성하고, 제9 마스크를 이용하여 평탄화막(PLN)을 식각하여, 패시베이션막(PAS)의 제5 콘택홀(CH5)을 연장하고, 베젤 영역(BP)의 평탄화막(PLN)을 제거한다. 이어, 평탄화막(PLN) 상에 투명도전막을 적층하고 제10 마스크로 패터닝하여 제1 전극(160)을 형성한다. 제1 전극(160)은 제5 콘택홀(CH5)을 매우며, 구동 트랜지스터(DR)의 소스 전극(145)과 연결될 수 있다. 다음, 제1 전극(160)을 포함하는 기판(110) 상에 뱅크층(BNK)을 형성한다. 뱅크층(BNK)은 제1 전극(160)의 일부를 노출하여 화소를 정의하는 화소정의막으로, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제11 마스크를 이용하여 뱅크층(BNK)에 제1 전극(160)을 노출하는 화소정의부(OP)를 형성한다. 다음, 뱅크층(BNK)의 화소정의부(OP)에 의해 노출된 제1 전극(160) 상에 발광층(170)을 형성한다. 그리고, 발광층(170)이 형성된 기판(110) 상에 제2 전극(180)을 형성한다. 따라서, 총 11매의 마스크를 이용하여 본 발명의 실시예에 따른 유기발광표시장치를 제조한다.
전술한 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 표시 영역의 제1 내지 제4 콘택홀을 형성하는 일괄 건식 식각 공정을 이용하여, 베젤 영역에 제1 비어홀과 제2 비어홀을 형성함으로써, 제1 비어홀과 제2 비어홀을 채우는 패시베이션막에 의해 외부의 수분이 침투하는 투습 경로를 차단할 수 있다. 또한, 패시베이션막에 제1 개구부와 제2 개구부를 형성함으로써, 패시베이션막의 크랙을 따라 외부의 수분이 침투하는 투습 경로를 차단할 수 있다. 따라서, 본 발명의 유기발광표시장치는 투습에 의해 발광층의 유기물이 열화되어 수명이 감소되는 것을 방지하여 신뢰성을 향상시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 기판 112 : 제1 버퍼층
116 : 제2 버퍼층 GI : 게이트 절연막
ILD1 : 제1 층간 절연막 ILD2 : 제2 층간 절연막
PAS : 패시베이션막 VIA1, VIA2 : 제1 및 제2 비어홀
PAH1, PAH2 : 제1 및 제2 개구부

Claims (12)

  1. 기판;
    상기 기판 상에 위치하며 복수의 서브픽셀을 포함하는 표시 영역; 및
    상기 표시 영역 이외의 베젤 영역을 포함하며,
    상기 베젤 영역은,
    상기 기판 상에 위치하고, 상기 표시 영역의 4면을 둘러싸는 고리 형상으로 형성된 적어도 하나의 비어홀을 포함하는 적어도 하나의 절연막; 및
    상기 적어도 하나의 절연막 상에 상기 적어도 하나의 비어홀을 덮도록 형성되고, 상기 적어도 하나의 비어홀이 형성된 영역의 외측 영역에 적어도 하나의 개구부를 포함하는 패시베이션막을 포함하고,
    상기 적어도 하나의 절연막은 상기 기판 상에 위치한 제1 버퍼층, 상기 제1 버퍼층 상에 위치한 제2 버퍼층, 상기 제2 버퍼층 상에 위치한 게이트 절연막을 포함하고,
    상기 제2 버퍼층 상에 실리콘 반도체 및 산화물 반도체 중 적어도 하나가 배치되고,
    상기 적어도 하나의 비어홀은 상기 제2 버퍼층 및 상기 게이트 절연막을 관통하여 형성되며,
    상기 패시베이션막은 상기 적어도 하나의 비어홀을 통해 상기 제1 버퍼층에 접촉하는 표시장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 절연막은 상기 게이트 절연막 상에 위치하는 제1 층간 절연막 및 상기 제1 층간 절연막 상에 위치하는 제2 층간 절연막을 더 포함하고,
    상기 적어도 하나의 비어홀은 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 더 관통하여 형성되는 표시 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 적어도 하나의 개구부는 상기 표시 영역의 4면을 둘러싸는 고리 형상으로 형성되는 표시장치.
  6. 제1 항에 있어서,
    상기 적어도 하나의 개구부는 상기 적어도 하나의 비어홀과 이격된 표시장치.
  7. 제1 항에 있어서,
    상기 적어도 하나의 개구부는 상기 표시 영역을 둘러싸며 상기 적어도 하나의 비어홀과 나란하게 위치하는 표시장치.
  8. 제1 항에 있어서,
    상기 적어도 하나의 개구부와 상기 적어도 하나의 비어홀은 각각 둘 이상이며, 상기 적어도 하나의 개구부와 상기 적어도 하나의 비어홀은 서로 교번하는 표시장치.
  9. 삭제
  10. 삭제
  11. 표시 영역 및 베젤 영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 제1 버퍼층을 형성하는 단계;
    상기 표시 영역의 제1 버퍼층 상에 쉴드층을 형성하는 단계;
    상기 쉴드층 상에 제2 버퍼층을 형성하는 단계;
    상기 표시 영역의 제2 버퍼층 상에 실리콘 반도체 및 산화물 반도체 중 적어도 하나의 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 표시 영역의 게이트 절연막 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제1 층간 절연막을 형성하는 단계;
    상기 표시 영역의 제1 층간 절연막 상에 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 상에 제2 층간 절연막을 형성하는 단계;
    상기 표시 영역과 베젤 영역 상에 제2 버퍼층, 상기 게이트 절연막, 상기 제1 층간 절연막 및 상기 제2 층간 절연막 중 적어도 하나 이상을 일괄 식각하여, 상기 표시 영역에 상기 쉴드층을 노출하는 제1 콘택홀, 상기 반도체층을 노출하는 제2 및 제3 콘택홀, 상기 제2 게이트 전극을 노출하는 제4 콘택홀을 형성하는 단계;
    상기 베젤 영역 상에 상기 제2 버퍼층, 상기 게이트 절연막, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 상기 제1 버퍼층이 노출되도록 에칭하여 상기 표시 영역의 4면을 둘러싸는 고리 형상을 갖는 적어도 하나의 비어홀을 형성하는 단계;
    상기 표시 영역의 제2 층간 절연막 상에 소스 전극과 드레인 전극을 형성하는 단계;
    상기 소스 전극과 드레인 전극 상에 패시베이션막을 형성하여, 상기 베젤 영역의 적어도 하나의 비어홀에 노출된 상기 제1 버퍼층까지 상기 패시베이션막이 접촉하도록 상기 비어홀을 메우는 단계; 및
    상기 적어도 하나의 비어홀이 형성된 영역의 외측 영역의 패시베이션막을 식각하여 적어도 하나의 개구부를 형성하는 단계를 포함하는 표시장치의 제조방법.
  12. 제11 항에 있어서,
    상기 패시베이션막 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 상기 소스 전극과 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 전극을 일부 노출하는 뱅크층을 형성하는 단계;
    상기 뱅크층에 의해 노출된 상기 제1 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
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