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KR102502223B1 - 발광 다이오드 및 그의 제조 방법 - Google Patents

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KR102502223B1
KR102502223B1 KR1020180041761A KR20180041761A KR102502223B1 KR 102502223 B1 KR102502223 B1 KR 102502223B1 KR 1020180041761 A KR1020180041761 A KR 1020180041761A KR 20180041761 A KR20180041761 A KR 20180041761A KR 102502223 B1 KR102502223 B1 KR 102502223B1
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강진희
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삼성전자주식회사
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Abstract

발광 다이오드의 제조 방법이 개시된다. 발광 다이오드의 제조 방법은 기판의 일 측 상에 복수의 홈을 포함하는 마스크 층을 형성하는 단계, 기판의 타 측 상에 절연층을 형성하는 단계, 마스크 층이 형성된 기판 상에 복수의 서브 픽셀 영역을 마련하는 단계, 복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물을 형성하는 단계, 복수의 서브 픽셀 영역 각각에 대응되는 마스크층 및 나노 구조물 상에 제1 전극을 형성하는 단계, 복수의 서브 픽셀 영역 각각에 대응되는 절연층의 일 영역을 식각하여 제1 반도체 층 및 제2 전극을 형성하는 단계, 복수의 서브 픽셀 영역 사이에 마련되며 기판의 일 측 및 타 측을 연결하는 비아 홀에 금속성 물질을 형성하는 단계 및 기판의 타 측 상에서 비아 홀에 대응되는 영역에 제2 반도체 층 및 제3 전극을 형성하는 단계를 포함한다.

Description

발광 다이오드 및 그의 제조 방법{ LIGHT EMITTING DIODE APPARATUS AND MANUFACTURING METHOD THEREOF }
본 발명은 발광 다이오드 및 그의 제조 방법에 대한 것으로, 더욱 상세하게는 나노 구조물을 포함하는 발광 다이오드 및 그의 제조 방법에 대한 것이다.
전자 기술의 발달에 힘입어 다양한 유형의 전자 제품들이 개발 및 보급되고 있다. 디스플레이 장치들의 사용이 늘면서 좀 더 다양한 기능에 대한 사용자 니즈(needs)도 증대되었다. 이에 따라, 사용자 니즈에 부합하기 위한 각 제조사들의 노력도 커져서, 종래에 없던 새로운 기능을 갖춘 제품들이 속속 등장하고 있다.
특히, 광고나 간판을 위해 LED 디스플레이 장치의 사용이 늘어나게 됨에 따라, LED 디스플레이 장치를 효율적으로 구동하기 위한 다양한 기술이 생겨나게 되었다.
종래의 LED 디스플레이 장치는 R(Red), G(Green), B(Blue) 및 W(White)의 서브 픽셀들에 있어서, 인접한 서브 픽셀들 간의 간섭으로 인하여 예상치 못한 색상의 광이 방출되는 문제가 있었다. 또한, 서브 픽셀 각각이 독립적으로 제어 발광할 수 있도록 전극을 배치하므로 공정이 복잡해지고 생산 비용이 많이 든다는 문제점이 있었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 R(Red), G(Green), B(Blue), W(White) 서브 픽셀 간 광이 전달되는 것을 차단하는 발광 다이오드 및 그 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 발광 다이오드 제조 방법에 있어서, 기판의 일 측 상에 복수의 홈을 포함하는 마스크 층을 형성하는 단계, 상기 기판의 타 측 상에 절연층을 형성하는 단계, 상기 마스크 층이 형성된 상기 기판 상에 복수의 서브 픽셀 영역을 마련하는 단계, 상기 복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물을 형성하는 단계, 상기 복수의 서브 픽셀 영역 각각에 대응되는 상기 마스크층 및 상기 나노 구조물 상에 제1 전극을 형성하는 단계, 상기 복수의 서브 픽셀 영역 각각에 대응되는 상기 절연층의 일 영역을 식각하여 제1 반도체 층 및 제2 전극을 형성하는 단계, 상기 복수의 서브 픽셀 영역 사이에 마련되며 상기 기판의 일 측 및 타 측을 연결하는 비아 홀에 금속성 물질을 형성하는 단계 및 상기 기판의 상기 타 측 상에서 상기 비아 홀에 대응되는 영역에 제2 반도체 층 및 제3 전극을 형성하는 단계를 포함한다.
여기서, 상기 나노 구조물은, p형 반도체 층, 활성층 및 n형 반도체 층이 적층된 구조이며, 상기 나노 구조물 상에 형성되는 제1 전극은 n형 전극이며, 상기 제1 반도체 층은 p형 반도체 층이고, 상기 제2 전극은 p형 전극이며, 상기 제2 반도체 층은 n형 반도체 층이고, 상기 제3 전극은 n형 전극일 수 있다.
또한, 상기 비아 홀 상에 상기 금속성 물질을 형성하는 단계는, 상기 금속성 물질이 상기 마스크 상에 형성된 상기 제1 전극과 접하도록 상기 금속성 물질을 형성할 수 있다.
또한, 상기 기판 상에서, 상기 복수의 서브 픽셀 영역 사이의 상기 기판 영역 상에 기설정된 높이의 제1 격벽을 형성하는 단계를 포함하며, 상기 제1 격벽은, 상기 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단할 수 있다.
또한, 상기 기판 상에서, 상기 복수의 서브 픽셀 영역 외곽을 둘러싸는 기설정된 높이의 제2 격벽을 형성하는 단계를 포함하며, 상기 제2 격벽은, 타 발광 다이오드로부터 방출된 광이 상기 발광 다이오드로 전달되는 것을 차단할 수 있다.
여기서, 상기 복수의 서브 픽셀 영역 각각에 상이한 색상의 형광층를 형성하는 단계를 포함하고, 상기 상이한 색상의 형광층, 상기 복수의 서브 픽셀 영역 각각에 마련된 나노 구조물에서 방출되는 광을 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환할 수 있다.
또한, 상기 형광층을 형성하는 단계는, 상기 제1 및 제2 격벽에 의해 구분되는 상기 복수의 서브 픽셀 영역의 내부에 퀀텀 도트(Quantum Dot)를 형성하는 단계를 포함할 수 있다.
또한, 상기 형광층을 형성하는 단계는, 상기 퀀덤 도트를 형성한 후, 상기 퀀템 도트 상부에 봉합재(Encapsulant)를 형성하는 단계를 포함하고, 상기 제1, 제2 격벽 및 상기 봉합재 상부에 EG(Encapsulation Glass)를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 형광층을 형성하는 단계는, 상기 복수의 서브 픽셀 영역 상부에 상기 제1 및 제2 격벽에 의해 지지되는 글래스층을 형성하는 단계 및 상기 글래스층 상부에서 상기 복수의 서브 픽셀 영역 각각에 대응되는 영역에 퀀텀 도트(Quantum Dot) 층을 형성하는 단계를 포함할 수 있다.
그리고, 상기 복수의 서브 픽셀 영역은 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함하며, 상기 비아 홀에 금속성 물질을 형성하는 단계는, 상기 제1 내지 제4 서브 픽셀 영역이 모두 접하는 상기 복수의 서브 픽셀 영역의 중심부에 기설정된 크기의 비아 홀을 형성할 수 있다.
한편, 본 개시의 일 실시 예에 따른 발광 다이오드에 있어서, 기판, 상기 기판의 일 측 상에 마련된 복수의 서브 픽셀 영역 각각의 일 영역에 형성된 적어도 하나의 나노 구조물, 상기 기판의 일 측 상의 나머지 영역에 형성된 제1 절연층, 상기 제1 절연층 및 상기 나노 구조물 상에 형성된 제1 전극, 상기 기판의 타 측 상의 일 영역에 형성된 제1 반도체 층, 상기 반도체 층 상에 형성된 제2 전극, 상기 기판의 타 측 상의 나머지 영역에 형성된 제2 절연층, 상기 복수의 서브 픽셀 영역 사이에 마련되어 상기 기판의 일 측 및 타 측을 연결하는 금속성 물질, 상기 기판의 상기 타 측 상에서 상기 금속성 물질에 대응되는 영역에 형성된 제2 반도체 층 및 상기 제2 반도체 층 상에 형성된 제3 전극을 포함한다.
여기서, 상기 나노 구조물은, p형 반도체 층, 활성층 및 n형 반도체 층이 적층된 구조이며, 상기 나노 구조물 상에 형성되는 제1 전극은 n형 전극이며, 상기 제1 반도체 층은 p형 반도체 층이고, 상기 제2 전극은 p형 전극이며, 상기 제2 반도체 층은 n형 반도체 층이고, 상기 제3 전극은 n형 전극일 수 있다.
또한, 상기 금속성 물질은, 상기 제1 절연층 상에 형성된 상기 제1 전극과 접하도록 형성될 수 있다.
또한, 상기 복수의 서브 픽셀 영역 사이의 상기 기판 영역 상에 형성된 기설정된 높이의 제1 격벽을 포함하며, 상기 제1 격벽은, 상기 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단할 수 있다.
그리고, 상기 복수의 서브 픽셀 영역 외곽을 둘러싸도록 형성된 기설정된 높이의 제2 격벽을 포함하며, 상기 제2 격벽은, 타 발광 다이오드로부터 방출된 광이 상기 발광 다이오드로 전달되는 것을 차단할 수 있다.
여기서, 상기 복수의 서브 픽셀 영역 각각에 형성된 형광층를 포함하고, 상기 형광층은, 상기 복수의 서브 픽셀 영역 각각에 마련된 나노 구조물에서 방출되는 광을 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환할 수 있다.
또한, 상기 형광층은, 상기 제1 및 제2 격벽에 의해 구분되는 상기 복수의 서브 픽셀 영역의 내부에 형성된 퀀텀 도트(Quantum Dot)로 구현될 수 있다.
또한, 상기 퀀덤 도트 상부에 형성된 봉합재(Encapsulant) 및 상기 제1, 제2 격벽 및 상기 봉합재 상부에 형성된 EG(Encapsulation Glass)를 더 포함할 수 있다.
또한, 상기 복수의 서브 픽셀 영역 상부에서 상기 제1 및 제2 격벽에 의해 지지되는 글래스층을 포함하며, 상기 형광층은, 상기 글래스층 상부에서 상기 복수의 서브 픽셀 영역 각각에 대응되는 영역에 형성된 퀀텀 도트(Quantum Dot) 층으로 구현될 수 있다.
또한, 상기 복수의 서브 픽셀 영역은 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함하며, 상기 금속성 물질은, 상기 제1 내지 제4 서브 픽셀 영역이 모두 접하는 상기 복수의 서브 픽셀 영역의 중심부에 형성될 수 있다.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 예상하지 못한 색상의 광이 방출되는 것을 방지할 수 있으며, 발광 다이오드의 삼색 (Red/Green/Blue) 결합 및 전기적 절연을 통한 독립적인 제어가 가능한 픽셀구조가 가능하다. 단일 픽셀 내 삼색의 서브픽셀를 효율적으로 구성하고 그 전극형성의 공정성을 확보할 수 있다. 이를 활용한 디스플레이 장치 제작 시, 발광 다이오드의 생산 시간, 생산 비용이 감소될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)(1000)를 설명하기 위한 도면이다.
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 저면도이다.
도 9는 본 발명의 일 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 10은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 개시에 대해 구체적으로 설명하기로 한다.　
본 개시의 실시 예에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 개시의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 개시의 실시 예들은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 특정한 실시 형태에 대해 범위를 한정하려는 것이 아니며, 개시된 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 실시 예들을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구성되다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "모듈" 혹은 "부"는 적어도 하나의 기능이나 동작을 수행하며, 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈" 혹은 복수의 "부"는 특정한 하드웨어로 구현될 필요가 있는 "모듈" 혹은 "부"를 제외하고는 적어도 하나의 모듈로 일체화되어 적어도 하나의 프로세서(미도시)로 구현될 수 있다.
아래에서는 첨부한 도면을 참고하여 본 개시의 실시 예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.　그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)(1000)를 설명하기 위한 도면이다.
도 1에 따르면, 발광 다이오드(1000)는 기판(10), 제1 절연층(20), 제2 절연층(30), 나노 구조물(40), 제1 전극(50), 제1 반도체 층(60), 제2 전극(70), 금속성 물질(80), 제2 반도체 층(90) 및 제3 전극(100)을 포함한다.
기판(10)은 그 상면에 반도체 물질을 성장시킬 수 있는 반도체 성장용 기판이 될 수 있다. 구체적으로, 기판(10)은 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 또는 GaN, InGaN, AlGaN, AlInGaN 중 적어도 어느 하나가 적층된 템플레이트(Template) 기판 일 수 있다. 일 예로, 기판(10)은 사파이어 기판으로 육방정계 격자구조(hexagonal crystal system)를 갖는 질화물층을 성장시킬 수 있다. 다만, 이에 한정되는 것은 아니며, 기판은 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질로 이루어진 금속 기판일 수도 있다. 이하에서는 설명의 편의를 위해 기판(10)이 실리콘 웨이퍼(Si-Wafer)로 이루어진 경우를 상정하여 설명하도록 한다.
또한, 본 발명의 일 실시 예에 따라, 기판(10)의 표면에는 광추출 구조가 형성되어 광 효율을 향상시킬 수 있다. 여기서, 광추출 구조는 서로 다른 적어도 2 이상의 주기를 가지는 요철 패턴을 포함할 수 있다.
제1 절연층(20)은 기판(10)의 일 측 상에 형성될 수 있다. 본 발명의 일 실시 예에 따른 제1 절연층(20)은 마스크 층을 의미할 수도 있다. 제1 절연층(20)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 예를 들어, SiOx, SiOxNy, SixNy, Al2O3, TiN, AlN, ZrO, TiAlN, TiSiN 중 적어도 하나로 이루어질 수 있다. 특히, 제1 절연층(20)은 분산형 브래그 반사(Distributed Bragg Reflector, DBR)층 또는 무지향성 반사(Omni-Directional Reflector, ODR)층일 수 있다. 이 경우, 제1 절연층(20)은 굴절률이 서로 다른 층이 교대로 반복하여 배치된 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 절연층(20)은 SiO, SiON, SiN, Al2O3, TiN, AlN, ZrO, TiAlN 및 TiSiN 중 적어도 하나로 이루어진 단일층일 수도 있다.
본 발명의 일 실시 예에 따른 제1 절연층(20)은 기판(10)의 일부를 노출하는 복수의 홈을 포함할 수 있다. 여기서, 복수의 홈의 크기에 따라 후술하는 나노 구조물(40)의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 일 예로, 복수의 홈 각각은 사각형, 원형 등 다양한 형태를 가질 수 있다.
제2 절연층(30)은 기판(10)의 타 측 상에 형성될 수 있다. 후술하는 바와 같이 제1 반도체(60)와 전기적으로 연결된 제2 전극(70)과 제3 전극(100)을 전기적으로 절연시키기 위해 기판(10)의 타 측 상에 제2 절연층(30)이 형성될 수 있다. 제2 절연층(30)은 Polyimide, SiNx 등으로 이루어질 수 있나, 이에 한정되는 것은 아니며 전기적 절연이 가능한 다양한 유형의 물질로 구현될 수 있다.
본 개시의 일 실시 예에 따른 제2 절연층(30)은 후술하는 바와 같이 제2 전극(70) 및 제3 전극(100)을 전기적으로 절연시켜 전기적 쇼트 현상을 방지할 수 있다.
나노 구조물(40)은 복수의 홈 각각에 형성될 수 있다. 본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 제1 절연층(20)이 형성된 기판의 일 측에 복수의 서브 픽셀 영역을 마련할 수 있다.
일 예로, 복수의 서브 픽셀 영역은 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 펜타일(pentile), 스트라이프(stripe)와 같이 다양한 유형의 패턴으로 배열된 복수의 서브 픽셀 영역을 포함할 수 있음은 물론이다.
복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물(40)이 형성될 수 있다. 여기서, 나노 구조물(40)은 기판(10)으로부터 성장되어 형성된 나노 형상의 복수의 p형 반도체, 복수의 p형 반도체 각각에 형성된 복수의 활성층 및 복수의 활성층 각각에 형성된 복수의 n형 반도체를 포함할 수 있다. 일 예로, 나노 구조물(40)은 제1 절연층(20)에서 복수의 홈에 의해 노출된 기판(10)으로부터 성장된 p형 반도체와 p형 반도체의 표면에 순차적으로 형성된 활성층 및 활성층의 표면에 순차적으로 형성된 n형 반도체를 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
여기서, 나노 구조물(40)에 포함된 p형 반도체, 활성층 및 n형 반도체는 반드시 코어-쉘 구조로 형성되는 것은 아니며, p형 반도체, 활성층 및 n형 반도체가 각각 순차적으로 형성된 적층 구조가 될 수도 있음은 물론이다. 나노 구조물(40)은 피라미드형, 기둥형, 원형일 수도 있다. 나노 구조물(40)은 3차원 형상을 가지므로, 발광 표면적이 기존의 2차원 형상보다 상대적으로 증가하므로 광 추출 효율이 향상될 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 복수의 서브 픽셀 영역 각각에 대응되는 제1 절연층(20) 및 나노 구조물(40) 상에 형성된 제1 전극(50)을 포함할 수 있다. 제1 전극(50)은 나노 구조물(40)에 마련된 n형 반도체 층과 전기적으로 연결될 수 있다. 제1 전극(50)이 n형 반도체 층과 전기적으로 연결됨에 따라 n형 반도체 층으로 전하가 주입될 수 있다. 본 개시의 일 실시 예에 따라 n형 반도체 층으로 주입된 전하는 후술하는 바와 같이 정공과 재결합하고, 발광 다이오드(1000)는 광을 방출할 수 있다.
본 개시의 일 실시 예에 따라 기판(10)의 타 측 상에 제2 절연층(30)이 형성된 후에 제2 절연층(30)의 일 영역이 식각되고, 식각된 영역에 제1 반도체 층(60)이 형성될 수 있다. 예를 들어, 기판(10)의 타 측 상의 일 영역이 노출되도록 제2 절연층(30)의 일 영역이 식각될 수 있다. 식각되어 노출된 영역은 1 - 3㎛ 정도의 깊이를 가질 수 있으며, 해당 영역에 제1 반도체 층(60)이 형성될 수 있다. 여기서, 제1 반도체 층(60)은 p형 반도체 층일 수 있다.
제1 반도체 층(60) 상에 제2 전극(70)이 형성될 수 있다. 제2 전극(70)은 제1 반도체 층(60)과 전기적으로 연결된다. 일 예로, 제2 전극(70)은 ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다. 제2 전극(70)은 투명 전극, 투명 전극층으로 불릴 수 있으나 이하에서는 설명의 편의를 위해 제2 전극(70)으로 통칭하도록 한다. 여기서, 제2 전극(70)은 p형 전극일 수 있다.
제2 전극(70)이 제1 반도체 층(60)과 전기적으로 연결됨에 따라 제1 반도체 층(60)에 정공이 주입될 수 있다. 상술한 바와 같이 제1 전극(50)이 나노 구조물(40)에 마련된 n형 반도체 층과 전기적으로 연결됨에 따라 n형 반도체 층으로 전하가 주입되고, 제1 반도체 층(60)에 정공이 주입됨에 따라 기판(10)을 통해 나노 구조물(40)에 마련된 p형 반도체 층에 정공이 주입되면, n형 반도체 층 및 p형 반도체 층 사이에 위치한 활성층은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 여기서, 활성층은 InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일 또는 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수도 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 복수의 서브 픽셀 영역 사이에 마련되어 기판(10)의 일 측 및 타 측을 연결하는 금속성 물질(80)을 포함할 수 있다.
일 예로, 기판(10), 제1 절연층(20), 제2 절연층(30), 나노 구조물(40), 제1 전극(50), 제1 반도체층(60) 및 제2 전극(70)이 형성된 후에 기판(10)의 일 측 및 타 측을 연결하는 비아 홀을 형성하고, 비아 홀 내에 금속성 물질(80)를 형성할 수 있다.
여기서, 금속성 물질(80)은 기판(10)의 일 측에 형성된 제1 전극(50)에 접할 수 있다. 예를 들어, 발광 다이오드(1000)가 복수의 서브 픽셀 영역을 마련하고 있으며, 복수의 서브 픽셀 영역 각각에 형성된 제1 전극(50)과 금속성 물질(80)이 접할 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 기판(10)의 타 측 상에서 금속성 물질(80)에 대응되는 영역에 형성된 제2 반도체 층(90)을 포함할 수 있으며, 제2 반도체 층(90) 상에 형성된 제3 전극(100)을 포함할 수 있다. 여기서, 제3 전극(100)이 공급한 전자는 제2 반도체 층(90)을 통해 금속성 물질(80)로 주입되고, 금속성 물질(80)이 제1 전극(50)과 접함에 따라 전자는 나노 구조물(40)에 마련된 n형 반도체 층으로 주입될 수 있다. n형 반도체 층으로 주입된 전자와 제2 전극(70)을 통해 나노 구조물에 마련된 p형 반도체 층으로 주입된 정공이 재결합하여 소정의 에너지를 갖는 광을 방출할 수 있다. 여기서, 금속성 물질(80)은 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질일 수 있다. 다만, 이에 한정되는 것은 아니며, 금속성 물질(80)은 제2 반도체 층(90)에서 제1 전극(50)으로 전자를 이동시킬 수 있는 다양한 유형의 물질로 구현될 수 있다.
도 1을 참조하면, 발광 다이오드(1000)에 마련된 복수의 서브 픽셀 영역 각각은 제1 반도체 층(60) 및 제2 전극(70)을 포함할 수 있다. 또한, 발광 다이오드(1000)는 금속성 물질(80)과 접하는 제2 반도체 층(90) 및 제3 전극(100)을 포함하고 있으며, 금속성 물질(80)이 복수의 픽셀 영역 각각에 마련된 제1 전극과 접하므로, 제3 전극(100)이 주입하는 전자는 복수의 픽셀 영역 각각에 제공될 수 있다.
일 예로, 제1 내지 제4 서브 픽셀 영역을 포함하는 발광 다이오드(1000)는 제1 내지 제4 서브 픽셀 영역 각각에 마련된 제1 반도체 층(60) 및 제2 전극(70)을 포함하고, 하나의 제2 반도체 층(90) 및 제3 전극(100)을 포함할 수 있다. 여기서, 제2 반도체 층(90) 및 제3 전극(100)은 각각 n형 반도체 층 및 n형 전극으로 구현될 수 있다. n형 전극에서 n형 반도체 층으로 주입된 전자는 금속성 물질(80)로 전달되고, 금속성 물질(80)은 제1 내지 제4 서브 픽셀 영역 각각에 마련된 제1 전극(50)과 접하므로, 전자는 제1 내지 제4 서브 서브 픽셀 영역 각각으로 주입될 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함할 수 있고, 금속성 물질(80)은 제1 내지 제4 서브 픽셀 영역이 모두 접하는 복수의 서브 픽셀 영역의 중심부에 형성될 수 있다. 예를 들어, 중심부에 형성된 금속성 물질(80)는 복수의 서브 픽셀 영역 각각에 형성된 제1 전극(50)과 공통적으로 접할 수 있다. 이에 따라, 복수의 서브 픽셀 영역 각각에 제2 반도체 층(90) 및 제3 전극(100)이 형성되지 않을 수 있고, 하나의 제2 반도체 층(90) 및 제3 전극(100)이 형성되어도 복수의 서브 픽셀 영역 각각에 전자를 주입할 수 있다.
본 개시의 일 실시 예에 따른 복수의 서브 픽셀 영역 각각은 영역 내에 포함된 나노 구조물(40)을 통해 광을 방출할 수 있으며, 방출된 광은 영역 내에 형성된 형광층(1000-1, 1000-2)을 통해 특정 색상으로 변환될 수 있다.
도 1을 참조하면, 제1 서브 픽셀 영역에서 방출된 광이 제1 형광층(1000-1)를 통과하면서 제1 형광층(1000-1)에 대응하는 특정 색상의 광으로 변환될 수 있으며, 제2 서브 픽셀 영역에서 방출된 광이 제2 형광층(1000-2)를 통과하면서 제2 형광층(1000-2)에 대응하는 특정 색상의 광으로 변환될 수 있다. 본 개시의 일 실시 예에 따른 형광층(1000-1, 1000-2)은 퀀텀 도트(Quantum Dot)로 서브 픽셀 영역의 내부에 형성된 인광물질(phosphor), 퀀텀 도트(Quantum Dot)등으로 구현될 수 있다.
퀸텀 도트(Quantum Dot)는 입자가 작을수록 짧은 파장의 빛이 발생하고, 입자가 클수록 긴 파장의 빛이 발생하는 10~15nm 크기의 나노 소재로서, 입자 크기를 조절함으로써 가시광선 영역의 빛을 모두 낼 수 있다. 퀀텀 도트는 소재 자체로 천연색을 모두 구현할 수 있고, 빛의 파장을 쉽게 제어할 수 있어 색 재현율 및 빛의 밝기가 뛰어나다.
예를 들어, 제1 형광층(1000-1)에 대응하는 색상이 R(Red)이면, 제1 서브 픽셀 영역은 R 색상의 광을 방출할 수 있다. 제2 형광층(1000-2)에 대응하는 색상은 G(Green)이면, 제2 서브 픽셀 영역은 G 색상의 광을 방출할 수 있다.
다른 예로, 발광 다이오드(1000)가 제1 내지 제4 서브 픽셀 영역을 포함하고, 각 서브 픽셀 영역에 형성된 형광층으로 인하여 제1 내지 제4 서브 픽셀 영역이 서로 다른 광을 방출하는 경우를 상정할 수 있다. 일 예로, 제1 내지 제4 서브 픽셀 영역은 R(Red) G(Green), B(Blue), W(White) 광을 방출할 수 있다.
여기서, 서브 픽셀 영역에서 방출된 광은 인접하여 배치된 타 서브 픽셀 영역으로 전달될 수 있다. 일 예로, W 색상의 광을 방출하는 서브 픽셀 영역과 인접하여 배치된 B 색상의 광을 방출하는 서브 픽셀 영역이 발광되면, B 서브 픽셀 영역에서 방출된 광이 W 서브 픽셀 영역에 형성된 형광층에 반사되어 W 색상의 광이 방출될 수 있다. 이에 따라, B 서브 픽셀 영역이 발광하고, W 서브 픽셀 영역이 발광하지 않는 경우에도 B 색상의 광 및 W 색상의 광이 모두 방출되는 문제점이 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 복수의 서브 픽셀 영역 상이의 기판 영역 상에 형성된 기설정된 높이의 제1 격벽(110-1)을 포함할 수 있다. 여기서, 제1 격벽(110-1)은 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물(40)로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단할 수 있다.
예를 들어, B 서브 픽셀 영역에서 방출된 광이 타 서브 픽셀 영역(예를 들어, G 서브 픽셀 영역, R 서브 픽셀 영역, W 서브 픽셀 영역)으로 전달되는 것을 차단하는 제1 격벽(110-1)이 복수의 서브 픽셀 영역 상이의 기판 영역 상에 형성될 수 있다. 도 1을 참조하면, 기판(10)의 일 측 및 금속성 물질(80) 상에 제1 격벽(110-1)이 형성될 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 기판 상에서 복수의 서브 픽셀 영역 외곽을 둘러싸는 기설정된 높이의 제2 격벽(100-2)을 포함할 수 있다. 여기서, 제2 격벽(110-2)은 타 발광 다이오드로부터 방출된 광이 발광 다이오드(1000)로 전달되는 것을 차단할 수 있으며, 발광 다이오드(1000)로부터 방출된 광이 타 발광 다이오드로 전달되는 것을 차단할 수 있다. 제1 및 제2 격벽(110-1, 110-2)은 빛샘 방지막, BM(Black Matrix), Wall으로 불릴 수 있으나, 이하에서는 설명의 편의를 위해 격벽으로 통칭하도록 한다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 복수의 서브 픽셀 영역 상부에서 제1 격벽(110-1) 및 제2 격벽(110-2)에 의해 지지되는 글래스층(130)을 포함할 수 있다. 여기서, 글래스층(130)은 EG(Encapsulation Glass)로 구현될 수 있다. 형광층(1000-1, 1000-2)이 유기물질로 구현되면, 투습이나 산소의 접촉으로 인하여 유기물질이 산화되어 발광 다이오드(1000)에 치명적인 수명저하를 초래할 수 있다. EG는 산화를 방지하기 위하여 밀봉하는데 이용되는 글라스일 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 형광층(1000-1, 1000-2)과 글래스층(130) 간에 형성된 봉합재(Encapsulant)를 포함할 수 있다. 봉합재는 형광층(1000-1, 1000-2)이 산소와 접촉하여 산화되는 것을 방지할 수 있다.
이하에서는 본 발광 다이오드(1000)의 제조방법에 대해 살펴보기로 한다.
이하에서 사용하는 "증착", "성장", "적층" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다.
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 도면이다.
우선, 도 2에 도시된 바와 같이, 기판(10)을 마련하고, 기판(10)의 일 측 상에 제1 절연층(20)을 성장시킬 수 있다. 여기서, 제1 절연층(20)은 마스크 층을 의미할 수도 있다.
이어서, 기판(10)의 타 측 상에 제2 절연층(30)을 형성할 수 있다.
도 3에 도시된 바와 같이, 도 2에서 마련된 제1 절연층(20) 상에 복수의 홈을 형성할 수 있다. 일 예로, 제1 절연층(20) 상에 마스크 패턴을 포함하는 몰드층을 형성하고 베이스 층을 몰드층의 마스크 패턴에 따라 패터닝함으로써, 복수의 홈을 포함하는 제1 절연층(20)이 형성될 수 있다. 여기서, 복수의 홈들의 크기는 일정할 수 있으며, 나노 구조물(40)의 크기에 기초하여 복수의 홈의 크기가 결정될 수 있다.
복수의 홈이 형성된 기판(10) 상에 복수의 서브 픽셀 영역을 마련할 수 있다. 여기서, 복수의 서브 픽셀 영역은 기설정된 패턴으로 형성될 수 있다. 예를 들어, 기판(10) 상에 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역이 마련될 수 있다. 다만, 이에 한정되는 것은 아니며 다양한 패턴으로 배열된 복수의 서브 픽셀 영역이 마련될 수 있음은 물론이다.
이어서, 도 4를 참조하면, 복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물(40)을 형성할 수 있다. 예를 들어, 복수의 홈에 의해 노출된 기판(10)의 일 측 상에 p형 반도체 층을 성장 및 형성할 수 있다. p형 반도체 층은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 MBE 공정을 이용하여 형성될 수 있다. p형 반도체 층 상에는 활성층이 형성되고, 활성층 상에 n형 반도체 층이 형성될 수 있다.
본 개시의 일 실시 예에 따라 나노 구조물(40)에 포함된 p형 반도체, 활성층 및 n형 반도체는 코어-쉘 구조일 수 있다. 증착 방법에 따라, 활성층 및 n형 반도체는 p형 반도체와 서로 다른 두께로 증착될 수도 있다. 다른 예로, 나노 구조물(40)은 코어-쉘 구조가 아닌, p형 반도체 층, 활성층 및 n형 반도체 층이 순차적으로 형성된 적층 구조가 될 수도 있음은 물론이다.
이어서, 도 5에 도시된 바와 같이 발광 다이오드(1000)의 외곽 영역 및 비아 홀에 절연층이 형성될 수 있다. 제3 전극(100)에서 주입된 전자가 기판(10)으로 주입되지 않도록, 기판(10)의 외곽 영역 및 비아 홀에 절연층이 형성되고, 후술하는 바와 같이 비아 홀에 금속성 물질(80)이 형성되면, 금속성 물질(80)로 주입된 전자는 기판(10)으로 흘러들어가지 않을 수 있다.
도 6에 도시된 바와 같이 기판(10)의 타 측 상에 마련된 제2 절연층(30)을 식각하여 제1 반도체 층(60) 및 제2 전극(70)을 형성하기 위한 영역을 마련할 수 있다. 일 예로, 기판(10)의 타 측 상에 형성된 제2 절연층(30)을 메사(mesa) 구조로 식각할 수 있다. 본 개시의 일 실시 예에 따라 제2 절연층(30)를 기설정된 깊이까지만 식각하여 제2 절연층(30)이 일부 남아 있을 수 있다. 일 예로, 패터닝 공정은 포토리쏘그라피(photolithography) 공정 또는 Imprinting 공정 등 다양한 공정이 이용될 수 있다. 또한, 식각 공정은 화학 약품을 쓰는 Wet 에칭(etching)이나 반응성 가스를 쓰는 플라즈마 에칭, 이온 충격 효과를 이용하는 리액티브 이온 에칭(reactive ion etching; RIE) 등의 드라이 에칭 또는 Laser를 이용하는 Laser Ablation과 같은 공정이 이용될 수 있다.
여기서, 복수의 서브 픽셀 영역 각각에 식각된 영역이 형성될 수 있다. 제1 내지 제4 서브 픽셀 영역 각각은 기판(10)의 타 측 상부가 노출되도록 제1 절연층(20)의 일 영역이 식각될 수 있다.
식각된 영역에는 제1 반도체 층(60) 및 제2 전극(70)이 형성될 수 있다. 여기서, 제1 반도체 층(60)은 p형 반도체 층, 제2 전극(70)은 p형 전극으로 마련될 수 있다.
일 예로, 제2 전극(70)이 p형 전극으로 구현되면, 제2 전극(70)을 통해 정공이 주입되고, 정공은 제1 반도체 층(60) 및 기판(10)을 통해 나노 구조물(40)에 마련된 p형 반도체 층으로 주입될 수 있다.
도 6을 참조하면, 비아 홀 상에 금속성 물질(80)이 형성될 수 있다. 금속성 물질(80)은 후술하는 바와 같이 전자를 기판(10)의 타 측에서 일 측으로 이동시킬 수 있다. 본 개시의 일 실시 예에 따른 금속성 물질(80)은 복수의 서브 픽셀 영역 각각에 마련된 제1 전극(50)과 전기적으로 연결되어 있을 수 있다. 예를 들어, 하나의 금속성 물질(80)은 발광 다이오드(1000)에 마련된 제1 내지 제4 서브 픽셀 영역 각각에 포함된 제1 전극(50)과 모두 접하도록 형성될 수 있다. 금속성 물질(80)을 기판(10)의 타 측에서 일 측으로 이동된 전자는 제1 내지 제4 서브 픽셀 영역으로 주입될 수 있다.
본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 비아 홀에 대응되는 영역에 형성된 제2 반도체 층(90) 및 제3 전극(100)을 포함할 수 있다. 일 예로, 제2 반도체 층(90)은 비아 홀 상에 형성된 금속성 물질(80)의 타 측과 전기적으로 연결되어 있을 수 있다. 기판(10)의 타 측에 형성된 제3 전극(100)이 주입한 전자는 제2 반도체 층(90) 및 금속성 물질(80)을 통해 기판(10)의 일 측으로 이동할 수 있다. 복수의 서브 픽셀 영역 각각에 제2 반도체 층(90) 및 금속성 물질(80)이 마련되지 않아도, 복수의 서브 픽셀 영역과 전기적으로 연결된 금속성 물질(80)을 통해 제3 전극(100)이 주입한 전자가 복수의 서브 픽셀 영역 각각으로 주입될 수 있다. 여기서, 제2 반도체 층(90)은 n형 반도체 층, 제3 전극(100)은 n형 전극으로 구현될 수 있다. 다만, 이에 한정되는 것은 아니며 n형 반도체 층 및 n형 전극이 p형 반도체 층 및 p형 전극으로 형성될 수 있으며, p형 반도체 층 및 p형 전극이 n형 반도체 층 및 n형 전극으로 형성될 수도 있음은 물론이다. 즉, 본 개시의 다른 실시 예에 따라 반도체 층 및 전극의 타입이 역으로 형성될 수도 있음은 물론이다.
도 7을 참조하면, 본 개시의 일 실시 예에 따른 발광 다이오드(1000)는 격벽(110)을 포함할 수 있다. 격벽(110)은 제1 및 제2 절연층(20, 30)과 동일 또는 유사한 물질로 형성될 수 있다. 일 예로, 격벽(110)은 절연물질로서, 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화이트륨(Y2O3) 및 이산화티타늄(TiO2) 등 무기 절연물과 다양한 투명 폴리머 절연물 중 어느 하나 이상일 수 있다. 격벽(110)은 화학기상증착법, 원자층증착법, 진공(vacuum) 증착법, e-빔 증착법 및 스핀코팅 방법 중 어느 하나의 방법에 형성될 수 있다. 다만, 이에 한정되는 것은 아니며 격벽(110)은 다양한 물질로 구현될 수 있으며, 다양한 방법으로 구현될 수 있음은 물론이다.
본 개시의 일 실시 예에 따른 제1 격벽(110-1)은 발광 다이오드(1000)에 마련된 복수의 서브 픽셀 영역 사이에 기설정된 높이로 형성될 수 있다.
여기서, 제1 격벽(110-1)은 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물(40)로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단할 수 있다.
예를 들어, W 서브 픽셀과 인접하여 배치된 B 서브 픽셀이 발광되면 B 서브 픽셀로부터 방출된 광이 W 서브 픽셀에 포함된 형광층(1000-1)에 반사되어 의도치 않게 백색광이 방출될 수 있다. 본 개시의 일 실시 예에 따른 제1 격벽(110-1)은 서브 픽셀에서 방출된 광이 인접한 서브 픽셀의 형광층(1000-1)에 반사되는 것을 방지할 수 있다.
본 개시의 일 실시 예에 따른 제2 격벽(110-2)은 발광 다이오드(1000)의 외곽 영역을 둘러싸도록 형성될 수 있다. 또한, 제2 격벽(110-2)은 기설정된 높이로 형성될 수 있다. 여기서, 제2 격벽(110-2)은 제1 격벽(110-1)과 동일한 높이로 형성될 수도 있다.
제2 격벽(110-2)은 타 발광 다이오드로부터 방출된 광이 발광 다이오드(1000)로 전달되는 것을 차단할 수 있으며, 발광 다이오드(1000)로부터 방출된 광이 타 발광 다이오드로 전달되는 것을 차단할 수 있다.
본 개시의 일 실시 예에 따른 제1 및 제2 격벽(110-1, 110-2)은 지지대 및 차단막으로 이용될 수 있다. 예를 들어, 제1 및 제2 격벽(110-1, 110-2)이 형성되면 복수의 서브 픽셀 영역은 분리된 형상으로 구현될 수 있다. 서브 픽셀 영역에 형광층(1000-1)이 형성되면, 형광층(1000-1)은 격벽(110)으로 인하여 인접 서브 픽셀 영역으로 흐르지 않을 수 있다. 또한, 형광층(1000-1)과 공기 간 접촉을 차단하고, 산화를 방지하는 봉합재(Encapsulant)는 격벽(110)으로 인하여 인접 서브 픽셀 영역으로 흐르지 않을 수 있다.
도 1을 참조하면, 발광 다이오드(1000)는 봉합재 상부에 EG(Encapsulation Glass)를 마련할 수 있다. 여기서, EG는 제1 및 제2 격벽(110-1, 110-2)을 지지대로 이용하여 제1 및 제2 격벽(110-1, 110-2) 및 봉합재 상부에 형성될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 저면도이다.
도 8을 참조하면, 제1 및 제2 격벽(110-1, 110-2)이 형성됨에 따라 형성된 복수의 서브 픽셀 영역의 내부 공간이 봉합재로 채워질 수 있다. 다만, 이에 한정되는 것은 아니며 내부 공간은 진공 상태일 수도 있음은 물론이다.
본 개시의 일 실시 예에 따른 제조 방법은 제1 및 제2 격벽(110-1, 110-2)이 형성되면, 복수의 서브 픽셀 영역 상부에 제1 및 제2 격벽(110-1, 110-2)에 의해 지지되는 글래스층을 형성할 수 있다. 여기서, 글래스층은 EG를 의미할 수 있다. 다만, 이에 한정되는 것은 아니며, 글래스층은 복수의 서브 픽셀 영역의 내부 공간을 외부 공간과 차단시키며, 서브 픽셀 영역에서 방출되는 광이 통과할 수 있는 다양한 유형의 물질로 구현될 수 있음은 물론이다.
글래스 층 상부에 복수의 서브 픽셀 영역 각각에 대응되는 영역에 형광층(1000-1)을 형성할 수 있다.
형광층(1000-1)은 발광소재의 일종으로 에너지를 흡수해 적색, 녹색, 청색, 흰색 등의 광을 방출하는 물질로, Quantum Dot 등 일 수 있다. 형광층(1000-1)이 적층되면 서브 픽셀 영역의 특성이 구분된다. 예를 들어, 나노 구조물(40)이 광을 방출하면, 방출된 광은 형광층(1000-1)을 통해 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 9를 참조하면, 발광 다이오드(1000)는 복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4)을 포함할 수 있다. 본 개시의 일 실시 예에 따라 복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4)은 각각 상이한 색상의 형광층(1000-1)을 포함하고, 서로 다른 광을 방출할 수 있다. 예를 들어, 제1 서브 픽셀 영역(100-1)은 R(Red) 서브 픽셀, 제2 서브 픽셀 영역(100-2)은 G(Green) 서브 픽셀, 제3 서브 픽셀 영역(100-3)은 B(Blue) 서브 픽셀, 제4 서브 픽셀 영역(100-1)은 W(White) 서브 픽셀로 구현될 수 있다.
복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4) 사이에는 제1 격벽(110-1)이 형성될 수 있다. 제1 격벽(110-1)은 어느 하나의 서브 픽셀 영역이 방출한 광이 타 서브 픽셀 영역으로 전달되는 것을 방지할 수 있다.
본 개시의 일 실시 예에 따라 복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4)이 모두 접하는 발광 다이오드(1000)의 중심부에 기설정된 크기의 비아 홀이 형성될 수 있다. 비아 홀에 기판(10)의 일 측과 타 측을 연결하는 금속성 물질(80)이 형성될 수 있다. 금속성 물질(80)은 제 3 전극(100) 및 제2 반도체 층(90)을 통해 주입된 전자를 복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4) 각각으로 제공할 수 있다.
복수의 서브 픽셀 영역(100-1, 100-2, 100-3, 100-4) 각각은 제2 반도체 층(90) 및 제3 전극(100)을 구비하지 않아도, 중심부에 형성된 금속성 물질(80)을 통해 주입되는 전자를 이용하여 발광할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 기판의 일 측 상에 복수의 홈을 포함하는 마스크 층을 형성한다(S1010). 그리고, 기판의 타 측 상에 절연층을 형성한다(S1020). 그리고, 마스크 층이 형성된 기판 상에 복수의 서브 픽셀 영역을 마련한다(S1030). 그리고, 복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물을 형성한다(S1040). 그리고, 복수의 서브 픽셀 영역 각각에 대응되는 마스크층 및 나노 구조물 상에 제1 전극을 형성한다(S1050). 그리고, 복수의 서브 픽셀 영역 각각에 대응되는 절연층의 일 영역을 식각하여 제1 반도체 층 및 제2 전극을 형성한다(S1060). 이어서, 복수의 서브 픽셀 영역 사이에 마련되며 기판의 일 측 및 타 측을 연결하는 비아 홀에 금속성 물질을 형성한다(S1070). 그리고, 기판의 타 측 상에서 비아 홀에 대응되는 영역에 제2 반도체 층 및 제3 전극을 형성한다(S1080).
여기서, 나노 구조물은, p형 반도체 층, 활성층 및 n형 반도체 층이 적층된 구조이며, 나노 구조물 상에 형성되는 제1 전극은 n형 전극이며, 제1 반도체 층은 p형 반도체 층이고, 제2 전극은 p형 전극이며, 제2 반도체 층은 n형 반도체 층이고, 제3 전극은 n형 전극일 수 있다.
또한, 비아 홀 상에 금속성 물질을 형성하는 S1070 단계는, 금속성 물질이 마스크 상에 형성된 제1 전극과 접하도록 금속성 물질을 형성할 수 있다.
본 개시의 일 실시 예에 따른 제조 방법은, 기판 상에서, 복수의 서브 픽셀 영역 사이의 기판 영역 상에 기설정된 높이의 제1 격벽을 형성하는 단계를 포함하며, 여기서, 제1 격벽은 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단할 수 있다.
또한, 기판 상에서 복수의 서브 픽셀 영역 외곽을 둘러싸는 기설정된 높이의 제2 격벽을 형성하는 단계를 포함하며, 제2 격벽은, 타 발광 다이오드로부터 방출된 광이 발광 다이오드로 전달되는 것을 차단할 수 있다.
여기서, 본 개시의 일 실시 예에 따른 제조 방법은, 복수의 서브 픽셀 영역 각각에 상이한 색상의 형광층를 형성하는 단계를 포함하고, 상이한 색상의 형광층은, 복수의 서브 픽셀 영역 각각에 마련된 나노 구조물에서 방출되는 광을 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환할 수 있다.
여기서, 형광층을 형성하는 단계는, 제1 및 제2 격벽에 의해 구분되는 복수의 서브 픽셀 영역의 내부에 퀀텀 도트(Quantum Dot)를 형성하는 단계를 포함할 수 있다.
또한, 형광층을 형성하는 단계는, 퀀덤 도트를 형성한 후, 퀀템 도트 상부에 봉합재(Encapsulant)를 형성하는 단계를 포함하고, 일 실시 예에 따른 제조 방법은, 제1, 제2 격벽 및 봉합재 상부에 EG(Encapsulation Glass)를 형성하는 단계를 더 포함할 수 있다.
본 개시의 일 실시 예에 따른 형광층을 형성하는 단계는, 복수의 서브 픽셀 영역 상부에 제1 및 제2 격벽에 의해 지지되는 글래스층을 형성하는 단계 및 글래스층 상부에서 복수의 서브 픽셀 영역 각각에 대응되는 영역에 퀀텀 도트(Quantum Dot) 층을 형성하는 단계를 포함할 수 있다.
또한, 복수의 서브 픽셀 영역은 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함하며, 비아 홀에 금속성 물질을 형성하는 단계는, 제1 내지 제4 서브 픽셀 영역이 모두 접하는 복수의 서브 픽셀 영역의 중심부에 기설정된 크기의 비아 홀을 형성할 수 있다.
한편, 이상에서 설명된 다양한 실시 예들은 소프트웨어(software), 하드웨어(hardware) 또는 이들의 조합을 이용하여 컴퓨터(computer) 또는 이와 유사한 장치로 읽을 수 있는 기록 매체 내에서 구현될 수 있다. 일부 경우에 있어 본 명세서에서 설명되는 실시 예들이 프로세서 자체로 구현될 수 있다. 소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능과 같은 실시 예들은 별도의 소프트웨어 모듈들로 구현될 수 있다. 소프트웨어 모듈들 각각은 본 명세서에서 설명되는 하나 이상의 기능 및 작동을 수행할 수 있다.
한편, 상술한 본 개시의 다양한 실시 예들에 따른 처리 동작을 수행하기 위한 컴퓨터 명령어(computer instructions)는 비일시적 컴퓨터 판독 가능 매체(non-transitory computer-readable medium) 에 저장될 수 있다. 이러한 비일시적 컴퓨터 판독 가능 매체에 저장된 컴퓨터 명령어는 프로세서에 의해 실행되었을 때 상술한 다양한 실시 예에 따른 처리 동작을 특정 기기가 수행하도록 할 수 있다.
비일시적 컴퓨터 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 비일시적 컴퓨터 판독 가능 매체의 구체적인 예로는, CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등이 있을 수 있다.
이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 개시에 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 발광 다이오드 10: 기판
20: 제1 절연층 30: 제2 절연층
40: 나노 구조물 50: 제1 전극
60: 제1 반도체 층 70: 제2 전극
80: 금속성 물질 90: 제2 반도체 층
100: 제3 전극 110-1: 제1 격벽
110-2: 제2 격벽 1000-1: 제1 형광층
1000-2: 제2 형광층 100-1: 제1 서브 픽셀 영역
100-2: 제2 서브 픽셀 영역 100-3: 제3 서브 픽셀 영역
100-4: 제4 서브 픽셀 영역

Claims (20)

  1. 발광 다이오드의 제조 방법에 있어서,
    기판의 일 측 상에 복수의 홈을 포함하는 마스크 층을 형성하는 단계;
    상기 기판의 타 측 상에 절연층을 형성하는 단계;
    상기 마스크 층이 형성된 상기 기판 상에 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함하는 복수의 서브 픽셀 영역을 마련하는 단계;
    상기 복수의 서브 픽셀 영역 각각에 포함된 적어도 하나의 홈 상에 나노 구조물을 형성하는 단계;
    상기 복수의 서브 픽셀 영역 각각에 대응되는 상기 마스크층 및 상기 나노 구조물 상에 제1 전극을 형성하는 단계;
    상기 복수의 서브 픽셀 영역 각각에 대응되는 상기 절연층의 일 영역을 식각하여 제1 반도체 층 및 제2 전극을 형성하는 단계;
    상기 제1 내지 제4 서브 픽셀 영역이 모두 접하는 상기 복수의 서브 픽셀 영역의 중심부에 기설정된 크기의 비아 홀을 형성하는 단계;
    상기 기판의 일 측 및 타 측을 연결하는 상기 비아 홀에 금속성 물질을 형성하는 단계;
    상기 기판의 상기 타 측 상에서 상기 비아 홀에 대응되는 영역에 제2 반도체 층 및 제3 전극을 형성하는 단계;
    상기 기판의 일 측 상에 상기 복수의 서브 픽셀 영역 각각을 둘러싸도록 격벽을 형성하는 단계; 및
    상기 격벽에 의해 둘러싸인 상기 복수의 서브 픽셀 영역 각각에 상이한 색상의 형광층을 형성하는 단계;를 포함하며,
    상기 격벽을 형성하는 단계는,
    상기 적어도 하나의 나노 구조물 보다 상대적으로 높게 상기 격벽을 형성하는 단계;를 포함하며,
    상기 격벽은, 상기 기판의 일 측 상에서 상기 금속성 물질에 대응되는 영역에 형성된 제1 격벽 및 상기 기판의 외곽을 둘러싸도록 형성된 제2 격벽을 포함하며,
    상기 형광층은, 상기 제1 격벽과 상기 제2 격벽 사이에 형성되며,
    상기 제1 격벽은, 상기 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단하며,
    상기 제2 격벽은, 상기 발광 다이오드로부터 방출된 광이 타 발광 다이오드로 전달되는 것을 차단하거나, 상기 타 발광 다이오드로부터 방출된 광이 상기 발광 다이오드로 전달되는 것을 차단하는, 포함하는 제조 방법.
  2. 제1항에 있어서,
    상기 나노 구조물은,
    p형 반도체 층, 활성층 및 n형 반도체 층이 적층된 구조이며,
    상기 나노 구조물 상에 형성되는 제1 전극은 n형 전극이며,
    상기 제1 반도체 층은 p형 반도체 층이고, 상기 제2 전극은 p형 전극이며,
    상기 제2 반도체 층은 n형 반도체 층이고, 상기 제3 전극은 n형 전극인, 제조 방법.
  3. 제1항에 있어서,
    상기 비아 홀 상에 상기 금속성 물질을 형성하는 단계는,
    상기 금속성 물질이 상기 마스크 상에 형성된 상기 제1 전극과 접하도록 상기 금속성 물질을 형성하는, 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 상이한 색상의 형광층은,
    상기 복수의 서브 픽셀 영역 각각에 마련된 나노 구조물에서 방출되는 광을 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환하는, 제조 방법.
  7. 제6항에 있어서,
    상기 형광층을 형성하는 단계는,
    상기 제1 및 제2 격벽에 의해 구분되는 상기 복수의 서브 픽셀 영역의 내부에 퀀텀 도트(Quantum Dot)를 형성하는 단계;를 포함하는, 제조 방법.
  8. 제7항에 있어서,
    상기 형광층을 형성하는 단계는,
    상기 퀀텀 도트를 형성한 후, 상기 퀀텀 도트 상부에 봉합재(Encapsulant)를 형성하는 단계;를 포함하고,
    상기 제1, 제2 격벽 및 상기 봉합재 상부에 EG(Encapsulation Glass)를 형성하는 단계;를 더 포함하는, 제조 방법.
  9. 제6항에 있어서,
    상기 형광층을 형성하는 단계는,
    상기 복수의 서브 픽셀 영역 상부에 상기 제1 및 제2 격벽에 의해 지지되는 글래스층을 형성하는 단계; 및
    상기 글래스층 상부에서 상기 복수의 서브 픽셀 영역 각각에 대응되는 영역에 퀀텀 도트(Quantum Dot) 층을 형성하는 단계를 포함하는, 제조 방법.
  10. 삭제
  11. 기판;
    상기 기판의 일 측 상에 마련되며 2*2 매트릭스 형상으로 배열된 제1 내지 제4 서브 픽셀 영역을 포함하는 복수의 서브 픽셀 영역 각각의 일 영역에 형성된 적어도 하나의 나노 구조물;
    상기 기판의 일 측 상의 나머지 영역에 형성된 제1 절연층;
    상기 제1 절연층 및 상기 나노 구조물 상에 형성된 제1 전극;
    상기 기판의 타 측 상의 일 영역에 형성된 제1 반도체 층;
    상기 반도체 층 상에 형성된 제2 전극;
    상기 기판의 타 측 상의 나머지 영역에 형성된 제2 절연층;
    상기 기판의 일 측 및 타 측을 연결하며 상기 제1 내지 제4 서브 픽셀 영역이 모두 접하는 상기 복수의 서브 픽셀 영역의 중심부에 기설정된 크기로 형성된 비아 홀에 형성된 금속성 물질;
    상기 기판의 상기 타 측 상에서 상기 금속성 물질에 대응되는 영역에 형성된 제2 반도체 층;
    상기 제2 반도체 층 상에 형성된 제3 전극;
    상기 기판의 일 측 상에 형성되어 상기 복수의 서브 픽셀 영역 각각을 둘러싸도록 상기 기판의 일 측 상에 형성된 격벽; 및
    상기 격벽에 의해 둘러싸인 상기 복수의 서브 픽셀 영역 중 적어도 하나의 영역에 형성된 형광층;을 포함하며,
    상기 격벽은, 상기 적어도 하나의 나노 구조물 보다 상대적으로 높게 형성되며,
    상기 격벽은, 상기 기판의 일 측 상에서 상기 금속성 물질에 대응되는 영역에 형성된 제1 격벽 및 상기 기판의 외곽을 둘러싸도록 형성된 제2 격벽을 포함하며,
    상기 형광층은, 상기 제1 격벽과 상기 제2 격벽 사이에 형성되며,
    상기 제1 격벽은, 상기 복수의 서브 픽셀 영역 중 일 서브 픽셀 영역에 마련된 적어도 하나의 나노 구조물로부터 방출된 광이 타 서브 픽셀 영역으로 전달되는 것을 차단하며,
    상기 제2 격벽은, 발광 다이오드로부터 방출된 광이 타 발광 다이오드로 전달되는 것을 차단하거나, 상기 타 발광 다이오드로부터 방출된 광이 상기 발광 다이오드로 전달되는 것을 차단하는, 발광 다이오드.
  12. 제11항에 있어서,
    상기 나노 구조물은,
    p형 반도체 층, 활성층 및 n형 반도체 층이 적층된 구조이며,
    상기 나노 구조물 상에 형성되는 제1 전극은 n형 전극이며,
    상기 제1 반도체 층은 p형 반도체 층이고, 상기 제2 전극은 p형 전극이며,
    상기 제2 반도체 층은 n형 반도체 층이고, 상기 제3 전극은 n형 전극인, 발광 다이오드.
  13. 제11항에 있어서,
    상기 금속성 물질은,
    상기 제1 절연층 상에 형성된 상기 제1 전극과 접하도록 형성된, 발광 다이오드.
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    상기 형광층은,
    상기 복수의 서브 픽셀 영역 각각에 마련된 나노 구조물에서 방출되는 광을 R(Red), G(Green), B(Blue) 및 W(White) 중 어느 하나로 변환하는, 발광 다이오드.
  17. 제16항에 있어서,
    상기 형광층은,
    상기 제1 및 제2 격벽에 의해 구분되는 상기 복수의 서브 픽셀 영역의 내부에 형성된 퀀텀 도트(Quantum Dot)로 구현되는, 발광 다이오드.
  18. 제17항에 있어서,
    상기 퀀텀 도트 상부에 형성된 봉합재(Encapsulant); 및
    상기 제1, 제2 격벽 및 상기 봉합재 상부에 형성된 EG(Encapsulation Glass);를 더 포함하는, 발광 다이오드.
  19. 제16항에 있어서,
    상기 복수의 서브 픽셀 영역 상부에서 상기 제1 및 제2 격벽에 의해 지지되는 글래스층;을 포함하며,
    상기 형광층은,
    상기 글래스층 상부에서 상기 복수의 서브 픽셀 영역 각각에 대응되는 영역에 형성된 퀀텀 도트(Quantum Dot) 층으로 구현되는, 발광 다이오드.
  20. 삭제
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