KR102498208B1 - 여분의 용량을 포함하는 메모리 장치 및 이를 포함하는 적층 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀 어레이, 멀티플렉싱 회로, 및 제어 로직을 포함할 수 있다. 메모리 셀 어레이는 제 1 서브 메모리 셀 어레이, 제 2 서브 메모리 셀 어레이, 및 제 3 서브 메모리 셀 어레이를 포함할 수 있다. 멀티플렉싱 회로는 제 1 모드시 상기 제 1 서브 메모리 셀 어레이, 상기 제 2 서브 메모리 셀 어레이, 및 상기 제 3 서브 메모리 셀 어레이를 선택하고, 제 2 모드시 상기 제 1 서브 메모리 셀 어레이가 불량인 경우 상기 제 2 서브 메모리 셀 어레이 및 상기 제 3 서브 메모리 셀 어레이를 선택할 수 있다. 제어 로직은 상기 제 1 모드 및 상기 제 2 모드를 선택하고, 상기 메모리 셀 어레이 및 상기 멀티플렉싱 회로를 제어할 수 있다.
Description
본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 여분의 용량을 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 폭넓게 사용되고 있다. 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가되고 있다. 최근, 전자기기의 급격한 성능 향상과 용도 확장으로 인하여, 고용량의 메모리 장치가 요구되고 있다. 이를 위해, 메모리 장치의 제조 업체들은 유저(User)에게 스펙(Spec)에 따라 여분의 용량을 제공할 수 있다. 예를 들면, 메모리 제조 업체들은 8Gb의 메모리 장치를 제작하거나, 8Gb에 여분의 용량 1Gb를 더한 9Gb의 메모리 장치를 제작할 수 있다.
일반적으로 생산비용 감소를 위해, 메모리 제조 업체들은 여분의 용량을 탑재한 메모리 장치를 생산한 후, 여분의 용량까지 포함한 메모리 장치를 판매할 수도 있고, 여분의 용량은 제외한 메모리 장치를 판매할 수 있다. 예를 들면, 메모리 제조 업체들은 8Gb에 여분의 용량 1Gb를 더한 9Gb의 메모리 장치를 생산한 후, 유저가 9Gb의 용량을 모두 사용할 수 있는 메모리 장치를 판매하거나, 유저가 8Gb의 용량만을 사용할 수 있는 메모리 장치를 판매할 수 있다.
한편, 미세 공정 기술의 발전됨에 따라, 메모리 장치 내부에 불량이 있는 메모리 셀들의 개수도 증가되고 있다. 이는 메모리 장치의 수율을 저하시키는 요인이다. 따라서, 상술한 바와 같이 여분의 용량을 포함한 메모리 장치를 생산하고 여분의 용량을 제공하지 않는 경우에, 불량이 있는 메모리 셀들을 여분의 용량으로 대체하는 기술이 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명의 목적은 여분의 용량을 유저에게 제공하거나, 불량이 있는 메모리 셀들을 여분의 용량으로 대체할 수 있는 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀 어레이, 멀티플렉싱 회로, 및 제어 로직을 포함할 수 있다. 메모리 셀 어레이는 제 1 서브 메모리 셀 어레이, 제 2 서브 메모리 셀 어레이, 및 제 3 서브 메모리 셀 어레이를 포함할 수 있다. 멀티플렉싱 회로는 제 1 모드시 상기 제 1 서브 메모리 셀 어레이, 상기 제 2 서브 메모리 셀 어레이, 및 상기 제 3 서브 메모리 셀 어레이를 선택하고, 제 2 모드시 상기 제 1 서브 메모리 셀 어레이가 불량인 경우 상기 제 2 서브 메모리 셀 어레이 및 상기 제 3 서브 메모리 셀 어레이를 선택할 수 있다. 제어 로직은 상기 제 1 모드 및 상기 제 2 모드를 선택하고, 상기 메모리 셀 어레이 및 상기 멀티플렉싱 회로를 제어할 수 있다.
본 발명의 실시 예에 따른 적층 메모리 장치는, 복수의 메모리 다이들 및 버퍼 다이를 포함할 수 있다. 상기 복수의 메모리 다이들 각각은, 상기 버퍼 다이와 연결되는 TSV(Through silicon via)들을 포함하는 TSV 영역, 복수의 제 1 서브 메모리 셀 어레이들 및 제 2 서브 메모리 셀 어레이들을 포함하는 메모리 셀 어레이, 제 1 모드시 상기 복수의 제 1 서브 메모리 셀 어레이들 및 상기 제 2 서브 메모리 셀 어레이들을 상기 TSV 영역과 연결하고, 제 2 모드시 상기 복수의 제 1 서브 메모리 셀 어레이들 중 불량인 셀 어레이들이 제외된 나머지 셀 어레이들 및 상기 제 2 서브 메모리 셀 어레이들을 상기 TSV 영역과 연결하는 멀티플렉싱 회로, 및 상기 제 1 모드 및 상기 제 2 모드를 선택하고, 상기 메모리 셀 어레이, 상기 멀티플렉싱 회로, 및 상기 TSV 영역을 제어하는 제어 로직을 포함할 수 있다. 버퍼 다이는 상기 복수의 메모리 다이들을 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 여분의 용량을 유저에게 제공하거나, 불량이 있는 메모리 셀들을 여분의 용량으로 대체할 수 있어, 메모리 장치의 생산성(Yield)이 높아질 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3 및 도 4는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다.
도 5는 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 6 및 도 7은 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 일부를 예시적으로 보여주는 블록도이다.
도 9는 도 3, 도 4, 도 6, 및 도 7에 도시된 멀티플렉싱 회로의 일부를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 제어 로직의 일부를 예시적으로 보여주는 블록도이다.
도 11 및 도 12는 도 3, 도 4, 도 6, 및 도 7에서 도시된 제어 로직의 일부를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 생산 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다.
도 2는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3 및 도 4는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다.
도 5는 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 6 및 도 7은 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 일부를 예시적으로 보여주는 블록도이다.
도 9는 도 3, 도 4, 도 6, 및 도 7에 도시된 멀티플렉싱 회로의 일부를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 제어 로직의 일부를 예시적으로 보여주는 블록도이다.
도 11 및 도 12는 도 3, 도 4, 도 6, 및 도 7에서 도시된 제어 로직의 일부를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 생산 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(10)는 제 1 셀들 영역(1st Cells Area, 11), 제 2 셀들 영역(2nd Cells Area, 12) 및 스위치들(Switches, 13)을 포함할 수 있다. 메모리 장치(10)는 모드에 따라 제 1 셀들 영역(11) 또는 제 2 셀들 영역(12)에 데이터의 입출력을 수행할 수 있다.
예를 들면, 제 1 모드에서 메모리 장치(10)는 제 1 셀들 영역(11) 및 제 2 셀들 영역(12)을 모두 외부(예를 들면, 메모리 컨트롤러)로 제공할 수 있다. 제 1 셀들 영역(11) 및 제 2 셀들 영역(12) 모두에서 데이터의 입출력이 수행될 수 있다. 제 1 모드에서, 스위치들(13)은 모두 턴 온(Turn On) 될 수 있다.
예를 들면, 제 2 모드에서 메모리 장치(10)는 제 1 셀들 영역(11)만을 외부(예를 들면, 메모리 컨트롤러)로 제공할 수 있다. 제 1 셀들 영역(11)에서 데이터의 입출력이 수행될 수 있다. 제 2 셀들 영역(12)은 제 1 셀들 영역(11)에서 불량이 발생한 셀들을 리페어(Repair)하는데 사용될 수 있다. 이 경우, 스위치(13)들 중 불량이 발생한 셀들에 연결된 스위치는 턴 오프(Turn Off)될 수 있고 제 2 셀들 영역(12)에 연결된 스위치는 턴 온 될 수 있다. 불량이 발생한 셀들은 제 2 셀들 영역(12)으로 리페어 될 수 있다. 그러나, 불량이 발생한 셀들이 리페어 되는 방법은 이에 한정되지 않는다.
도 2는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(21) 및 메모리 장치(22)를 포함할 수 있다. 메모리 컨트롤러(21)는 메모리 장치(22)를 제어할 수 있다. 메모리 컨트롤러(21)는 메모리 장치(22)에 명령들, 어드레스들, 저장될 데이터 등을 제공할 수 있다. 메모리 장치(22)는 메모리 컨트롤러(21)의 제어에 따라 저장된 데이터 등을 메모리 컨트롤러(21)로 제공할 수 있다.
메모리 컨트롤러(21)는 ECC 엔진(Error Correction Code Engine)을 포함할 수 있다. 메모리 컨트롤러(21)가 메모리 장치(22)에 데이터를 송수신할 때, ECC 엔진은 ECC 동작을 수행할 수 있다. ECC 동작 수행을 위해, 메모리 장치(22)는 제 1 셀들 영역 및 제 2 셀들 영역을 포함할 수 있다. 메모리 컨트롤러(21)가 메모리 장치(22)에 데이터를 쓰는 경우, 메모리 컨트롤러(21)는 쓰기 데이터에 대한 ECC 수행 결과(예를 들면, 패리티 비트들(Parity Bits))를 제 2 셀들 영역에 저장할 수 있다. 메모리 컨트롤러(21)가 메모리 장치(22)로부터 데이터를 읽는 경우, ECC 엔진은 제 2 셀들 영역에 저장된 ECC 수행 결과를 이용하여 읽기 데이터에 대해 ECC 동작을 수행할 수 있다. 제 2 셀들 영역에는 ECC에 관한 정보 외에도, 제 1 셀들 영역에 저장된 데이터에 대한 메타데이터(Metadata)가 저장될 수 있다.
도 3 및 도 4는 제 1 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다. 도 3은 메모리 장치(100)가 제 1 모드에서 읽기 동작을 수행하는 경우에 관한 것이다. 도 4는 메모리 장치(200)가 제 2 모드에서 쓰기 동작을 수행하는 경우에 관한 것이다. 여기서, 제 1 모드는 메모리 장치 내 여분의 용량이 외부로 제공되는 경우를 의미한다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 멀티플렉싱 회로(Multiplexing Circuit, 120), 및 제어 로직(130)을 포함할 수 있다. 도시되진 않았지만, 메모리 장치(100)는 복수의 메모리 셀 어레이들 및 복수의 멀티플렉싱 회로들을 포함할 수도 있다. 복수의 메모리 셀 어레이들의 개수는 스펙에 의하여 결정될 수 있다. 복수의 멀티플렉싱 회로들의 개수는 복수의 메모리 셀 어레이들의 개수와 동일할 수 있다.
메모리 셀 어레이(110)는 서브 메모리 셀 어레이들(111~119)을 포함할 수 있다. 메모리 장치(100)가 제 1 모드로 동작하는 경우, 메모리 장치(100)의 총 용량은 서브 메모리 셀 어레이들(111~119) 각각의 용량을 더한 값이 될 수 있다. 메모리 장치(100)의 여분의 용량은 제 9 서브 메모리 셀 어레이(119)의 용량이 될 수 있다. 만약 메모리 장치(100)가 복수의 메모리 셀 어레이들을 포함하는 경우, 메모리 장치(100)의 총 용량은 서브 메모리 셀 어레이들(111~119) 각각의 용량을 더한 값에 복수의 메모리 셀 어레이들의 개수를 곱한 값이 된다. 만약 메모리 장치(100)가 복수의 메모리 셀 어레이들을 포함하는 경우, 메모리 장치(100)의 여분의 용량은 제 9 서브 메모리 셀 어레이(119)의 용량에 복수의 메모리 셀 어레이들의 개수를 곱한 값이 된다.
메모리 장치(100)가 제 2 모드로 동작하는 경우, 메모리 장치(100)의 총 용량은 서브 메모리 셀 어레이들(111~118) 각각의 용량을 더한 값이 될 수 있다. 만약 메모리 장치(100)가 복수의 메모리 셀 어레이들을 포함하는 경우, 메모리 장치(100)의 총 용량은 서브 메모리 셀 어레이들(111~118) 각각의 용량을 더한 값에 복수의 메모리 셀 어레이들의 개수를 곱한 값이 된다. 이 경우, 서브 메모리 셀 어레이들(111~118) 중 불량이 있는 메모리 셀 어레이는 리페어 영역으로 활용되는 제 9 서브 메모리 셀 어레이(119)를 이용하여 리페어 될 수 있다. 여기서, 불량이 있는 메모리 셀 어레이는 불량 메모리 셀들을 포함할 수 있다. 도 3을 참조하면, 메모리 셀 어레이(110)는 하나의 제 9 서브 메모리 셀 어레이(119)를 포함할 수 있다. 도시되진 않았지만, 메모리 셀 어레이(110)는 복수의 제 9 서브 메모리 셀 어레이들을 포함할 수 있다.
메모리 셀 어레이(110)의 각 서브 메모리 셀 어레이는 읽기 동작 시, 저장된 데이터가 입출력 패드들(I/O Pads)을 통해 외부로 전송될 수 있다. 예를 들면, 제 1 서브 메모리 셀 어레이(111)에는 제 1 입출력 패드(DQ1, 미도시)가 할당될 수 있다. 도 3을 참조하면, 나머지 서브 메모리 셀 어레이들(112~118) 각각에도 입출력 패드들(DQ2~DQ8, 미도시)이 할당될 수 있다. 제 9 서브 메모리 셀 어레이(119)에는 제 9 입출력 패드(DQE, 미도시)가 할당될 수 있다. 제 9 서브 메모리 셀 어레이(119)는 서브 메모리 셀 어레이들(111~118) 각각과 동일하게 구현될 수 있다.
메모리 장치(100)에 대해 읽기 동작이 수행되는 경우, 제 1 서브 메모리 셀 어레이(111)로부터 출력된 읽기 데이터는 제 1 글로벌(Global) 프리 라인 세트(GIO_PRE1)를 통해 멀티플렉싱 회로(120)로 전송될 수 있다. 제 1 서브 메모리 셀 어레이(111)로부터 출력된 읽기 데이터는 복수의 비트들을 포함할 수 있다. 복수의 비트들의 개수는 메모리 장치(100)가 읽기 명령에 응답하여 출력해야 하는 복수의 비트들의 개수에 의해 결정될 수 있다. 예를 들어, 제 1 서브 메모리 셀 어레이(111)로부터 출력된 읽기 데이터는 8개의 비트들(Bits)을 포함할 수 있다. 이 경우, 제 1 글로벌 프리 라인 세트(GIO_PRE1)는 8개의 라인들을 포함할 수 있다. 나머지 서브 메모리 셀 어레이들(112~119) 각각은 제 1 서브 메모리 셀 어레이(111)와 동일한 기능을 수행할 수 있다. 메모리 장치(100)에 대해 읽기 동작이 수행되는 경우, 읽기 데이터가 제 1 서브 메모리 셀 어레이(111)에서 외부로 출력되는 과정은 도 8에서 상세하게 후술한다. 서브 메모리 셀 어레이들(111~119) 각각에서 출력된 읽기 데이터는 멀티플렉싱 회로(120)로 전송될 수 있다.
멀티플렉싱 회로(120)는 읽기 멀티플렉서 어레이들(121~128)을 포함할 수 있다. 멀티플렉싱 회로(120)는 선택 신호들(SELs, SEL1~SEL8)의 제어에 따라, 글로벌 프리 라인 세트들(GIO_PRE1~GIO_PRE8, GIOE)을 선택할 수 있다. 멀티플렉싱 회로(120)는 스위치들(도 1 참조, 13)의 실시 예가 될 수 있다. 도 3을 참조하면, 선택 신호들(SELs, SEL1~SEL8)은 제어 로직(130)에 의해 생성될 수 있다.
제 1 읽기 멀티플렉서 어레이(121)는 제 1 선택 신호(SEL1)에 응답하여, 제 1 글로벌 프리 라인 세트(GIO_PRE1) 및 제 2 글로벌 프리 라인 세트(GIO_PRE2) 중 하나를 선택할 수 있다. 제 1 읽기 멀티플렉서 어레이(121)는 선택된 라인 세트를 통해 전송된 비트들을 제 1 읽기 글로벌 라인 세트(RGIO1)를 통하여 제어 로직(130)으로 전달할 수 있다. 제 1 읽기 멀티플렉서 어레이(121)는 제 1 글로벌 프리 라인 세트(GIO_PRE1) 또는 제 2 글로벌 프리 라인 세트(GIO_PRE2) 각각이 포함하는 라인 수만큼의 읽기 멀티플렉서들을 포함할 수 있다. 예를 들면, 메모리 장치(100)에 대해 읽기 동작이 수행되는 경우, 제 1 서브 메모리 셀 어레이(111)로부터 읽기 데이터가 출력될 수 있다. 읽기 데이터는 8개의 비트들을 포함할 수 있다. 제 1 글로벌 프리 라인 세트(GIO_PRE1)는 8개의 라인들을 포함할 수 있다. 제 1 읽기 멀티플렉서 어레이(121)는 내부에 8개의 읽기 멀티플렉서들을 포함할 수 있다.
도 3을 참조하면, 제 2 읽기 멀티플렉서 어레이(122), 제 3 읽기 멀티플렉서 어레이(123), 제 6 읽기 멀티플렉서 어레이(126), 제 7 읽기 멀티플렉서 어레이(127), 제 8 읽기 멀티플렉서 어레이(128) 각각은 제 1 읽기 멀티플렉서 어레이(121)와 입력 신호들만 상이하고 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
제 4 읽기 멀티플렉서 어레이(124)는 제 4 선택 신호(SEL4)에 응답하여, 제 4 글로벌 프리 라인 세트(GIO_PRE4) 및 제 9 글로벌 프리 라인 세트(GIOE) 중 하나를 선택할 수 있다. 제 4 읽기 멀티플렉서 어레이(124)는 선택한 라인 세트를 통해 전송된 비트들을 제 4 읽기 글로벌 라인 세트(RGIO4)로 출력할 수 있다. 도 3을 참조하면, 제 4 읽기 멀티플렉서 어레이(124)는 제 1 읽기 멀티플렉서 어레이(121)와 비교하여 입력 신호들만 상이할 수 있다. 제 4 읽기 멀티플렉서 어레이(124) 내부는 제 1 읽기 멀티플렉서 어레이(121) 내부와 동일하게 구현될 수 있다. 제 5 읽기 멀티플렉서 어레이(125)는 제 4 읽기 멀티플렉서 어레이(124)와 입력 신호들만 상이하고 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
도 3은 메모리 장치(100)가 제 1 모드에서 읽기 동작을 수행하는 경우에 관한 것이다. 메모리 장치(100)는 읽기 명령에 응답하여 제 9 서브 메모리 셀 어레이(119)에 저장된 데이터를 제 9 입출력 패드(DQE, 미도시)를 통해 외부로 출력할 수 있다. 이를 위해, 멀티플렉싱 회로(120)는 제 9 글로벌 프리 라인 세트(GIOE)를 곧바로 제 9 읽기 글로벌 라인 세트(RGIOE)로 연결할 수 있다.
제어 로직(130)은 외부에서 입력된 명령들과 어드레스들(CMD/ADD)에 응답하여 메모리 셀 어레이(110) 및 멀티플렉싱 회로(120)를 제어할 수 있다. 제어 로직(130)은 읽기 글로벌 라인 세트들(RGIO1~RGIO8, RGIOE)을 통해 멀티플렉싱 회로(120)로부터 읽기 데이터를 전달받을 수 있다. 제어 로직(130)은 전달받은 읽기 데이터를 입출력 패드들(I/O Pads)을 통해 외부로 전송할 수 있다.
도 4는 메모리 장치(200)가 제 1 모드에서 쓰기 동작을 수행하는 경우에 관한 것이다. 도 4는 도 3을 참조하여 설명될 것이다. 도 4를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 멀티플렉싱 회로(220), 및 제어 로직(230)을 포함할 수 있다. 도시되진 않았지만, 메모리 장치(200)는 복수의 메모리 셀 어레이들 및 복수의 멀티플렉싱 회로들을 포함할 수도 있다. 복수의 메모리 셀 어레이들의 개수는 스펙에 의하여 결정될 수 있다. 복수의 멀티플렉싱 회로들의 개수는 복수의 메모리 셀 어레이들의 개수와 동일할 수 있다.
메모리 셀 어레이(210)는 메모리 셀 어레이(도 3 참조, 110)와 동일할 수 있다. 추가로, 메모리 셀 어레이(210)에는 쓰기 동작이 수행될 수 있다. 메모리 셀 어레이(210)의 각 서브 메모리 셀 어레이는 쓰기 동작 시, 쓰기 데이터를 입출력 패드들(I/O Pads)을 통해 입력 받을 수 있다. 예를 들면, 제 1 서브 메모리 셀 어레이(211)에는 제 1 입출력 패드(DQ1, 미도시)가 할당될 수 있다. 도 4를 참조하면, 나머지 서브 메모리 셀 어레이들(212~218) 각각에도 입출력 패드들(DQ2~DQ8, 미도시)이 할당될 수 있다. 제 9 서브 메모리 셀 어레이(219)에는 제 9 입출력 패드(DQE, 미도시)가 할당될 수 있다.
메모리 장치(200)에 대해 쓰기 동작이 수행되는 경우, 쓰기 데이터가 쓰기 라인 세트들(WGIO1~WGIO8, WGIOE)을 통해 제어 로직(230)으로부터 멀티플렉싱 회로(220)로 전달될 수 있다. 멀티플렉싱 회로(220)는 쓰기 멀티플렉서 어레이들(221~228)을 포함할 수 있다. 즉, 본 발명의 실시 예에 따른 멀티플렉싱 회로(220)는 읽기 멀티플렉서 어레이들(도 3 참조, 121~128) 및 쓰기 멀티플렉서 어레이들(221~228) 모두를 포함할 수 있다. 멀티플렉싱 회로(220)는 스위치들(도 1 참조, 13)의 실시 예가 될 수 있다. 멀티플렉싱 회로(220)는 선택 신호들(SELs, SEL1~SEL8)의 제어에 따라, 쓰기 라인 세트들(WGIO1~WGIO8, WGIOE)을 선택할 수 있다. 도 4를 참조하면, 선택 신호들(SELs, SEL1~SEL8)은 제어 로직(230)에 의해 생성될 수 있다.
제 1 쓰기 멀티플렉서 어레이(221)는 제 1 선택 신호(SEL1)에 응답하여, 제 1 글로벌 프리 라인 세트(GIO_PRE1) 및 제 2 글로벌 프리 라인 세트(GIO_PRE2) 중 하나를 선택할 수 있다. 제 1 쓰기 멀티플렉서 어레이(221)는 제 1 쓰기 글로벌 라인 세트(WGIO1)를 통해 전송된 비트들을 선택한 라인 세트로 출력할 수 있다. 제 1 쓰기 멀티플렉서 어레이(221)는 제 1 글로벌 프리 라인 세트(GIO_PRE1) 또는 제 2 글로벌 프리 라인 세트(GIO_PRE2) 각각이 포함하는 라인 수만큼의 쓰기 멀티플렉서들을 포함할 수 있다.
도 4를 참조하면, 제 2 쓰기 멀티플렉서 어레이(222), 제 3 쓰기 멀티플렉서 어레이(223), 제 6 쓰기 멀티플렉서 어레이(226), 제 7 쓰기 멀티플렉서 어레이(227), 제 8 쓰기 멀티플렉서 어레이(228) 각각은 제 1 쓰기 멀티플렉서 어레이(221)와 입력 신호들만 상이하고 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
제 4 쓰기 멀티플렉서 어레이(224)는 제 4 선택 신호(SEL4)에 응답하여, 제 4 글로벌 프리 라인 세트(GIO_PRE4) 및 제 9 글로벌 프리 라인 세트(GIOE) 중 하나를 선택할 수 있다. 제 4 쓰기 멀티플렉서 어레이(224)는 제 4 쓰기 글로벌 라인 세트(WGIO4)를 통해 전송된 비트들을 선택한 라인 세트로 출력할 수 있다. 도 4를 참조하면, 제 4 쓰기 멀티플렉서 어레이(224)는 제 1 쓰기 멀티플렉서 어레이(221)와 비교하여 입력 신호들만 상이할 수 있다. 제 4 쓰기 멀티플렉서 어레이(224) 내부는 제 1 쓰기 멀티플렉서 어레이(221) 내부와 동일하게 구현될 수 있다. 제 5 쓰기 멀티플렉서 어레이(225)는 제 4 쓰기 멀티플렉서 어레이(224)와 입력 신호들만 상이하고 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
도 4는 메모리 장치(200)가 제 1 모드에서 쓰기 동작을 수행하는 경우에 관한 것이다. 메모리 장치(200)는 쓰기 명령에 응답하여 제 9 입출력 패드(DQE, 미도시)를 통해 입력된 쓰기 데이터를 제 9 서브 메모리 셀 어레이(219)에 저장할 수 있다. 이를 위해, 멀티플렉싱 회로(220)는 제 9 쓰기 글로벌 라인 세트(WGIOE)를 곧바로 제 9 글로벌 프리 라인 세트(GIOE)로 연결할 수 있다. 서브 메모리 셀 어레이들(211~219) 각각은 글로벌 프리 라인 세트들(GIO_PRE1~GIO_PRE8, GIOE) 각각을 통해 멀티플렉싱 회로(220)로부터 쓰기 데이터를 전달받을 수 있다. 전달된 쓰기 데이터는 서브 메모리 셀 어레이들(211~219) 각각의 내부의 메모리 셀들에 저장될 수 있다.
도 3을 참조하면, 읽기 글로벌 라인 세트들(RGIO1~RGIO8, RGIOE)이 도시되어 있다. 도 4를 참조하면, 쓰기 글로벌 라인 세트들(WGIO1~WGIO8, WGIOE)이 도시되어 있다. 읽기 글로벌 라인 세트들(RGIO1~RGIO8, RGIOE) 및 쓰기 글로벌 라인 세트들(WGIO1~WGIO8, WGIOE)은 물리적 또는 논리적으로 분리되어 배치될 수 있다. 읽기 글로벌 라인 세트들(RGIO1~RGIO8, RGIOE) 및 쓰기 글로벌 라인 세트들(WGIO1~WGIO8, WGIOE)은 물리적으로 분리되지 않고 논리적으로만 분리될 수도 있다.
도 5는 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(31) 및 메모리 장치(32)를 포함할 수 있다. 메모리 장치(32)는 메모리 장치(도 2 참조, 22)와 동일할 수 있다. 메모리 컨트롤러(31)는 메모리 컨트롤러(도 2 참조, 21)와 달리 ECC 엔진을 포함하지 않을 수 있다. ECC 엔진 유무에 관계 없이, 메모리 시스템(30)은 메모리 장치(32)를 사용할 수 있다. 본 발명의 실시 예에 따른 메모리 장치(32)가 메모리 시스템(30)에 적용되는 경우, 메모리 장치(32)는 불량이 있는 노말 셀들(제 1 셀들 영역 중 불량이 있는 셀들, Fail Cells Area)을 여분의 셀들(제 2 셀들 영역의 셀들)로 대체할 수 있다. 여기서 불량이 있는 노말 셀들은 결함 셀들과 위크(Weak) 셀들을 포함할 수 있다. 결함 셀들은 하드웨어적으로 불량인 셀들을 의미할 수 있고, 위크 셀들은 소프트웨어적으로 불량인 셀들을 의미할 수 있다. 예를 들어, 하드웨어적으로 불량인 셀들은 물리적으로 불량인 셀들일 수 있고, 소프트웨어적으로 불량인 셀들은 물리적인 불량은 아니지만 테스트 결과 불량으로 처리된 셀들일 수 있다.
메모리 장치(도 2 참조, 22)는 여분의 용량(제 2 셀들 영역)을 메모리 컨트롤러(도 2 참조, 21)에 제공할 수 있다. 도 5를 참조하면, 메모리 장치(32)는 여분의 용량(제 2 셀들 영역)을 메모리 컨트롤러(31)에 제공하지 않고, 불량이 있는 메모리 셀들을 여분의 용량으로 대체할 수 있다.
도 6 및 도 7은 제 2 모드로 동작하는 본 발명의 실시 예에 따른 메모리 장치를 상세하게 보여주는 블록도이다. 도 6은 메모리 장치(300)가 제 2 모드에서 읽기 동작을 수행하는 경우에 관한 것이다. 도 7은 메모리 장치(400)가 제 2 모드에서 쓰기 동작을 수행하는 경우에 관한 것이다. 여기서, 제 2 모드는 메모리 장치 내 여분의 용량이 외부로 제공되지 않고 리페어 영역으로 활용되는 경우를 의미한다. 메모리 장치가 제 2 모드로 동작하는 경우, 불량이 있는 메모리 셀들은 여분의 용량으로 리페어될 수 있다.
도 6은 메모리 장치(300)가 제 2 모드에서 읽기 동작을 수행하는 경우에 관한 것이다. 도 6은 도 3을 참조하여 설명될 것이다. 도 6을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 멀티플렉싱 회로(320), 및 제어 로직(330)을 포함할 수 있다. 메모리 장치(300), 메모리 셀 어레이(310), 멀티플렉싱 회로(320), 및 제어 로직(330)은 도 3에서 설명된 메모리 장치(100), 메모리 셀 어레이(110), 멀티플렉싱 회로(120), 및 제어 로직(130)과 각각 동일한 기능을 수행한다. 다만 도 3과 달리, 메모리 장치(300)는 제 2 모드에서 읽기 동작을 수행하므로 이에 대해 설명한다.
도 6을 참조하면, 제 1 서브 메모리 셀 어레이(311)가 불량 메모리 셀들을 포함한다고 가정한다. 예를 들어, 불량 메모리 셀들의 개수가 제 1 서브 메모리 셀 어레이(311)가 갖고 있는 여분의 메모리 셀들(미도시)의 개수보다 큰 경우, 제 1 서브 메모리 셀 어레이(311)는 불량으로 처리될 수 있다. 그러나 불량으로 처리되는 기준은 이에 한정되지 않는다. 이 경우, 메모리 장치(300)는 제 9 서브 메모리 셀 어레이(319)를 이용하여 제 1 서브 메모리 셀 어레이(311)를 리페어 할 수 있다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 장치(300)는 제 1 서브 메모리 셀 어레이(311)를 사용하지 않는다. 대신에, 메모리 장치(300)는 제 2 서브 메모리 셀 어레이(312), 제 3 서브 메모리 셀 어레이(313), 제 4 서브 메모리 셀 어레이(314), 제 9 서브 메모리 셀 어레이(319), 제 5 서브 메모리 셀 어레이(315), 제 6 서브 메모리 셀 어레이(316), 제 7 서브 메모리 셀 어레이(317), 제 8 서브 메모리 셀 어레이(318)들을 순서대로 입출력 패드들(DQ1~DQ8, 미도시)에 순차적으로 할당할 수 있다. 도 6에 도시된 바에 따르면, 제 1 서브 메모리 셀 어레이(311)는 제 9 서브 메모리 셀 어레이(319)로 곧바로 리페어 되지 않는다. 도시되진 않았으나, 제 9 서브 메모리 셀 어레이(319)가 제 1 서브 메모리 셀 어레이(311)의 오른쪽에 인접하여 배치된 경우, 제 1 서브 메모리 셀 어레이(311)는 제 9 서브 메모리 셀 어레이(319)로 곧바로 리페어 될 수도 있다. 즉, 제 9 서브 메모리 셀 어레이(319)가 메모리 셀 어레이(310)의 중앙에 배치되지 않아도 메모리 장치(300)는 제 1 모드 및 제 2 모드를 모두 지원할 수 있다.
제 1 서브 메모리 셀 어레이(311)의 리페어를 위해, 멀티플렉싱 회로(320)는 다음과 같이 동작할 수 있다. 읽기 멀티플렉서 어레이(321)는 제 1 선택 신호(SEL1)에 응답하여, 제 2 글로벌 프리 라인 세트(GIO_PRE2)를 제 1 읽기 글로벌 라인 세트(RGIO1)와 연결할 수 있다. 제 4 읽기 멀티플렉서 어레이(324)는 제 4 선택 신호(SEL4)에 응답하여, 제 9 글로벌 프리 라인 세트(GIOE)를 제 4 읽기 글로벌 라인 세트(RGIO4)와 연결할 수 있다. 제 5 읽기 멀티플렉서 어레이(325)는 제 5 선택 신호(SEL5)에 응답하여, 제 5 글로벌 프리 라인 세트(GIO_PRE5)를 제 5 읽기 글로벌 라인 세트(RGIO5)와 연결할 수 있다. 도 6에 도시된 바와 같이, 나머지 읽기 멀티플렉서 어레이들(322, 323, 326, 327, 328)도 글로벌 프리 라인 세트들과 읽기 글로벌 라인 세트들을 연결할 수 있다.
도 6을 참조하면, 멀티플렉싱 회로(320)는 제 9 글로벌 프리 라인 세트(GIOE)를 곧바로 제 9 읽기 글로벌 라인 세트(RGIOE)로 연결할 수 있다. 메모리 장치(300)가 제 2 모드로 동작하므로, 제어 로직(330)은 제 9 읽기 글로벌 라인 세트(RGIOE)에 포함된 읽기 데이터를 외부로 출력하지 않는다. 상술한 제어 로직(330)의 동작에 대해서는 도 11 및 도 12에서 후술한다.
도 7은 메모리 장치(400)가 제 2 모드에서 쓰기 동작을 수행하는 경우에 관한 것이다. 도 7은 도 4를 참조하여 설명될 것이다. 도 7을 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410), 멀티플렉싱 회로(420), 및 제어 로직(430)을 포함할 수 있다. 메모리 장치(400), 메모리 셀 어레이(410), 멀티플렉싱 회로(420), 및 제어 로직(430)은 도 4에서 설명된 메모리 장치(200), 메모리 셀 어레이(210), 멀티플렉싱 회로(220), 및 제어 로직(230)과 각각 동일한 기능을 수행한다. 다만 도 4와 달리, 메모리 장치(400)는 제 2 모드에서 쓰기 동작을 수행하므로 이에 대해 설명한다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 장치(400)는 제 1 서브 메모리 셀 어레이(411)를 사용하지 않는다. 대신에, 메모리 장치(400)는 제 2 서브 메모리 셀 어레이(412), 제 3 서브 메모리 셀 어레이(413), 제 4 서브 메모리 셀 어레이(414), 제 9 서브 메모리 셀 어레이(419), 제 5 서브 메모리 셀 어레이(415), 제 6 서브 메모리 셀 어레이(416), 제 7 서브 메모리 셀 어레이(417), 제 8 서브 메모리 셀 어레이(418)들을 순서대로 입출력 패드들(DQ1~DQ8, 미도시)에 순차적으로 할당할 수 있다.
제 1 서브 메모리 셀 어레이(411)의 리페어를 위해, 멀티플렉싱 회로(420)는 다음과 같이 동작할 수 있다. 제 1 쓰기 멀티플렉서 어레이(421)는 제 1 선택 신호(SEL1)에 응답하여, 제 1 쓰기 글로벌 라인 세트(WGIO1)를 제 2 글로벌 프리 라인 세트(GIO_PRE2)와 연결할 수 있다. 제 4 쓰기 멀티플렉서 어레이(424)는 제 4 선택 신호(SEL4)에 응답하여, 제 4 쓰기 글로벌 라인 세트(WGIO4)를 제 9 글로벌 프리 라인 세트(GIOE)와 연결할 수 있다. 제 5 쓰기 멀티플렉서 어레이(425)는 제 5 선택 신호(SEL5)에 응답하여, 제 5 쓰기 글로벌 라인 세트(WGIO5)를 제 5 글로벌 프리 라인 세트(GIO_PRE5)와 연결할 수 있다. 도 7에 도시된 바와 같이, 나머지 쓰기 멀티플렉서 어레이들(422, 423, 426, 427, 428)도 쓰기 글로벌 라인 세트들과 글로벌 프리 라인 세트들을 연결할 수 있다.
도 7을 참조하면, 멀티플렉싱 회로(420)는 제 9 쓰기 글로벌 라인 세트(WGIOE)를 곧바로 제 9 글로벌 프리 라인 세트(GIOE)로 연결할 수 있다. 메모리 장치(400)가 제 2 모드로 동작하므로, 제어 로직(430)은 제 9 쓰기 글로벌 라인 세트(WGIOE)를 통하여 쓰기 데이터가 수신되지 않도록 제어할 수 있다. 상술한 제어 로직(430)의 동작에 대해서는 도 11 및 도 12에서 후술한다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 일부를 예시적으로 보여주는 블록도이다. 도 8은 도 3, 도 4, 도 6, 및 도 7을 참조하여 설명될 것이다. 도 8을 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 멀티플렉싱 회로(520), 행 디코더(530), 열 디코더(540), 및 열 선택 회로(550)를 포함할 수 있다. 멀티플렉싱 회로(520)는 도 3, 도 4, 도 6, 및 도 7에서 설명된 멀티플렉싱 회로(120, 220, 320, 420)와 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
메모리 셀 어레이(510)는 서브 메모리 셀 어레이들(511~519)을 포함할 수 있다. 메모리 셀 어레이(510)의 각 서브 메모리 셀 어레이는 읽기 동작 시, 저장된 데이터가 입출력 패드들(I/O Pads)을 통해 외부로 전송될 수 있다. 예를 들면, 제 1 서브 메모리 셀 어레이(511)에는 제 1 입출력 패드(DQ1, 미도시)가 할당될 수 있다. 도 8을 참조하면, 나머지 서브 메모리 셀 어레이들(512~518) 각각에도 입출력 패드들(DQ2~DQ8, 미도시)이 할당될 수 있다. 제 9 서브 메모리 셀 어레이(519)에는 제 9 입출력 패드(DQE, 미도시)가 할당될 수 있다.
서브 메모리 셀 어레이들(511~519) 각각은 복수의 워드라인들(WLs)과 복수의 비트라인들(BLs)을 포함할 수 있다. 워드라인(WL)과 비트라인(BL)의 교차점에 메모리 셀이 배치될 수 있다. 여기서 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀일 수 있다.
행 디코더(Row Decoder, 530)는 제어 로직(도 7 참조, 430)의 제어에 따라, 복수의 워드라인들(WLs) 중 적어도 하나의 워드라인을 선택할 수 있다. 행 디코더(530)는 제어 로직(도 7 참조, 430)으로부터 행 디코더 제어 신호(R_CTL) 및 행 주소들(RA)을 입력 받을 수 있다. 행 디코더 제어 신호(R_CTL) 및 행 주소들(RA)은 외부 명령들에 응답하여 제어 로직(도 7 참조, 430)에 의해 생성될 수 있다. 예를 들면, 외부로부터 메모리 장치(500)에 액티브(Active) 명령과 활성화하고자 하는 워드라인 어드레스들이 입력되면, 제어 로직(도 7 참조, 430)은 행 디코더 제어 신호(R_CTL)를 활성화하고 행 주소들(RA)을 생성할 수 있다. 액티브 명령에 의해 활성화 된 메모리 셀들은 하나의 선택된 페이지(Page)로 볼 수 있다. 외부로부터 메모리 장치(500)에 프리차지(Precharge) 명령이 입력되면, 제어 로직(도 7 참조, 430)은 행 디코더 제어 신호(R_CTL)를 비활성화 할 수 있다.
열 디코더(Column Decoder, 540)는 제어 로직(도 7 참조, 430)의 제어에 따라, 열 선택 신호들(CSL0~CSL127) 중 적어도 하나의 열 선택 신호를 선택할 수 있다. 열 선택 신호들(CSL0~CSL127)의 개수는 도 8에 도시된 것에 한정되지 않는다. 열 디코더(540)는 제어 로직(도 7 참조, 430)으로부터 열 디코더 제어 신호(C_CTL) 및 열 주소들(CA) 입력 받을 수 있다. 예를 들면, 액티브 명령 이후에 메모리 장치(500)에 외부로부터 쓰기 명령 또는 읽기 명령이 입력 될 수 있다. 외부로부터 메모리 장치(500)로 쓰기 명령 또는 읽기 명령이 입력되고, 그에 대응하는 비트라인 어드레스들이 입력되면, 제어 로직(도 7 참조, 430)은 열 디코더 제어 신호(C_CTL)를 활성화하고 열 주소들(CA)을 생성할 수 있다. 제어 로직(도 7 참조, 430)은 쓰기 동작 또는 읽기 동작이 종료되면 열 디코더 제어 신호(C_CTL)를 비활성화 할 수 있다.
열 선택 회로(550)는 메모리 셀 어레이(510)에 저장된 읽기 데이터를 멀티플렉싱 회로(520)로 전달할 수 있다. 열 선택 회로(550)는 멀티플렉싱 회로(520)에서 메모리 셀 어레이(510)로 쓰기 데이터를 전달할 수 있다. 열 선택 회로(550)는 복수의 서브 열 선택 회로들(551_1~551_n)을 포함할 수 있다. 서브 열 선택 회로(551_1)에 의해 8개의 비트라인들(BLs)이 선택될 수 있다. 본 발명에서 선택되는 비트라인들의 개수는 8개로 한정되지 않는다. 서브 열 선택 회로(551_1)는 8개의 스위치들로 구성될 수 있다. 도시되진 않았으나 상술한 스위치는 NMOS(N-channel Metal Oxide Semiconductor)일 수 있다. 상술한 스위치는 열 선택 신호들(CSL0~CSL127)에 의해 턴 온 될 수 있다.
열 선택 회로(550)는 열 선택 신호(CSL0)에 응답하여, 비트라인들(BLs)과 글로벌 프리 라인 세트들(GIO_PRE1~GIO_PRE8, GIOE)을 연결할 수 있다. 도 8을 참조하면, 열 선택 회로(550)는 열 선택 신호(CSL0)에 응답하여 서브 열 선택 회로(551_1)를 동작시키는 경우에 대해서 도시되어 있다. 도시되진 않았지만, 열 선택 회로(550)는 나머지 열 선택 신호들(CSL1~CSL127)에 응답하여 나머지 서브 열 선택 회로들(551_2~551_n)을 동작시킬 수도 있다.
도 9는 도 3, 도 4, 도 6, 및 도 7에 도시된 멀티플렉싱 회로의 일부를 예시적으로 보여주는 블록도이다. 도 9는 도 3, 도 4, 도 6, 및 도 7을 참조하여 설명될 것이다. 멀티플렉싱 회로(600)는 읽기 멀티플렉서 어레이들(610) 및 쓰기 멀티플렉서 어레이들(620)을 포함할 수 있다.
읽기 멀티플렉서 어레이(610)는 N개의 멀티플렉서들을 포함할 수 있다. 여기서 N은 서브 열 선택 회로(도 8 참조, 551_1)에 의해 선택되는 비트라인들의 개수를 의미할 수 있다. 멀티플렉서는 논리 회로들(예를 들면, NAND Gate, NOR Gate, Inverter 등)로 구성될 수 있다. 본 발명의 실시 예에 따른 메모리 장치에 대해 읽기 동작이 수행되는 경우, 읽기 멀티플렉서 어레이(610)는 제 1 선택 신호(SEL1)에 응답하여, 제 1 글로벌 프리 라인 세트(GIO_PRE1[1:N]) 및 제 2 글로벌 프리 라인 세트(GIO_PRE2[1:N]) 중 하나를 선택할 수 있다. 읽기 멀티플렉서 어레이(610)는 선택한 라인 세트를 통해 전송된 비트들을 제 1 읽기 글로벌 라인 세트(RGIO1[1:N])로 출력할 수 있다. 읽기 멀티플렉서 어레이(610)는 읽기 신호(RD)를 입력 받아 메모리 장치에 대해 읽기 동작이 수행되는 경우에 동작할 수 있다. 읽기 신호(RD)는 제어 로직(도 7 참조, 430)으로부터 생성될 수 있다.
쓰기 멀티플렉서 어레이(620)는 N개의 멀티플렉서들을 포함할 수 있다. 멀티플렉서는 논리 회로들(예를 들면, NAND Gate, NOR Gate, Inverter 등)로 구성될 수 있다. 본 발명의 실시 예에 따른 메모리 장치에 대해 쓰기 동작이 수행되는 경우, 쓰기 멀티플렉서 어레이(620)는 제 1 선택 신호(SEL1)에 응답하여, 제 1 글로벌 프리 라인 세트(GIO_PRE1[1:N]) 및 제 2 글로벌 프리 라인 세트(GIO_PRE2[1:N]) 중 하나를 선택할 수 있다. 쓰기 멀티플렉서 어레이(620)는 제 1 쓰기 글로벌 라인 세트(WGIO1[1:N])를 통해 전송된 비트들을 선택한 라인 세트로 출력할 수 있다. 쓰기 멀티플렉서 어레이(620)는 쓰기 신호(WT)를 입력 받아 메모리 장치에 대해 쓰기 동작이 수행되는 경우에 동작할 수 있다. 쓰기 신호(WT)는 제어 로직(도 7 참조, 430)으로부터 생성될 수 있다.
도 9를 참조하면, 멀티플렉싱 회로(600)는 제 1 선택 신호(SEL1)의 제어에 응답하는 읽기 멀티플렉서 어레이(610) 및 쓰기 멀티플렉서 어레이(620)를 포함할 수 있다. 도시되진 않았지만, 멀티플렉싱 회로(600)는 선택신호들(SEL2~SEL8)의 제어에 응답하는 다 읽기 멀티플렉서 어레이들 및 쓰기 멀티플렉서 어레이들을 더 포함할 수 있다. 멀티플렉싱 회로(600)는 도 3, 도 4, 도 6, 및 도 7에서 도시된 메모리 장치들(100, 200, 300, 400)의 멀티플렉싱 회로들(120, 220, 320, 420) 각각에 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 제어 로직의 일부를 예시적으로 보여주는 블록도이다. 도 10은 도 3, 도 4, 도 6, 도 7, 및 도 8을 참조하여 설명될 것이다. 도 10을 참조하면, 제어 로직(700)는 모드 설정 회로(Mode Set Circuit, 710) 및 멀티플렉서 제어 회로(Multiplexer Control Circuit, 720)를 포함할 수 있다.
모드 설정 회로(710)는 제 1 모드 또는 제 2 모드 중 하나를 설정할 수 있다. 전술한대로, 제 1 모드는 메모리 장치 내 여분의 용량이 외부로 제공하는 경우를 의미한다. 제 2 모드는 메모리 장치 내 여분의 용량이 외부로 제공되지 않고 리페어 영역으로 활용되는 경우를 의미한다.
모드 설정 회로(710)는 내부에 퓨즈 세트(Fuse Set)를 포함할 수 있다. 퓨즈 세트는 레이저(Laser) 퓨즈 또는 E-퓨즈를 포함할 수 있다. 레이저 퓨즈는 메모리 장치를 패키징(Packaging)하기 전에 웨이퍼(Wafer) 레벨에서 커팅(Cutting)되는 퓨즈이다. E-퓨즈는 다량의 전류를 순간적으로 흘려서 커팅되는 퓨즈이다. E-퓨즈는 패키징 후에도 적용할 수 있어 레이저 퓨즈에 비해 사용하기 편리할 수 있다. 모드 설정 회로(710)는 퓨즈 세트를 통해 제 1 모드 또는 제 2 모드 중 하나를 설정할 수 있다. 즉, 퓨즈 커팅을 통해 메모리 장치의 제 1 모드 또는 제 2 모드가 설정될 수 있다. 예를 들어, 퓨즈 커팅은 메모리 장치의 생산 단계에서 수행될 수 있다.
모드 설정 회로(710)는 상술한 퓨즈 세트 대신에 MRS(Mode Register Set) 명령(미도시)을 입력 받아 제 1 모드 또는 제 2 모드 중 하나를 설정할 수 있다. 일반적으로 메모리 장치는 MRS 명령에 응답하여 레이턴시(Latency), 버스트 랭스(Burst Length) 등 여러 파라미터들(Parameters)과 동작 모드를 설정할 수 있다. 모드 설정 회로(710)가 MRS 명령을 입력 받는 경우, 모드 설정 회로(710)은 퓨즈 세트를 포함하지 않을 수도 있다. 예를 들어, 본 발명의 실시 예에 따른 메모리 장치의 제 1 모드 또는 제 2 모드를 설정하기 위한 MRS 명령은 유저가 메모리 장치를 사용하는 단계에서 입력될 수 있다.
모드 설정 회로(710)는 MRS 명령 또는 퓨즈 세트를 통해 제 1 모드 또는 제 2 모드를 설정할 수 있다. 모드 설정 회로(710)은 설정 결과를 모드 신호(SELE)로 출력할 수 있다.
멀티플렉서 제어 회로(720)는 멀티플렉싱 회로(도 3, 도 4, 도 6, 및 도 7 참조, 120, 220, 320, 420)를 제어하기 위해 선택 신호들(SEL1~SEL8)을 생성할 수 있다. 멀티플렉서 제어 회로(720)는 복수의 퓨즈 세트들을 포함할 수 있다. 퓨즈 세트들의 개수는 서브 메모리 셀 어레이들(도 7 참조, 411~419)의 개수와 동일할 수 있다. 만약 메모리 장치가 복수의 메모리 셀 어레이들을 포함하는 경우, 퓨즈 세트들의 개수는 서브 메모리 셀 어레이들(도 7 참조, 411~419)의 개수에 복수의 메모리 셀 어레이들의 개수를 곱한 값이 될 수 있다. 메모리 장치가 제 2 모드로 동작하는 경우, 멀티플렉서 제어 회로(720) 내 복수의 퓨즈 세트들은 서브 메모리 셀 어레이들(도 7 참조, 411~418)의 불량 여부에 따라 퓨즈 커팅 여부가 결정될 수 있다. 도시되진 않았지만, 상술한 퓨즈 커팅 결과는 메모리 셀 어레이(도 8 참조, 510), 행 디코더(도 8 참조, 530), 열 디코더(도 8 참조, 540), 및 열 선택 회로(도 8 참조, 550)로 전달될 수 있다. 상술한 퓨즈 커팅 결과를 이용하여, 메모리 셀 어레이(도 8 참조, 510), 행 디코더(도 8 참조, 530), 열 디코더(도 8 참조, 540), 및 열 선택 회로(도 8 참조, 550) 각각은 불량 서브 메모리 셀 어레이를 구동하는 회로들을 동작시키지 않을 수도 있다.
멀티플렉서 제어 회로(720)는 로직 회로(Logic Circuit, 미도시)를 더 포함할 수 있다. 로직 회로는 복수의 퓨즈 세트들의 커팅 결과를 입력 받아 선택 신호들(SEL1~SEL8)을 생성할 수 있다. 선택 신호들(SEL1~SEL8)의 동작은 도 3 도 4, 도 6, 및 도 7에서 설명되었다.
멀티플렉서 제어 회로(720)는 모드 설정 회로(710)로부터 모드 신호(SELE)를 입력 받을 수 있다. 멀티플렉서 제어 회로(720)는 모드 신호(SELE)로부터 메모리 장치가 제 1 모드로 동작하는지 제 2 모드로 동작하는지 판단할 수 있다. 제 1 모드에서 메모리 장치는 퓨즈 커팅을 통한 리페어 동작을 수행하지 않을 수 있다. 제 2 모드에서 메모리 장치는 퓨즈 커팅을 통한 리페어 동작을 수행할 수 있다.
제어 로직(700)은 도 3, 도 4, 도 6, 및 도 7에서 도시된 메모리 장치들(100, 200, 300, 400)의 제어 로직들(130, 230, 330, 430) 각각에 적용될 수 있다
도 11 및 도 12는 도 3, 도 4, 도 6, 및 도 7에서 도시된 제어 로직의 일부를 예시적으로 보여주는 블록도이다. 도 11은 본 발명의 실시 예에 따른 메모리 장치(300)가 제 1 모드로 동작하는 경우에 대해 도시하고 있다. 도 12는 본 발명의 실시 예에 따른 메모리 장치(300)가 제 2 모드로 동작하는 경우에 대해 도시하고 있다. 도 11 및 도 12는 도 3, 도 4, 도 6, 및 도 7을 참조하여 설명될 것이다.
도 11을 참조하면, 제어 로직(800)은 병렬화기(Deserializer, 810), 직렬화기(Serializer, 820), 및 멀티플렉서(830)를 포함할 수 있다. 병렬화기(810)는 쓰기 신호(WT)에 응답하여 외부로부터 입력된 쓰기 데이터를 병렬화할 수 있다. 병렬화기(810)는 병렬화된 쓰기 데이터를 제 9 쓰기 글로벌 라인 세트(WGIOE)를 통해 멀티플렉싱 회로(도 3, 도 4, 도 6, 및 도 7 참조, 120, 220, 320, 420)로 전송할 수 있다. 메모리 장치에 대해 쓰기 동작이 수행되는 경우에 병렬화기(810)는 동작할 수 있다. 병렬화기(810)는 제 1 모드일 때 병렬화 동작을 수행할 수 있고, 제 2 모드일 때는 병렬화 동작을 수행하지 않을 수 있다. 이를 위해, 병렬화기(810)는 모드 설정 회로(도 10 참조, 710)로부터 모드 신호(SELE)를 입력 받을 수 있다.
직렬화기(820)는 읽기 신호(RD)에 응답하여 멀티플렉싱 회로(도 3, 도 4, 도 6, 및 도 7 참조, 120, 220, 320, 420)로부터 입력된 읽기 데이터를 직렬화할 수 있다. 직렬화기(820)는 직렬화된 읽기 데이터를 멀티플렉서(830)로 전송할 수 있다. 메모리 장치에 대해 읽기 동작이 수행되는 경우에 직렬화기(820)는 동작할 수 있다. 직렬화기(820)는 제 1 모드일 때 직렬화 동작을 수행할 수 있고, 제 2 모드일 때는 직렬화 동작을 수행하지 않을 수 있다. 이를 위해, 직렬화기(820)는 모드 설정 회로(도 10 참조, 710)로부터 모드 신호(SELE)를 입력 받을 수 있다.
멀티플렉서(830)는 모드 신호(SELE)에 응답하여 입출력 패드를 병렬화기(810) 및 직렬화기(820)에 연결할 수 있다. 메모리 장치가 제 1 모드로 동작하는 경우, 멀티플렉서(830)는 입출력 패드를 병렬화기(810) 및 직렬화기(820)에 연결할 수 있다. 메모리 장치(300)가 제 2 모드로 동작하는 경우, 멀티플렉서(830)는 입출력 패드를 병렬화기(810) 및 직렬화기(820)에 연결하지 않을 수 있다. 멀티플렉서(830)는 논리 회로들(예를 들면, NAND Gate, NOR Gate, Inverter 등)로 구성될 수 있다.
도 12를 참조하면, 제어 로직(900)은 병렬화기(910), 직렬화기(920), 및 멀티플렉서(930)를 포함할 수 있다. 병렬화기(910), 직렬화기(920), 및 멀티플렉서(930)는 병렬화기(810), 직렬화기(820), 및 멀티플렉서(830)와 각각 동일한 가능을 수행할 수 있다. 메모리 장치가 제 2 모드로 동작하는 경우, 병렬화기(910) 및 직렬화기(920)는 모드 신호(SELE)에 의해 동작하지 않을 수 있다.
멀티플렉서(930)는 모드 신호(SELE)에 응답하여 입출력 패드를 통해 DM(Data Mask) 신호를 제어 로직(900) 내부로 전송할 수 있다. 메모리 장치는 데이터 마스크(Data Mask) 동작을 통해 입력 받은 쓰기 데이터 중 일부를 마스크 할 수 있다. 마스크 된 쓰기 데이터는 메모리 셀 어레이에 저장되지 않을 수 있다. 도 12를 참조하면, 입출력 패드가 DM 신호를 입력 받는 경우에 대해서 도시되어 있다. 본 발명의 실시 예에 따른 메모리 장치는 입출력 패드를 통해 스펙에 규정된 다른 신호들을 입력 받거나 출력할 수도 있다. 즉, 본 발명의 실시 예에 따른 메모리 장치는 제 1 모드로 동작하는 경우 입출력 패드를 통해 여분의 용량을 유저에게 제공할 수 있다. 메모리 장치는 제 2 모드로 동작하는 경우 입출력 패드를 통해 스펙에 규정된 다른 신호를 입력 받거나 출력할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 생산 방법을 나타내는 순서도이다. 도 13은 도 3, 도 4, 도 6, 도 7, 및 도 10을 참조하여 설명될 것이다.
S110 단계에서, 메모리 장치가 제 1 모드로 동작되는지 제 2 모드로 동작되는지 결정될 수 있다. 전술한대로, 제 1 모드는 메모리 장치 내 여분의 용량이 외부로 제공하는 경우를 의미한다. 제 2 모드는 메모리 장치 내 여분의 용량이 외부로 제공되지 않고 리페어 영역으로 활용되는 경우를 의미한다. 메모리 장치가 제 1 모드로 동작하는 경우(Yes), S120 단계가 수행된다. 또는 메모리 장치가 제 2 모드로 동작하는 경우(No), S130 단계가 수행된다.
S120 단계에서, 메모리 장치를 제 1 모드로 동작시키기 위해, 메모리 장치는 외부에서 MRS 명령을 입력 받을 수 있다. 입력된 MRS 명령은 모드 설정 회로(도 10 참조, 710)로 전송될 수 있다. 메모리 장치가 제 1 모드로 동작되도록, 모드 설정 회로(도 10 참조, 710)에 포함된 퓨즈 세트가 커팅될 수도 있다.
S130 단계에서, 메모리 장치는 테스트가 수행될 수 있다. 테스트 과정을 통해, 서브 메모리 셀 어레이들 각각의 불량 메모리 셀들은 서브 메모리 셀 어레이들 각각이 포함하는 여분의 메모리 셀들(미도시)로 리페어될 수 있다.
S140 단계에서, 테스트 과정을 통해, 서브 메모리 셀 어레이들이 불량을 포함하고 있는지 판단될 수 있다. 서브 메모리 셀 어레이들 각각이 포함하는 불량 메모리 셀들이 서브 메모리 셀 어레이들 각각이 포함하는 여분의 메모리 셀들(미도시)로 리페어되지 않으면 불량으로 판단될 수 있다. 그러나 불량으로 처리되는 기준은 이에 한정되지 않는다. 서브 메모리 셀 어레이들이 불량을 포함하는 경우(Yes), S150 단계가 수행된다. 서브 메모리 셀 어레이들이 불량을 포함하지 않는 경우(No), S160 단계가 수행된다.
S150 단계에서, 불량 서브 메모리 셀 어레이를 제 9 서브 메모리 셀로 리페어 하기 위해, 멀티플렉서 제어 회로(도 10 참조, 720)가 포함하는 퓨즈 세트들이 커팅될 수 있다. S160 단계에서, 멀티플렉서 제어 회로(도 10 참조, 720)가 포함하는 퓨즈 세트들은 커팅되지 않을 수 있다.
도 14는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14는 도 3, 도 4, 도 6, 및 도 7을 참조하여 설명될 것이다. 도 14를 참조하면, 적층 메모리 장치(1000)는 메모리 다이들(Memory Dies, 1200_1~1200_8) 및 버퍼 다이(Buffer Die, 1100)를 포함할 수 있다. 메모리 다이들(1200_1~1200_8)의 개수는 도 14에 도시된 것에 한정되지 않는다.
메모리 다이들(1200_1~1200_8) 각각은 도 3 도 4, 도 6, 및 도 7에서 전술한 메모리 장치 중 어느 하나일 수 있다. 메모리 다이들(1200_1~1200_8) 각각은 메모리 셀 어레이들을 포함할 수 있다. 메모리 셀 어레이는 제 9 서브 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이 및 제 9 서브 메모리 셀 어레이는 도 3, 도 4, 도 6, 및 도 7에서 설명되었다.
메모리 다이들(1200_1~1200_8) 각각은 상술한 메모리 장치에 더해 TSV 영역 (Trough Silicon Via Areas, 1210_1~1210_8)을 더 포함할 수 있다. TSV 영역(1210_1~1210_8)은 복수의 TSV들을 포함할 수 있다. 복수의 TSV들은 상술한 메모리 셀 어레이들과 연결될 수 있다. 복수의 TSV들을 통해, 메모리 셀 어레이에 저장될 데이터가 버퍼 다이(1100)로부터 전달되거나 메모리 셀 어레이에 저장된 데이터가 버퍼 다이(1100)로 전달될 수 있다. 적층 메모리 장치(1000)는 TSV 영역(1210_1~1210_8)을 통해 메모리 다이들(1200_1~1200_8)을 적층할 수 있다. 메모리 다이들(1200_1~1200_8)이 적층될수록, 적층 메모리 장치(1000)의 총 용량은 점점 증가될 수 있다.
버퍼 다이(1100)는 TSV 영역(1110) 및 입출력 패드들(1120_1~1120_8)을 포함할 수 있다. 버퍼 다이(1100)는 TSV 영역(1110)을 통해 외부로부터 입력된 명령들, 어드레스들, 또는 쓰기 데이터를 메모리 다이들(1200_1~1200_8)로 전송할 수 있다. 버퍼 다이(1100)는 TSV 영역(1110)을 통해 읽기 데이터를 메모리 다이들(1200_1~1200_8)로부터 외부로 전송할 수 있다.
도 14를 참조하면, 입출력 패드들(1120_1~1120_8)은 버퍼 다이(1100)에 배치될 수 있다. 버퍼 다이(1100)는 입출력 패드(1120_1)를 통해 메모리 다이(1200_1)에 데이터를 쓰거나 메모리 다이(1200_1)로부터 데이터를 읽을 수 있다. 나머지 입출력 패드들(1120_2~1120_8) 각각은 메모리 다이만 제외하고 입출력 패드(1120_1)와 각각 동일한 기능을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 적층 메모리 장치를 예시적으로 보여주는 블록도이다. 도 15는 도 3, 도 4, 도 6, 도 7, 및 도 14를 참조하여 설명될 것이다. 도 15를 참조하면, 적층 메모리 장치(2000)는 메모리 다이들(2200_1~2200_9) 및 버퍼 다이(2100)를 포함할 수 있다. 메모리 다이들(2200_1~2200_9)의 개수는 도 15에 도시된 것에 한정되지 않는다. 적층 메모리 장치(2000)의 총 용량과 적층 메모리 장치(1000)의 총 용량은 동일할 수 있다.
도 14와 달리, 메모리 다이들(2200_1~2200_8)은 제 9 서브 메모리 셀 어레이를 포함하지 않을 수 있다. 대신에, 메모리 다이(2200_9)가 제 9 서브 메모리 셀 어레이들을 포함할 수 있다. 적층 메모리 장치(도 14 참조, 1000)는 여분의 용량이 메모리 다이들(도 14 참조, 1200_1~1200_8) 각각에 배치될 수 있다. 대신에 적층 메모리 장치(2000)는 여분의 용량이 별도의 메모리 다이(2200_9)에 배치될 수 있다. 도 15를 참조하면, 적층 메모리 장치(도 14 참조, 1000)와 달리 적층 메모리 장치(2000)는 메모리 다이들(2200_1~2200_8)이 포함하고 있는 불량 서브 메모리 셀 어레이들을 메모리 다이(2200_9)에 배치된 제 9 서브 메모리 셀 어레이들을 통해 리페어할 수 있다.
버퍼 다이(2100)는 TSV 영역(2110) 및 입출력 패드들(2120_1~2120_8)을 포함할 수 있다. 버퍼 다이(2100)는 TSV 영역(2110)을 통해 외부로부터 입력된 명령들, 어드레스들, 또는 쓰기 데이터를 메모리 다이들(2200_1~2200_9)로 전송할 수 있다. 버퍼 다이(2100)는 TSV 영역(2110)을 통해 메모리 다이들(2200_1~2200_9)로부터 읽기 데이터를 외부로 전송할 수 있다.
도 15를 참조하면, 입출력 패드들(2120_1~2120_8)은 버퍼 다이(2100)에 배치될 수 있다. 버퍼 다이(2100)는 입출력 패드(2120_1)를 통해 메모리 다이들(2200_1, 2200_9)에 데이터를 쓰거나 메모리 다이들(2200_1, 2200_9)로부터 데이터를 읽을 수 있다. 버퍼 다이(2100)는 입출력 패드(2120_2)를 통해 메모리 다이들(2200_2, 2200_9)에 데이터를 쓰거나 메모리 다이들(2200_2, 2200_9)로부터 데이터를 읽을 수 있다. 나머지 입출력 패드들(2200_3~2200_8) 각각은 입출력 패드(2120_1)와 메모리 다이만 제외하고 각각 동일한 기능을 수행할 수 있다.
도 16은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다. 도 16은 도 3, 도 4, 도 6, 도 7, 및 도 14를 참조하여 설명될 것이다. 도 16을 참조하면, 버퍼 다이(1100)는 TSV 영역(1110) 및 입출력 패드들(1120_1~1120_8)을 포함할 수 있다. 제 1 모드에서 적층 메모리 장치(1000)에 대해 읽기 명령이 수행되는 경우, TSV 영역(1110)을 통해 메모리 다이(1200_1)의 데이터(DIE1_DQs) 및 추가 데이터(DIE1_DQE)가 버퍼 다이(1100)로 전송될 수 있다. 여기서, 데이터(DIE1_DQs)는 메모리 다이(1200_1)의 서브 메모리 셀 어레이들에 저장된 데이터를 의미할 수 있다. 추가 데이터(DIE1_DQE)는 메모리 다이(1200_1)의 제 9 서브 메모리 셀 어레이에 저장된 데이터를 의미할 수 있다. 전송된 데이터(DIE1_DQs) 및 추가 데이터(DIE1_DQE)는 입출력 패드(1120_1)를 통해 외부로 전송될 수 있다. 제 1 모드에서 적층 메모리 장치(1000)에 대해 쓰기 명령이 수행되는 경우, 버퍼 다이(1100)는 입출력 패드(1120_1)를 통해 쓰기 데이터를 입력 받을 수 있다. 버퍼 다이(1100)는 TSV 영역(1110)을 통해 메모리 다이(1200_1)로 데이터(DIE1_DQs) 및 추가 데이터(DIE1_DQE)를 전송할 수 있다.
만약 적층 메모리 장치(1000)가 제 2 모드에서 동작되는 경우, 도시되진 않았지만 상술한 추가 데이터(DIE1_DQE)는 다른 데이터로 대체될 수 있다. 예를 들면, 추가 데이터(DIE1_DQE)는 데이터 마스크 동작을 수행하는데 필요한 데이터로 대체될 수 있다. 도 16을 참조하면, 나머지 메모리 다이들(1200_2~1200_8) 각각은 메모리 다이(1200_1)와 동일한 기능을 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 버퍼 다이를 예시적으로 보여주는 블록도이다. 도 17은 도 15를 참조하여 설명될 것이다. 도 17을 참조하면, 버퍼 다이(2100)는 TSV 영역(2110), 멀티플렉싱 회로(2130) 및 입출력 패드들(2120_1~2120_8)을 포함할 수 있다.
버퍼 다이(도 16 참조, 1100)와 달리 버퍼 다이(2100)는 멀티플렉싱 회로(2130)를 더 포함할 수 있다. 멀티플렉싱 회로(2130)는 도 3, 도 4, 도 6, 및 도 7에 도시된 멀티플렉싱 회로와 동일한 구조로 구현될 수 있고, 입출력 신호들만 상이할 수 있다. TSV 영역(2110) 및 입출력 패드들(2120_1~2120_8)은 도 16에서 도시된 TSV 영역(1110) 및 입출력 패드들(1120_1~1120_8)과 각각 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
제 1 모드에서 적층 메모리 장치(2000)에 대해 읽기 명령이 수행되는 경우, TSV 영역(2110)을 통해 메모리 다이(2200_1)의 데이터(DIE1_DQs) 및 메모리 다이(2200_9)의 추가 데이터(DIE9_DQs)가 버퍼 다이(2100)로 전송될 수 있다. 전송된 데이터(DIE1_DQs) 및 추가 데이터(DIE9_DQs)는 멀티플렉싱 회로(2130)로 전송될 수 있다. 멀티플렉싱 회로(2130)는 전송된 데이터(DIE1_DQs) 및 추가 데이터(DIE9_DQs)를 입출력 패드(2120_1)를 통해 외부로 전송될 수 있다.
제 1 모드에서 적층 메모리 장치(2000)에 대해 쓰기 명령이 수행되는 경우, 버퍼 다이(2100)는 입출력 패드(2120_1)를 통해 쓰기 데이터를 입력 받을 수 있다. 입력된 쓰기 데이터는 멀티플렉싱 회로(2130)로 전송될 수 있다. 이후, 버퍼 다이(2100)는 TSV 영역(2110)을 통해 메모리 다이(2200_1)로 데이터(DIE1_DQs) 및 메모리 다이(2200_9)의 추가 데이터(DIE1_DQE)를 전송할 수 있다. 도 17을 참조하면, 나머지 메모리 다이들(2200_2~2200_8) 각각은 메모리 다이(2200_1)와 동일한 기능을 수행할 수 있다.
만약 적층 메모리 장치(2000)가 제 2 모드에서 동작되는 경우, 멀티플렉싱 회로(2130)는 메모리 다이들(2200_1~2200_8)의 데이터(DIE1_DQs~DIE8_DQs) 중 불량 데이터를 메모리 다이(2200_9)의 추가 데이터(DIE9_DQs)를 통해 리페어할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
110, 210, 310, 410: 메모리 셀 어레이
120, 220, 320, 420: 멀티플렉싱 회로
130, 230, 330, 430: 제어 로직
20, 30: 메모리 시스템
21, 31: 메모리 컨트롤러
1000, 2000: 적층 메모리 장치
120, 220, 320, 420: 멀티플렉싱 회로
130, 230, 330, 430: 제어 로직
20, 30: 메모리 시스템
21, 31: 메모리 컨트롤러
1000, 2000: 적층 메모리 장치
Claims (10)
- 제 1 내지 제 3 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이;
제 1 동작 모드시, 외부 장치와의 입출력 동작을 수행하기 위한 서브 메모리 셀 어레이로 상기 제 1 내지 제 3 서브 메모리 셀 어레이를 선택하고, 그리고 제 2 동작 모드시 상기 제 1 서브 메모리 셀 어레이가 불량인 경우, 상기 외부 장치와의 입출력 동작을 수행하기 위한 서브 메모리 셀 어레이로 상기 제 1 서브 메모리 셀 어레이를 선택 해제하고 상기 제 2 및 제 3 서브 메모리 셀 어레이를 선택하는 멀티플렉싱 회로; 및
상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 선택하는 제어 로직 회로를 포함하고,
상기 멀티플렉싱 회로는 상기 제 2 및 제 3 메모리 셀 어레이들 중 하나를 상기 제어 로직 회로와 연결하는 제 1 멀티플렉서 어레이를 포함하고,
상기 제 3 서브 메모리 셀 어레이는 상기 제어 로직 회로와 제 1 글로벌 라인 세트를 통해 연결되고,
상기 제 1 모드시 선택된 상기 제3 서브 메모리 셀 어레이는 상기 제 1 글로벌 라인 세트를 통해 상기 제어 로직 회로와 상기 입출력 동작을 수행하고,
상기 제 2 모드시 선택된 상기 제3 서브 메모리 셀 어레이는 상기 제 1 멀티플렉서 어레이를 통해 상기 입출력 동작을 수행하는 메모리 장치. - 제 1 항에 있어서,
상기 멀티플렉싱 회로는 상기 제 1 및 제 2 메모리 셀 어레이들 중 하나를 상기 제어 로직 회로와 연결하는 제 2 멀티플렉서 어레이를 더 포함하는 메모리 장치. - 제 2 항에 있어서,
상기 제 1 동작 모드에서, 상기 제 1 멀티플렉서 어레이는 상기 제 2 서브 메모리 셀 어레이를 상기 제어 로직 회로와 연결하는 메모리 장치. - 제 2 항에 있어서,
상기 제 2 동작 모드에서, 상기 제 1 서브 메모리 셀 어레이가 불량인 경우,
상기 제 2 멀티플렉서 어레이는 상기 제 2 서브 메모리 셀 어레이를 상기 제어 로직 회로와 연결하는 메모리 장치. - 제 2 항에 있어서,
상기 제 2 동작 모드에서, 상기 제 1 멀티플렉서 어레이는:
상기 제 1 및 제 2 서브 메모리 셀 어레이에 불량이 없는 경우, 상기 제 2 서브 메모리 셀 어레이를 상기 제어 로직 회로와 연결하고, 그리고
상기 제 1 서브 메모리 셀 어레이 또는 상기 제 2 서브 메모리 셀 어레이에 불량이 있는 경우 상기 제 3 서브 메모리 셀 어레이를 상기 제어 로직 회로와 연결
하는 메모리 장치. - 제 1 항에 있어서,
상기 제어 로직 회로는:
상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 설정하는 동작 모드 설정 회로; 및
설정된 상기 동작 모드에 기초하여, 상기 멀티플렉싱 회로를 제어하는 멀티플렉서 제어 회로를 포함하는 메모리 장치. - 제 6 항에 있어서,
상기 제어 로직 회로는,
설정된 상기 동작 모드에 기초하여, 상기 제 1 동작 모드시 상기 제 3 서브 메모리 셀 어레이를 입출력 패드들과 연결시키거나 또는 상기 제 2 동작 모드시 상기 제 3 서브 메모리 셀 어레이를 상기 입출력 패드들과 단절시키는 멀티플렉서를 더 포함하는 메모리 장치. - 제 6 항에 있어서,
상기 동작 모드 설정 회로는,
상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 설정하기 위한 퓨즈 세트를 포함하는 메모리 장치. - 제 6 항에 있어서,
상기 멀티플렉서 제어 회로는,
상기 제 1 서브 메모리 셀 어레이에 대응되는 제 1 퓨즈 세트, 상기 제 2 서브 메모리 셀 어레이에 대응되는 제 2 퓨즈 세트, 및 상기 제 3 서브 메모리 셀 어레이에 대응되는 제 3 퓨즈 세트를 포함하는 메모리장치. - 복수의 메모리 다이들(Memory dies);
상기 복수의 메모리 다이들을 제어하는 버퍼 다이(Buffer die)를 포함하고,
상기 복수의 메모리 다이들 중 적어도 하나는,
상기 버퍼 다이와 연결되는 TSV(Through silicon via)들을 포함하는 제 1 TSV 영역;
제 1 내지 제 N-1 서브 메모리 셀 어레이들 및 제 N 서브 메모리 셀 어레이들을 포함하는 메모리 셀 어레이; (단, N은 2 이상의 정수)
제 1 모드시 상기 제 1 내지 제 N 서브 메모리 셀 어레이들을 상기 제 1 TSV 영역과 연결하고, 제 2 모드시 상기 제 1 내지 제 N-1 서브 메모리 셀 어레이들 중 적어도 하나 이상의 불량 셀 어레이를 제외한 나머지 셀 어레이들 및 상기 제 N 서브 메모리 셀 어레이들을 상기 제 1 TSV 영역과 연결하는 멀티플렉싱 회로; 및
상기 제 1 모드 또는 상기 제 2 모드를 선택하는 제어 로직 회로를 포함하고,
상기 멀티플렉싱 회로는 상기 제 N-1 및 제 N 메모리 셀 어레이 중 하나를 상기 제 1 TSV 영역과 연결하는 제 1 멀티플렉서 어레이를 포함하고,
상기 제 N 서브 메모리 셀 어레이는 제 1 글로벌 라인 세트를 통해 상기 제 1 TSV 영역과 더 연결되고,
상기 제 1 모드시 선택된 상기 제 N 서브 메모리 셀 어레이는 상기 제 1 글로벌 라인 세트를 및 상기 제 1 TSV 영역을 통해 상기 버퍼 다이와 통신하고,
상기 제 2 모드시 선택된 상기 제N 서브 메모리 셀 어레이는 상기 제 1 멀티플렉서 어레이 및 상기 제 1 TSV 영역을 통해 상기 버퍼 다이와 통신하는 적층 메모리 장치.
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Legal Events
| Date | Code | Title | Description |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20160607 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210503 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20160607 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220707 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20221108 |
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| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20230206 Patent event code: PR07011E01D |
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Payment date: 20230207 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration |