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KR102497572B1 - Semiconductor package and method of forming the same - Google Patents

Semiconductor package and method of forming the same Download PDF

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KR102497572B1
KR102497572B1 KR1020180077164A KR20180077164A KR102497572B1 KR 102497572 B1 KR102497572 B1 KR 102497572B1 KR 1020180077164 A KR1020180077164 A KR 1020180077164A KR 20180077164 A KR20180077164 A KR 20180077164A KR 102497572 B1 KR102497572 B1 KR 102497572B1
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alignment structure
semiconductor chip
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molding
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김상욱
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삼성전자주식회사
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Abstract

제 1 기판 상의 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고, 상기 제 1 몰딩막 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자, 및 상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함하는 반도체 패키지를 제공하되, 상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 클 수 있다.A first semiconductor chip on a first substrate, a first molding film covering a sidewall of the first semiconductor chip on the first substrate, the first molding film penetrating therethrough and interposing the first semiconductor chip therebetween, and at least two or more molding films disposed therebetween. A second substrate having guide holes and disposed on the first molding film, a connection terminal connecting the first substrate and the second substrate between the first substrate and the second substrate, and the second substrate A semiconductor package including an alignment structure extending from a lower surface into the guide holes of the first molding layer may be provided, wherein a height of the alignment structure may be greater than a height of the first molding layer.

Figure R1020180077164
Figure R1020180077164

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FORMING THE SAME}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND METHOD OF FORMING THE SAME}

본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층된 반도체 패키지에 관한 것이다.The present invention relates to semiconductor packages, and in particular to stacked semiconductor packages.

반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.A semiconductor package is an integrated circuit chip implemented in a form suitable for use in electronic products. In general, semiconductor packages generally mount semiconductor chips on a printed circuit board (PCB) and electrically connect them using bonding wires or bumps.

반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이 경우, 패키지들 사이에 높은 접합 신뢰성이 요구되고 있다.In the semiconductor industry, demands for high functionality, high speed, and miniaturization of semiconductor devices and electronic products using the same are increasing. In response to this trend, a method of stacking and mounting several semiconductor chips on a single semiconductor substrate or stacking a package on a package has emerged as a semiconductor mounting technology. In this case, high bonding reliability between the packages is required.

본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a semiconductor package with improved structural stability and a manufacturing method thereof.

본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.Another problem to be solved by the present invention is to provide a semiconductor package with improved reliability and a manufacturing method thereof.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판 상의 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고, 상기 제 1 몰딩막 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자, 및 상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함할 수 있다. 상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 클 수 있다.A semiconductor package according to embodiments of the present invention for solving the above-mentioned technical problems is a first semiconductor chip on a first substrate, a first molding film covering a sidewall of the first semiconductor chip on the first substrate, the first The molding film has at least two or more guide holes disposed therebetween and disposed with the first semiconductor chip interposed therebetween, and a second substrate disposed on the first molding film, and the first substrate is disposed between the first and second substrates. It may include a connection terminal connecting the first substrate and the second substrate, and an alignment structure extending from a lower surface of the second substrate into the guide holes of the first molding layer. A height of the alignment structure may be greater than a height of the first molding layer.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 기판 상의 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막을 포함하는 제 1 패키지를 제공하는 것, 상기 제 1 몰딩막은 그 상면 상에 연결 홀 및 가이드 홀을 갖고, 상기 연결 홀 내에 하부 솔더부를 제공하는 것, 상기 하부 솔더부는 상기 제 1 몰딩막의 상면 상으로 돌출되고, 상기 제 1 패키지 상에 인터포저 기판을 제공하는 것, 상기 인터포저 기판은 그 하면 상에 상부 솔더부 및 정렬 구조체를 갖고, 상기 정렬 구조체를 상기 가이드 홀 내로 삽입시키는 것, 상기 하부 솔더부와 상기 상부 솔더부를 접촉시키는 것, 및 상기 하부 솔더부 및 상기 상부 솔더부를 결합하여 연결 단자를 형성하는 것을 포함할 수 있다.A method of manufacturing a semiconductor package according to embodiments of the present invention for solving the above technical problems includes a first semiconductor chip on a first substrate and a first molding film covering a sidewall of the first semiconductor chip on the first substrate. providing a first package including, wherein the first molding film has a connection hole and a guide hole on an upper surface thereof, and providing a lower solder portion in the connection hole, wherein the lower solder portion is directed onto an upper surface of the first molding film; Protruding, providing an interposer substrate on the first package, the interposer substrate having an upper solder portion and an alignment structure on its lower surface, inserting the alignment structure into the guide hole, the lower solder The method may include contacting the upper solder portion and forming a connection terminal by combining the lower solder portion and the upper solder portion.

본 발명의 실시예들에 따른 반도체 패키지는 정렬 구조체를 이용하여 제 1 기판 상에 제 2 기판을 제공할 때 발생할 수 있는 제 1 기판과 제 2 기판 간의 오정렬을 감소시킬 수 있다. 또한, 제 2 기판을 실장하는 리플로우 공정 중, 정렬 구조체는 제 2 기판이 제 1 기판과 시프트되는 것을 방지할 수 있다. 이에 따라, 제 1 기판과 제 2 기판이 양호하게 정렬될 수 있으며, 상부 솔더부들과 하부 솔더부들이 양호하게 연결될 수 있다. 즉, 반도체 패키지의 신뢰성이 향상될 수 있다.A semiconductor package according to example embodiments may reduce misalignment between a first substrate and a second substrate that may occur when a second substrate is provided on a first substrate by using an alignment structure. Also, during a reflow process of mounting the second substrate, the alignment structure may prevent the second substrate from being shifted from the first substrate. Accordingly, the first substrate and the second substrate can be well aligned, and the upper solder parts and the lower solder parts can be well connected. That is, reliability of the semiconductor package may be improved.

더하여, 제 1 기판과 제 2 기판을 정렬하기 위한 정렬 구조체를 이용하여 제 2 기판을 제 1 기판의 접지 회로 또는 전기적 회로에 연결될 수 있다. 즉, 정렬 구조체가 제 1 기판과 제 2 기판을 전기적으로 연결할 수 있으며, 제 1 기판과 제 2 기판 사이의 회로들이 보다 자유롭게 디자인될 수 있다.In addition, the second substrate may be connected to a ground circuit or electrical circuit of the first substrate by using an alignment structure for aligning the first substrate and the second substrate. That is, the alignment structure can electrically connect the first substrate and the second substrate, and circuits between the first substrate and the second substrate can be designed more freely.

도 1은 본 발명의 실시예들에 따른 제 1 패키지를 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 본 발명의 실시예들에 따른 제 1 패캐지의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 4는 도 1의 A 영역을 확대한 도면들이다.
도 5는 도 2d의 B 영역을 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 제 1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.1 is a plan view for explaining a first package according to embodiments of the present invention.
Figures 2a to 2h are cross-sectional views for explaining a manufacturing method of the first package according to embodiments of the present invention.
3 and 4 are enlarged views of area A of FIG. 1 .
FIG. 5 is an enlarged view of area B of FIG. 2D.
6 is a cross-sectional view illustrating a manufacturing process of a first semiconductor package according to example embodiments.
7 is a cross-sectional view illustrating a stacked package according to embodiments of the present invention.

본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.In this specification, like reference numerals may refer to like elements throughout. Hereinafter, a semiconductor package and a manufacturing method thereof according to the concept of the present invention will be described.

도 1은 본 발명의 실시예들에 따른 제 1 패키지를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 본 발명의 실시예들에 따른 제 1 패캐지의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 3 및 4는 도 1의 A 영역을 확대한 도면들이다. 도 5는 도 2d의 B 영역을 확대한 도면이다.1 is a plan view for explaining a first package according to embodiments of the present invention. Figures 2a to 2d are cross-sectional views for explaining a manufacturing method of the first package according to embodiments of the present invention, corresponding to the cross-sections cut along the line I-II of FIG. 3 and 4 are enlarged views of area A of FIG. 1 . FIG. 5 is an enlarged view of region B of FIG. 2D.

도 1 및 도 2a를 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 또는, 제 1 기판(100)은 재배선층을 포함할 수 있다.Referring to FIGS. 1 and 2A , a first substrate 100 may be provided. The first substrate 100 may be a printed circuit board (PCB) having a circuit pattern. Alternatively, the first substrate 100 may include a redistribution layer.

제 1 기판(100)은 제 1 패드들(110), 제 2 패드들(120) 및 제 3 패드들(130)을 포함할 수 있다. 제 1 패드들(110) 및 제 2 패드들(120)은 제 1 기판(100)의 상면에 각각 배치되고, 제 3 패드들(130)은 제 1 기판(100)의 하면 상에 배치될 수 있다. 제 3 패드들(130)은 제 1 기판(100)의 내부 배선을 통해 제 1 패드들(110) 및 제 2 패드들(120) 중 어느 하나와 연결될 수 있다. 여기서, 제 1 기판(100) 내의 점선들은 제 1 기판(100)의 내부 배선을 모식적으로 도시한 것이다. 제 2 패드들(120)은 제 1 기판(100) 내의 접지 회로와 전기적으로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first substrate 100 may include first pads 110 , second pads 120 and third pads 130 . The first pads 110 and the second pads 120 may be respectively disposed on the upper surface of the first substrate 100, and the third pads 130 may be disposed on the lower surface of the first substrate 100. there is. The third pads 130 may be connected to any one of the first pads 110 and the second pads 120 through an internal wiring of the first substrate 100 . Here, dotted lines in the first substrate 100 schematically show internal wiring of the first substrate 100 . The second pads 120 may be electrically connected to the ground circuit in the first substrate 100, but the present invention is not limited thereto.

외부 단자들(140)이 제 1 기판(100)의 하면 상에 형성될 수 있다. 예를 들어, 외부 단자들(140)은 제 3 패드들(130) 상에 제공될 수 있다. 외부 단자들(140)은 솔더 볼일 수 있다. 외부 단자들(140)은 도전성 물질을 포함할 수 있다.External terminals 140 may be formed on the lower surface of the first substrate 100 . For example, the external terminals 140 may be provided on the third pads 130 . The external terminals 140 may be solder balls. The external terminals 140 may include a conductive material.

제 1 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 연결부들(210)을 통해 제 1 기판(100)에 접속될 수 있다. 예를 들어, 연결부들(210)은 제 1 반도체 칩(200)과 제 1 기판(100) 사이에 제공될 수 있다. 연결부들(210)은 솔더 볼, 솔더 범프 또는 필라를 포함할 수 있다. 제 1 반도체 칩(200)은 직접 회로들을 포함할 수 있다. 제 1 반도체 칩(200)은 로직 칩일 수 있다. 예를 들어, 제 1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다.The first semiconductor chip 200 may be mounted on the first substrate 100 . The first semiconductor chip 200 may be connected to the first substrate 100 through the connection parts 210 . For example, the connection parts 210 may be provided between the first semiconductor chip 200 and the first substrate 100 . The connection parts 210 may include solder balls, solder bumps, or pillars. The first semiconductor chip 200 may include integrated circuits. The first semiconductor chip 200 may be a logic chip. For example, the first semiconductor chip 200 may function as a non-memory chip such as an application processor.

제 1 기판(100) 상에 제 1 몰딩막(300)이 형성될 수 있다. 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 측면을 덮을 수 있다. 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 상면(200a)을 노출시킬 수 있다. 제 1 몰딩막(300)은 제 1 기판(100) 및 제 1 반도체 칩(200) 사이를 채울 수 있다. 즉, 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 하면 및 연결부들(210)을 밀봉할 수 있다. 제 1 몰딩막(300)은 에폭시 계열의 몰딩 컴파운드(EMC)를 포함할 수 있다.A first molding layer 300 may be formed on the first substrate 100 . The first molding layer 300 may cover a side surface of the first semiconductor chip 200 . The first molding layer 300 may expose the top surface 200a of the first semiconductor chip 200 . The first molding layer 300 may fill a gap between the first substrate 100 and the first semiconductor chip 200 . That is, the first molding layer 300 may seal the lower surface of the first semiconductor chip 200 and the connection parts 210 . The first molding layer 300 may include an epoxy-based molding compound (EMC).

제 1 몰딩막(300)은 연결 홀들(310) 및 가이드 홀들(320)을 형성될 수 있다. 일 예로, 제 1 몰딩막(300)의 일부가 제거되어, 연결 홀들(310) 및 가이드 홀들(320)이 형성될 수 있다. 제 1 몰딩막(300)의 제거는 레이저 드릴링 공정 또는 식각 공정을 통해 수행될 수 있다. 연결 홀들(310)은 제 1 기판(100)의 제 1 패드들(110)을 노출시키고, 가이드 홀들(320)은 제 1 기판(100)의 제 2 패드들(120)을 노출시킬 수 있다.The first molding layer 300 may form connection holes 310 and guide holes 320 . For example, a portion of the first molding layer 300 may be removed to form connection holes 310 and guide holes 320 . Removal of the first molding layer 300 may be performed through a laser drilling process or an etching process. The connection holes 310 may expose the first pads 110 of the first substrate 100 , and the guide holes 320 may expose the second pads 120 of the first substrate 100 .

도 1에서 가이드 홀들(320) 각각은 원형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 가이드 홀들(320)은, 도 3에 도시된 바와 같이, 십자의 형상을 갖거나, 이에 제한되지 않고 다양한 형상(예를 들어, 사각형 또는 육각형과 같은 다각형)으로 형성될 수 있다. 이와는 또 다르게, 도 4에 도시된 바와 같이, 가이드 홀들(320)은 제 1 기판(100)에서 멀어지는 일측이 오픈된 형상을 가질 수 있다.In FIG. 1, each of the guide holes 320 is illustrated in a circular shape, but the present invention is not limited thereto. As shown in FIG. 3 , the guide holes 320 may have a cross shape, or may be formed in various shapes (eg, rectangles or polygons such as hexagons) without being limited thereto. Alternatively, as shown in FIG. 4 , the guide holes 320 may have a shape in which one side away from the first substrate 100 is open.

연결 홀들(310) 및 가이드 홀들(320)은 평면적 관점에서 제 1 반도체 칩(200)과 이격될 수 있다. 연결 홀들(310)과 가이드 홀들(320)은 상호 이격될 수 있다. 가이드 홀들(320)은 평면적 관점에서 연결 홀들(310)보다 제 1 기판(100)의 외측에 형성될 수 있다. 일 예로, 제 1 반도체 칩(200)의 제 1 기판(100)의 중심부 상에 실장되고, 가이드 홀들(320)은 제 1 기판(100)의 외각부 상에 형성되고, 연결 홀들(310)은 제 1 반도체 칩(200)과 가이드 홀들(320) 사이에 형성될 수 있다. 가이드 홀들(320)은 제 1 반도체 칩(200)을 사이에 두고 배치될 수 있다. 가이드 홀들(320)은, 도 1에 도시된 바와 같이, 제 1 기판(100)의 코너 영역 상에 배치될 수 있다. 여기서, 코너 영역은 제 1 기판(100)의 측면들이 만나는 엣지와 인접한 상면의 일부 영역으로 정의될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 연결 홀들(310)은 후술되는 제 2 기판(도 2b 참조, 500)이 접속되기 위한 홀들일 수 있다. 여기서, 가이드 홀들(320)은 제 2 기판(500)을 제 1 기판(100) 상에 정렬 시키기 위한 홀들일 수 있다.The connection holes 310 and the guide holes 320 may be spaced apart from the first semiconductor chip 200 in a plan view. Connection holes 310 and guide holes 320 may be spaced apart from each other. The guide holes 320 may be formed outside the first substrate 100 than the connection holes 310 in a plan view. For example, the first semiconductor chip 200 is mounted on the central portion of the first substrate 100, the guide holes 320 are formed on the outer portion of the first substrate 100, and the connection holes 310 are It may be formed between the first semiconductor chip 200 and the guide holes 320 . The guide holes 320 may be disposed with the first semiconductor chip 200 interposed therebetween. As shown in FIG. 1 , the guide holes 320 may be disposed on corner areas of the first substrate 100 . Here, the corner region may be defined as a partial region of the upper surface adjacent to an edge where side surfaces of the first substrate 100 meet. However, the present invention is not limited thereto. The connection holes 310 may be holes for connecting a second substrate (refer to FIG. 2B 500 ) to be described later. Here, the guide holes 320 may be holes for aligning the second substrate 500 on the first substrate 100 .

연결 홀들(310) 내에 하부 솔더부들(410)이 형성될 수 있다. 하부 솔더부들(410)은 제 1 패드들(110)에 접속될 수 있다. 하부 솔더부들(410)은 제 1 기판(100)의 상기 내부 회로를 통해 제 1 반도체 칩(200) 또는 외부 단자들(140)과 전기적으로 연결될 수 있다. 하부 솔더부들(410)의 최상단은 제 1 몰딩막(300)의 상면(300a)보다 높은 레벨에 위치할 수 있다. 즉, 하부 솔더부들(410)의 상부 측면은 제 1 몰딩막(300)에 의해 노출될 수 있다. 하부 솔더부들(410)은 주석(Sn), 납(Pb) 또는 은(Ag)과 같은 도전성 물질을 포함할 수 있다. 이와는 다르게 하부 솔더부들(410) 대신 솔더 페이스트들이 연결 홀들(310) 내에 제공될 수 있다. Lower solder parts 410 may be formed in the connection holes 310 . The lower solder parts 410 may be connected to the first pads 110 . The lower solder parts 410 may be electrically connected to the first semiconductor chip 200 or external terminals 140 through the internal circuit of the first substrate 100 . Uppermost ends of the lower solder portions 410 may be positioned at a level higher than the top surface 300a of the first molding layer 300 . That is, upper side surfaces of the lower solder portions 410 may be exposed by the first molding layer 300 . The lower solder parts 410 may include a conductive material such as tin (Sn), lead (Pb), or silver (Ag). Alternatively, instead of the lower solder parts 410 , solder pastes may be provided in the connection holes 310 .

도 1 및 도 2b를 참조하여, 제 1 기판(100) 상에 제 2 기판(500)이 제공될 수 있다. 제 2 기판(500)의 하면은 제 1 반도체 칩(200)을 향할 수 있다. 제 2 기판(500)은 인터포저(interposer) 기판일 수 있다. 인터포저 기판은 예를 들어, 절연 수지를 포함할 수 있다. 일 예로, 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다.Referring to FIGS. 1 and 2B , a second substrate 500 may be provided on the first substrate 100 . A lower surface of the second substrate 500 may face the first semiconductor chip 200 . The second substrate 500 may be an interposer substrate. The interposer substrate may include, for example, an insulating resin. For example, the insulating resin may include a solder resist material such as photosensitive polyimide, but is not limited thereto.

제 2 기판(500)은 제 4 패드들(510), 제 5 패드들(520) 및 제 6 패드들(530)을 포함할 수 있다. 제 4 패드들(510) 및 제 5 패드들(520)은 제 2 기판(500)의 하면에 각각 배치되고, 제 6 패드들(530)은 제 2 기판(500)의 상면 상에 배치될 수 있다. 제 6 패드들(530)은 제 2 기판(500)의 내부 배선을 통해 제 4 패드들(510) 및 제 5 패드들(520) 중 어느 하나와 연결될 수 있다. 여기서, 제 2 기판(500) 내의 점선들은 제 2 기판(500)의 내부 배선을 모식적으로 도시한 것이다. 제 4 패드들(510)은 각각 제 1 패드들(110)과 대응되는 위치에 형성되고, 제 5 패드들(520)은 각각 제 2 패드들(120)과 대응되는 위치에 형성될 수 있다.The second substrate 500 may include fourth pads 510 , fifth pads 520 and sixth pads 530 . The fourth pads 510 and the fifth pads 520 may be respectively disposed on the lower surface of the second substrate 500, and the sixth pads 530 may be disposed on the upper surface of the second substrate 500. there is. The sixth pads 530 may be connected to any one of the fourth pads 510 and the fifth pads 520 through an internal wiring of the second substrate 500 . Here, dotted lines in the second substrate 500 schematically show internal wiring of the second substrate 500 . The fourth pads 510 may be formed at positions corresponding to the first pads 110 , and the fifth pads 520 may be formed at positions corresponding to the second pads 120 .

제 2 기판(500)의 하면 상에 상부 솔더부들(420)이 배치될 수 있다. 상부 솔더부들(420)은 제 4 패드들(510)에 접속될 수 있다. 상부 솔더부들(420)은 주석(Sn), 납(Pb) 또는 은(Ag)과 같은 도전성 물질을 포함할 수 있다. 이 때, 상부 솔더부들(420)의 개수 또는 배치는 제 6 패드들(530)의 개수 또는 배치와 다를 수 있다. 예를 들어, 상부 솔더부들(420)은 평면적 관점에서 제 6 패드들(530)과 중첩되지 않을 수 있다.Upper solder parts 420 may be disposed on the lower surface of the second substrate 500 . The upper solder parts 420 may be connected to the fourth pads 510 . The upper solder parts 420 may include a conductive material such as tin (Sn), lead (Pb), or silver (Ag). In this case, the number or arrangement of the upper solder parts 420 may be different from the number or arrangement of the sixth pads 530 . For example, the upper solder parts 420 may not overlap the sixth pads 530 in a plan view.

제 2 기판(500)은 정렬 구조체(540)를 포함할 수 있다. 정렬 구조체(540)는 적어도 둘 이상이 제공될 수 있다. 정렬 구조체들(540) 각각은 제 2 기판(500)의 제 5 패드들(520)에 결합될 수 있다. 예를 들어, 정렬 구조체들(540)은 솔더링 공정 또는 도금 공정을 이용하여 제 5 패드들(520)에 결합될 수 있다. 정렬 구조체들(540)은 금속 필러 또는 솔더 범프를 포함할 수 있다. 정렬 구조체들(540)은 상부 솔더부들(420)과 다른 물질로 구성될 수 있다. 예를 들어, 정렬 구조체들(540)을 이루는 물질의 녹는 점은 상부 솔더부들(420)을 이루는 물질의 녹는 점보다 높을 수 있다. 이하, 정렬 구조체들(540)이 금속 필러를 포함하는 것을 기준으로 계속 설명한다.The second substrate 500 may include an alignment structure 540 . At least two or more alignment structures 540 may be provided. Each of the alignment structures 540 may be coupled to the fifth pads 520 of the second substrate 500 . For example, the alignment structures 540 may be coupled to the fifth pads 520 using a soldering process or a plating process. The alignment structures 540 may include metal pillars or solder bumps. The alignment structures 540 may be formed of a material different from that of the upper solder parts 420 . For example, a melting point of a material forming the alignment structures 540 may be higher than a melting point of a material forming the upper solder portions 420 . Hereinafter, description will be continued on the basis that the alignment structures 540 include metal pillars.

정렬 구조체들(540)은 제 2 기판(500)의 코너 영역 상에 형성될 수 있다. 정렬 구조체들(540)은 상부 솔더부들(420)과 이격될 수 있다. 정렬 구조체들(540)은 평면적 관점에서 상부 솔더부들(420)보다 제 2 기판(500)의 외측에 형성될 수 있다. 정렬 구조체들(540)은, 도 1에 도시된 바와 같이, 제 2 기판(500)의 코너 영역 상에 배치될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.Alignment structures 540 may be formed on corner regions of the second substrate 500 . The alignment structures 540 may be spaced apart from the upper solder parts 420 . The alignment structures 540 may be formed outside the second substrate 500 rather than the upper solder parts 420 in a plan view. Alignment structures 540 may be disposed on corner regions of the second substrate 500 , as shown in FIG. 1 . However, the present invention is not limited thereto.

정렬 구조체들(540)은 가이드 홀들(320)과 동일/유사한 평면 형상을 가질 수 있다. 이때, 정렬 구조체들(540)의 평면 형상은 가이드 홀들(320)의 평면 형상과 같거나 같거나 작을 수 있다. 도 1에서 정렬 구조체들(540)은 원형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 정렬 구조체들(540)은, 도 3에 도시된 바와 같이, 십자의 형상을 갖거나, 이에 제한되지 않고 다양한 형상(예를 들어, 사각형 또는 육각형과 같은 다각형)으로 형성될 수 있다.The alignment structures 540 may have the same/similar planar shape as the guide holes 320 . In this case, the planar shape of the alignment structures 540 may be the same as, equal to, or smaller than the planar shape of the guide holes 320 . In FIG. 1 , the alignment structures 540 are illustrated in a circular shape, but the present invention is not limited thereto. As shown in FIG. 3 , the alignment structures 540 may have a cross shape, or may be formed in various shapes (eg, rectangles or polygons such as hexagons) without being limited thereto.

정렬 구조체들(540)의 최하단은 상부 솔더부들(420)의 최하단보다 낮은 레벨에 위치할 수 있다. 정렬 구조체들(540)의 높이(h1)는 상부 솔더부들(420)의 높이(h2)보다 크고, 상부 솔더부들(420)의 높이(h2)와 하부 솔더부들(410)의 높이(h3)의 합보다 작을 수 있다. 정렬 구조체들(540)의 높이(h1)는 제 1 몰딩막(300)의 높이(h4) 또는 제 1 반도체 칩(200)의 높이보다 높을 수 있다. 정렬 구조체들(540)의 높이는 제 1 몰딩막(300)의 높이보다 클 수 있다. 정렬 구조체들(540)이 제 2 기판(500)의 하면 및 제 1 기판(100)의 상면과 접함에 따라, 정렬 구조체들(540)의 높이는 제 1 기판(100)과 제 2 기판(500) 사이의 거리와 동일할 수 있다. 즉, 제 1 몰딩막(300)의 상면(200a)은 제 2 기판(500)으로부터 이격될 수 있다.Lowermost ends of the alignment structures 540 may be positioned at a lower level than lowermost ends of the upper solder parts 420 . The height h1 of the alignment structures 540 is greater than the height h2 of the upper solder portions 420, and the height h2 of the upper solder portions 420 and the height h3 of the lower solder portions 410 may be less than the sum. A height h1 of the alignment structures 540 may be higher than a height h4 of the first molding layer 300 or a height of the first semiconductor chip 200 . A height of the alignment structures 540 may be greater than a height of the first molding layer 300 . As the alignment structures 540 come into contact with the lower surface of the second substrate 500 and the upper surface of the first substrate 100, the alignment structures 540 have a height relative to the first substrate 100 and the second substrate 500. may be equal to the distance between them. That is, the upper surface 200a of the first molding layer 300 may be spaced apart from the second substrate 500 .

정렬 구조체들(540)의 하단은 라운드진 형상을 가질 수 있다. 예를 들어, 정렬 구조체들(540)은 측면(541), 하면(542) 및 모서리면(543)을 가질 수 있다. 정렬 구조체들(540)의 하면(542)은 제 1 기판(100)의 상면과 평행할 수 있다. 정렬 구조체들(540)의 측면(541)은 하면(542)과 구직할 수 있다. 정렬 구조체들(540)의 모서리면(543)은 측면(541)과 하면(542)이 만나는 모서리 영역일 수 있다. 즉, 정렬 구조체들(540)의 모서리면(543)은 측면(541) 및 하면(542)을 연결할 수 있다. 정렬 구조체들(540)의 모서리면(543)은 소정의 곡률 반경을 갖도록 라운드진 곡면일 수 있다. 또는, 정렬 구조체들(540)의 모서리면(543)은 플랫한 면일 수 있다. 즉, 모서리면(543)은 하면(542)에 대해 비탈진 면일 수 있다.Lower ends of the alignment structures 540 may have a rounded shape. For example, the alignment structures 540 may have a side surface 541 , a bottom surface 542 and a corner surface 543 . Bottom surfaces 542 of the alignment structures 540 may be parallel to the top surface of the first substrate 100 . Side surfaces 541 of the alignment structures 540 may be aligned with lower surfaces 542 . The corner surface 543 of the alignment structures 540 may be a corner region where the side surface 541 and the lower surface 542 meet. That is, edge surfaces 543 of the alignment structures 540 may connect side surfaces 541 and lower surfaces 542 . Edge surfaces 543 of the alignment structures 540 may be rounded surfaces having a predetermined radius of curvature. Alternatively, the corner surfaces 543 of the alignment structures 540 may be flat surfaces. That is, the corner surface 543 may be a sloped surface with respect to the lower surface 542 .

다른 실시예들에 따르면, 도 2c에 도시된 바와 같이, 정렬 구조체들(540) 각각의 하면 상에 정렬 솔더부(545)를 제공할 수 있다. 일 예로, 정렬 구조체(540)의 하면 상에 솔더 물질을 도포하여 정렬 솔더부(545)가 형성될 수 있다. 정렬 솔더부(545)는 하부 솔더부들(410) 및 상부 솔더부들(420)과 다른 물질로 구성될 수 있다. 이하, 도 2b를 기준으로 계속 설명한다.According to other embodiments, as shown in FIG. 2C , an alignment solder part 545 may be provided on the lower surface of each of the alignment structures 540 . For example, the alignment solder portion 545 may be formed by applying a solder material on the lower surface of the alignment structure 540 . The alignment solder portion 545 may be formed of a material different from that of the lower solder portions 410 and the upper solder portions 420 . Hereinafter, the description continues with reference to FIG. 2B.

도 1 및 도 2d를 참조하여, 상부 솔더부들(420)이 하부 솔더부들(410)과 각각 대응되도록, 제 2 기판(500)이 제 1 기판(100) 상에 정렬될 수 있다. 상세하게는, 휨 방지 부재(600)가 제 2 기판(500) 상에 배치될 수 있다. 예를 들어, 덤벨(dumbell)이 휨 방지 부재(600)로 사용될 수 있으나, 이에 제한되지 않는다. 이후, 제 2 기판(500)을 제 1 기판(100) 내로 하강시켜, 정렬 구조체들(540)을 가이드 홀들(320) 내에 삽입시킬 수 있다. 정렬 구조체들(540)은 가이드 홀들(320)에 대응되는 위치에 제공되기 때문에, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입됨으로 인해 제 2 기판(500)과 제 1 기판(100)이 정렬될 수 있다. 제 2 기판(500)의 하강은 휨 방지 부재(600) 상에 물리적 힘을 가하여 수행될 수 있다.Referring to FIGS. 1 and 2D , the second substrate 500 may be aligned on the first substrate 100 such that the upper solder portions 420 correspond to the lower solder portions 410 , respectively. In detail, the bending prevention member 600 may be disposed on the second substrate 500 . For example, a dumbbell may be used as the bending prevention member 600, but is not limited thereto. Thereafter, the second substrate 500 may be lowered into the first substrate 100 to insert the alignment structures 540 into the guide holes 320 . Since the alignment structures 540 are provided at positions corresponding to the guide holes 320, the alignment structures 540 are inserted into the guide holes 320, thereby forming a gap between the second substrate 500 and the first substrate 100. can be sorted. The lowering of the second substrate 500 may be performed by applying a physical force on the bending prevention member 600 .

이때, 정렬 구조체들(540)은 가이드 홀들(320)과 경우에 따라 오정렬(misalign)될 수 있으며, 상부 솔더부들(420)은 하부 솔더부들(410)과 오정렬될 수 있다. 이는 공정 장비에 의한 기계적 오차 등으로부터 기인할 수 있다. 도 5는 오정렬이 발생된 예를 나타내며, 도시된 바와 같이 제 1 기판(100)과 제 2 기판(500)은 오정렬로 인한 편차(D)를 가질 수 있다. 오정렬이 발생하는 경우, 제 1 기판(100)과 제 2 기판(500)은 자기정렬(self-alignment)될 수 있다. 상세하게는, 제 2 기판(500)의 하강에 의하여 정렬 구조체들(540)은 가이드 홀(320)과 인접한 제 1 몰딩막(300)의 일부(다른 관점에서, 가이드 홀(320)의 측벽 상의 모서리)와 접할 수 있다. 이때, 정렬 구조체들(540)이 라운드진 형상의 모서리면(543)을 갖기 때문에, 정렬 구조체들(540)은 도 5에 화살표로 도시된 방향으로 이동할 수 있다. 즉, 정렬 구조체들(540)이 가이드 홀들(320) 내로 삽입되도록 제 2 기판(500)이 이동될 수 있으며, 이에 따라 제 1 기판(100)과 제 2 기판(500)이 정렬될 수 있다. 가이드 홀들(320)의 평면 형상이 정렬 구조체들(540)보다 같거나 크게 형성됨에 따라, 정렬 구조체들(540)이 용이하게 가이드 홀들(320) 내로 삽입될 수 있다. 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 정렬 구조체들(540)은 가이드 홀들(320)과 제 1 거리(L1, 도 1 참조)만큼 이격될 수 있다.In this case, the alignment structures 540 may be misaligned with the guide holes 320 in some cases, and the upper solder parts 420 may be misaligned with the lower solder parts 410 . This may be due to mechanical errors or the like by process equipment. 5 shows an example in which misalignment occurs, and as shown, the first substrate 100 and the second substrate 500 may have a deviation D due to the misalignment. When misalignment occurs, the first substrate 100 and the second substrate 500 may be self-aligned. In detail, by the descent of the second substrate 500, the alignment structures 540 are formed on a part of the first molding film 300 adjacent to the guide hole 320 (from another point of view, on the sidewall of the guide hole 320). corner). At this time, since the alignment structures 540 have rounded edge surfaces 543 , the alignment structures 540 may move in the direction indicated by arrows in FIG. 5 . That is, the second substrate 500 may be moved so that the alignment structures 540 are inserted into the guide holes 320, and thus the first substrate 100 and the second substrate 500 may be aligned. As the planar shapes of the guide holes 320 are equal to or larger than the alignment structures 540 , the alignment structures 540 may be easily inserted into the guide holes 320 . After the alignment structures 540 are inserted into the guide holes 320 , the alignment structures 540 may be spaced apart from the guide holes 320 by a first distance L1 (refer to FIG. 1 ).

도 1 및 도 2d를 계속 참조하여, 제 2 기판(500)이 계속 하강하여 상부 솔더부들(420)의 하단이 하부 솔더부들(410)의 상단과 접할 수 있다. 정렬 구조체들(540)의 최하단은 제 1 기판(100)의 상면과 이격될 수 있다. 상부 솔더부들(420) 및 하부 솔더부들(410)은 둥근 형상을 가질 수 있으며, 제 2 기판(500)이 고정되지 않는 경우, 상부 솔더부들(420)이 하부 솔더부들(410) 상에서 미끄러질 수 있다. 즉, 제 2 기판(500)이 수평으로 이동하여 제 1 기판(100)과 제 2 기판(500) 사이의 오정렬이 발생할 수 있다. 본 발명은 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입되어 제 2 기판(500)의 수평 위치를 고정하고 있기 때문에, 상부 솔더부들(420)이 하부 솔더부들(410) 상에서 미끄러지지 않을 수 있다. 이에 따라, 후술되는 공정에서 연결 단자들(430, 도 2e 참조)이 양호하게 형성되고, 적층 패키지의 신뢰성이 향상될 수 있다.With continued reference to FIGS. 1 and 2D , the second substrate 500 continues to descend so that lower ends of the upper solder parts 420 may come into contact with upper ends of the lower solder parts 410 . Lowermost ends of the alignment structures 540 may be spaced apart from the upper surface of the first substrate 100 . The upper solder parts 420 and the lower solder parts 410 may have a round shape, and when the second substrate 500 is not fixed, the upper solder parts 420 may slide on the lower solder parts 410. . That is, misalignment between the first substrate 100 and the second substrate 500 may occur because the second substrate 500 moves horizontally. In the present invention, since the alignment structures 540 are inserted into the guide holes 320 to fix the horizontal position of the second substrate 500, the upper solder parts 420 may not slip on the lower solder parts 410. there is. Accordingly, connection terminals 430 (refer to FIG. 2E ) may be formed satisfactorily in a process to be described later, and reliability of the stacked package may be improved.

도 1 및 도 2e를 참조하여, 제 1 기판(100) 및 제 2 기판(500)에 리플로우(reflow) 공정이 수행되어 연결 단자들(430)이 형성될 수 있다. 상기 리플로우 공정은 하부 솔더부들(410)의 녹는점 및 상부 솔더부들(420)의 녹는점보다 높은 온도에서 수행될 수 있다. 예를 들어, 상기 리플로우 공정은 약 200℃ 내지 250℃에서 수행될 수 있다. 상기 리플로우 공정은 제 1 몰딩막(300)의 녹는점 및 정렬 구조체들(540)의 녹는점보다 낮은 온도 조건에서 수행될 수 있다. 하부 솔더부들(410) 및 상부 솔더부들(420)이 리플로우되어, 연결 단자들(430)이 형성될 수 있다. 연결 단자들(430)은 제 1 패드들(110) 및 제 4 패드들(510)과 접속될 수 있다.Referring to FIGS. 1 and 2E , a reflow process may be performed on the first substrate 100 and the second substrate 500 to form connection terminals 430 . The reflow process may be performed at a temperature higher than the melting point of the lower solder parts 410 and the melting point of the upper solder parts 420 . For example, the reflow process may be performed at about 200 °C to 250 °C. The reflow process may be performed at a temperature condition lower than the melting point of the first molding layer 300 and the melting point of the alignment structures 540 . The lower solder parts 410 and the upper solder parts 420 may be reflowed to form connection terminals 430 . The connection terminals 430 may be connected to the first pads 110 and the fourth pads 510 .

상기 리플로우 공정 중, 휨 방지 부재(600) 상에 물리적 힘이 계속 가해질 수 있다. 상부 솔더부들(420)과 하부 솔더부들(410)이 용융됨에 따라 제 2 기판(500)이 계속 하강할 수 있다. 제 2 기판(500)은 정렬 구조체들(540)이 제 1 기판(100)의 상면에 접할 때까지 계속될 수 있다. 정렬 구조체들(540)은 제 1 기판(100)의 제 2 패드들(120)과 접하여, 전기적으로 연결될 수 있다. 정렬 구조체들(540)은 제 2 패드들(120)을 통하여 제 1 기판(100) 내의 접지 회로와 전기적으로 연결될 수 있다. 또는, 정렬 구조체들(540)은 제 1 기판(100) 의 전기적 회로에 연결될 수 있다. 제 1 기판(100)과 제 2 기판(500)을 정렬하기 위한 정렬 구조체들(540)이 제 1 기판(100)과 제 2 기판(500)을 전기적으로 연결할 수 있으며, 제 1 기판(100)과 제 2 기판(500) 사이의 회로들이 보다 자유롭게 디자인될 수 있다.During the reflow process, physical force may be continuously applied to the bending prevention member 600 . As the upper solder parts 420 and the lower solder parts 410 are melted, the second substrate 500 may continue to descend. The second substrate 500 may continue until the alignment structures 540 abut the upper surface of the first substrate 100 . The alignment structures 540 may be electrically connected to the second pads 120 of the first substrate 100 . The alignment structures 540 may be electrically connected to a ground circuit in the first substrate 100 through the second pads 120 . Alternatively, the alignment structures 540 may be connected to an electrical circuit of the first substrate 100 . Alignment structures 540 for aligning the first substrate 100 and the second substrate 500 may electrically connect the first substrate 100 and the second substrate 500, and the first substrate 100 Circuits between the circuit and the second substrate 500 can be designed more freely.

상기 리플로우 공정 후, 연결 단자들(430)이 상온(대략 25℃)으로 냉각되면, 휨 방지 부재(600)가 제거될 수 있다. 지금까지 설명한 제조 예에 의해, 제 1 반도체 패키지(P100)의 제조가 완성될 수 있다.After the reflow process, when the connection terminals 430 are cooled to room temperature (approximately 25° C.), the bending prevention member 600 may be removed. Manufacturing of the first semiconductor package P100 may be completed by the manufacturing example described so far.

다른 실시예들에 따르면, 정렬 구조체들(540)이 솔더 범프를 포함하는 경우, 정렬 구조체들(540)을 제 1 기판(100)에 접속시키는 공정이 더 수행될 수 있다. 도 2f 에 도시된 바와 같이, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 연결 단자들(430)이 형성될 수 있다. 이후, 정렬 구조체들(540)에 레이저 솔더링 공정이 수행될 수 있다. 이때, 제 1 몰딩막(300)은, 도 4에 도시된 바와 같이, 제 1 기판(100)의 외측을 향하여 오픈된 형상을 가질 수 있다. 예를 들어, 정렬 구조체들(540)은 제 1 반도체 칩(200)을 향하는 제 1 측면(541a) 및 제 1 측면(541a)과 대향하는 제 2 측면(541b)을 가질 수 있다. 제 1 기판(100)의 외부로부터 제 1 몰딩막(300)에 의해 노출되는 정렬 구조체들(540)의 제 2 측면(541b)에 레이저 솔더링 공정이 수행될 수 있다.According to other embodiments, when the alignment structures 540 include solder bumps, a process of connecting the alignment structures 540 to the first substrate 100 may be further performed. As shown in FIG. 2F , after the alignment structures 540 are inserted into the guide holes 320 , connection terminals 430 may be formed. Thereafter, a laser soldering process may be performed on the alignment structures 540 . In this case, the first molding layer 300 may have a shape open toward the outside of the first substrate 100 as shown in FIG. 4 . For example, the alignment structures 540 may have a first side surface 541a facing the first semiconductor chip 200 and a second side surface 541b facing the first side surface 541a. A laser soldering process may be performed on the second side surfaces 541b of the alignment structures 540 exposed by the first molding layer 300 from the outside of the first substrate 100 .

도 2c에서와 같이 정렬 구조체들(540)이 그의 하단에 배치되는 정렬 솔더부(545)를 포함하는 경우, 정렬 구조체들(540)을 제 1 기판(100)에 접속시키는 공정이 더 수행될 수 있다. 도 2g에 도시된 바와 같이, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 연결 단자들(430)이 형성되는 솔더링 공정 시 정렬 솔더부(545)가 함께 용융될 수 있다. 리플로우 공정 후, 정렬 솔더부(545)가 상온(대략 25℃)으로 냉각되면, 정렬 솔더부(545)에 의해 정렬 구조체들(540)과 제 2 패드들(120)이 연결될 수 있다.As shown in FIG. 2C , when the alignment structures 540 include alignment solder portions 545 disposed at lower ends thereof, a process of connecting the alignment structures 540 to the first substrate 100 may be further performed. there is. As shown in FIG. 2G , after the alignment structures 540 are inserted into the guide holes 320 , during a soldering process in which the connection terminals 430 are formed, the alignment solder parts 545 may be melted together. After the reflow process, when the alignment solder portion 545 is cooled to room temperature (approximately 25° C.), the alignment structures 540 and the second pads 120 may be connected by the alignment solder portion 545 .

도 1 및 도 2h를 참조하여, 제 1 반도체 패키지(P100) 상에 제 2 반도체 패키지(P200)가 실장되어 적층 패키지가 제조될 수 있다. 제 1 반도체 패키지(P100)는 앞서 도 2e와 같이 제조된 패키지이거나, 도 2f 또는 도 2g와 같이 제조된 패키지일 수 있다. 제 2 반도체 패키지(P200)는 제 3 기판(700), 제 2 반도체 칩(730) 및 제 2 몰딩막(750)을 포함할 수 있다. 제 3 기판(700)은 그의 하면 상의 제 1 하부 기판 패드들(710)을 포함할 수 있다. 제 2 반도체 칩(730)은 본딩 와이어(740)에 의해 제 3 기판(700)과 전기적으로 연결될 수 있다. 또는, 제 2 반도체 칩(730)은 제 3 기판(700)에 플립칩 본딩될 수 있다. 제 2 반도체 칩(730)은 제 1 반도체 칩(200)과 다른 칩일 수 있다. 제 2 반도체 칩(730)은 단수 혹은 복수 개로 제공될 수 있다. 제 2 반도체 칩(730)의 실장 방법, 종류, 크기, 및/또는 개수 등에 따라, 제 3 기판(700) 내의 회로가 구성될 수 있다. 제 2 몰딩막(750)은 제 3 기판(700) 상에 형성되어, 제 2 반도체 칩(730)을 밀봉할 수 있다.Referring to FIGS. 1 and 2H , a stacked package may be manufactured by mounting a second semiconductor package P200 on the first semiconductor package P100 . The first semiconductor package P100 may be a package manufactured as shown in FIG. 2E or a package manufactured as shown in FIG. 2F or 2G. The second semiconductor package P200 may include a third substrate 700 , a second semiconductor chip 730 and a second molding layer 750 . The third substrate 700 may include first lower substrate pads 710 on its lower surface. The second semiconductor chip 730 may be electrically connected to the third substrate 700 through bonding wires 740 . Alternatively, the second semiconductor chip 730 may be flip-chip bonded to the third substrate 700 . The second semiconductor chip 730 may be a different chip from the first semiconductor chip 200 . The second semiconductor chip 730 may be provided singly or in plurality. Depending on the mounting method, type, size, and/or number of the second semiconductor chips 730 , circuits in the third substrate 700 may be configured. The second molding layer 750 may be formed on the third substrate 700 to seal the second semiconductor chip 730 .

접속 단자들(720)이 제 2 기판(500) 및 제 3 기판(700) 사이에 제공되어, 제 6 패드들(530) 및 제 1 하부 기판 패드들(710)과 각각 접속할 수 있다. 제 2 기판(500)에 의해 접속 단자들(720)의 배치 및 개수는 연결 단자들(430)의 배치 및 개수와 다를 수 있다. 이에 따라, 제 1 반도체 칩(200) 및 제 2 반도체 칩(730)의 개수, 크기, 실장 방법 및 배치가 다양해질 수 있다. 이에 더해, 제 2 기판(500) 내의 회로들이 보다 자유롭게 디자인될 수 있다.Connection terminals 720 may be provided between the second substrate 500 and the third substrate 700 to be connected to the sixth pads 530 and the first lower substrate pads 710 , respectively. The arrangement and number of connection terminals 720 may be different from the arrangement and number of connection terminals 430 due to the second substrate 500 . Accordingly, the number, size, mounting method, and arrangement of the first semiconductor chip 200 and the second semiconductor chip 730 may vary. In addition to this, circuits in the second substrate 500 can be designed more freely.

도 6은 본 발명의 실시예들에 따른 제 1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다. 설명의 편의를 위하여, 도 1, 도 2a 내지 도 2h를 참조하여 설명한 것과의 차이점을 중심으로 설명한다.6 is a cross-sectional view illustrating a manufacturing process of a first semiconductor package according to example embodiments. For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 and 2A to 2H.

도 6을 참조하여, 제 1 반도체 칩(200)이 복수로 준비될 수 있다. 제 1 반도체 칩들(200)이 제 1 기판(100) 상에 제공될 수 있다. 제 1 기판(100)은 스트립 인쇄 회로 기판일 수 있다. 제 1 몰딩막(300)이 제 1 기판(100) 상에 형성되어, 제 1 반도체 칩들(200)을 덮을 수 있다. 제 1 몰딩막(300)은 도 2a에서 설명한 제 1 몰딩막(300)과 실질적으로 동일할 수 있다. 예를 들어, 제 1 몰딩막(300)은 연결 홀들(310) 및 가이드 홀들(320)을 가질 수 있다.Referring to FIG. 6 , a plurality of first semiconductor chips 200 may be prepared. First semiconductor chips 200 may be provided on the first substrate 100 . The first substrate 100 may be a strip printed circuit board. A first molding layer 300 may be formed on the first substrate 100 to cover the first semiconductor chips 200 . The first molding layer 300 may be substantially the same as the first molding layer 300 described with reference to FIG. 2A . For example, the first molding layer 300 may have connection holes 310 and guide holes 320 .

제 2 기판(500)이 복수로 준비될 수 있다. 제 2 기판들(500) 각각은 도 2b의 제 2 기판(500)과 실질적으로 동일할 수 있다. 예를 들어, 제 2 기판들(500) 각각은 그 하면들 상에 정렬 구조체들(540)을 가질 수 있다. 제 2 기판들(500)은 제 1 반도체 칩들(200) 상에 각각 제공될 수 있다. 이때, 제 2 기판들(500)의 정렬 구조체들(540)은 제 1 몰딩막(300)의 가이드 홀들(320)과 각각 정렬될 수 있다. 연결 단자들(430)이 리플로우 공정에 의해 제 1 기판(100)과 제 2 기판들(500) 사이에 형성될 수 있다. 이후, 필요에 따라 제 1 몰딩막(300)과 제 2 기판(500) 사이 및 제 1 반도체 칩들(200)과 제 2 기판(500) 사이에 언더필막이 형성될 수 있다.A plurality of second substrates 500 may be prepared. Each of the second substrates 500 may be substantially the same as the second substrate 500 of FIG. 2B. For example, each of the second substrates 500 may have alignment structures 540 on lower surfaces thereof. The second substrates 500 may be respectively provided on the first semiconductor chips 200 . In this case, the alignment structures 540 of the second substrates 500 may be aligned with the guide holes 320 of the first molding layer 300 , respectively. Connection terminals 430 may be formed between the first substrate 100 and the second substrates 500 by a reflow process. Then, an underfill layer may be formed between the first molding layer 300 and the second substrate 500 or between the first semiconductor chips 200 and the second substrate 500 as needed.

점선으로 도시한 바와 같이 제 1 기판(100), 제 1 몰딩막(300) 및 상기 언더필막이 쏘잉(sawing)되어, 복수의 제 1 반도체 패키지들(P100')이 서로 분리될 수 있다. 제 1 반도체 패키지들(P100') 각각은 도 2e의 제 1 반도체 패키지(P100)와 실질적으로 동일할 수 있다. As shown by dotted lines, the first substrate 100, the first molding layer 300, and the underfill layer may be sawed to separate the plurality of first semiconductor packages P100' from each other. Each of the first semiconductor packages P100' may be substantially the same as the first semiconductor package P100 of FIG. 2E.

도 7은 본 발명의 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.7 is a cross-sectional view illustrating a stacked package according to embodiments of the present invention.

도 7을 참조하여, 적층 패키지는 제 1 반도체 패키지(P100) 및 제 3 반도체 패키지(P300)를 포함할 수 있다. 제 3 반도체 패키지(P300)는 제 1 반도체 패키지(P100) 상에 실장될 수 있다.Referring to FIG. 7 , the stacked package may include a first semiconductor package P100 and a third semiconductor package P300. The third semiconductor package P300 may be mounted on the first semiconductor package P100.

제 1 반도체 패키지(P100)는 제 1 기판(100), 제 1 반도체 칩(200) 및 제 1 몰딩막(300)을 포함할 수 있다. 제 3 반도체 패키지(P300)는 제 4 기판(800), 제 3 반도체 칩(820) 및 제 3 몰딩막(830)을 포함할 수 있다. 제 1 기판(100), 제 1 반도체 칩(200) 및 제 1 몰딩막(300)은 도 2e를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 다만, 제 2 기판(500)은 생략되고, 제 4 기판(800)은 그의 하면 상에 제공된 정렬 구조체들(540)을 포함할 수 있다. 정렬 구조체들(540)은 평면적 관점에서 제 1 몰딩막(300)의 가이드 홀들(320)과 중첩될 수 있다. 정렬 구조체들(540)은 제 4 기판(800)의 하면으로부터 가이드 홀들(320) 내로 연장되어 제 1 기판(100)의 제 2 패드들(120)과 접할 수 있다.The first semiconductor package P100 may include a first substrate 100 , a first semiconductor chip 200 and a first molding layer 300 . The third semiconductor package P300 may include a fourth substrate 800 , a third semiconductor chip 820 and a third molding layer 830 . The first substrate 100, the first semiconductor chip 200, and the first molding layer 300 may be substantially the same as those described with reference to FIG. 2E. However, the second substrate 500 may be omitted, and the fourth substrate 800 may include alignment structures 540 provided on its lower surface. The alignment structures 540 may overlap the guide holes 320 of the first molding layer 300 in a plan view. The alignment structures 540 may extend from the lower surface of the fourth substrate 800 into the guide holes 320 to contact the second pads 120 of the first substrate 100 .

연결 단자들(430)은 제 1 기판(100) 상에 배치되며, 제 1 몰딩막(300)의 연결 홀들(310) 내에 제공될 수 있다. 연결 단자들(430)은 제 1 패드들(110) 및 제 4 기판(800)의 제 2 하부 기판 패드들(810)과 접속할 수 있다. 정렬 구조체들(540)는 연결 단자들(430)을 형성하는 리플로우 공정에서, 제 3 반도체 패키지(P300)가 시프트되는 것을 방지할 수 있다. 이에 따라, 연결 단자들(430)이 양호하게 형성되고, 적층 패키지의 신뢰성이 향상될 수 있다.The connection terminals 430 may be disposed on the first substrate 100 and provided in connection holes 310 of the first molding layer 300 . The connection terminals 430 may be connected to the first pads 110 and the second lower substrate pads 810 of the fourth substrate 800 . The alignment structures 540 may prevent the third semiconductor package P300 from shifting during a reflow process of forming the connection terminals 430 . Accordingly, the connection terminals 430 may be formed satisfactorily, and reliability of the stacked package may be improved.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100: 기판 200: 반도체 칩
300: 제 1 몰딩막 410: 하부 솔더부
420: 상부 솔더부 430: 연결 단자
500: 제 2 기판 540: 정렬 구조체
700: 제 3 기판 730: 제 2 반도체 칩
750: 제 2 몰딩막 800: 제 4 기판
820: 제 3 반도체 칩 830: 제 3 몰딩막100: substrate 200: semiconductor chip
300: first molding film 410: lower solder portion
420: upper solder portion 430: connection terminal
500: second substrate 540: alignment structure
700: third substrate 730: second semiconductor chip
750: second molding film 800: fourth substrate
820: third semiconductor chip 830: third molding film

Claims (10)

제 1 기판 상의 제 1 반도체 칩;
상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고;
상기 제 1 몰딩막 상에 배치되는 제 2 기판;
상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자; 및
상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함하고,
상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 큰 반도체 패키지.a first semiconductor chip on a first substrate;
a first molding film covering a sidewall of the first semiconductor chip on the first substrate, the first molding film having at least two or more guide holes penetrating therethrough and interposing the first semiconductor chip therebetween;
a second substrate disposed on the first molding layer;
a connecting terminal connecting the first substrate and the second substrate between the first substrate and the second substrate; and
An alignment structure extending from the lower surface of the second substrate into the guide holes of the first molding film,
The height of the alignment structure is greater than the height of the first molding layer semiconductor package. 제 1 항에 있어서,
상기 정렬 구조체는 상기 제 1 기판의 코너 영역 상에 배치되는 반도체 패키지.According to claim 1,
The alignment structure is disposed on a corner region of the first substrate. 제 1 항에 있어서,
상기 정렬 구조체는 상기 제 2 기판의 상기 하면으로부터 상기 가이드 홀로 연장되어 상기 제 1 기판과 접하고,
상기 정렬 구조체는 상기 제 1 기판에 접속되어 상기 제 1 기판의 접지 회로에 연결되는 반도체 패키지.According to claim 1,
The alignment structure extends from the lower surface of the second substrate to the guide hole and contacts the first substrate;
The semiconductor package of claim 1 , wherein the alignment structure is connected to the first substrate and connected to a ground circuit of the first substrate. 제 1 항에 있어서,
상기 정렬 구조체는 그의 측면과 하면 사이에서 상기 측면 및 상기 하면을 연결하는 모서리면을 갖되,
상기 모서리면은 소정의 곡률 반경을 갖도록 라운드진 곡면인 반도체 패키지.According to claim 1,
The alignment structure has a corner surface connecting the side surface and the lower surface between the side surface and the lower surface thereof,
The corner surface is a semiconductor package that is rounded to have a predetermined radius of curvature. 제 1 항에 있어서,
상기 정렬 구조체의 평면 형상은 원형, 다각형 또는 십자 형상을 갖는 반도체 패키지.According to claim 1,
A planar shape of the alignment structure is a semiconductor package having a circular, polygonal or cross shape. 제 1 항에 있어서,
상기 정렬 구조체는 상기 제 1 반도체 칩을 향하는 제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면을 갖고,
상기 제 1 몰딩막은 상기 정렬 구조체의 상기 제 2 측면을 노출하는 반도체 패키지.According to claim 1,
The alignment structure has a first side facing the first semiconductor chip and a second side facing the first side,
The first molding layer exposes the second side surface of the alignment structure. 제 1 기판 상의 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막을 포함하는 제 1 패키지를 제공하는 것, 상기 제 1 몰딩막은 그 상면 상에 연결 홀 및 가이드 홀을 갖고;
상기 연결 홀 내에 하부 솔더부를 제공하는 것, 상기 하부 솔더부는 상기 제 1 몰딩막의 상면 상으로 돌출되고;
상기 제 1 패키지 상에 인터포저 기판을 제공하는 것, 상기 인터포저 기판은 그 하면 상에 상부 솔더부 및 정렬 구조체를 갖고;
상기 정렬 구조체를 상기 가이드 홀 내로 삽입시키는 것;
상기 하부 솔더부와 상기 상부 솔더부를 접촉시키는 것; 및
상기 하부 솔더부 및 상기 상부 솔더부를 결합하여 연결 단자를 형성하는 것을 포함하는 반도체 패키지의 제조 방법.providing a first package including a first semiconductor chip on a first substrate, and a first molding film covering sidewalls of the first semiconductor chip on the first substrate, the first molding film having a connection hole and have a guide hole;
providing a lower solder portion in the connection hole, the lower solder portion projecting onto an upper surface of the first molding film;
providing an interposer substrate on the first package, the interposer substrate having an upper solder portion and an alignment structure on its lower surface;
inserting the alignment structure into the guide hole;
contacting the lower solder portion and the upper solder portion; and
A method of manufacturing a semiconductor package, comprising forming a connection terminal by combining the lower solder portion and the upper solder portion. 제 7 항에 있어서,
상기 정렬 구조체의 최하단은 상기 상부 솔더부의 최하단보다 낮은 레벨에 위치하는 반도체 패키지의 제조 방법.According to claim 7,
The lowermost end of the alignment structure is located at a level lower than the lowermost end of the upper solder part. 제 8 항에 있어서,
상기 정렬 구조체의 높이는 상기 상부 솔더부의 높이보다 크고, 상기 상부 솔더부의 상기 높이와 상기 하부 솔더부의 높이의 합보다 작고, 상기 제 1 반도체 칩의 높이보다 큰 반도체 패키지의 제조 방법.According to claim 8,
The height of the alignment structure is greater than the height of the upper solder part, less than the sum of the height of the upper solder part and the height of the lower solder part, and greater than the height of the first semiconductor chip. 제 7 항에 있어서,
상기 하부 솔더부의 상부 측면들은 상기 제 1 몰딩막에 의해 노출되는 반도체 패키지의 제조 방법.According to claim 7,
Upper side surfaces of the lower solder portion are exposed by the first molding layer.
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