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KR101236483B1 - Stackage type semiconductor package and method for manufacturing the same - Google Patents

Stackage type semiconductor package and method for manufacturing the same Download PDF

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KR101236483B1
KR101236483B1 KR1020110096283A KR20110096283A KR101236483B1 KR 101236483 B1 KR101236483 B1 KR 101236483B1 KR 1020110096283 A KR1020110096283 A KR 1020110096283A KR 20110096283 A KR20110096283 A KR 20110096283A KR 101236483 B1 KR101236483 B1 KR 101236483B1
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KR
South Korea
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interposer
solder balls
semiconductor chip
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substrate
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박종철
김준철
김동수
유종인
육종민
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전자부품연구원
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Abstract

본 발명에서는 기존의 인터포저(interposer)와 기판(substrate)을 활용해 3차원 구조의 패키지가 구현된다. 기존의 구조에서 패키지 바텀(bottom)이 단순 연결되는 것에 비하여, 상기 바텀부분에서 발생하는 높이 편차를 이용하여 반도체 칩 및 회로 부품을 배치하고, 이를 통해 높이 측면에서 공간의 활용을 높일 수 있다. 또한, 이렇게 함으로서 여러 개의 반도체 칩을 단순 적층(stacking) 하는 것에 비하여 높이 면(두께면)에서 높을 효율을 가질 수 있다. 또한 본 발명에서는 여러 가지의 IC를 하나의 패키지로 구현함에 있어 보다 효율적인 구조를 제공한다.In the present invention, a package having a three-dimensional structure is implemented by using an existing interposer and substrate. Compared to simply connecting the bottom of the package in the existing structure, the semiconductor chip and the circuit components are arranged by using the height deviation generated in the bottom portion, thereby increasing the utilization of space in terms of height. In addition, by doing so, it is possible to have high efficiency in terms of height (thickness) as compared with simply stacking a plurality of semiconductor chips. In addition, the present invention provides a more efficient structure in the implementation of several ICs in one package.

Description

적층형 반도체 패키지 및 이의 제조 방법{STACKAGE TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}Stacked semiconductor package and manufacturing method therefor {STACKAGE TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 IC 패키지를 위한 인터포저(interposer) 혹은 기판을 사용한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a stacked semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package using an interposer or substrate for a three-dimensional IC package and a method for manufacturing the same.

기존의 SiP(System in Package) 기술의 경우, IC를 적층하고 와이어 본딩(wire bonding) 기술 혹은 플립 칩 본딩(flip chip bonding) 기술을 사용하여 소형화를 이루었다. 이러한 SiP 기술에서는, 도 1에 도시된 바와 같이, IC를 기판 혹은 인터포저(interposer) 위에 위치하고, 기판 혹은 interposer 아래면은 패키지화된 부품이 PCB에 연결이 될 수 있도록 하였다. In the conventional SiP (System in Package) technology, ICs are stacked and miniaturized by using wire bonding technology or flip chip bonding technology. In this SiP technology, as shown in FIG. 1, an IC is placed on a substrate or interposer, and the bottom of the substrate or interposer allows a packaged component to be connected to a PCB.

기판에 연결될 때 ball bump를 사용하거나 pillar bump혹은 lead frame등을 이용한다. 여러 개의 IC를 사용하는 경우, IC는 쌓아 올리는 방식을 구현하여 집적화하는 기술을 구현하였다. 여러 개의 IC를 집적화함에 있어서 부품을 쌓아 올리므로 부품을 사용하는 소비자의 입장에서 전체 패키지된 두께의 중요한 요소가 된다. 슬림한 소형 패키지를 구현하기 위해 여러 IC를 적층하는 경우, 개수의 한정과 각 IC의 두께를 최소한 얇게 back grinding이 하는 것이 중요 요소가 된다. 하지만 개수의 제약과 IC의 두께를 최소화하는 것에는 한계가 있는 단점이 존재하고 있다.
Use ball bumps or pillar bumps or lead frames to connect to the board. In the case of using multiple ICs, the IC implements a stacking method and integrates the technology. Stacking components in the integration of multiple ICs is an important factor in the overall packaged thickness for the consumer of the component. When stacking multiple ICs to realize a slim, compact package, it is important to limit the number and back grinding at least as thin as the thickness of each IC. However, there are limitations in limiting the number and minimizing the thickness of the IC.

따라서, 본 발명의 목적은 IC 개수 및 두께의 제약을 최소화함으로써, 다수의 IC를 보다 효율적으로 하나의 패키지로 구현할 수 있는 적층형 반도체 패키지 및 이의 제조 방법을 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a stacked semiconductor package and a method of manufacturing the same, which can implement a plurality of ICs more efficiently in one package by minimizing the constraints on the number and thickness of ICs.

따라서, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지는 제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 인터포저 및 상기 제2 솔더 볼들을 통해 상기 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 기판을 포함한다.Therefore, the semiconductor package of the present invention for achieving the above object has a top surface that is coupled to the first semiconductor chip through the first solder balls, and the second solder balls are formed and located between the second solder balls An interposer having a bottom surface coupled to the semiconductor chip and a substrate coupled to the interposer through the second solder balls to form an accommodation space of the second semiconductor chip by the height of the second solder balls.

본 발명의 반도체 패키지의 제조방법은, 인터포저의 상면에 제1 솔더 볼들을 이용하여 제1 반도체 칩을 형성하는 단계와, 상기 인터포저의 하면에 제2 솔더 볼들을 형성하고, 형성된 상기 제2 솔더 볼들 사이에 상기 제2 솔더 볼들의 높이보다 작은 높이를 갖는 제2 반도체 칩을 형성하는 단계 및 상기 제2 반도체 칩을 수용하는 수용공간이 형성되도록 상기 제2 솔더 볼들을 통해 상기 인터포저을 기판에 결합시키는 단계를 포함한다.
In the method of manufacturing a semiconductor package of the present invention, forming a first semiconductor chip using the first solder balls on the upper surface of the interposer, and forming the second solder balls on the lower surface of the interposer, the second formed Forming a second semiconductor chip having a height smaller than the height of the second solder balls between solder balls and forming an accommodation space for accommodating the second semiconductor chip through the second solder balls to the substrate. Combining.

본 발명에 의하면, SiP 패키지 방식에서 하나의 패키지 집적화 비율을 높인다. 또한 기존이 ball bump 혹은 pillar bump와 같이 원래 존재하던 높이에 베어 칩(bare IC)을 배치하게 함으로서 더욱 더 얇은 패키지의 구현을 가능케 한다. 또한, 반도체 칩과 기판 간의 단순히 연결 역할을 수행하는 인터포저의 적용 범위를 확장할 수 있게 한다.
According to the present invention, one package integration ratio is increased in the SiP package method. In addition, by placing bare ICs at the heights that existed previously, such as ball bumps or pillar bumps, thinner packages can be realized. In addition, it is possible to extend the application range of the interposer that serves as a simple connection between the semiconductor chip and the substrate.

도 1은 종래의 적층형 반도체 패키지의 단면 구조도이다.
도 2는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 3은 도 2에 도시된 적층형 반도체 패키지 제조 공정을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 적층형 반도체 패키지의 다른 실시예에 따른 제고 공정을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 반도체 패키지에 구비되는 패키지 모듈의 다른 실시예를 나타내는 단면도이다.1 is a cross-sectional structural view of a conventional stacked semiconductor package.
2 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.
FIG. 3 is a diagram for describing a manufacturing process of the stacked semiconductor package illustrated in FIG. 2.
FIG. 4 is a diagram for describing a manufacturing process according to another exemplary embodiment of the stacked semiconductor package illustrated in FIG. 2.
5 is a cross-sectional view illustrating another embodiment of a package module included in a semiconductor package in another embodiment of the present invention.

본 발명에서는 기존의 인터포저(interposer)와 기판(substrate)을 활용해 3차원 구조의 패키지가 구현된다. 기존의 구조에서 패키지 바텀(bottom)이 단순 연결되는 것에 비하여, 상기 바텀부분에서 발생하는 높이 편차를 이용하여 반도체 칩 및 회로 부품을 배치하고, 이를 통해 높이 측면에서 공간의 활용을 높일 수 있다. 또한, 이렇게 함으로서 여러 개의 반도체 칩을 단순 적층(stacking) 하는 것에 비하여 높이 면(두께면)에서 높을 효율을 가질 수 있다. 또한 본 발명에서는 여러 가지의 IC를 하나의 패키지로 구현함에 있어 보다 효율적인 구조를 제공한다.In the present invention, a package having a three-dimensional structure is implemented by using an existing interposer and substrate. Compared to simply connecting the bottom of the package in the existing structure, the semiconductor chip and the circuit components are arranged by using the height deviation generated in the bottom portion, thereby increasing the utilization of space in terms of height. In addition, by doing so, it is possible to have high efficiency in terms of height (thickness) as compared with simply stacking a plurality of semiconductor chips. In addition, the present invention provides a more efficient structure in the implementation of several ICs in one package.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments disclosed in the following detailed description are not meant to limit the present invention, but to those skilled in the art to which the present invention pertains, the disclosure of the present invention may be completed in a form that can be implemented. It is provided to inform the category.

도 2는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.2 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에서는 인터포저(interposer)의 하면에 솔더 볼(solder ball)만 존재하는 종래와는 달리 상기 솔더 볼의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 마련되는 공간에 각종 회로 부품 및 반도체 칩을 추가로 배치하여 슬림(slim)하고, 콤팩트한 반초체 패키지를 제공한다.Referring to FIG. 2, in the present invention, unlike the prior art in which only solder balls exist on the bottom surface of the interposer, the height (or thickness) of the solder balls may be on the bottom surface of the interposer. Various circuit components and semiconductor chips are additionally disposed in the space provided to provide a slim and compact semi-superstructure package.

이를 위해, 본 발명의 일실시예에 따른 적층형 반도체 패키지(300)는 크게, 다수의 반도체 칩들이 적층되어 패키징된 패키징 모듈(110)과 상기 패키징 모듈(110)과 결합하는 기판(200)을 포함한다.To this end, the stacked semiconductor package 300 according to an embodiment of the present invention includes a packaging module 110 in which a plurality of semiconductor chips are stacked and packaged, and a substrate 200 coupled to the packaging module 110. do.

상기 패키징 모듈(110)은 제1 반도체 칩(110)과, 상면에 상기 제1 반도체 칩(110)이 형성되는 인터포저(130) 및 상기 인터포저(130)의 하면에 형성되는 제2 반도체 칩(150)을 포함한다.The packaging module 110 includes a first semiconductor chip 110, an interposer 130 on which the first semiconductor chip 110 is formed, and a second semiconductor chip formed on a bottom surface of the interposer 130. And 150.

제1 반도체 칩(110)은 SMT(Surface Mount Technology) 공정 혹은 플립 칩 본딩(flip chip bonding) 공정에 따라 상기 인터포저(130)의 상면에 형성될 수 있으며, 이 공정에서 사용되는 다수의 제1 솔더 볼(120)은 제1 온도에서 녹는 제1 녹는점을 갖는다. The first semiconductor chip 110 may be formed on the upper surface of the interposer 130 according to a surface mount technology (SMT) process or flip chip bonding process, and the plurality of first semiconductor chips 110 may be used in this process. The solder ball 120 has a first melting point that melts at a first temperature.

인터포저(130)는 상기 제1 반도체 칩(110)과 상기 기판(200) 사이에 위치하여 상기 제1 반도체 칩(110) 및 상기 인터포저(130)의 하면에서 형성된 제2 반도체 칩(150)을 상기 기판(200)에 서로 전기적으로 연결시키는 역할을 한다. 이러한 인터포저(130)의 하면에는 형성하는 다수의 제2 솔더 볼(140)들이 구비되며, 이 제2 솔더 볼(140) 사이에 상기 제2 반도체 칩(150: 152, 154, 156)이 상기 SMT 공정 혹은 상기 플립 칩 본딩(flip chip bonding) 공정에 따라 형성될 수 있다. 상기 다수의 솔더 볼(140)은 상기 제1 온도보다 낮은 제2 온도에서 녹는 제2 녹는점을 가지며, 상기 제2 온도에서 녹는 상기 다수의 솔더 볼(140)은 범프를 형성하는 역할을 한다. 상기 제2 솔더 볼(140)을 통해 상기 인터포저(130)와 상기 기판이 결합하면, 상기 제2 솔더 볼(140)의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 공간이 마련되고, 이 마련된 공간에 상기 제2 반도체 칩을 배치할 수 있게 되어, 슬림(slim)하고, 콤팩트(compact)한 반도체 패키지를 제공할 수 있게 된다.The interposer 130 is positioned between the first semiconductor chip 110 and the substrate 200 and is formed on the bottom surface of the first semiconductor chip 110 and the interposer 130. To electrically connect each other to the substrate 200. A plurality of second solder balls 140 are formed on the bottom surface of the interposer 130, and the second semiconductor chips 150 152, 154, and 156 are interposed between the second solder balls 140. It may be formed by an SMT process or the flip chip bonding process. The plurality of solder balls 140 have a second melting point melting at a second temperature lower than the first temperature, and the plurality of solder balls 140 melting at the second temperature serve to form bumps. When the interposer 130 and the substrate are coupled through the second solder ball 140, a space is formed on the bottom surface of the interposer by the height (or thickness) of the second solder ball 140. The second semiconductor chip may be disposed in the provided space, thereby providing a slim and compact semiconductor package.

이와 같이, 인터포저(130)의 상면 및 하면에 각각 제1 및 제2 반도체 칩(110, 150)이 형성되어 패키징 모듈(100)이 완성되며, 완성된 패키징 모듈(100)은 SMT 공정에 따라 상기 기판(200)과 결합하여 슬립하고 콤팩트한 적층형 반도체 패키지(300)를 제공하게 된다.As such, the first and second semiconductor chips 110 and 150 are formed on the top and bottom surfaces of the interposer 130, respectively, to complete the packaging module 100. In combination with the substrate 200, a slip and compact stacked semiconductor package 300 may be provided.

한편, 도 2의 실시예에서는, 제1 반도체 칩(110)과 기판(200) 사이에 하나의 인터포저(130)만이 구비된 예가 예시되었으나, 다른 실시예로서, 2개 이상의 다수의 인터포저를 구비하여 반도체 패키지를 제공할 수도 있으면, 이에 대한 구체적인 설명은 아래의 도 5에서 상세히 설명된다. Meanwhile, in the embodiment of FIG. 2, an example in which only one interposer 130 is provided between the first semiconductor chip 110 and the substrate 200 is illustrated. As another embodiment, two or more interposers may be provided. If also provided to provide a semiconductor package, a detailed description thereof will be described in detail in FIG.

도 3은 도 2에 도시된 적층형 반도체 패키지의 제조 공정을 보여주는 도면이다. FIG. 3 is a view illustrating a manufacturing process of the stacked semiconductor package shown in FIG. 2.

도 3을 참조하면, (a) 과정에서, 제1 반도체 칩(110)을 제1 온도에서 녹는 제1 녹는점을 갖는 제1 솔더 볼(120)들을 이용하여 인터포저(130)의 상면에 SMT 혹은 플립 칩 본딩 공정으로 형성한다. Referring to FIG. 3, in the process (a), an SMT is formed on an upper surface of the interposer 130 using first solder balls 120 having a first melting point at which the first semiconductor chip 110 is melted at a first temperature. Or a flip chip bonding process.

이어, (b) 과정에서, 상기 인터포저(130)의 하면에는 IC(152)와 회로 부품(154, 156) 등으로 이루어진 제2 반도체 칩(150)을 SMT 혹은 플립 칩 본딩 공정으로 형성한다.Subsequently, in step (b), the second semiconductor chip 150 including the IC 152 and the circuit components 154 and 156 is formed on the bottom surface of the interposer 130 by an SMT or flip chip bonding process.

이어, (c) 과정에서 상기 제2 반도체 칩(150)을 사이에 두고, 상기 제2 반도체 칩(150)의 높이(두께)보다 높은 제2 솔더 볼(140)들이 형성되며, 즉, 이 제2 솔더 볼(140)들 사이에 IC(152)와 회로 부품(154, 156) 등으로 이루어진 제2 반도체 칩(150)이 형성된다. 이때, 상기 제2 솔더 볼(140)들은 상기 (a)과정에서의 제1 온도보다 낮은 제2 온도에 녹는 녹는점을 가지며, 상기 제2 온도에서 상기 인터포저(130)의 하면에 형성되어, 범프(bump)를 형성한다. 이렇게 함으로써, 패키징 모듈(100)이 완성한다.Subsequently, in the process (c), the second solder balls 140 higher than the height (thickness) of the second semiconductor chip 150 are formed with the second semiconductor chip 150 interposed therebetween. The second semiconductor chip 150 including the IC 152 and the circuit components 154 and 156 is formed between the two solder balls 140. In this case, the second solder balls 140 has a melting point melting at a second temperature lower than the first temperature in the process (a), is formed on the lower surface of the interposer 130 at the second temperature, To form a bump. By doing so, the packaging module 100 is completed.

이어, (d) 과정에서, 이 완성된 패키지 모듈(100)이 SMT 공정에 따라 기판(200)과 결합됨으로써, 본 발명의 일실시예에 따른 반도체 패키지가 완성된다.Subsequently, in step (d), the completed package module 100 is combined with the substrate 200 according to the SMT process, thereby completing the semiconductor package according to the embodiment of the present invention.

한편, 상기 제2 솔더 볼(140)의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 공간이 마련되는 과정에서, 마련되는 공간의 충분한 높이를 확보할 필요가 있다. On the other hand, in the process of providing a space on the lower surface of the interposer by the height (or thickness) of the second solder ball 140, it is necessary to ensure a sufficient height of the space provided.

이를 위해, 도 4에 도시된 바와 같이, 상기 제2 솔더 볼(140)과 상하방향으로 일직선상에 위치하는 기판 솔더 볼(210)을 기판(200)에 형성하는 과정(도 4의 c)이 추가될 수 있다.To this end, as shown in FIG. 4, the process of forming the substrate solder ball 210 on the substrate 200 in a straight line in the vertical direction with the second solder ball 140 (FIG. 4C) is performed. Can be added.

이어, 상기 기판과 상기 인터포저(130)가 결합하는 과정에서 상기 제2 솔더 볼(140)과 상기 기판 솔더 볼(210)이 결합하는 과정(도 4의 d)을 통해 상기 제2 솔더 볼의 높이 보다 더 높은 솔더 볼을 형성함으로써, 제2 반도체 칩이 수용될 수 있는 충분한 높이를 갖는 공간을 확보할 수 있게 된다. 이때, 기판 솔더 볼(210)은 상기 제2 온도보다 큰 제3 온도에서 녹는 녹는점을 갖는다. 이로 인해, 제3 온도에서 제2 솔더 볼(140)과 기판 솔더 볼(210)이 결합하면, 솔더 볼의 크기를 키우지 않고도 충분한 높이를 갖는 결합된 솔더 볼을 형성할 수 있게 된다.Subsequently, in the process of coupling the substrate and the interposer 130, the second solder ball 140 and the substrate solder ball 210 are coupled to each other through the process of coupling the second solder ball 140 (FIG. 4D). By forming a solder ball higher than the height, it is possible to secure a space having a sufficient height to accommodate the second semiconductor chip. At this time, the substrate solder ball 210 has a melting point melting at a third temperature greater than the second temperature. Thus, when the second solder ball 140 and the substrate solder ball 210 is bonded at the third temperature, it is possible to form a combined solder ball having a sufficient height without increasing the size of the solder ball.

도 5는 본 발명의 다른 실시예에 반도체 패키지에 구비되는 패키지 모듈의 다른 실시예를 나타내는 단면도이다.5 is a cross-sectional view illustrating another embodiment of a package module included in a semiconductor package in another embodiment of the present invention.

도 5를 참조하면, 도 5의 다른 실시예에서는, 도 2에 도시된 실시예와는 달리 다층 구조의 인터포저가 예시된다. 이와 같이, 다층 구조를 인터포저를 적층함으로써, 하나의 패키지의 집적화 비율을 더욱 증대시킬 수 있다. Referring to FIG. 5, in another embodiment of FIG. 5, a multi-layer interposer is illustrated, unlike the embodiment shown in FIG. 2. In this way, by stacking the interposers in a multilayer structure, the integration ratio of one package can be further increased.

구체적으로, 도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 패키지 모듈(100')은 제1 반도체 칩(110)과, 상면에 상기 제1 반도체 칩(110)이 형성되는 제1 인터포저(130A)와, 상기 제1 인터포저(130A)의 하면에 형성되는 제2 반도체 칩(150), 상기 제2 반도체 칩(150: 152, 154, 156)을 사이에 두고, 상기 제1 인터포저(130A)와 대향하는 상면을 갖는 제2 인터포저(130B) 및 상기 제2 인터포저의 하면에 형성되는 제3 반도체 칩(162)을 포함한다. Specifically, as shown in FIG. 5, the package module 100 ′ according to another embodiment of the present invention may include a first semiconductor chip 110 and a first semiconductor chip 110 formed on an upper surface thereof. The first interposed between the interposer 130A, the second semiconductor chip 150 formed on the bottom surface of the first interposer 130A, and the second semiconductor chip 150: 152, 154, and 156. A second interposer 130B having an upper surface facing the interposer 130A and a third semiconductor chip 162 formed on the lower surface of the second interposer are included.

제1 인터포저(130A)는 제1 솔더 볼(120)들을 통해 제1 반도체 칩(110)과 결합하는 상면의 갖는다. 제1 인터포저(130A)의 상면에는 제1 솔더 볼(120)들이 형성되어, 제1 솔더 볼(120)을 통해 상기 제1 반도체 칩(110)이 상기 제1 인터포저(130A)의 상면에 형성된다. 그리고, 제1 인터포저(130A)의 하면에 제2 반도체 칩(150: 152, 154, 156)이 SMT 공정 또는 플립 본딩 공정에 따라 형성되고, 상기 제2 반도체 칩(150)을 사이에 두고, 제2 솔더 볼(140A)들이 제1 인터포저(130A)의 하면에 형성된다. 즉, 제2 반도체 칩(150)의 높이보다 높은 제2 솔더 볼(140A)들의 높이에 의해 상기 제2 반도체 칩(150)이 수용되는 수용 공간이 제1 인터포저(130A)의 하면 상에 형성된다.The first interposer 130A has an upper surface coupled with the first semiconductor chip 110 through the first solder balls 120. First solder balls 120 are formed on the top surface of the first interposer 130A, and the first semiconductor chip 110 is formed on the top surface of the first interposer 130A through the first solder balls 120. Is formed. In addition, second semiconductor chips 150 (152, 154, and 156) are formed on a lower surface of the first interposer 130A according to an SMT process or a flip bonding process, with the second semiconductor chip 150 interposed therebetween. Second solder balls 140A are formed on the bottom surface of the first interposer 130A. That is, an accommodation space in which the second semiconductor chip 150 is accommodated is formed on the bottom surface of the first interposer 130A by the height of the second solder balls 140A higher than the height of the second semiconductor chip 150. do.

제2 인터포저(130B)는 상기 제2 솔더 볼(140A)들을 통해 상기 제1 인터포저(130A)의 결합하는 상면을 가지며, 상기 제2 인터포저(130B)의 하면에는 제3 반도체 칩(162)이 SMT 공정 또는 플립 본딩 공정에 따라 형성된다. 그리고, 상기 제3 반도체 칩(162)을 사이에 두고, 상기 제3 반도체 칩(162)의 높이보다 높은 제3 솔더 볼(140B)들이 상기 제2 솔더 볼(140A)들과 상하방향으로 일직선상에 형성된다. 즉, 제3 반도체 칩(162)의 높이보다 높은 제3 솔더 볼(140B)들의 높이에 의해 상기 제3 반도체 칩(162)이 수용되는 수용 공간이 제2 인터포저(130A)의 하면 상에 형성된다.The second interposer 130B has an upper surface coupled to the first interposer 130A through the second solder balls 140A, and a third semiconductor chip 162 is disposed on the lower surface of the second interposer 130B. ) Is formed according to the SMT process or the flip bonding process. In addition, the third solder balls 140B higher than the height of the third semiconductor chip 162 may be aligned with the second solder balls 140A in a vertical direction with the third semiconductor chip 162 interposed therebetween. Is formed. That is, an accommodation space in which the third semiconductor chip 162 is accommodated is formed on the bottom surface of the second interposer 130A by the height of the third solder balls 140B higher than the height of the third semiconductor chip 162. do.

이와 같이, 인터포저를 다수의 개의 층으로 구성하여, 각 층을 형성하는 인터포저의 하면에 반도체 칩을 형성함으로써, 하나의 패키지내에서 집적화 비율을 극대화시킬 수 있다.
In this way, the interposer is composed of a plurality of layers, and the semiconductor chip is formed on the lower surface of the interposer forming each layer, thereby maximizing the integration ratio in one package.

Claims (7)

제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 제1 인터포저;
상기 제2 솔더 볼들을 통해 상기 제1 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하게 하는 상면과, 상기 제2 솔더 볼들과 상하방향으로 일직선상에 위치하는 제3 솔더 볼들이 형성되고, 상기 제3 솔더 볼들 사이에 위치하는 제3 반도체 칩과 결합하는 하면을 갖는 제2 인터포저; 및
상기 제3 솔더 볼들을 통해 상기 제2 인터포저와 결합하여, 상기 제3 솔더 볼들의 높이에 의해 상기 제3 반도체 칩의 수용 공간을 형성하는 기판;
을 포함하는 적층형 반도체 패키지.
A first interposer having a top surface coupled to the first semiconductor chip through first solder balls and a bottom surface formed with second solder balls and coupled to a second semiconductor chip positioned between the second solder balls;
An upper surface coupled with the first interposer through the second solder balls to form an accommodation space of the second semiconductor chip by the height of the second solder balls, and a straight line in the vertical direction with the second solder balls; A second interposer having third lower solder balls disposed on the second solder ball, the second interposer having a lower surface coupled with a third semiconductor chip positioned between the third solder balls; And
A substrate coupled to the second interposer through the third solder balls to form an accommodation space of the third semiconductor chip by the height of the third solder balls;
Stacked semiconductor package comprising a.
제1항에 있어서, 상기 제1 인터포저 또는 상기 제2 인터포저는,
인쇄 회로 기판을 포함하는 것인 적층형 반도체 패키지.
The method of claim 1, wherein the first interposer or the second interposer,
A laminated semiconductor package comprising a printed circuit board.
삭제delete 제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 인터포저; 및
상기 제2 솔더 볼들을 통해 상기 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 기판을 포함하되,
상기 기판은,
상기 인터포저의 하면과 대향하는 상면에 상기 제2 솔더 볼과 상하방향으로 일직선상에 위치하는 기판 솔더 볼이 형성되며,
상기 기판 솔더 볼은,
상기 제2 솔더 볼과 결합하여, 상기 제2 솔더 볼의 제1 높이보다 큰 제2 높이로 변형되어 상기 제2 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 것을 특징으로 하는 적층형 반도체 패키지.
An interposer having a top surface coupled to the first semiconductor chip through first solder balls and a bottom surface formed with second solder balls and coupled to a second semiconductor chip positioned between the second solder balls; And
And a substrate coupled to the interposer through the second solder balls to form an accommodation space of the second semiconductor chip by the height of the second solder balls.
The substrate,
A substrate solder ball is formed on the upper surface of the interposer opposite the lower surface of the interposer and is positioned in a straight line with the second solder ball.
The substrate solder ball,
Coupled with the second solder ball, the multilayer semiconductor package characterized in that the deformation to a second height greater than the first height of the second solder ball to form a receiving space of the second semiconductor chip by the second height. .
인터포저의 상면에 제1 온도에서, 제1 녹는점의 제1 솔더 볼들을 이용하여 제1 반도체 칩을 형성하는 단계;
상기 인터포저의 하면에 제2 솔더 볼들을 형성하고, 형성된 상기 제2 솔더 볼들 사이에 상기 제2 솔더 볼들의 높이보다 작은 높이를 갖는 제2 반도체 칩을 형성하는 단계; 및
상기 제1 온도보다 낮은 제2 온도에서, 상기 제1 녹는점보다 낮은 제2 녹는점의 상기 제2 솔더 볼을 통해 상기 인터포저와 기판을 결합하여, 상기 제2 반도체 칩을 수용하는 수용공간을 형성하는 단계;
를 포함하는 적층형 반도체 패키지의 제조 방법.
Forming a first semiconductor chip on the upper surface of the interposer at a first temperature using first solder balls at a first melting point;
Forming second solder balls on a bottom surface of the interposer, and forming a second semiconductor chip having a height smaller than the height of the second solder balls between the formed second solder balls; And
An accommodating space accommodating the second semiconductor chip by coupling the interposer and the substrate through the second solder balls having a second melting point lower than the first melting point at a second temperature lower than the first temperature. Forming;
Method of manufacturing a stacked semiconductor package comprising a.
삭제delete 제5항에 있어서, 상기 제2 반도체 칩을 형성하는 단계 이후,
상기 제2 솔더 볼들과 상하방향으로 일직선상에 위치하도록 상기 제2 녹는점보다 높은 제3 녹는점의 제3 솔더 볼들을 상기 기판의 상면에 형성하는 단계를 더 포함하고,
상기 인터포저와 상기 기판을 결합하는 과정에서,
상기 제2 온도보다 높은 제3 온도에서, 상기 제3 녹는점의 제3 솔더 볼과 상기 제2 녹는점의 상기 제2 솔더 볼이 결합하여 상기 수용 공간을 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
The method of claim 5, after the forming of the second semiconductor chip,
Forming third solder balls having a third melting point higher than the second melting point on the upper surface of the substrate so as to be aligned with the second solder balls in a vertical direction;
In the process of coupling the interposer and the substrate,
The third solder ball of the third melting point and the second solder ball of the second melting point is combined at the third temperature higher than the second temperature to form the accommodation space of the stacked semiconductor package Manufacturing method.
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