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KR102495669B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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KR102495669B1
KR102495669B1 KR1020180093708A KR20180093708A KR102495669B1 KR 102495669 B1 KR102495669 B1 KR 102495669B1 KR 1020180093708 A KR1020180093708 A KR 1020180093708A KR 20180093708 A KR20180093708 A KR 20180093708A KR 102495669 B1 KR102495669 B1 KR 102495669B1
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Abstract

본 발명의 일 실시형태는 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 면 및 제2 면에 노출된 상기 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 내부전극의 단부에 배치되는 산화 영역을 조절함으로써, 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기 방법에서 사이드 마진부 형성 과정에서, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 보이드(void)가 많이 생성되어 신뢰성이 저하될 수 있다.
또한, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성된 보이드(void)로 인하여 전계 집중이 발생하게 되고, 이로 인하여 절연파괴전압(Breakdown Voltage, BDV)이 낮아지는 문제가 발생한다.
또한, 상기 보이드(void)로 인하여 외측 소결 치밀도 저하에 따른 내습 신뢰성 저하가 야기될 수 있다.
일반적으로, 상기 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성된 보이드(void)를 산화막으로 형성하여 절연파괴전압(Breakdown Voltage, BDV) 및 내습 신뢰성을 향상시키고 있으나, 그 효과가 충분하지 못한 문제가 있다.
따라서, 초소형 및 고용량 제품에서 절연파괴전압(Breakdown Voltage, BDV) 저하 및 내습 신뢰성 저하를 막을 수 있는 연구가 필요한 실정이다.
한국공개특허공보 2010-0136917
본 발명은 내부전극의 단부에 배치되는 산화 영역을 조절함으로써, 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 면 및 제2 면에 노출된 상기 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치된 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계 및 상기 절단된 적층 바디를 소성하여 유전체층과 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 세라믹 바디의 측면에 노출된 상기 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치된 적층 세라믹 커패시터의 제조방법을 제공한다.
본 발명의 일 실시형태에 의하면, 제1 및 제2 사이드 마진부가 배치된 세라믹 바디의 면으로 노출된 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치되도록 조절함으로써, 보이드(Void) 및 산화 영역의 비율을 줄여 절연파괴전압(Breakdown Voltage, BDV)을 증가시키고, 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 2의 A 방향에서 바라본 측면도이다.
도 5a 내지 도 5f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 6은 본 발명의 실시예와 비교예에 따른 절연파괴전압(Breakdown Voltage, BDV)을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 2의 A 방향에서 바라본 측면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 형성되는 복수의 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제3 면(3) 또는 제4 면(4)으로부터 일정 간격을 두고 형성된다.
상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 제1 및 제2 면(1, 2)으로 노출되되, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부전극(121, 122) 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 단부 상에 배치된 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)를 포함한다.
상기 세라믹 바디(110)의 내부에는 복수의 내부전극(121, 122)이 형성되어 있으며, 상기 복수의 내부전극(121, 122)의 각 말단은 상기 세라믹 바디(110)의 폭 방향 면인 제1 면(1) 및 제2 면(2)에 노출되며, 노출된 단부 상에 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 배치된다.
제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께가 2㎛ 이상 10㎛ 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수의 유전체층(111)이 적층된 적층체와 상기 적층체의 양 측면에 배치되는 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)로 구성될 수 있다.
상기 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다.
상기 유전체층(111)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.
상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 3을 참조하면, 유전체층(111)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있고, 제1 내부전극(121)의 타단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있다.
세라믹 바디의 제3 면(3)으로 노출된 제1 내부전극의 단부는 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제3 면(3)으로부터 소정의 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결된다.
상기 내부전극은 고용량 적층 세라믹 커패시터 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 유전체층(111)은 제1 내부전극(121)의 폭과 동일한 폭을 가질 수 있다. 즉, 상기 제1 내부전극(121)은 유전체층(111)의 폭 방향에 대해서는 전체적으로 형성될 수 있다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 유전체층의 폭 및 내부전극의 폭은 100 내지 900㎛일 수 있다. 보다 구체적으로, 유전체층의 폭 및 내부전극의 폭은 100 내지 500㎛이거나, 100 내지 900㎛일 수 있다.
세라믹 바디가 소형화될수록 사이드 마진부의 두께가 적층 세라믹 커패시터의 전기적 특성에 영향을 미칠 수 있다. 본 발명의 일 실시형태에 따르면 사이드 마진부의 두께가 10㎛ 이하로 형성되어 소형화된 적층 세라믹 커패시터의 특성을 향상시킬 수 있다.
즉, 사이드 마진부의 두께가 10㎛ 이하로 형성됨으로써, 용량을 형성하는 내부전극의 중첩 면적을 최대로 확보함으로써, 고용량 및 소형 적층 세라믹 커패시터를 구현할 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부와, 상하 마진부로서 액티브부의 상하부에 각각 형성된 상부 및 하부 커버부로 구성될 수 있다.
상기 액티브부는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에서 내부전극과 유전체층은 동시에 절단되어 형성되는 것으로, 내부전극의 폭과 유전체층의 폭은 동일하게 형성될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 실시형태에서, 유전체층의 폭은 내부전극의 폭과 동일하게 형성되며, 이로 인하여 세라믹 바디(110)의 폭 방향 제1 및 제2 면으로 내부전극(121, 122)의 말단이 노출될 수 있다.
상기 내부전극(121, 122)의 말단이 노출된 세라믹 바디(110)의 폭 방향 양 측면에는 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 형성될 수 있다.
상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 두께는 10㎛ 이하일 수 있다. 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 두께가 작을수록 상대적으로 세라믹 바디 내에 형성되는 내부전극의 중첩 면적이 넓어질 수 있다.
상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 두께는 세라믹 바디(110)의 측면으로 노출되는 내부전극의 쇼트를 방지할 수 있는 두께를 가지면 특별히 제한되지 않으나, 예를 들면 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 두께는 2㎛ 이상일 수 있다.
상기 제1 및 제2 사이드 마진부의 두께가 2㎛ 미만이면 외부 충격에 대한 기계적 강도가 저하될 우려가 있고, 상기 제1 및 제2 사이드 마진부의 두께가 10㎛ 를 초과하면 상대적으로 내부전극의 중첩 면적이 감소하여 적층 세라믹 커패시터의 고용량을 확보하기 어려울 수 있다.
적층 세라믹 커패시터의 용량을 극대화하기 위해서 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부전극의 커버리지를 향상시키는 방법 등이 고려되고 있다.
또한, 용량을 형성하는 내부전극의 중첩 면적을 향상시키는 방법이 고려되고 있다.
내부전극의 중첩 면적을 늘리기 위해서는 내부전극이 형성되지 않은 마진부 영역이 최소화되어야 한다.
특히, 적층 세라믹 커패시터가 소형화될수록 내부전극의 중첩 영역을 늘리기 위해서는 마진부 영역이 최소화되어야 한다.
본 실시형태에 따르면, 유전체층의 폭 방향 전체에 내부전극이 형성되고, 사이드 마진부의 두께가 10㎛ 이하로 설정되어 내부전극의 중첩 면적이 넓은 특징을 갖는다.
일반적으로, 유전체층이 고적층화 될수록 유전체층 및 내부 전극의 두께는 얇아지게 된다. 따라서 내부 전극이 쇼트되는 현상이 빈번하게 발생할 수 있다. 또한, 유전체층 일부에만 내부전극이 형성되는 경우 내부전극에 의한 단차가 발생하여 절연 저항의 가속 수명이나 신뢰성이 저하될 수 있다.
그러나, 본 실시형태에 따르면 박막의 내부전극 및 유전체층을 형성하더라도, 내부전극이 유전체층의 폭방향에 대하여 전체적으로 형성되기 때문에 내부전극의 중첩 면적이 커져 적층 세라믹 커패시터의 용량을 크게 할 수 있다.
또한, 내부 전극에 의한 단차를 감소시켜 절연 저항의 가속 수명이 향상되어 용량 특성이 우수하면서도 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122) 전체 대비 10% 미만의 내부전극의 단부에 산화 영역(140)이 배치된다.
일반적으로, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 보이드(void)가 많이 생성되어 신뢰성이 저하될 수 있다.
또한, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성된 보이드(void)로 인하여 전계 집중이 발생하게 되고, 이로 인하여 절연파괴전압(Breakdown Voltage, BDV)이 낮아지는 문제가 발생한다.
또한, 상기 보이드(void)로 인하여 외측 소결 치밀도 저하에 따른 내습 신뢰성 저하가 야기될 수 있다.
상기의 문제를 해결하기 위하여, 상기 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성된 보이드(void)를 산화막으로 형성하는 방법이 있으나, 그 효과가 충분하지 못한 문제가 있다.
즉, 상기 보이드(void)로 인하여 절연파괴전압(Breakdown Voltage, BDV)이 낮아지는 문제와 내습 신뢰성 저하를 해결하기 위하여는 내부전극의 단부가 도전성 금속으로 채워져 있는 것이 가장 바람직하다.
본 발명의 일 실시형태에 따르면, 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122) 전체 대비 10% 미만의 내부전극의 단부에 산화 영역(140)이 배치됨으로써, 절연파괴전압(Breakdown Voltage, BDV)을 증가시키고, 신뢰성을 향상시킬 수 있다.
즉, 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122) 전체 대비 그 단부에 산화 영역(140)이 배치된 내부전극의 비율을 10% 미만으로 조절함으로써, 내부전극의 단부에 배치된 산화 영역을 최소화 하면서, 그 단부가 도전성 금속으로 채워지도록 한다.
상기와 같이, 세라믹 바디(110)의 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 단부가 도전성 금속으로 채워지는 비율이 90%를 초과하도록 조절함으로써, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 보이드(void)가 다수 생성되거나, 내부전극의 단부에 배치된 산화 영역이 내부전극 전체 대비 10% 이상을 차지하는 종래의 경우에 비하여 절연파괴전압(Breakdown Voltage, BDV) 증가 효과 및 내습 신뢰성 향상 효과가 보다 우수하다.
상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극 전체 대비 10% 이상의 내부전극의 단부에 산화 영역이 배치되는 경우에는 세라믹 바디와 사이드 마진부가 접촉하는 계면에 보이드(void)가 다수 생성되는 종래와 비교할 때, 절연파괴전압(Breakdown Voltage, BDV) 증가 효과 및 내습 신뢰성 향상 효과가 있으나, 본 발명의 일 실시형태와 같이 10% 미만의 내부전극의 단부에 산화 영역(140)이 배치된 경우에 비하여는 그 효과가 미비하다.
한편, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성되는 보이드(void) 및 내부전극의 단부에 형성되는 산화 영역의 발생을 억제하기 위하여, 내부전극 전체의 단부를 도전성 금속으로 채우면 가장 이상적이기는 하나, 이와 같이 내부전극 전체의 단부에 산화 영역이 전혀 없이 제작하는 것은 매우 어렵다고 할 수 있다.
따라서, 상기 세라믹 바디(110)의 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극 전체 대비 그 단부에 산화 영역이 배치되는 내부전극의 비율의 하한값은 0%가 가장 이상적이지만, 본 발명의 일 실시형태에서는 그 공정상의 한계로 인하여 0%는 제외하도록 한다.
상기 도전성 금속은 내부전극이 포함하는 도전성 금속과 동일하며, 예를 들어 니켈(Ni)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122) 전체 대비 10% 미만의 내부전극의 단부에 산화 영역(140)이 배치되도록 조절하는 방법은 제1 및 제2 사이드 마진부(112, 113)를 형성하는 과정에서 접착제가 도포된 측면용 세라믹 시트를 세라믹 바디의 측면에 전사하고, 소성 과정에서 밀착력을 상승시킴으로써, 세라믹 바디와 사이드 마진부가 접촉하는 계면 및 노출된 내부전극의 단부에 보이드(Void) 혹은 산화 영역 발생을 억제함으로써 제어될 수 있다.
이에 대한 자세한 사항은 후술하도록 한다.
도 4를 참조하면, 상기 제1 및 제2 사이드 마진부(112, 113)는 사이드 마진부(112, 113)의 외측면에 인접한 제1 영역(112a, 113a)과 상기 세라믹 바디(110)의 제1 면(1) 및 제2 면(2)에 노출된 내부전극(121, 122)에 인접한 제2 영역(112b, 113b)으로 나뉘며, 상기 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량은 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg)의 함량보다 더 많을 수 있다.
상기 세라믹 바디(110)의 측면에 배치된 제1 및 제2 사이드 마진부(112, 113)가 조성이 서로 상이한 2개의 영역으로 나뉘되, 상기 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량은 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg)의 함량보다 더 많도록 조절함으로써, 절연파괴전압(Breakdown Voltage, BDV)을 증가시키고, 신뢰성을 향상시킬 수 있다.
구체적으로, 세라믹 바디에 인접한 사이드 마진부의 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량을 조절함으로써, 세라믹 바디의 폭 방향 측면으로 노출된 내부전극의 끝단 산화층 길이를 제어할 수 있으며, 이로 인하여 절연파괴전압(Breakdown Voltage, BDV)을 증가시킬 수 있고, 내습 신뢰성이 향상될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 바디에 인접한 사이드 마진부의 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량을 조절함으로써, 세라믹 바디와 사이드 마진부가 접촉하는 계면에 보이드(void) 생성을 억제할 수 있다.
상기와 같이 세라믹 바디와 사이드 마진부가 접촉하는 계면에서 보이드(void) 생성을 억제할 경우, 가장 큰 전계 집중이 발생하는 보이드(void) 수의 감소로 인하여 전계 집중을 완화할 수 있으며, 이에 따라 절연파괴전압(Breakdown Voltage, BDV)이 증가하고 쇼트 불량이 감소할 수 있다.
또한, 상기 세라믹 바디(110)의 측면에 배치된 제1 및 제2 사이드 마진부(112, 113)가 조성이 서로 상이한 2개의 영역으로 나뉘되, 각 영역이 포함하는 마그네슘(Mg)의 함량을 상이하게 함으로써, 제1 및 제2 사이드 마진부(112, 113)의 치밀도를 향상시켜 내습 특성을 개선할 수 있다.
구체적으로, 상기 제1 및 제2 사이드 마진부(112, 113)의 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg) 함량이 외측의 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg) 함량보다 많도록 조절함으로써, 상기 마진부(112, 113)의 제1 영역(112a, 113a)의 치밀도를 향상시켜 내습 특성을 개선할 수 있다.
특히, 상기 사이드 마진부(112, 113)의 외측면에 인접한 상기 제1 및 제2 사이드 마진부(112, 113)의 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg) 함량을 작게 함으로써, 제1 외부전극(131) 및 제2 외부전극(132)과의 밀착력이 향상될 수 있다.
상기 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량이 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg)의 함량보다 더 많게 조절하는 방법은 적층 세라믹 커패시터 제작 과정에서 세라믹 바디 형성용 유전체 조성과 제1 및 제2 사이드 마진부 형성용 유전체 조성을 서로 다르게 함으로써 가능하다.
즉, 세라믹 바디 형성용 유전체 조성과 달리 제1 및 제2 사이드 마진부 형성용 유전체 조성에서 마그네슘(Mg)의 함량을 증가시키고, 소결 및 소성 과정에서 확산에 의해 마그네슘(Mg)의 함량을 조절할 경우, 상기 제2 영역(112b, 113b)이 포함하는 마그네슘(Mg)의 함량이 제1 영역(112a, 113a)이 포함하는 마그네슘(Mg)의 함량보다 더 많게 조절할 수 있다.
이로 인하여, 내부전극 단부에 집중되는 전계를 완화할 수 있으며, 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴를 막아 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 영역(112b, 113b)의 마그네슘(Mg)의 함량은 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 10 몰 이상 30 몰 이하일 수 있다.
상기 제2 영역(112b, 113b)의 마그네슘(Mg)의 함량이 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 10 몰 이상 30 몰 이하가 되도록 조절함으로써, 절연파괴전압(Breakdown Voltage, BDV)을 증가시키고, 내습 신뢰성을 향상시킬 수 있다.
상기 제2 영역(112b, 113b)의 마그네슘(Mg)의 함량이 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 10 몰 미만인 경우, 세라믹 바디와 사이드 마진부가 접촉하는 계면에서의 보이드(void) 생성 억제가 충분하지 않아, 절연파괴전압(Breakdown Voltage, BDV)이 낮아지고, 쇼트 불량이 증가할 수 있다.
한편, 상기 제2 영역(112b, 113b)의 마그네슘(Mg)의 함량이 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 30 몰을 초과하는 경우에는 소결성 저하로 인해 신뢰성 및 절연파괴전압(Breakdown Voltage, BDV)의 산포가 불균일한 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께는 0.4 ㎛ 이하이고, 상기 내부전극(121, 122)의 두께는 0.4 ㎛ 이하의 초소형 적층 세라믹 커패시터를 특징으로 한다.
본 발명의 일 실시형태와 같이, 상기 유전체층(111)의 두께는 0.4 ㎛ 이하이고, 상기 내부전극(121, 122)의 두께는 0.4 ㎛ 이하인 박막의 유전체층과 내부전극이 적용된 경우에 세라믹 바디와 사이드 마진부의 경계면에 발생하는 보이드(void) 및 내부전극의 단부에 형성되는 산화 영역에 따른 신뢰성 문제가 매우 중요한 이슈이다.
즉, 종래의 적층 세라믹 커패시터의 경우에는 세라믹 바디의 폭 방향 면으로 노출된 내부전극의 단부에 형성되는 산화 영역의 밀도 혹은 전체 내부전극 대비 산화 영역이 형성된 내부전극의 비율을 조절하지 않더라도 신뢰성에 큰 문제는 없었다.
그러나, 본 발명의 일 실시형태와 같이 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 세라믹 바디와 사이드 마진부가 접촉하는 계면에 생성된 보이드(void) 및 세라믹 바디의 폭 방향 면으로 노출된 내부전극의 단부에 형성되는 산화 영역의 밀도에 의한 BDV 및 신뢰성 저하를 막기 위하여, 세라믹 바디의 폭 방향 면으로 노출된 내부전극의 단부에 산화 영역이 형성되지 않도록 조절하여야 한다.
즉, 본 발명의 일 실시형태에서는 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122) 전체 대비 그 단부에 산화 영역(140)이 배치된 내부전극의 비율을 10% 미만으로 조절함으로써, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 절연파괴전압(Breakdown Voltage, BDV)을 증가시키고, 내습 신뢰성을 향상시킬 수 있다.
다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.
한편, 상기 제1 영역(112a, 113a)의 폭은 12 ㎛ 이하이고, 제2 영역(112b, 113b)의 폭은 3 ㎛ 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4를 참조하면, 상기 복수의 내부전극(121, 122) 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율은 1.0 이하일 수 있다.
중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율의 하한값은 특별히 제한되는 것은 아니지만, 0.9 이상인 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 상기 제1 또는 제2 사이드 마진부가 종래와 달리 세라믹 그린 시트를 세라믹 바디의 측면에 부착하여 형성하기 때문에 제1 또는 제2 사이드 마진부의 위치별 두께가 일정하다.
즉, 종래에는 사이드 마진부를 세라믹 슬러리를 도포 혹은 인쇄하는 방식으로 형성하였기 때문에, 사이드 마진부의 위치별 두께의 편차가 심하였다.
구체적으로, 종래의 경우에는 세라믹 바디의 중앙부에 배치되는 내부전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께가 다른 영역의 두께에 비하여 두껍게 형성되었다.
예를 들면, 종래의 경우 중앙부에 배치되는 내부전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께 대비 최외곽에 배치되는 내부전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 미만 정도로서 그 편차가 크다.
이와 같이 사이드 마진부의 위치별 두께의 편차가 큰 종래의 경우, 동일 사이즈 적층 세라믹 커패시터에 있어서 사이드 마진부가 차지하는 부분이 크기 때문에 용량 형성부의 사이즈를 크게 확보할 수 없어 고용량 확보에 어려움이 있다.
반면, 본 발명의 일 실시형태는 제1 및 제2 사이드 마진부(112, 113)의 평균 두께가 2㎛ 이상 10㎛ 이하이고, 상기 복수의 내부전극(121, 122) 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율은 0.9 이상 1.0 이하이기 때문에, 사이드 마진부의 두께가 얇고 두께의 편차가 적어서 용량 형성부의 사이즈를 크게 확보할 수 있다.
본 발명의 일 실시형태에서는 종래와 달리 세라믹 그린 시트를 세라믹 바디의 측면에 부착하여 형성하기 때문에 제1 또는 제2 사이드 마진부의 위치별 두께가 일정하다.
이로 인하여, 고용량 적층 세라믹 커패시터의 구현이 가능하다.
한편, 도 4를 참조하면, 상기 복수의 내부전극(121, 122) 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 상기 세라믹 바디(110)의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc3)의 비율은 1.0 이하일 수 있다.
중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 상기 세라믹 바디(110)의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc3)의 비율의 하한값은 0.9 이상인 것이 바람직하다.
상기 특징으로 인하여, 사이드 마진부의 영역별 두께 편차가 적어 용량 형성부의 사이즈를 크게 확보할 수 있으며, 이로 인하여 고용량 적층 세라믹 커패시터의 구현이 가능하다.
도 5a 내지 도 5f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
본 발명의 다른 실시형태에 따르면, 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계 및 상기 절단된 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 제1 및 제2 사이드 마진부는 사이드 마진부의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역이 포함하는 마그네슘(Mg)의 함량은 제1 영역이 포함하는 마그네슘(Mg)의 함량보다 더 많은 적층 세라믹 커패시터의 제조방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
도 5a에 도시된 바와 같이, 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제1 내부전극 패턴(221)을 형성한다. 상기 복수 개의 스트라이트형 제1 내부전극 패턴(221)은 서로 평행하게 형성될 수 있다.
상기 세라믹 그린시트(211)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(211)가 소성되면 세라믹 바디(110)를 구성하는 유전체층(111)이 된다.
스트라이프형 제1 내부전극 패턴(221)은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트(211) 상에 스트라이프형 제1 내부전극 패턴(221)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제2 내부전극 패턴(222)을 형성할 수 있다.
이하, 제1 내부전극 패턴(221)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(222)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 스트라이프형 제1 내부전극 패턴(221)과 스트라이프형 제2 내부전극 패턴(222)이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층할 수 있다.
이후, 상기 스트라이프형 제1 내부전극 패턴(221)은 제1 내부전극(121)이 되고, 스트라이프형 제2 내부전극 패턴(222)은 제2 내부전극(122)이 될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 세라믹 그린시트의 두께(td)는 0.6 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께(te)는 0.5 μm 이하이다.
본 발명은 유전체층의 두께가 0.4 ㎛ 이하이고, 내부전극의 두께는 0.4 ㎛ 이하인 박막을 갖는 초소형 고용량 적층 세라믹 커패시터를 특징으로 하기 때문에, 상기 제1 및 제2 세라믹 그린시트의 두께(td)는 0.6 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께(te)는 0.5 μm 이하인 것을 특징으로 한다.
도 5c는 본 발명의 일 실시예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층 바디(220)를 도시하는 단면도이고, 도 5d는 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층 바디(220)를 도시하는 사시도이다.
도 5c 및 도 5d를 참조하면, 복수 개의 평행한 스트라이프형 제1 내부전극 패턴(221)이 인쇄된 제1 세라믹 그린시트와 복수 개의 평행한 스트라이프형 제2 내부전극 패턴(222)이 인쇄된 제2 세라믹 그린시트는 서로 번갈아가며 적층되어 있다.
보다 구체적으로, 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(221)의 중앙부와 제2 세라믹 그린시트에 인쇄된 스트라이프형 제2 내부전극 패턴(222) 사이의 간격이 중첩되도록 적층될 수 있다.
다음으로, 도 5d에 도시된 바와 같이, 상기 세라믹 그린시트 적층 바디(220)는 복수 개의 스트라이프형 제1 내부전극 패턴(221) 및 스트라이프형 제2 내부전극 패턴(222)을 가로지르도록 절단될 수 있다. 즉, 상기 세라믹 그린시트 적층 바디(210)는 서로 직교하는 C1-C1 및 C2-C2 절단선을 따라 절단된 적층 바디(210)가 될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부전극 패턴(221) 및 스트라이프형 제2 내부전극 패턴(222)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
또한, C2-C2 절단선을 따라 개별적인 세라믹 바디 사이즈에 맞게 절단할 수 있다. 즉, 제1 사이드 마진부 및 제2 사이드 마진부를 형성하기 전에 막대형 적층체를 C2-C2 절단선을 따라 개별적인 세라믹 바디 사이즈로 절단하여 복수 개의 적층 바디(210)를 형성할 수 있다.
즉, 막대형 적층체를 중첩된 제1 내부전극의 중심부와 제2 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단되도록 절단할 수 있다. 이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 절단면에 교대로 노출될 수 있다.
이후, 상기 적층 바디(210)의 제1 및 제2 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성할 수 있다.
다음으로, 도 5e에 도시된 바와 같이, 상기 적층 바디(210)의 제1 및 제2 측면 각각에 제1 사이드 마진부(212) 및 제2 사이드 마진부(미도시)를 형성할 수 있다.
구체적으로, 제1 사이드 마진부(212)의 형성 방법은 접착제(미도시)가 도포된 측면용 세라믹 그린스트(212)를 러버 재질의 펀칭 탄성재(300) 상부에 배치한다.
다음으로, 상기 적층 바디(210)의 제1 측면이 상기 접착제(미도시)가 도포된 측면용 세라믹 그린스트(212)와 마주하도록 상기 적층 바디(210)를 90도 회전한 후, 상기 적층 바디(210)를 상기 접착제(미도시)가 도포된 측면용 세라믹 그린스트(212)에 가압 밀착시킨다.
상기 적층 바디(210)를 상기 접착제(미도시)가 도포된 측면용 세라믹 그린시트(212)에 가압 밀착시켜 측면용 세라믹 그린시트(212)를 상기 적층 바디(210)에 전사할 경우, 상기 러버 재질의 펀칭 탄성재(300)로 인하여 상기 측면용 세라믹 그린시트(212)는 상기 적층 바디(210)의 측면 모서리부까지 형성되고, 나머지 부분은 절단될 수 있다.
도 5f에서는, 측면용 세라믹 그린시트(212)가 상기 적층 바디(210)의 측면 모서리부까지 형성된 것을 나타내고 있다.
그 이후 상기 적층 바디(210)를 회전함으로써, 적층 바디(210)의 제2 측면에 제2 사이드 마진부를 형성할 수 있다.
다음으로, 상기 적층 바디(210)의 양 측면에 제1 및 제2 사이드 마진부가 형성된 적층 바디를 가소 및 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 측면용 세라믹 그린시트(212) 상부에 접착제가 도포되어 있기 때문에 종래와 달리 낮은 온도와 낮은 압력 조건에서 측면용 세라믹 그린시트(212)를 적층 바디(210)의 측면에 전사할 수 있다.
이로 인하여, 적층 바디(210)에 가해지는 데미지를 최소화할 수 있어, 소성 이후 적층 세라믹 커패시터의 전기적 특성 저하를 막을 수 있으며, 신뢰성을 향상시킬 수 있다.
또한, 접착제가 도포된 측면용 세라믹 그린시트(212)를 적층 바디(210)의 측면에 전사하고 소성 과정에서 가압함으로써, 적층 바디와 측면용 세라믹 그린시트 사이의 밀착력을 상승시킬 수 있다.
이로 인하여, 소성 이후 세라믹 바디와 사이드 마진부 사이의 계면에는 보이드(Void) 생성이 억제되고 본 발명의 일 실시형태와 같이 세라믹 바디의 제1 면 및 제2 면에 노출된 상기 내부전극(121, 122) 전체 대비 그 단부에 산화 영역(140)이 배치된 내부전극의 비율을 10% 미만으로 산화 영역 발생을 억제할 수 있다.
이후, 상기 제1 내부전극이 노출된 세라믹 바디의 제3 측면과 상기 제2 내부전극이 노출된 세라믹 바디의 제4 측면에 각각 외부전극을 형성할 수 있다.
본 발명의 다른 실시형태에 따르면, 측면용 세라믹 그린시트는 얇고 두께의 편차가 작아 용량 형성부의 사이즈를 크게 확보할 수 있다.
구체적으로, 소성 이후 제1 및 제2 사이드 마진부(112, 113)의 평균 두께가 2㎛ 이상 10㎛ 이하이고, 위치별 두께의 편차가 적어서 용량 형성부의 사이즈를 크게 확보할 수 있다.
이로 인하여, 고용량 적층 세라믹 커패시터의 구현이 가능하다.
그 외 상술한 본 발명의 일 실시형태에서의 특징과 동일한 부분에 대한 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
실험 예
본 발명의 일 실시형태에 따라, 종래 사이드 마진부를 형성하는 비교예와 본 발명과 같이 내부전극의 단부에 형성되는 산화 영역이 억제되도독 사이드 마진부를 형성한 실시예를 각각 마련하였다.
그리고, 폭 방향으로 내부전극이 노출되어 마진이 없는 그린 칩의 전극 노출부에 상기 비교예와 실시예와 같이 측면용 세라믹 그린시트를 부착하여 사이드 마진부를 형성할 수 있도록 세라믹 그린시트 적층 바디를 형성하였다.
칩의 변형을 최소화한 조건으로 일정 온도와 압력을 가하여 세라믹 그린시트 적층 바디의 양면에 측면 형성용 세라믹 그린시트를 부착하여 0603 사이즈 (가로x세로x높이 : 0.6mm x 0.3mm x 0.3mm)의 적층 세라믹 커패시터 그린 칩을 제작하였다.
이렇게 제작이 완료된 적층 세라믹 커패시터 시편은 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1200℃ 이하, 수소농도 0.5% H2 이하 조건에서 소성 후 외관 불량, 절연 저항 및 내습 특성 등의 전기적 특성을 종합적으로 확인하였다.
도 6은 본 발명의 실시예와 비교예에 따른 절연파괴전압(Breakdown Voltage, BDV)을 비교한 그래프이다.
도 6에서, 실시예는 세라믹 바디의 제1 면 및 제2 면에 노출된 내부전극 전체 대비 그 단부에 산화 영역이 배치된 내부전극의 비율을 10% 미만으로 제작한 경우이고, 비교예 1은 종래의 적층 세라믹 커패시터 구조로서, 세라믹 바디의 제1 면 및 제2 면에 노출된 내부전극 전체 대비 그 단부에 산화 영역이 배치된 내부전극의 비율을 80% 이상인 경우이며, 비교예 2는 세라믹 바디의 제1 면 및 제2 면에 노출된 내부전극 전체 대비 그 단부에 형성된 보이드(Void) 비율이 80% 이상인 경우이다.
실시예의 경우 종래 적층 세라믹 커패시터인 비교예 1 및 2에 비하여 절연파괴전압(Breakdown Voltage, BDV)이 증가한 것을 알 수 있다.
비교예 1의 경우 비교예 2보다는 절연파괴전압(Breakdown Voltage, BDV)이 증가하지만, 본 발명의 실시예보다는 낮기 때문에 본 발명의 일 실시형태와 같이 세라믹 바디의 제1 면 및 제2 면에 노출된 내부전극 전체 대비 그 단부에 산화 영역이 배치된 내부전극의 비율을 10% 미만으로 조절하는 것이 바람직하다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
112, 113: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
140: 산화 영역

Claims (16)

  1. 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디;
    상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극; 및
    상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
    상기 제1 면 및 제2 면에 노출된 상기 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치된 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 사이드 마진부는 사이드 마진부의 외측면에 인접한 제1 영역과 상기 제1 면 및 제2 면에 노출된 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역이 포함하는 마그네슘(Mg)의 함량은 제1 영역이 포함하는 마그네슘(Mg)의 함량보다 더 많은 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제2 영역의 마그네슘(Mg)의 함량은 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 10 몰 이상 30 몰 이하인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 복수의 내부전극 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께 대비 최외곽에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 복수의 내부전극 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께 대비 상기 세라믹 바디의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하이고, 상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 사이드 마진부 및 제2 사이드 마진부는 평균 두께가 2㎛ 이상 10㎛ 이하인 적층 세라믹 커패시터.
  8. 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계;
    상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계;
    상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계;
    상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계; 및
    상기 절단된 적층 바디를 소성하여 유전체층과 내부전극을 포함하는 세라믹 바디를 마련하는 단계;를 포함하며,
    상기 세라믹 바디의 측면에 노출된 상기 내부전극 전체 대비 10% 미만의 내부전극의 단부에 산화 영역이 배치된 적층 세라믹 커패시터의 제조방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 사이드 마진부는 사이드 마진부의 외측면에 인접한 제1 영역과 상기 제1 및 제2 내부전극에 인접한 제2 영역으로 나뉘며, 상기 제2 영역이 포함하는 마그네슘(Mg)의 함량은 제1 영역이 포함하는 마그네슘(Mg)의 함량보다 더 많은 적층 세라믹 커패시터의 제조방법.
  10. 제9항에 있어서,
    상기 제2 영역의 마그네슘(Mg)의 함량은 상기 제1 및 제2 사이드 마진부가 포함하는 티타늄(Ti) 대비 10 몰 이상 30 몰 이하인 적층 세라믹 커패시터의 제조방법.
  11. 제8항에 있어서,
    상기 제1 및 제2 세라믹 그린시트의 두께는 0.6 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께는 0.5 μm 이하인 적층 세라믹 커패시터의 제조방법.
  12. 제8항에 있어서,
    상기 내부전극 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께 대비 최외곽에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인 적층 세라믹 커패시터의 제조방법.
  13. 제8항에 있어서,
    상기 내부전극 중 중앙부에 배치되는 내부전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께 대비 상기 세라믹 그린시트 적층 바디의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인 적층 세라믹 커패시터의 제조방법.
  14. 제8항에 있어서,
    상기 제1 사이드 마진부 및 제2 사이드 마진부는 평균 두께가 2㎛ 이상 10㎛ 이하인 적층 세라믹 커패시터의 제조방법.
  15. 제1항에 있어서,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  16. 제1항에 있어서,
    상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543977B1 (ko) 2018-08-09 2023-06-15 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102497972B1 (ko) 2018-08-09 2023-02-09 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
US10923279B2 (en) * 2018-10-22 2021-02-16 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component
KR102737554B1 (ko) 2019-06-21 2024-12-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20230068724A (ko) * 2021-11-11 2023-05-18 삼성전기주식회사 커패시터 부품
CN115274319B (zh) * 2022-07-18 2024-05-31 广东风华高新科技股份有限公司 一种多层陶瓷电容器的制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2915796B1 (fr) 2007-05-03 2009-06-12 Siemens Vdo Automotive Sas Dispositif de suppression du phenomene d'interferences entre zones de detection capacitives d'un capteur
JP2011023707A (ja) 2009-06-19 2011-02-03 Murata Mfg Co Ltd セラミック電子部品
KR101120004B1 (ko) 2009-06-19 2012-02-22 가부시키가이샤 무라타 세이사쿠쇼 세라믹 전자부품
KR101187939B1 (ko) * 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101862396B1 (ko) * 2011-09-08 2018-05-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP2013258230A (ja) * 2012-06-12 2013-12-26 Murata Mfg Co Ltd セラミック電子部品
KR101412950B1 (ko) * 2012-11-07 2014-06-26 삼성전기주식회사 적층 세라믹 커패시터
JP5900449B2 (ja) 2012-12-28 2016-04-06 株式会社村田製作所 セラミック電子部品の製造方法及びセラミック電子部品
KR101548797B1 (ko) * 2013-04-08 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP6439551B2 (ja) * 2014-05-21 2018-12-19 株式会社村田製作所 積層セラミックコンデンサ
JP6370744B2 (ja) * 2015-06-24 2018-08-08 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
US9997297B2 (en) * 2015-09-15 2018-06-12 Tdk Corporation Multilayer electronic component
JP6487364B2 (ja) 2016-03-30 2019-03-20 太陽誘電株式会社 積層セラミック電子部品の製造方法
JP2018037492A (ja) * 2016-08-30 2018-03-08 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6745700B2 (ja) * 2016-10-17 2020-08-26 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6996854B2 (ja) * 2017-03-08 2022-01-17 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6954519B2 (ja) * 2017-04-11 2021-10-27 太陽誘電株式会社 積層セラミックコンデンサ
JP2019201106A (ja) * 2018-05-16 2019-11-21 株式会社村田製作所 積層セラミックコンデンサ

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