KR102480002B1 - 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 소자는, 제 1 영역의 기판으로부터 돌출되는 제 1 활성 패턴 및 제 2 영역의 상기 기판으로부터 돌출되는 제 2 활성 패턴을 형성하고, 상기 제 1 활성 패턴 상의 제 1 게이트 구조체들 및 상기 제 2 활성 패턴 상의 제 2 게이트 구조체들을 형성하며, 상기 제 1 및 제 2 게이트 구조체들 및 상기 제 1 및 제 2 활성 패턴들을 덮는 코팅막을 형성한 후에, 상기 제 1 게이트 구조체들 사이의 상기 제 1 활성 패턴 내에 제 1 리세스 영역 및 상기 제 2 게이트 구조체들 사이의 상기 제 2 활성 패턴 내에 제 2 리세스 영역을 형성하는 것을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 서로 다른 제 1 영역 및 제 2 영역을 포함하는 기판을 제공하는 것, 상기 제 1 영역의 상기 기판으로부터 돌출되는 제 1 활성 패턴 및 상기 제 2 영역의 상기 기판으로부터 돌출되는 제 2 활성 패턴을 형성하는 것, 상기 제 1 활성 패턴을 가로지르고, 제 1 간격으로 서로 이격되는 제 1 게이트 구조체들, 및 상기 제 2 활성 패턴을 가로지르고, 제 2 간격으로 서로 이격되는 제 2 게이트 구조체들을 형성하는 것, 상기 제 1 및 제 2 게이트 구조체들 및 상기 제 1 및 제 2 활성 패턴들을 덮는 코팅막을 형성하는 것, 상기 제 1 게이트 구조체들 사이의 상기 제 1 활성 패턴 내에 제 1 리세스 영역 및 상기 제 2 게이트 구조체들 사이의 상기 제 2 활성 패턴 내에 제 2 리세스 영역을 형성하는 것, 그리고 상기 제 1 및 제 2 리세스 영역들을 채우는 소스/드레인 에피택시얼층을 형성하는 것을 포함하되, 상기 코팅막을 형성하는 것은, 상기 제 1 게이트 구조체들 및 상기 제 1 활성 패턴 상에는 상기 코팅막을 제 1 두께로 형성하고, 상기 제 2 게이트 구조체들 및 상기 제 2 활성 패턴 상에는 상기 코팅막을 상기 제 1 두께와 상이한 제 2 두께로 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 간격은 상기 제 2 간격보다 크고, 상기 제 1 두께는 상기 제 2 두께보다 두꺼울 수 있다.
일 실시예에 따르면, 상기 코팅막은 실리콘 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 코팅막은 약 1mTorr 내지 약 100mTorr의 압력 조건 하에서 형성될 수 있다.
일 실시예에 따르면, 상기 코팅막을 형성하는 것 및 상기 제 1 및 제 2 리세스 영역들을 형성하는 것을, 반복하여 진행할 수 있다.
일 실시예에 따르면, 상기 제 1 리세스 영역 및 상기 제 2 리세스 영역은 서로 동일한 깊이를 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 게이트 구조체들을 형성하는 것은, 상기 제 1 활성 패턴을 가로지르는 제 1 희생 게이트 패턴 및 상기 제 2 활성 패턴을 가로지르는 제 2 희생 게이트 패턴을 형성하는 것 및 상기 제 1 희생 게이트 패턴의 측벽들 상에 제 1 스페이서 부 및 상기 제 2 희생 게이트 패턴의 측벽들 상에 제 2 스페이서 부를 형성하는 것을 포함하되, 상기 제 1 및 제 2 스페이서 부들을 형성하는 것은, 상기 제 1 및 제 2 희생 게이트 패턴들의 외측벽 상에 게이트 스페이서막을 형성하는 것 및 상기 게이트 스페이서막 상에 스페이서 희생막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서막은 질화물을 포함하고, 상기 스페이서 희생막은 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 리세스 영역들의 형성 후에, 상기 스페이서 희생막을 제거하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 게이트 구조체들을 형성하는 것은, 상기 스페이서 부 형성 전에 상기 제 1 및 제 2 희생 게이트 패턴들 상에 하드 마스크막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 에피택시얼층을 형성하는 것은, 상기 제 1 및 제 2 리세스 영역들에 의해 노출되는 상기 제 1 및 제 2 활성 패턴들을 시드층으로 하는 에피택시얼 공정을 수행하여 상기 소스/드레인 에피택시얼층을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 영역은 로직 반도체 소자를 포함하고, 상기 제 2 영역은 입출력 반도체 소자를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는, 서로 다른 제 1 영역 및 제 2 영역을 포함하는 기판, 상기 제 1 영역의 상기 기판으로부터 돌출되는 제 1 활성 패턴, 및 상기 제 2 영역의 상기 기판으로부터 돌출되는 제 2 활성 패턴, 상기 제 1 활성 패턴을 가로지르고, 제 1 간격으로 서로 이격되는 제 1 게이트 구조체들, 및 상기 제 2 활성 패턴을 가로지르고, 제 2 간격으로 서로 이격되는 제 2 게이트 구조체들, 그리고 상기 제 1 게이트 구조체들 사이의 상기 제 1 활성 패턴 상에 배치되는 제 1 소스/드레인 영역, 및 상기 제 2 게이트 구조체들 사이의 상기 제 2 활성 패턴 상에 배치되는 제 2 소스/드레인 영역을 포함하되, 상기 제 1 게이트 구조체들은, 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 외측부에 형성된 제 1 게이트 스페이서를 포함하되, 상기 제 1 게이트 스페이서의 하부는 상기 제 1 활성 패턴을 따라 상기 제 1 게이트 스페이서로부터 제 1 거리만큼 돌출되는 제 1 돌출부를 포함하고, 상기 제 2 게이트 구조체들은, 제 2 게이트 패턴 및 상기 제 2 게이트 패턴의 외측부에 형성된 제 2 게이트 스페이서를 포함하고, 상기 제 2 게이트 스페이서의 하부는 상기 제 2 활성 패턴을 따라 상기 제 2 게이트 스페이서로부터 제 2 거리만큼 돌출되는 제 2 돌출부를 포함하되, 상기 제 1 거리와 상기 제 2 거리는 서로 상이하다.
일 실시예에 따르면, 상기 제 1 간격은 상기 제 2 간격보다 크고, 상기 제 1 거리는 상기 제 2 거리보다 길 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 활성 패턴들은 제 1 방향으로 연장되고, 상기 제 1 및 제 2 게이트 전극들은 상기 제 1 방향에 교차하는 제 2 방향으로 연장되며, 상기 제 1 및 제 2 돌출부들은 상기 제 1 방향을 따라 연장될 수 있다.
일 실시예에 따르면, 상기 제 1 거리는 상기 제 2 거리보다 약 5? 내지 약 2nm 길 수 있다.
일 실시예에 따르면, 상기 제 1 및 상기 제 2 돌출부들 중 적어도 어느 하나는, 그 하부가 상기 제 1 및 제 2 활성 패턴들을 향해 리세스될 수 있다.
일 실시예에 따르면, 상기 제 1 영역은 로직 반도체 소자를 포함하고, 상기 제 2 영역은 입출력 반도체 소자를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 기판 상에 제 1 종횡비를 갖는 제 1 패턴 및 상기 제 1 종횡비와 상이한 제 2 종횡비를 갖는 제 2 패턴을 형성하는 패턴 형성 방법에 있어서, 상기 제 1 패턴이 형성되는 제 1 영역의 상기 기판 상에 제 1 두께를 갖도록 코팅막을 형성하고, 상기 제 2 패턴이 형성되는 제 2 영역의 상기 기판 상에 상기 제 1 두께와 상이한 제 2 두께를 갖도록 상기 코팅막을 형성한 후에, 상기 제 1 영역 및 상기 제 2 영역을 상기 기판으로부터 동일한 깊이를 갖도록 리세스하여 상기 제 1 패턴 및 상기 제 2 패턴을 형성한다.
일 실시예에 따르면, 상기 제 1 종횡비는 상기 제 2 종횡비보다 크고, 상기 제 1 두께는 상기 제 2 두께보다 두꺼울 수 있다.
일 실시예에 따르면, 상기 코팅막은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 코팅막을 약 1mTorr 내지 약 100mTorr의 압력 조건 하에서 형성할 수 있다.
일 실시예에 따르면, 상기 코팅막을 형성하는 것 및 상기 리세스하는 것을, 서로 반복하여 진행할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는, 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 전극, 상기 게이트 전극의 측벽들 상의 게이트 스페이서, 및 상기 게이트 전극의 양 측의 상기 활성 패턴 상에 제공되는 소스/드레인 영역들을 포함하되, 상기 게이트 스페이서는, 상기 게이트 전극의 측벽들과 접촉하는 제 1 부분 및 상기 제 1 부분의 하부에서 상기 활성 패턴을 따라 돌출된 제 2 부분을 포함한다.
일 실시예에 따르면, 상기 제 2 부분은 길이 방향을 따라 그 하부가 상기 제 1 부분을 향해 리세스될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예에 의하면, 서로 인접하는 제 1 게이트 구조체들 사이의 이격 거리가 상대적으로 긴 제 1 영역 및 제 2 게이트 구조체들 사이의 이격 거리가 상대적으로 짧은 제 2 영역 상에 서로 다른 두께들을 갖도록 코팅막을 형성한 후에, 리세스 공정을 진행함으로써 리세스 깊이들을 제어할 수 있다. 즉, 상대적으로 넓은 영역에서 더 깊이 리세스 공정이 진행되는 로딩 효과(Loading effect)를 방지할 수 있고, 따라서, 로딩 효과로 인한 후속 공정에서의 에피택시얼 성장의 편차 발생 또는 콘택 형성시 마진 감소 또는 저항 증가를 방지할 수 있다. 나아가, 리세스양을 조절할 수 있다. 또한, 코팅막으로 하드 마스크 패턴을 보호함으로써, 마스크 선택비를 향상시킬 수 있다. 또한, 코팅막으로 인해 스페이서부들의 식각을 방지하고 보호할 수 있다. 인시츄(In-situ) 공정으로 코팅 및 식각 공정을 진행함으로써, 보다 간이하게 공정이 진행될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법이 제공될 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C'에 따른 단면도이다.
도 1c는 도 1a의 D-D', E-E', 및 F-F'에 따른 단면도이다.
도 2a는 도 1b의 H의 확대도이다.
도 2b는 도 1c의 I의 확대도이다.
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 3b 및 도 3c는 각각 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 A-A', B-B, 및 C-C'에 따른 단면도들이다.
도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 D-D', E-E', 및 F-F'에 따른 단면도들이다.
도 10a 및 도 10b는, 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C'에 따른 단면도이다.
도 1c는 도 1a의 D-D', E-E', 및 F-F'에 따른 단면도이다.
도 2a는 도 1b의 H의 확대도이다.
도 2b는 도 1c의 I의 확대도이다.
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 3b 및 도 3c는 각각 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 A-A', B-B, 및 C-C'에 따른 단면도들이다.
도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 D-D', E-E', 및 F-F'에 따른 단면도들이다.
도 10a 및 도 10b는, 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 1b는 도 1a의 A-A', B-B', 및 C-C'에 따른 단면도이고, 도 1c는 도 1a의 D-D', E-E', 및 F-F'에 따른 단면도이다. 도 2a는 도 1b의 H의 확대도이고, 도 2b는 도 1c의 I의 확대도이다.
도 1a 내지 1c를 참조하면, 기판(100) 상에 활성 패턴들, 및 활성 패턴들을 가로지르는 게이트 구조체들이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다.
기판(100)은 서로 다른 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 활성 패턴들은 제 1 영역(R1)에 제공되는 제 1 활성 패턴(AP1), 및 제 2 영역(R2)에 제공되는 제 2 활성 패턴(AP2)을 포함할 수 있다. 게이트 구조체들은 제 1 활성 패턴(AP1)을 가로지르는 제 1 게이트 구조체(GS1), 및 제 2 활성 패턴(AP2)을 가로지르는 제 2 게이트 구조체(GS2)를 포함할 수 있다.
제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 일 방향으로 연장된 형태일 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 동일한 방향으로 연장되거나, 서로 다른 방향으로 연장될 수 있다. 이하에서, 설명의 편의를 위해, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각이, 제 1 방향(D1)으로 연장된 형태임을 가정하여, 본 발명을 설명한다.
제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각의 장축(long-axis)은 제 1 방향(D1)을 따라 위치할 수 있고, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각의 단축(short-axis)은 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 따라 위치할 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 기판(100)으로부터 기판(100)에 수직한 방향으로 돌출된 형태일 수 있다. 즉, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 제 1 방향(D1) 및 제 2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다.
제 1 활성 패턴(AP1)의 양 측에 제 1 소자분리 패턴들(102)이 배치될 수 있고, 제 2 활성 패턴(AP2)의 양 측에 제 2 소자분리 패턴들(104)이 배치될 수 있다. 제 1 및 제 2 소자분리 패턴들(102, 104)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 제 1 및 제 2 소자분리 패턴들(102, 104)의 각각은, 제 1 방향(D1)을 따라 연장된 형태일 수 있다. 제 1 소자분리 패턴들(102)은 제 1 활성 패턴(AP1)을 사이에 두고 제 2 방향(D2)을 따라 서로 이격될 수 있고, 제 2 소자분리 패턴들(104)은 제 2 활성 패턴(AP2)을 사이에 두고 제 2 방향(D2)을 따라 서로 이격될 수 있다.
제 1 소자분리 패턴들(102)의 각각은, 제 1 활성 패턴(AP1)의 측벽의 일부를 덮을 수 있다. 즉, 제 1 소자분리 패턴들(102)에 의해 제 1 활성 패턴(AP1)의 상부가 노출될 수 있다. 제 1 소자분리 패턴들(102)에 의해 노출된 제 1 활성 패턴(AP1)의 상부는 제 1 활성 핀(AF1)으로 정의될 수 있다. 제 2 소자분리 패턴들(104)의 각각은, 제 2 활성 패턴(AP2)의 측벽의 일부를 덮을 수 있다. 즉, 제 2 소자분리 패턴들(104)에 의해 제 2 활성 패턴(AP2)의 상부가 노출될 수 있다. 제 2 소자분리 패턴들(104)에 의해 노출된 제 2 활성 패턴(AP2)의 상부는 제 2 활성 핀(AF2)으로 정의될 수 있다.
제 1 게이트 구조체(GS1)는 복수 개로 제공될 수 있고, 복수 개의 제 1 게이트 구조체들(GS1)의 각각은 각각 제 1 활성 패턴(AP1)을 가로지를 수 있다. 제 2 게이트 구조체(GS2)도 복수 개로 제공될 수 있고, 복수 개의 제 2 게이트 구조체들(GS2)의 각각은 제 2 활성 패턴(AP2)을 가로지를 수 있다. 복수 개의 제 1 게이트 구조체들(GS1)의 각각은 제 2 방향(D2)으로 연장될 수 있고, 제 1 방향(D1)을 따라 서로 이격될 수 있다. 더하여, 복수 개의 제 2 게이트 구조체들(GS2)의 각각은 제 2 방향(D2)으로 연장될 수 있고, 제 1 방향(D1)을 따라 서로 이격될 수 있다. 서로 인접하는 제 1 게이트 구조체들(GS1) 사이의 제 1 이격 거리(d1)는, 서로 인접하는 제 2 게이트 구조체들(GS2) 사이의 제 2 이격 거리(d2)보다 클 수 있다.
제 1 게이트 구조체(GS1)는 제 1 활성 패턴(AP1)을 가로지를 수 있고, 제 1 활성 핀(AF1)의 상면 및 양 측벽들을 덮을 수 있다. 제 1 활성 핀(AF1)은 제 1 게이트 구조체(GS1) 아래에 국소적으로 배치될 수 있다. 제 1 활성 핀(AF1)은 제 1 채널 영역(CHR1)을 포함할 수 있다. 제 2 게이트 구조체(GS2)는 제 2 활성 패턴(AP2)을 가로지를 수 있고, 제 2 활성 핀(AF2)의 상면 및 양 측벽들을 덮을 수 있다. 제 2 활성 핀(AF2)은 제 2 게이트 구조체(GS2) 아래에 국소적으로 배치될 수 있다. 제 2 활성 핀(AF2)은 제 2 채널 영역(CHR2)을 포함할 수 있다.
도 1a, 도 1b, 그리고 도 2a를 참조하면, 제 1 게이트 구조체(GS1)는 제 1 활성 패턴(AP1)을 가로지르는 제 1 게이트 전극(150), 제 1 게이트 전극(150)의 양 측벽들 상의 제 1 게이트 스페이서(120), 및 제 1 게이트 전극(150)과 제 1 게이트 스페이서(120) 사이의 제 1 게이트 유전 패턴(140)을 포함할 수 있다.
제 1 게이트 스페이서(120)는 제 1 부분(120a) 및 제 1 돌출부(120b)를 포함할 수 있다. 제 1 게이트 스페이서의 제 1 부분(120a)은 제 1 게이트 전극(150)의 외측면과 접촉하는 부분으로, 제 1 게이트 전극(150)과 동일한 길이 방향을 가질 수 있다. 제 1 돌출부(120b)는 제 1 게이트 스페이서(120)의 하부에서, 제 1 활성 패턴(AP1)을 따라 제 1 부분(120a)으로부터 돌출된 부분일 수 있다. 제 1 돌출부(120b)는 제 1 게이트 전극(150)으로부터 외측을 향해 돌출될 수 있다. 일 예로, 제 1 돌출부(120b)는 제 1 방향(D1)을 따라 연장될 수 있다. 제 1 돌출부(120b)는 제 1 부분(120a)으로부터 제 1 길이(L1)만큼 돌출될 수 있다. 선택적으로, 제 1 돌출부(120b)의 하부는, 제 1 게이트 전극(150)을 향해 리세스될 수 있다. 일 예로, 제 1 돌출부(120b)의 하부는, 제 1 게이트 전극(150)을 향해 라운드질 수 있다.
제 1 게이트 유전 패턴(140)은 제 1 게이트 전극(150)과 제 1 활성 핀(AF1) 사이에도 배치될 수 있고, 제 1 활성 핀(AF1)으로부터 수평적으로 연장되어 제 1 소자분리 패턴들(102)의 각각의 상면을 부분적으로 덮을 수 있다. 제 1 게이트 유전 패턴(140)은 제 1 게이트 전극(150)의 바닥면을 따라 연장될 수 있다.
도 1a, 도 1c, 그리고 도 2b를 참조하면, 제 2 게이트 구조체(GS2)는 제 2 활성 패턴(AP2)을 가로지르는 제 2 게이트 전극(152), 제 2 게이트 전극(152)의 양 측벽들 상의 제 2 게이트 스페이서(122), 및 제 2 게이트 전극(152)과 제 2 게이트 스페이서(122) 사이의 제 2 게이트 유전 패턴(142)을 포함할 수 있다.
제 2 게이트 스페이서(122)는 제 2 부분(122a) 및 제 2 돌출부(122b)를 포함할 수 있다. 제 2 게이트 스페이서의 제 2 부분(122a)은 제 2 게이트 전극(152)의 외측면과 접촉하는 부분으로, 제 2 게이트 전극(152)과 동일한 길이 방향을 가질 수 있다. 제 2 돌출부(122b)는 제 2 게이트 스페이서(122)의 하부에서, 제 2 활성 패턴(AP2)을 따라 제 2 부분(122a)으로부터 돌출된 부분일 수 있다. 제 2 돌출부(122b)는 제 2 게이트 전극(152)으로부터 외측을 향해 돌출될 수 있다. 일 예로, 제 2 돌출부(122b)는 제 1 방향(D1)을 따라 연장될 수 있다. 제 2 돌출부(122b)는 제 2 부분(122a)으로부터 제 2 길이(L2)만큼 돌출될 수 있다. 이 때, 제 2 길이(L2)는 제 1 길이(L1)보다 짧을 수 있다. 일 예로, 제 2 길이(L2)는 제 1 길이(L1)보다 약 5Å 내지 약 2nm 짧을 수 있다. 선택적으로, 제 2 돌출부(122b)의 하부는, 제 2 게이트 전극(152)을 향해 리세스될 수 있다. 일 예로, 제 2 돌출부(122b)의 하부는, 제 2 게이트 전극(152)을 향해 라운드질 수 있다.
제 2 게이트 유전 패턴(142)은 제 2 게이트 전극(152)과 제 2 활성 핀(AF2) 사이에도 배치될 수 있고, 제 2 활성 핀(AF2)으로부터 수평적으로 연장되어 제 2 소자분리 패턴들(104)의 각각의 상면을 부분적으로 덮을 수 있다. 제 2 게이트 유전 패턴(142)은 제 2 게이트 전극(152)의 바닥면을 따라 연장될 수 있다.
제 1 소스/드레인 영역들(SD1)은 제 1 활성 패턴(AP1)을 시드로 하여 형성된 에피택시얼 패턴들일 수 있다. 제 1 소스/드레인 영역들(SD1)은 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
제 2 게이트 구조체(GS2)의 양 측에 제 2 소스/드레인 영역들(SD2)이 배치될 수 있다. 제 2 소스/드레인 영역들(SD2)은 제 2 게이트 구조체(GS2) 양 측의 제 2 활성 패턴(AP2) 상에 각각 배치될 수 있다.
제 2 소스/드레인 영역들(SD2)은 제 2 활성 패턴(AP2)을 시드로 하여 형성된 에피택시얼 패턴들일 수 있다. 제 2 소스/드레인 영역들(SD2)은 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 게이트 전극들(150, 152)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 제 1 및 제 2 게이트 스페이서들(120, 122)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 제 1 및 제 2 게이트 유전 패턴들(140, 142)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 제 1 및 제 2 게이트 유전 패턴들(140, 142)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
기판(100) 상에, 제 1 및 제 2 게이트 구조체들(GS1, GS2)의 각각의 양 측벽들, 제 1 및 제 2 소스/드레인 영역들(SD1, SD2), 및 보조 스페이서들(110)을 덮는 하부 층간 절연막(130)이 배치될 수 있다. 하부 층간 절연막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제 1 및 제 2 게이트 구조체들(GS1, GS2)을 포함하는 기판(100) 상에 상부 층간 절연막이 추가로 배치될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(130)을 관통하여 제 1 소스/드레인 영역들(SD1)을 노출시키는 제 1 콘택 홀들, 및 제 2 소스/드레인 영역들(SD2)을 노출시키는 제 2 콘택 홀들 이 배치될 수 있다. 제 1 및 제 2 콘택 홀들 내에 콘택 플러그들이 배치될 수 있다. 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 배선들은 콘택 플러그들을 통해 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)에 각각 연결될 수 있다. 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다. 도 3b 및 도 3c는 각각 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이고, 도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 A-A', B-B, 및 C-C'에 따른 단면도들이고, 도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 D-D', E-E', 및 F-F'에 따른 단면도들이다.
도 3a 내지 3c를 참조하면, 서로 다른 제 1 영역(R1) 및 제 2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 제 1 영역(R1)에서 기판(100)을 패터닝하여 제 1 활성 패턴(AP1)을 정의하는 제 1 트렌치들(101)이 형성될 수 있다. 제 2 영역(R2)에서 기판(100)을 패터닝하여 제 2 활성 패턴(AP2)을 정의하는 제 2 트렌치들(103)이 형성될 수 있다. 제 1 트렌치들(101) 및 제 2 트렌치들(103)은 동시에 형성될 수 있다. 제 1 트렌치들(101)은 제 1 방향(D1)으로 연장될 수 있고, 제 1 방향(D1)에 교차하는 제 2 방향(D2)을 따라 서로 이격될 수 있다. 이에 따라, 제 1 활성 패턴(AP1)은 제 1 방향(D1)으로 연장되는 형태로 형성될 수 있다. 더하여, 제 2 트렌치들(103)은 제 1 방향(D1)으로 연장될 수 있고, 제 2 방향(D2)을 따라 서로 이격될 수 있다. 이에 따라, 제 2 활성 패턴(AP2)은 제 1 방향(D1)으로 연장되는 형태로 형성될 수 있다.
제 1 및 제 2 트렌치들(101, 103)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 마스크 패턴들을 식각 마스크로 하여 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 도시되지 않았지만, 일 실시예에 따르면, 제 1 및 제 2 트렌치들(101, 103)의 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있고, 이에 따라, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각의 폭은 위로 갈수록 좁아지도록 형성될 수 있다.
제 1 트렌치들(101)을 채우는 제 1 소자분리 패턴들(102), 및 제 2 트렌치들(103)을 채우는 제 2 소자분리 패턴들(104)이 형성될 수 있다. 제 1 및 제 2 소자분리 패턴들(102, 104)을 형성하는 것은, 기판(100) 상에 제 1 및 제 2 트렌치들(101, 103)을 채우는 소자분리막을 형성하는 것, 및 마스크 패턴이 노출될 때까지 소자분리막을 평탄화하는 것을 포함할 수 있다.
계속하여, 제 1 및 제 2 소자분리 패턴들(102, 104)의 각각의 상면을 리세스하여, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각의 상부를 노출시킬 수 있다. 제 1 및 제 2 소자분리 패턴들(102, 104)의 각각의 상면을 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 제 1 및 제 2 활성 패턴들(AP1, AP2)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 제 1 소자분리 패턴들(102)에 의해 노출된 제 1 활성 패턴(AP1)의 상부는 제 1 활성 핀(AF1)으로 정의되고, 제 2 소자분리 패턴들(104)에 의해 노출된 제 2 활성 패턴(AP2)의 상부는 제 2 활성 핀(AF2)으로 정의될 수 있다. 제 1 및 제 2 소자분리 패턴들(102, 104)의 각각의 상면을 리세스하는 동안, 마스크 패턴들이 제거될 수 있고, 이에 따라, 제 1 및 제 2 활성 핀들(AF1, AF2)의 각각의 상면이 노출될 수 있다.
도 4a 내지 도 4c를 참조하면, 먼저, 기판(100) 상에 제 1 및 제 2 활성 핀들(AF1, AF2)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다.
희생 게이트막을 패터닝하여, 기판(100) 상에 제 1 활성 핀(AF1)을 가로지르는 제 1 희생 게이트 패턴(107a), 및 제 2 활성 핀(AF2)을 가로지르는 제 2 희생 게이트 패턴(107b)이 형성될 수 있다. 제 1 및 제 2 희생 게이트 패턴들(107a, 107b)을 형성하는 것은, 제 1 영역(R1)의 희생 게이트막 상에 제 1 게이트 마스크 패턴(109a)을 형성하는 것, 제 2 영역(R2)의 희생 게이트막 상에 제 2 게이트 마스크 패턴(109b)을 형성하는 것, 및 제 1 및 제 2 게이트 마스크 패턴들(109a, 109b)을 식각 마스크로 하여 희생 게이트막을 식각하는 것을 포함할 수 있다. 제 1 및 제 2 게이트 마스크 패턴들(109a, 109b)은 일 예로, 실리콘 질화물을 포함할 수 있다. 희생 게이트막을 식각하는 것은, 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
제 1 및 제 2 희생 게이트 패턴들(107a, 107b)이 형성된 후, 제 1 및 제 2 희생 게이트 패턴들(107a, 107b)의 각각의 양 측의 식각 정지막을 제거하여, 제 1 희생 게이트 패턴(107a) 아래에 제 1 식각 정지 패턴(105a) 및 제 2 희생 게이트 패턴(107b) 아래에 제 2 식각 정지 패턴(105b)이 각각 형성될 수 있다. 제 1 식각 정지 패턴(105a)은 제 1 희생 게이트 패턴(107a)의 바닥면을 따라 연장되어, 제 1 소자분리 패턴들(102)의 각각의 상면의 일부를 덮을 수 있다. 제 2 식각 정지 패턴(105b)은 제 2 희생 게이트 패턴(107b)의 바닥면을 따라 연장되어, 제 2 소자분리 패턴들(104)의 각각의 상면의 일부를 덮을 수 있다.
제 1 희생 게이트 패턴(107a)이 제 1 활성 핀(AF1)을 가로지르도록 형성됨에 따라, 제 1 채널 영역(CHR1) 및 제 1 희생 영역들(SR1)이 제 1 활성 핀(AF1)에 각각 정의될 수 있다. 제 1 채널 영역(CHR1)은, 제 1 희생 게이트 패턴(107a) 아래에 위치하고 제 1 희생 게이트 패턴(107a)과 중첩되는, 제 1 활성 핀(AF1)의 일부분이다. 제 1 희생 영역들(SR1)은, 제 1 희생 게이트 패턴(107a)의 양측에 위치하고 제 1 채널 영역(CHR1)에 의해 수평적으로 분리된 제 1 활성 핀(AF1)의 다른 부분들이다.
더하여, 제 2 희생 게이트 패턴(107b)이 제 2 활성 핀(AF2)을 가로지르도록 형성됨에 따라, 제 2 채널 영역(CHR2) 및 제 2 희생 영역들(SR2)이 제 2 활성 핀(AF2)에 각각 정의될 수 있다. 제 2 채널 영역(CHR2)은, 제 2 희생 게이트 패턴(107b) 아래에 위치하고 제 2 희생 게이트 패턴(107b)과 중첩되는, 제 2 활성 핀(AF2)의 일부분이다. 제 2 희생 영역들(SR2)은, 제 2 희생 게이트 패턴(107b)의 양측에 위치하고 제 2 채널 영역(CHR2)에 의해 수평적으로 분리된 제 2 활성 핀(AF2)의 다른 부분들이다.
제 1 식각 정지 패턴(105a), 제 1 희생 게이트 패턴(107a), 및 제 1 게이트 마스크 패턴(109a)은 제 1 희생 게이트 구조체(SGS1)로 정의되고, 제 2 식각 정지 패턴(105b), 제 2 희생 게이트 패턴(107b), 및 제 2 게이트 마스크 패턴(109b)은 제 2 희생 게이트 구조체(SGS2)로 정의될 수 있다.
일 실시예에 따르면, 제 1 영역(R1)의 기판(100) 상에 제 1 활성 패턴(AP1)을 각각 가로지르는 복수 개의 제 1 희생 게이트 구조체들(SGS1)이 형성될 수 있고, 제 2 영역(R2)의 기판(100) 상에 제 2 활성 패턴(AP2)을 각각 가로지르는 복수 개의 제 2 희생 게이트 구조체들(SGS2)이 형성될 수 있다. 서로 인접하는 제 1 희생 게이트 구조체들(SGS1) 사이의 제3 거리(d3)은, 서로 인접하는 제 2 희생 게이트 구조체들(SGS2) 사이의 제4 거리(d4)보다 클 수 있다. 즉 이에 따라, 서로 인접하는 제 1 희생 게이트 구조체들(SGS1)에 의해 노출되는 제 1 활성 핀(AF1)의 제 1 희생 영역들(SR1)의 각각의 길이는, 서로 인접하는 제 2 희생 게이트 구조체들(SGS2)에 의해 노출되는 제 2 활성 핀(AF2)의 제 2 희생 영역들(SR2)의 각각의 길이보다 길 수 있다. 여기서, 제 1 희생 영역들(SR1)의 각각의 길이는 제 1 활성 패턴(AP1)의 장축 방향(일 예로, 제 1 방향(D1))에 따른 거리이고, 제 2 희생 영역들(SR2)의 각각의 길이는 제 2 활성 패턴(AP2)의 장축 방향(일 예로, 제 1 방향(D1))에 따른 거리이다.
도 5a 내지 도 5c를 참조하면, 먼저, 기판(100)의 전면 상에 게이트 스페이서막 및 스페이서 희생막이 형성될 수 있다. 게이트 스페이서막은 제 1 및 제 2 활성 패턴들(AP1, AP2), 및 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2)을 컨포말하게 덮을 수 있다. 그 후, 스페이서 희생막은 제 1 및 제 2 활성 패턴들(AP1, AP2), 및 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2), 그리고 게이트 스페이서막을 컨포말하게 덮을 수 있다. 일 예로, 게이트 스페이서막은 실리콘 질화물을 포함하고, 스페이서 희생막은 산화물을 포함할 수 있다. 게이트 스페이서막 및 스페이서 희생막은 일 예로, 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
이후에, 게이트 스페이서막 및 스페이서 희생막을 패터닝하여, 제 1 및 제 2 스페이서 부들(SP1,SP2)을 형성한다. 일 예로, 이방성 식각 공정을 수행하여 제 1 및 제 2 스페이서 부들(SP1,SP2)을 형성할 수 있다. 제 1 스페이서 부(SP1)는 제 1 게이트 스페이서(120) 및 제 1 희생 스페이서(124)를 포함할 수 있다. 제 1 게이트 스페이서(120) 및 제 1 희생 스페이서(124)는 제 1 희생 게이트 패턴(107a)의 외측벽 상에 형성될 수 있다. 제 2 스페이서 부(SP2)는 제 2 게이트 스페이서(122) 및 제 2 희생 스페이서(126)를 포함할 수 있다. 제 2 게이트 스페이서(122) 및 제 2 희생 스페이서(126)는 제 2 희생 게이트 패턴(107b)의 외측벽 상에 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 기판(100)의 전면 상에 코팅막(170)이 형성될 수 있다. 코팅막(170)은 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2), 그리고 제 1 및 제 2 스페이서 부들(SP1,SP2)를 컨포말하게 덮을 수 있다. 코팅막(170)은 실리콘 산화물을 포함할 수 있다. 일 예로, 코팅막(170)은 사염화규소(SiCl4) 및 산소(O2)가 반응하여 증착된 실리콘 산화막일 수 있다. 코팅막(170)은 제 1 및 제 2 희생 스페이서들(124,126)과 동일한 물질을 포함할 수 있다. 이로 인해, 제 1 및 제 2 희생 스페이서들(124,126)은 보다 얇은 두께로 제공될 수 있다.
코팅막(170)은 낮은 압력 조건 하에서 형성된다. 일 예로, 코팅막(170)은 약 1mTorr 내지 약 100mTorr의 압력 조건 하에서 형성될 수 있다. 또한, 코팅막(170)을 PECVD 방법으로 형성하는 경우, 코팅막(170)은 약 100V 이하의 바이어스 전력이 공급되는 조건 하에서 형성될 수 있다. 코팅막(170)은 제 1 영역(R1)의 제 1 희생 게이트 구조체들(SGS1, SGS2) 및 제 1 활성 패턴(AP1) 상에는 제 1 두께(w1)로 생성되고, 제 2 영역(R2)의 제 2 희생 게이트 구조체들(SGS1, SGS2) 및 제 2 활성 패턴(AP2) 상에는 제 2 두께(w2)로 생성될 수 있다. 제 2 두께(w2)는 제 1 두께(w1)와 상이할 수 있다. 제 2 두께(w2)는 제 1 두께(w1)보다 작을 수 있다. 즉, 낮은 압력과 낮은 전력 조건 하에서 증착 공정이 진행됨에 따라, 공정 환경으로의 노출 정도에 따라 형성되는 코팅막(170)의 두께들(w1,w2)이 상이할 수 있다. 제 2 영역(R2)의 제 2 희생 게이트 구조체들(SGS1, SGS2)보다 제 1 영역(R1)의 제 1 희생 게이트 구조체들(SGS1, SGS2) 간의 간격이 넓으므로, 제 1 영역(R1)은 제 2 영역(R2)보다 증착 공정이 수행되기 용이할 수 있다. 따라서, 제 1 영역(R1) 및 제 2 영역(R2)간에 코팅막(170)의 두께들(w1,w2) 간의 차이가 발생할 수 있다. 또한, 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2)의 상부에도 코팅막(170)이 상대적으로 두껍게 형성될 수 있다. 일 예로, 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2)의 상부에는 제 2 두께(w2)보다 두껍게 코팅막(170)이 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 코팅막(170)의 형성 후에, 제 1 및 제 2 리세스 영역들(RR1,RR2)을 형성하는 리세스 공정을 진행할 수 있다. 제 1 리세스 영역(RR1)은 제 1 희생 게이트 구조체들(SGS1, SGS2) 사이의 제 1 활성 패턴(AP1) 내에 형성될 수 있다. 이로 인해, 제 1 활성 핀(AF1)의 제 1 희생 영역들(SR1)이 제거될 수 있다. 제 1 희생 영역들(SR1)을 제거하는 것은, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 제 1 리세스 영역(RR1)은 설정 깊이(D)를 갖도록 리세스될 수 있다. 제 2 리세스 영역(RR2)은 제 2 희생 게이트 구조체들(SGS1, SGS2) 사이의 제 2 활성 패턴(AP2) 내에 형성될 수 있다. 이로 인해, 제 2 활성 핀(AF2)의 제 2 희생 영역들(SR2)이 제거될 수 있다. 제 2 희생 영역들(SR2)을 제거하는 것은, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 제 2 리세스 영역(RR2)은 설정 깊이(D)를 갖도록 리세스될 수 있다. 구체적으로, 제 1 및 제 2 희생 영역들(SR1,SR2)을 제거하는 것은, 게이트 스페이서막에 대하여 상대적으로 높은 식각 선택비를 갖는 식각 조건을 이용하여 제 1 및 제 2 희생 영역들(SR1,SR2)을 식각하는 것을 포함할 수 있다. 이 때, 제 1 및 제 2 스페이서들(120,122)과 접촉하는 제 1 및 제 2 희생 영역들(SR1,SR2)의 상부는, 제 1 및 제 2 스페이서들(120,122)의 하면을 따라 리세스될 수 있다. 일 예로, 제 1 및 제 2 스페이서들(120,122)과 접촉하는 제 1 및 제 2 희생 영역들(SR1,SR2)의 상부는, 제 1 및 제 2 채널 영역들(CHR1,CHR2)을 향해 라운드질 수 있다.
일반적으로, 제 1 및 제 2 희생 영역들(SR1,SR2)을 함께 리세스하는 경우, 상대적으로 접촉 면적이 넓은 제 1 희생 영역(SR1)의 리세스 깊이가 제 2 희생 영역(SR2)보다 깊게 형성될 수 있다. 그러나, 본 발명에서는 제 1 및 제 2 희생 영역들(SR1,SR2)의 리세스 공정 전에, 제 1 영역(R1) 및 제 2 영역(R2)에 상이한 두께들(w1,w2)을 갖는 코팅막(170)을 증착시킴으로써, 리세스 깊이가 동일하게 형성되도록 제어할 수 있다. 선택적으로, 제 1 희생 영역(SR1)의 리세스 깊이가 제 2 희생 영역(SR2)의 리세스 깊이보다 작도록 제어할 수 있다.
제 1 및 제 2 희생 영역들(SR1,SR2)의 리세스 공정과 코팅막(170) 형성 공정은, 서로 반복되어 진행될 수 있다. 즉, 1차적으로 코팅막(170) 형성 공정 및 리세스 공정을 진행한 후에, 2차적으로 코팅막(170) 형성 및 리세스 공정을 진행할 수 있다. 코팅막(170) 형성 공정 및 리세스 공정이 인시츄(In-situ)로 이루어짐에 따라, 시공간의 제약없이 공정 조건을 변화하여 반복 진행할 수 있다.
리세스 공정이 진행되면서, 제 1 및 제 2 스페이서 부들(SP1,SP2)의 일부가 함께 식각될 수 있다. 일 예로, 제 1 및 제 2 스페이서 부들(SP1,SP2)의 측부가 함께 식각될 수 있다. 이 때, 제 1 영역(R1)의 코팅막(170)은 제 2 영역(R2)의 코팅막(170)에 비해 두껍게 형성되어 있으므로, 제 1 스페이서 부(SP1)는 제 2 스페이서 부(SP2)에 비해 식각양이 적을 수 있다. 따라서, 리세스 공정 후에, 세정 공정을 진행하여 제 1 및 제 2 희생 스페이서들(124,126)을 제거하면, 제 2 게이트 스페이서(122)에 비해 제 1 게이트 스페이서(120)의 잔량이 클 수 있다. 일 예로, 불산(HF)을 이용하여 세정 공정을 진행하고, 제 1 및 제 2 희생 스페이서들(124,126)을 제거할 수 있다.
따라서, 다시 도 2a 및 도 2b를 참조하면, 제 1 게이트 스페이서(120)의 하부에는, 제 1 희생 게이트 패턴(107a)으로부터 외측으로 연장되는 제 1 돌출부들(120b)이 형성될 수 있다. 제 1 돌출부들(120b)은 제 1 방향(D1)을 따라 위치할 수 있다. 제 1 돌출부들(120b)은 제 1 게이트 스페이서(120)로부터 제 1 길이(L1)만큼 돌출될 수 있다. 제 2 게이트 스페이서(122)의 하부에는, 제 2 희생 게이트 패턴(107b)으로부터 외측으로 연장되는 제 2 돌출부들(122b)이 형성될 수 있다. 제 2 돌출부들(122b)은 제 1 방향(D1)을 따라 위치할 수 있다. 제 2 돌출부들(122b)은 제 2 게이트 스페이서(122)로부터 제 2 길이(L2)만큼 돌출될 수 있다. 이 때, 제 2 길이(L2)는 제 1 길이(L1)보다 짧을 수 있다. 일 예로, 제 2 길이(L2)는 제 1 길이(L1)보다 약 5? 내지 약 2nm 짧을 수 있다. 즉, 제 1 및 제 2 게이트 스페이서들(120)의 식각 양을 제어함에 따라, 제 1 및 제 2 돌출부들(120b,122b)의 길이가 서로 다르게 형성될 수 있다. 선택적으로, 리세스 공정이 진행됨에 따라, 제 1 및 제 2 돌출부들(120b,122b)의 하측부는 제 1 및 제 2 희생 게이트 패턴들(107a,107b)을 향해 리세스될 수 있다.
또한, 일반적으로, 이방성 식각 공정이 진행되는 동안, 제 1 및 제 2 게이트 마스크 패턴들(109a,109b)의 일부 및 제 1 및 제 2 게이트 스페이서막들(120,122)의 일부가 제거될 수 있다. 그러나, 본 발명의 실시예에 따르면, 코팅막(170)을 도포함으로써, 제 1 및 제 2 게이트 마스크 패턴들(109a,109b) 및 제 1 및 제 2 게이트 스페이서막들(120,122)을 보호할 수 있다.
도 8a 내지 도 8c를 참조하면, 제 1 희생 게이트 구조체(SGS1)의 양 측에 제 1 소스/드레인 영역들(SD1)이 형성될 수 있고, 제 2 희생 게이트 구조체(SGS2)의 양 측에 제 2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 동시에 형성될 수 있다.
제 1 및 제 2 소스/드레인 영역들(SD1, SD2)을 형성하는 것은, 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 즉, 제 1 소스/드레인 영역들(SD1)의 각각은 제 1 활성 패턴(AP1)의 상면을 시드로 하여 성장된 에피택시얼 패턴일 수 있고, 제 2 소스/드레인 영역들(SD2)의 각각은 제 2 활성 패턴(AP2)의 상면을 시드로 하여 성장된 에피택시얼 패턴일 수 있다. 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 일 예로, 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인을 위한 제 1 에피택시얼 층, 및 PMOSFET의 소스/드레인을 위한 제 2 에피택시얼 층이 형성될 수 있다. 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 제 1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 에피택시얼 공정과 동시에 또는 에피택시얼 공정 후, 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)에 불순물이 도핑될 수 있다. 도시되지 않았지만, 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 각각 복수의 에피택시얼층들을 포함할 수 있다. 일 예로, 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 각각, 제 1 및 제 2 활성 패턴들(AP1,AP2)과 접하는 버퍼층으로 저농도의 반도체 물질을 포함하는 제 1 에피택시얼층(미도시), 제 1 에피택시얼층(미도시)으로부터 연장되고 고농도의 반도체 물질을 포함하는 제 2 에피택시얼층(미도시), 그리고 제 2 에피택시얼층(미도시) 상에 배치되는 캡핑층인 제 3 에피택시얼층(미도시)을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)이 형성된 기판(100) 상에 하부 층간 절연막(130)이 형성될 수 있다. 하부 층간 절연막(130)은 제 1 및 제 2 소스/드레인 영역들(SD1, SD2), 및 제 1 및 제 2 희생 게이트 구조체들(SGS1, SGS2)을 덮도록 형성될 수 있다. 하부 층간 절연막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(130)을 식각하여, 제 1 및 제 2 희생 게이트 패턴들(107a, 107b)의 각각의 상면이 노출될 수 있다. 하부 층간 절연막(130)의 식각 공정 동안, 제 1 및 제 2 게이트 마스트 패턴들(109a, 109b)이 제거될 수 있다. 이 후, 제 1 및 제 2 희생 게이트 패턴들(107a, 107b)이 제거될 수 있다. 이에 따라, 제 1 게이트 스페이서들(120) 사이에서 제 1 활성 핀(AF1)의 제 1 채널 영역(CHR1)을 노출하는 제 1 갭 영역(160), 및 제 2 게이트 스페이서들(122) 사이에서 제 2 활성 핀(AF2)의 제 2 채널 영역(CHR2)을 노출하는 제 2 갭 영역(162)이 형성될 수 있다. 제 1 및 제 2 갭 영역들(160, 162)을 형성하는 것은, 제 1 및 제 2 게이트 스페이서들(120, 122), 하부 층간절연막(130), 및 제 1 및 제 2 식각 정지 패턴들(105a, 105b)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여, 제 1 및 제 2 희생 게이트 패턴들(107a, 107b)을 식각하는 것을 포함할 수 있다. 더하여, 제 1 갭 영역(160)을 형성하는 것은, 제 1 식각 정지 패턴(105a)을 제거하여 제 1 활성 핀(AF1)의 제 1 채널 영역(CHR1)을 노출하는 것을 포함할 수 있고, 제 2 갭 영역(162)을 형성하는 것은, 제 2 식각 정지 패턴(105b)을 제거하여 제 2 활성 핀(AF2)의 제 2 채널 영역(CHR2)을 노출하는 것을 포함할 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 제 1 갭 영역(160)을 채우는 제 1 게이트 유전 패턴(140) 및 제 1 게이트 전극(150)이 형성될 수 있다. 더하여, 제 2 갭 영역(162)을 채우는 제 2 게이트 유전 패턴(142) 및 제 2 게이트 전극(152)이 형성될 수 있다.
구체적으로, 제 1 및 제 2 갭 영역들(160, 162)을 포함하는 기판(100) 상에 게이트 유전막(미도시)이 형성되어, 제 1 및 제 2 갭 영역들(160, 162)의 각각의 일부를 채울 수 있다. 게이트 유전막은 제 1 및 제 2 채널 영역들(CHR1, CHR2)을 덮도록 형성될 수 있다. 게이트 유전막은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 제 1 및 제 2 갭 영역들(160, 162)의 각각의 잔부를 채울 수 있다. 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
차례로 적층된 게이트 유전막 및 게이트 막을 평탄화하여 제 1 게이트 유전 패턴(140), 제 2 게이트 유전 패턴(142), 제 1 게이트 전극(150), 및 제 2 게이트 전극(152)이 동시에 형성될 수 있다. 평탄화 공정에 의해 하부 층간절연막(130)의 상면, 및 제 1 및 제 2 게이트 스페이서들(120, 122)의 각각의 상면들이 노출될 수 있다. 제 1 및 제 2 게이트 유전 패턴들(140, 142)의 각각은 제 1 및 제 2 게이트 전극(150, 152)의 각각의 바닥면을 따라 연장될 수 있다. 제 1 게이트 유전 패턴(140)은 제 1 게이트 전극(150)의 양 측벽들 상에 배치되어 제 1 게이트 전극(150)과 제 1 게이트 스페이서(120) 사이에 개재될 수 있다. 제 2 게이트 유전 패턴(142)은 제 2 게이트 전극(152)의 양 측벽들 상에 배치되어 제 2 게이트 전극(152)과 제 2 게이트 스페이서(122) 사이에 개재될 수 있다.
제 1 게이트 전극(150) 아래에 배치되는 제 1 활성 핀(AF1)의 제 1 채널 영역(CHR1)은 제 1 소스/드레인 영역들(SD1) 사이에 개재될 수 있고, 제 2 게이트 전극(152) 아래에 배치되는 제 2 활성 핀(AF2)의 제 2 채널 영역(CHR2)은 제 2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다. 제 1 게이트 유전 패턴(140), 제 1 게이트 전극(150), 및 제 1 게이트 스페이서(120)는 제 1 게이트 구조체(GS1)로 정의되고, 제 2 게이트 유전 패턴(142), 제 2 게이트 전극(152), 및 제 2 게이트 스페이서(122)는 제 2 게이트 구조체(GS2)로 정의된다.
도시되지 않았지만, 제 1 및 제 2 게이트 구조체들(GS1, GS2)을 포함하는 기판(100) 상에 상부 층간 절연막이 형성될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(130)을 관통하여 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)을 각각 노출시키는 제 1 콘택 홀, 및 제 2 콘택 홀이 형성될 수 있고, 제 1 및 제 2 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 배선들은 상부 층간 절연막 상에 형성되어, 콘택 플러그들을 통해 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)에 각각 연결될 수 있다.
도 10a 및 도 10b는, 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다. 도 10a는 도 1a의 A-A', B-B', 및 C-C'에 따른 단면도이고, 도 10b는 도 1a의 D-D', E-E', 및 F-F'에 따른 단면도이다. 도 1a 내지 도 2b를 참조하여 설명한 반도체 소자와 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 10a 및 도 10b를 참조하면, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 기판(100)으로부터 기판(100)에 수직한 방향으로 돌출된 형태일 수 있다. 즉, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 제 1 방향(D1) 및 제 2 방향(D2) 모두에 수직한 제 3 방향(D3)으로 돌출될 수 있다. 이 때, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 각각은, 제 3 방향(D3)을 따라 그 폭이 점점 좁아지는 구조로 형성될 수 있다.
제 1 소자분리 패턴들(102)의 각각은, 제 1 활성 패턴(AP1)의 측벽의 일부를 덮을 수 있고, 제 1 소자분리 패턴들(102)에 의해 노출된 제 1 활성 패턴(AP1)의 상부는 제 1 활성 핀(AF1)으로 정의될 수 있다. 이 때, 제 1 활성 핀(AF1)은 제 1 부분(P1) 및 제 2 부분(P2)을 가질 수 있다. 제 1 활성 핀의 제 1 부분(P1)은, 제 1 소자분리 패턴들(102)의 상면을 기점으로, 제 1 활성 핀의 제 1 부분(P1)의 중심을 향해 경사지는 경사부일 수 있다. 제 1 활성 핀의 제 2 부분(P2)은, 제 1 활성 핀의 제 1 부분(P1)의 상단에서 연장되어, 제 1 활성 핀의 제 1 부분(P1)보다 완만한 경사를 갖는 돌출부일 수 있다. 제 1 활성 핀의 제 1 부분(P1) 및 제 2 부분(P2)의 폭들, 높이들, 그리고 경사각들 각각은, 공정 조건에 따라 상이하게 형성될 수 있다.
이와 마찬가지로, 제 2 소자분리 패턴들(104)의 각각은, 제 2 활성 패턴(AP2)의 측벽의 일부를 덮을 수 있고, 제 2 소자분리 패턴들(104)에 의해 노출된 제 2 활성 패턴(AP2)의 상부는 제 2 활성 핀(AF2)으로 정의될 수 있다. 이 때, 제 2 활성 핀(AF2)은 제 1 부분(P1') 및 제 2 부분(P2')을 가질 수 있다. 제 2 활성 핀의 제 1 부분(P1')은, 제 2 소자분리 패턴들(104)의 상면을 기점으로, 제 2 활성 핀의 제 1 부분(P1')의 중심을 향해 경사지는 경사부일 수 있다. 제 2 활성 핀의 제 2 부분(P2')은, 제 2 활성 핀의 제 1 부분(P1')의 상단에서 연장되어, 제 2 활성 핀의 제 1 부분(P1')보다 완만한 경사를 갖는 돌출부일 수 있다. 제 2 활성 핀의 제 1 부분(P1') 및 제 2 부분(P2')의 폭들, 높이들, 그리고 경사각들 각각은, 공정 조건에 따라 상이하게 형성될 수 있다.
본 발명의 개념에 따르면, 서로 인접하는 제 1 게이트 구조체들(GS1) 사이의 제 1 이격 거리(d1)가 상대적으로 긴 제 1 영역(R1) 및 제 2 게이트 구조체들(GS2) 사이의 제 2 이격 거리(d2)가 상대적으로 짧은 제 2 영역(R2) 상에 서로 다른 두께들(w1,w2)을 갖도록 코팅막(170)을 형성한 후에, 리세스 공정을 진행함으로써 리세스 깊이들을 제어할 수 있다. 즉, 상대적으로 넓은 영역에서 더 깊이 리세스 공정이 진행되는 로딩 효과(Loading effect)를 방지할 수 있고, 따라서, 로딩 효과로 인한 후속 공정에서의 에피택시얼 성장의 편차 발생 또는 콘택 형성시 마진 감소 또는 저항 증가를 방지할 수 있다. 나아가, 리세스양을 조절할 수 있다. 또한, 코팅막(170)으로 하드 마스크 패턴을 보호함으로써, 마스크 선택비를 향상시킬 수 있다. 또한, 코팅막(170)으로 인해 제 1 및 제 2 스페이서부들(SP1,SP2)의 식각을 방지하고 보호할 수 있다. 인시츄(In-situ) 공정으로 코팅 및 식각 공정을 진행함으로써, 보다 간이하게 공정이 진행될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법이 제공될 수 있다.
이상에서 상술한 본 발명의 실시예는, 제 1 및 제 2 게이트 구조체들(150,152)을 예로 들어 설명하였으나, 본 발명의 개념은 이에 한정되지 않고, 기판 상에 서로 다른 종횡비(aspect ratio)를 갖는 패턴들, 즉, 폭의 크기와 높이의 비율이 다른 패턴들을 형성하는 경우에 적용될 수 있다. 또한, 본 발명은 제 1 및 제 2 게이트 스페이서들이 각각 단일막으로 제공되는 경우를 예로 들어 설명하였으나, 제 1 및 제 2 게이트 스페이서들은 이중 이상의 다중막으로 제공될 수 있다. 또한, 본 발명은 제 1 영역은 제 2 영역보다 게이트 구조체들간의 거리가 넓은 것을 예로 들어 설명하였다. 이 때, 제 1 영역은 입출력 반도체 소자를 포함하고, 제 2 영역은 로직(logic) 소자를 포함할 수 있다. 또한, 본 발명은 도면의 간략화를 위해, 제 1 및 제 2 게이트 구조체들의 폭과 높이가 서로 동일한 것을 예로 들어 설명하였으나, 제 1 및 제 2 게이트 구조체들의 폭 및 높이는 서로 달라질 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
Claims (20)
- 제 1 영역 및 제 2 영역을 포함하는 기판을 제공하는 것;
상기 제 1 영역의 상기 기판으로부터 돌출되는 제 1 활성 패턴 및 상기 제 2 영역의 상기 기판으로부터 돌출되는 제 2 활성 패턴을 형성하는 것;
상기 제 1 활성 패턴을 가로지르고, 제 1 간격으로 서로 이격되는 제 1 게이트 구조체들, 및 상기 제 2 활성 패턴을 가로지르고, 제 2 간격으로 서로 이격되는 제 2 게이트 구조체들을 형성하는 것;
상기 제 1 및 제 2 게이트 구조체들 및 상기 제 1 및 제 2 활성 패턴들을 덮는 코팅막을 형성하는 것;
상기 제 1 게이트 구조체들 사이의 상기 제 1 활성 패턴 내에 제 1 리세스 영역 및 상기 제 2 게이트 구조체들 사이의 상기 제 2 활성 패턴 내에 제 2 리세스 영역을 형성하는 것; 그리고
상기 제 1 및 제 2 리세스 영역들을 채우는 소스/드레인 에피택시얼층을 형성하는 것을 포함하되,
상기 코팅막을 형성하는 것은, 상기 제 1 게이트 구조체들 및 상기 제 1 활성 패턴 상에는 상기 코팅막을 제 1 두께로 형성하고, 상기 제 2 게이트 구조체들 및 상기 제 2 활성 패턴 상에는 상기 코팅막을 상기 제 1 두께와 상이한 제 2 두께로 형성하는 것을 포함하고,
상기 제 1 및 제 2 게이트 구조체들을 형성하는 것은:
상기 제 1 활성 패턴을 가로지르는 제 1 희생 게이트 패턴 및 상기 제 2 활성 패턴을 가로지르는 제 2 희생 게이트 패턴을 형성하는 것; 및
상기 제 1 희생 게이트 패턴의 측벽들 상에 제 1 스페이서 부 및 상기 제 2 희생 게이트 패턴의 측벽들 상에 제 2 스페이서 부를 형성하는 것을 포함하되,
상기 제 1 및 제 2 스페이서 부들을 형성하는 것은, 상기 제 1 및 제 2 희생 게이트 패턴들의 외측벽 상에 게이트 스페이서막을 형성하는 것; 및
상기 게이트 스페이서막 상에 스페이서 희생막을 형성하는 것을 포함하는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 간격은 상기 제 2 간격보다 크고, 상기 제 1 두께는 상기 제 2 두께보다 두꺼운, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 코팅막은 실리콘 화합물을 포함하는, 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 코팅막은 1mTorr 내지 100mTorr의 압력 조건 하에서 형성되는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 코팅막을 형성하는 것 및 상기 제 1 및 제 2 리세스 영역들을 형성하는 것을, 반복하여 진행하는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 리세스 영역 및 상기 제 2 리세스 영역은 실질적으로 서로 동일한 깊이를 갖도록 형성하는, 반도체 소자의 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 게이트 스페이서막은 질화물을 포함하고, 상기 스페이서 희생막은 산화물을 포함하는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 리세스 영역들의 형성 후에, 상기 스페이서 희생막을 제거하는 것을 더 포함하는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 게이트 구조체들을 형성하는 것은, 상기 제 1 및 제 2 스페이서 부들 형성 전에 상기 제 1 및 제 2 희생 게이트 패턴들 상에 하드 마스크막을 형성하는 것을 더 포함하는, 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 영역은 로직 반도체 소자를 포함하고, 상기 제 2 영역은 입출력 반도체 소자를 포함하는, 반도체 소자의 제조 방법.
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