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KR102476139B1 - 반도체 발광소자 - Google Patents

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KR102476139B1
KR102476139B1 KR1020160098829A KR20160098829A KR102476139B1 KR 102476139 B1 KR102476139 B1 KR 102476139B1 KR 1020160098829 A KR1020160098829 A KR 1020160098829A KR 20160098829 A KR20160098829 A KR 20160098829A KR 102476139 B1 KR102476139 B1 KR 102476139B1
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lower insulating
insulating layer
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이상석
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Abstract

본 발명의 예시적 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 상에 배치되며, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 위치하는 제1 관통홀 및 제2 관통홀을 갖는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 제1 및 제2 관통홀을 통해서 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층과 각각 전기적으로 접속되는 연결층; 및 상기 연결층 상에 배치되며, 상기 연결층을 부분적으로 노출시키는 제3 및 제4 관통홀을 갖는 상부 절연층;을 포함할 수 있다. 상기 하부 절연층은 상기 제1 관통홀에 의해 구획되는 제1 하부 절연층과 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층은 상기 제1 도전형 반도체층 상에 배치되며 상기 제1 관통홀을 사이에 두고 상기 제2 하부 절연층에 의해 둘러싸이는 것을 특징으로 한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
고휘도 발광소자를 구현하기 위한 방안으로 빛이 일방향으로 방출되도록 하는 플립칩 형태의 발광소자가 각광을 받고 있다. 플립칩 발광소자의 경우 전원을 인가하기 위해 P/N 반도체층 상에 금속성의 전극을 각각 형성한다.
이때, 금속성의 전극은 빛을 반사시켜 외부로 방출시키지 못하고 흡수해버리기 때문에 광손실이 발생하여 광추출 효율이 저하되는 문제가 있다.
이에, 당 기술분야에서는 플립칩 구조의 발광소자에서 광손실의 발생을 방지하며, 광추출 효율을 향상시키기 위한 방안이 요구되고 있다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 이에 포함된다고 할 것이다.
본 발명의 예시적 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 상에 배치되며, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 위치하는 제1 관통홀 및 제2 관통홀을 갖는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 제1 및 제2 관통홀을 통해서 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층과 각각 전기적으로 접속되는 연결층; 및 상기 연결층 상에 배치되며, 상기 연결층을 부분적으로 노출시키는 제3 및 제4 관통홀을 갖는 상부 절연층;을 포함하고, 상기 하부 절연층은 상기 제1 관통홀에 의해 구획되는 제1 하부 절연층과 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층은 상기 제1 도전형 반도체층 상에 배치되며 상기 제1 관통홀을 사이에 두고 상기 제2 하부 절연층에 의해 둘러싸일 수 있다.
본 발명의 예시적 실시예에 따른 반도체 발광소자는, 기판 상에 적층된 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층 및 상기 제1 도전형 반도체층의 일부가 식각된 메사 홈을 갖는 발광 구조물; 상기 발광 구조물 상에 배치되며, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 위치하는 제1 관통홀 및 제2 관통홀을 갖는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 제1 및 제2 관통홀을 통해서 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층과 각각 전기적으로 접속되는 연결층; 및 상기 연결층 상에 배치되며, 상기 연결층을 부분적으로 노출시키는 제3 및 제4 관통홀을 갖는 상부 절연층;을 포함하고, 상기 발광 구조물은 상기 메사 홈에 의해 구획되는 제1 메사 영역과 제2 메사 영역을 포함하고, 상기 하부 절연층은 상기 제1 메사 영역에 배치되는 제1 하부 절연층과 상기 제2 메사 영역에 배치되는 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층은 상기 메사 홈을 사이에 두고 상기 제2 하부 절연층에 의해 둘러싸일 수 있다.
본 발명의 일 실시 형태에 따르면, 광손실의 발생을 방지하며, 광손실의 발생을 방지하며, 광추출 효율을 향상시킬 수 있는 반도체 발광소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 발광소자의 개략적인 평면도이다.
도 2는 도 1의 절취선 I-I'를 따라 절취한 단면을 개략적으로 나타내는 단면도이다.
도 3a는 도 2에서 'A'부분을 개략적으로 나타내는 절개 단면도이다.
도 3b는 도 3a의 개략적인 평면도이다.
도 4a 내지 도 4c는 제1 관통홀의 다양한 실시예를 개략적으로 나타내는 평면도이다.
도 5는 도 2에서 'A'부분을 확대한 단면도이다.
도 6은 반도체층 상에 Al 금속층이 배치된 경우와 SiO2 유전체층이 Al 금속층 아래에 개재된 경우에 있어서의 반사도를 나타내는 그래프이다.
도 7a 내지 도 7f는 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8은 본 발명의 예시적 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 9a는 도 8에서 'B'부분을 개략적으로 나타내는 절개 단면도이다.
도 9b는 도 9a의 개략적인 평면도이다.
도 10a 내지 도 10f는 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 본 명세서에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자나 구성요소가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1 및 도 2를 참조하여 본 발명의 예시적 실시예에 따른 반도체 발광소자를 설명한다. 도 1은 본 발명의 예시적 실시예에 따른 반도체 발광소자의 개략적인 평면도이고, 도 2는 도 1의 절취선 I-I'를 따라 절취한 단면을 개략적으로 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 예시적 실시예에 따른 반도체 발광소자(10)는 발광 구조물(100), 하부 절연층(200), 연결층(300), 상부 절연층(400)을 포함할 수 있다.
상기 발광 구조물(100)은 복수의 반도체층이 적층된 구조를 가지며, 기판(101) 상에 순차적으로 적층된 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 포함할 수 있다.
상기 기판(101)은 x방향 및 y방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 성장용 기판으로 제공될 수 있으며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, AlN, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다.
질화물 반도체 성장용 기판으로 널리 이용되는 사파이어는, 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
그리고, 도면에서 도시하는 것과 같이, 기판(101)의 상면, 즉, 반도체층들이 성장하는 면에는 다수의 요철 구조(102)가 형성될 수 있으며, 이러한 요철 구조(102)에 의하여 반도체층들의 결정성과 광 방출 효율 등이 향상될 수 있다. 본 실시예에서는 상기 요철 구조(102)가 돔 형상의 볼록한 형태를 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 요철 구조(102)는 사각형, 삼각형 등의 다양한 형태로 형성될 수 있다. 또한, 상기 요철 구조(102)는 선택적으로 형성 및 구비될 수 있으며, 따라서 생략될 수도 있다.
한편, 이러한 기판(101)은 실시 형태에 따라서 추후 제거될 수도 있다. 즉, 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 성장시키기 위한 성장용 기판으로 제공된 후 분리 공정을 거쳐 제거될 수 있다. 기판(101)의 분리는 레이저 리프트 오프(LLO), 케미컬 리프트 오프(CLO) 등의 방식을 통해 반도체층과 분리될 수 있다.
도면에는 도시되지 않았으나, 상기 기판(101)의 상면에는 버퍼층이 더 구비될 수 있다. 버퍼층은 기판(101) 상에 성장되는 반도체층의 격자 결함 완화를 위한 것으로, 질화물 등으로 이루어진 언도프 반도체층으로 이루어질 수 있다. 버퍼층은, 예를 들어, 사파이어로 이루어진 기판(101)과 기판(101) 상면에 적층되는 GaN으로 이루어진 제1 도전형 반도체층(110) 사이의 격자상수 차이를 완화하여, GaN층의 결정성을 증대시킬 수 있다. 버퍼층은 언도프 GaN, AlN, InGaN 등이 적용될 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다. 여기서, 언도프라 함은 반도체층에 불순물 도핑 공정을 따로 거치지 않은 것을 의미하며, 반도체층에 본래 존재하던 수준의 불순물 농도, 예컨대, 질화갈륨 반도체를 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD)를 이용하여 성장시킬 경우, 도펀트로 사용되는 Si 등이 의도하지 않더라도 약 1014~ 1018/㎤의 수준으로 포함될 수 있다. 다만, 이러한 버퍼층은 필수적인 요소는 아니며 실시 형태에 따라 생략될 수도 있다.
상기 기판(101) 상에 적층되는 제1 도전형 반도체층(110)은 n형 불순물이 도핑된 반도체로 이루어질 수 있으며, n형 질화물 반도체층일 수 있다. 그리고, 제2 도전형 반도체층(130)은 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, p형 질화물 반도체층일 수 있다. 다만, 실시 형태에 따라서 제1 및 제2 도전형 반도체층(110, 130)은 위치가 바뀌어 적층될 수도 있다. 이러한 제1 및 제2 도전형 반도체층(110, 130)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1임)을 가지며, 예컨대, GaN, AlGaN, InGaN, AlInGaN 등의 물질이 이에 해당될 수 있다.
상기 제1 및 제2 도전형 반도체층(110, 130) 사이에 배치되는 활성층(120)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출한다. 활성층(120)은 제1 및 제2 도전형 반도체층(110, 130)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(110, 130)이 GaN계 화합물 반도체인 경우, 활성층(120)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 또한, 활성층(120)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수 있다. 다만, 이에 제한되는 것은 아니므로 상기 활성층(120)은 단일 양자우물 구조(Single Quantum Well, SQW)가 사용될 수도 있다.
상기 발광 구조물(100)은, 상기 제2 도전형 반도체층(130), 상기 활성층(120) 및 상기 제1 도전형 반도체층(110)의 일부가 식각된 식각 영역(E)과, 상기 식각 영역(E)에 의해 구획된 메사 영역(M)을 포함할 수 있다.
상기 식각 영역(E)으로 노출되는 상기 제1 도전형 반도체층(110)의 표면에는 제1 콘택 전극(140)이 배치되어 상기 제1 도전형 반도체층(110)과 접속되고, 상기 제2 도전형 반도체층(130)의 표면에는 제2 콘택 전극(150)이 배치되어 상기 제2 도전형 반도체층(130)과 접속될 수 있다.
특히, 도 1 및 도 2에서와 같이, 제1 도전형 반도체층(110)과 접속하는 제1 콘택 전극(140)은 균일한 전류 주입을 위해 상기 발광 구조물(100) 전체 영역에 소정 간격으로 균일하게 배열될 수 있다.
한편, 상기 식각 영역(E)으로 노출되는 상기 활성층(120)을 덮도록 상기 메사 영역(M)의 측면에는 절연 물질로 이루어지는 패시베이션층(200a)이 구비될 수 있다. 상기 패시베이션층(200a)은 상기 측면을 포함하여 상기 메사 영역(M)의 바닥면을 덮을 수 있다. 다만, 상기 패시베이션층(200a)은 선택적으로 구비되는 것으로, 실시예에 따라서 생략될 수도 있다.
상기 하부 절연층(200)은 상기 발광 구조물(100)을 전체적으로 덮는 구조로 상기 발광 구조물(100) 상에 배치될 수 있다.
상기 하부 절연층(200)은 기본적으로 절연 특성을 지닌 재료로 이루어질 수 있으며, 무기질 또는 유기질 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 하부 절연층(200)은 에폭시계 절연 수지로 형성될 수 있다. 또한, 상기 하부 절연층(200)은 실리콘 산화물 또는 실리콘 질화물을 포함하여 이루어질 수 있으며, 예를 들어, SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등으로 이루어질 수 있다.
또한, 상기 하부 절연층(200)은 상기 발광 구조물(100)보다 낮은 굴절률을 가질 수 있다.
상기 하부 절연층(200)은 상기 식각 영역(E)으로 노출된 제1 도전형 반도체층(110) 상에 위치하는 제1 관통홀(210) 및 상기 제2 도전형 반도체층(130) 상에 위치하는 제2 관통홀(220)을 가질 수 있다.
상기 제1 관통홀(210)은 상기 식각 영역(E)의 바닥에 위치할 수 있다. 상기 제1 관통홀(210)은 상기 식각 영역(E)의 바닥에서 상기 하부 절연층(200)이 부분적으로 제거되어 이루어질 수 있다.
상기 식각 영역(E)에서 상기 제1 도전형 반도체층(110)과 접속하는 상기 제1 콘택 전극(140)은 상기 제1 관통홀(210)을 채우는 형태로 상기 제1 관통홀(210) 내에 배치될 수 있다. 그리고, 상기 제1 관통홀(210)은 그 내부에 매설된 상기 제1 콘택 전극(140)을 노출시킬 수 있다.
상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에서 상기 제2 도전형 반도체층(130)과 접속하는 상기 제2 콘택 전극(150)을 부분적으로 노출시킬 수 있다.
도 3a는 도 2에서 'A'부분을 개략적으로 나타내는 절개 단면도이고, 도 3b는 도 3a의 개략적인 평면도이다.
도 3a 및 도 3b를 참조하면, 상기 제1 관통홀(210)은 연속하는 링 형상의 구조를 가지며, 상기 하부 절연층(200)을 관통하여 상기 제1 도전형 반도체층(110)까지 연장될 수 있다. 이에 따라, 상기 제1 콘택 전극(140)은 상기 제1 관통홀(210)의 형상에 대응하여 링 형상의 구조를 가질 수 있다.
본 실시예에서는 상기 제1 관통홀(210)이 원형의 링 형상을 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다.
도 4a 내지 도 4c에서는 상기 제1 관통홀(210)의 다양한 실시예를 개략적으로 나타내고 있다.
도 4a 및 도 4b에서와 같이, 상기 제1 관통홀(210a)은 사각형, 육각형 등의 다양한 형태의 링 구조를 가질 수 있다. 또한, 도 4c에서와 같이, 상기 제1 관통홀(210b)은 복수개가 링 형상으로 배열된 구조를 가질 수 있다.
상기 제1 관통홀(210a, 210b)은 상기 제1 콘택 전극(140)로 채워질 수 있다.
한편, 본 실시예에서와 같이 상기 하부 절연층(200)과 상기 발광 구조물(100) 사이에 패시베이션층(200a)이 개재되는 경우에는 상기 제1 관통홀(210)은 상기 하부 절연층(200)과 상기 패시베이션층(200a)을 관통하여 상기 제1 도전형 반도체층(110)까지 연장될 수 있다.
한편, 상기 하부 절연층(200)은 링 형상의 상기 제1 관통홀(210)에 의해 구획되는 제1 하부 절연층(201)과 제2 하부 절연층(202)을 포함할 수 있다.
상기 제1 하부 절연층(201)은 상기 식각 영역(E) 내에서 상기 제1 도전형 반도체층(110) 상에 배치되며, 상기 제1 관통홀(210)에 의해 둘러싸일 수 있다. 구체적으로, 상기 제1 관통홀(210)을 채우는 상기 제1 콘택 전극(140)으로 둘러싸일 수 있다. 그리고, 상기 제1 관통홀(210)을 사이에 두고 상기 제2 하부 절연층(202)에 의해 둘러싸일 수 있다.
상기 제1 하부 절연층(201)은 이하에서 설명하는 연결층(300)과 함께 전방위 반사경(omnidirectional reflector, ODR) 구조를 구현할 수 있다.
상기 연결층(300)은 상기 하부 절연층(200) 상에 배치되며, 상기 제1 및 제2 관통홀(210, 220)을 통해서 상기 제1 도전형 반도체층(110) 및 상기 제2 도전형 반도체층(130)과 각각 전기적으로 접속될 수 있다. 예를 들어, 상기 연결층(300)은 상기 제1 관통홀(210)과 제2 관통홀(220)을 통해서 노출되는 상기 제1 콘택 전극(140) 및 제2 콘택 전극(150)과 연결되어 상기 제1 및 제2 도전형 반도체층(110, 130)과 각각 접속될 수 있다.
상기 연결층(300)은 상기 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130) 사이의 전기적 절연을 위해 적어도 한 쌍으로 구비될 수 있다. 즉, 제1 연결층(310)은 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 제2 연결층(320)은 제2 도전형 반도체층(130)과 전기적으로 접속하며, 상기 제1 및 제2 연결층(310, 320)은 서로 분리되어 전기적으로 절연될 수 있다.
상기 연결층(300)은, 예를 들어, Au, W, Pt, Si, Ir, Ag, Al, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다.
본 실시예에서는 상기 연결층(300)이 단일층 구조를 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다. 예를 들어, 상기 연결층(300)은 서로 다른 물질로 이루어지는 다층 구조를 가지는 것도 가능하다.
상기 상부 절연층(400)은 상기 연결층(300) 상에 배치되며, 상기 연결층(300)을 전체적으로 덮어 보호할 수 있다.
상기 상부 절연층(400)은 상기 연결층(300)을 부분적으로 노출시키는 제3 관통홀(410)과 제4 관통홀(420)을 가질 수 있다. 예를 들어, 상기 제3 관통홀(410)은 상기 제1 연결층(310)을 노출시키고, 상기 제4 관통홀(420)은 상기 제2 연결층(320)을 노출시킬 수 있다.
상기 상부 절연층(400)은 상기 하부 절연층(200)과 실질적으로 동일한 재질로 이루어질 수 있다.
한편, 상기 제3 및 제4 관통홀(410, 420)을 통해서 노출되는 상기 연결층(300) 상에는 전극 패드(500)가 배치될 수 있다.
상기 전극 패드(500)는 제1 전극 패드(510)와 제2 전극 패드(520)를 포함할 수 있다. 상기 제1 및 제2 전극 패드(510, 520)는 각각 상기 제3 및 제4 관통홀(410, 420) 내에서 상기 제1 및 제2 연결층(310, 320) 상에 배치될 수 있다. 상기 제1 및 제2 전극 패드(510,520)는 상기 연결층(300)을 통해서 상기 제1 및 제2 도전형 반도체층(110, 130)과 전기적으로 연결될 수 있다.
플립 칩 본딩 방식을 통한 칩 온 보드(Chip on Board, COB) 타입의 구조를 구현하기 위해 상기 제1 및 제2 전극 패드(510, 520)는 상기 발광 구조물(100)에서 동일한 방향을 향하도록 배치될 수 있다.
도 5를 참조하여 ODR 구조에 대해 설명한다. 도 5는 도 2에서 'A'부분을 확대한 단면도이다.
도 5에서 도시하는 바와 같이, 식각 영역(E)에서 제1 도전형 반도체층(110)의 표면에는 절연 유전체인 패시베이션층(200a)과 제1 하부 절연층(201)이 배치되고, 상기 패시베이션층(200a)과 제1 하부 절연층(201)은 금속 재질의 제1 콘택 전극(140)과 연결층(300)으로 덮일 수 있다.
즉, 제1 도전형 반도체층(110)의 표면을 제1 콘택 전극이 전체적으로 덮는 종래의 구조와 달리 본 실시예에서는 제1 콘택 전극(140)이 링 형상의 구조를 가져 제1 도전형 반도체층(110)의 표면과 링 형상으로 부분적으로 접촉하고, 비어있는 링 형상의 안쪽 영역은 패시베이션층(200a)과 제1 하부 절연층(201)이 배치되어 제1 도전형 반도체층(110)의 표면과 접촉할 수 있다. 그리고, 상기 제1 하부 절연층(201) 상에는 연결층(300)이 적층되어 상기 식각 영역(EA)의 중앙에 반도체층, 유전체층 및 금속층이 적층된 구성을 갖는 ODR 구조를 구현할 수 있다.
제1 도전형 반도체층(110)과 접속하는 제1 콘택 전극(140)은 금속층으로 빛을 반사할 수 있다. 그러나, 입사 광파동에 의해 유도된 전자 진동은 반사를 일으킬 뿐만 아니라 전자-포논 산란에 의한 흡수를 일으킨다. 따라서, 순수한 금속층은 반사 손실이 존재한다.
본 실시예에서는 제1 콘택 전극(140)의 제1 도전형 반도체층(110)과 접속하는 범위를 링 형상의 일부 영역으로 제한하고 나머지 영역에 높은 반사도를 갖는 ODR 구조를 구현함으로써 종래의 제1 콘택 전극만이 제1 도전형 반도체층(110) 상에 배치된 경우와 비교하여 광추출 효율을 보다 향상시킬 수 있다.
도 6에서는 반도체층 상에 Al 금속층이 배치된 경우와 본 실시예와 같이 SiO2 유전체층이 Al 금속층 아래에 개재된 경우에 있어서의 반사도를 그래프로 나타내고 있다.
종래와 같이 Al 금속층만이 배치된 경우에는 입사각이 대략 60도 이후부터 수직에 가까울수록 반사도가 증가하는 모습을 확인할 수 있다. 반면, 본 실시예와 같은 ODR 구조에서는 전체적으로 반사도가 높은 것을 확인할 수 있으며, 특히 35도 이후에서는 100%의 반사도를 가지는 것을 확인할 수 있다. 따라서, 종래와 달리 반사 손실의 발생을 방지할 수 있으며, 이에 따라서 광추출 효율이 향상됨을 확인할 수 있다.
도 7a 내지 도 7f를 참조하여 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조방법을 설명한다.
도 7a 내지 도 7f는 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 7a 내지 도 7f에서, 도 2와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 7a를 참조하면, 도 7a는 도 1의 절단선 I-I'에 대응하는 단면도가 도시된다. 이하의 도 7b 내지 도 7f도 동일한 방식으로 도시된다.
먼저 기판(101) 상에 요철 구조(102)을 형성할 수 있다. 다만, 실시 형태에 따라 요철 구조(102)는 생략될 수 있다. 기판(101)은, 앞서 설명한 바와 같이, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN, AlN 등의 물질로 이루어진 기판을 사용할 수 있다. 그리고, 도면에서는 도시하지 않았으나, 기판 상에는 버퍼층이 선택적으로 구비될 수 있다. 버퍼층은 언도프 GaN, AlN, InGaN 등의 물질로 이루어질 수 있다.
다음으로, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여, 기판(101) 상에 순차적으로 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 성장시켜 복수의 반도체층의 적층구조를 갖는 발광 구조물(100)을 형성한다. 여기서, 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)은 각각 n형 반도체층 및 p형 반도체층(130)일 수 있다. 발광 구조물(100)에서 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)의 위치는 서로 바뀔 수 있으며, 제2 도전형 반도체층(130)이 기판(101) 상에 먼저 형성될 수 있다.
도 7b를 참조하면, 제1 도전형 반도체층(110)의 적어도 일부가 노출되도록 제2 도전형 반도체층(130), 활성층(120) 및 제1 도전형 반도체층(110)의 일부를 식각할 수 있다. 이에 의해 식각 영역(E)과 상기 식각 영역(E)에 의해 구획된 메사 영역(M)을 형성할 수 있다.
식각 공정은 제1 도전형 반도체층(110)이 노출되는 영역을 제외한 영역에 마스크층을 형성한 후, 습식 또는 건식을 통해 메사 영역(M)을 형성할 수 있다. 실시 형태에 따라, 제1 도전형 반도체층(110)은 식각되지 않고 상면만 일부 노출되도록 식각 공정이 수행될 수도 있다.
도 7c를 참조하면, 식각 공정에 의해 식각 영역(E)으로 노출되는 메사 영역(M)의 측면에는 패시베이션층(200a)이 형성될 수 있다. 상기 패시베이션층(200a)은 상기 메사 영역(M)의 상면 가장자리와 상기 식각 영역(E)의 바닥면을 포함하여 상기 메사 영역(M)의 측면을 덮는 구조로 형성될 수 있다. 따라서, 상기 식각 영역(E)으로 노출되는 상기 활성층(120)은 상기 패시베이션층(200a)에 의해 외부로 노출되지 않도록 커버될 있다. 다만, 이러한 패시베이션층(200a)은 선택적으로 형성되는 것으로 실시 형태에 따라서 생략될 수도 있다.
다음으로, 상기 메사 영역(M) 상에 제2 콘택 전극(150)이 형성될 수 있다. 상기 제2 콘택 전극(150)은 상기 제2 도전형 반도체층(130)과 접속할 수 있다.
도 7d를 참조하면, 상기 발광 구조물(100)을 전체적으로 덮는 구조로 상기 발광 구조물(100) 상에 하부 절연층(200)을 형성할 수 있다. 예를 들어, 상기 하부 절연층(200)은 에폭시계 절연 수지로 이루어질 수 있다. 또한, 상기 하부 절연층(200)은 실리콘 산화물 또는 실리콘 질화물을 포함하여 이루어질 수 있으며, 예를 들어, SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등으로 이루어질 수 있다.
다음으로, 상기 하부 절연층(200)의 일부를 식각하여 제1 관통홀(210)과 제2 관통홀(220)을 형성할 수 있다. 상기 제1 관통홀(210)은 상기 식각 영역(E)의 바닥에 위치할 수 있다. 상기 제1 관통홀(210)은 상기 식각 영역(E)의 바닥에서 상기 하부 절연층(200)과 패시베이션층(200a)이 부분적으로 제거되어 형성될 수 있다. 상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에 위치할 수 있다.
상기 제1 관통홀(210)은 상기 식각 영역(E)에서 상기 제1 도전형 반도체층(110)을 부분적으로 노출시킬 수 있다. 상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에서 상기 제2 콘택 전극(150)을 부분적으로 노출시킬 수 있다.
상기 제1 관통홀(210)은 연속하는 링 형상의 구조를 가지며, 상기 하부 절연층(200)과 패시베이션층(200a)을 관통하여 상기 제1 도전형 반도체층(110)까지 연장될 수 있다. 본 실시예에서는 상기 제1 관통홀(210)이 원형의 링 형상을 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다.
상기 하부 절연층(200)은 상기 제1 관통홀(210) 안쪽에 배치되는 제1 하부 절연층(201)과 상기 제1 관통홀(210) 바깥쪽에 배치되는 제2 하부 절연층(202)을 포함할 수 있다. 상기 제1 하부 절연층(201)은 상기 식각 영역(E) 내에서 상기 제1 도전형 반도체층(110) 상에 배치되며, 상기 제1 관통홀(210)을 사이에 두고 상기 제2 하부 절연층(202)과 분리될 수 있다.
도 7e를 참조하면, 상기 제1 관통홀(210)을 통해서 노출되는 상기 제1 도전형 반도체층(110) 상에 제1 콘택 전극(140)을 형성할 수 있다. 상기 제1 콘택 전극(140)은 상기 제1 관통홀(210) 내부에 배치되어 상기 제1 도전형 반도체층(110)과 접속할 수 있다.
상기 제1 관통홀(210)은 그 내부에 배치되는 상기 제1 콘택 전극(140)을 노출시킬 수 있다.
다음으로, 연결층(300)이 상기 하부 절연층(200) 상에 형성될 수 있다. 상기 연결층은 상기 제1 관통홀(210)을 통해 노출된 상기 제1 콘택 전극(140) 및 상기 제2 관통홀(220)을 통해 노출된 상기 제2 콘택 전극(150)과 연결되어 상기 제1 및 제2 도전형 반도체층(110, 130)과 각각 전기적으로 접속될 수 있다.
상기 연결층(300)은 서로 분리된 제1 연결층(310)과 제2 연결층(320)을 포함할 수 있다. 상기 제1 연결층(310)은 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 상기 제2 연결층(320)은 제2 도전형 반도체층(130)과 전기적으로 접속할 수 있다.
도 7f를 참조하면, 상부 절연층(400)을 상기 연결층(300) 상에 형성할 수 있다.
상기 상부 절연층(400)은 제3 및 제4 관통홀(410)을 가져 상기 연결층(300)을 부분적으로 노출시킬 수 있다. 상기 제3 관통홀(410)은 상기 제1 연결층(310)을 부분적으로 노출시키고, 상기 제4 관통홀은 상기 제2 연결층(320)을 부분적으로 노출시킬 수 있다.
상기 상부 절연층(400)은 상기 하부 절연층(200)과 동일한 재질로 이루어질 수 있다.
다음으로, 전극 패드(500)를 상기 제3 및 제4 관통홀(410)을 통해 부분적으로 노출되는 상기 제1 및 제2 연결층(310, 320) 상에 형성할 수 있다. 상기 전극 패드(500)는 제1 전극 패드(510) 및 제2 전극 패드(520)를 포함할 수 있다.
도 8 및 도 9를 참조하여 본 발명의 예시적 실시예에 따른 반도체 발광소자를 설명한다.
도 8은 본 발명의 예시적 실시예에 따른 반도체 발광소자의 개략적인 단면도이고 도 9a는 도 8에서 'B'부분을 개략적으로 나타내는 절개 단면도이며, 도 9b는 도 9a의 개략적인 평면도이다. 도 8 및 도 9에서, 도 2와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 부재에 대한 구체적인 설명은 생략한다.
도 8 및 도 9를 참조하면, 본 발명의 예시적 실시예에 따른 반도체 발광소자(20)는 발광 구조물(100), 하부 절연층(200), 연결층(300), 상부 절연층(400)을 포함할 수 있다.
상기 발광 구조물(100)은 복수의 반도체층이 적층된 구조를 가지며, 기판(101) 상에 순차적으로 적층된 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 포함할 수 있다.
상기 발광 구조물(100)은 도 2의 발광 구조물(100)과 실질적으로 대응되는 구조를 가질 수 있다. 따라서, 상기 발광 구조물(100)에 대한 구체적인 설명은 앞서 설명된 실시예를 참조하여 이해될 수 있으며, 이에 대한 구체적인 설명은 생략한다.
상기 발광 구조물(100)은 상기 제2 도전형 반도체층(130), 상기 활성층(120) 및 상기 제1 도전형 반도체층(110)의 일부가 식각된 메사 홈(R)을 가질 수 있다. 상기 발광 구조물(100)은 상기 메사 홈(R)에 의해 구획되는 제1 메사 영역(M1)과 제2 메사 영역(M2)을 포함할 수 있다.
도 9a 및 도 9b에서와 같이, 상기 메사 홈(R)은 상기 제1 메사 영역(M1)을 둘러싸는 링 형상의 구조를 가질 수 있다. 본 실시예에서는 상기 메사 홈(R)이 폐곡선의 링 형상의 구조를 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다. 예를 들어, 상기 메사 홈(R)은 개곡선의 링 형상의 구조를 가지는 것도 가능하다.
또한, 링 형상의 구조는 본 실시예에서와 같이 원형상에 한정되는 것은 아니며 사각형 등의 기타 다양한 형상을 가질 수 있다.
상기 메사 홈(R)으로 노출되는 상기 제1 도전형 반도체층(110)의 표면에는 제1 콘택 전극(140)이 배치되어 상기 제1 도전형 반도체층(110)과 접속되고, 상기 상기 제2 도전형 반도체층(130)의 표면에는 제2 콘택 전극(150)이 배치되어 상기 제2 도전형 반도체층(130)과 접속될 수 있다.
상기 메사 홈(R)으로 노출되는 상기 활성층(120)을 덮도록 상기 제1 메사 영역(M1) 및 상기 제2 메사 영역(M2)의 측면에는 절연 물질로 이루어지는 패시베이션층(200a)이 구비될 수 있다.
도 8 및 도 9a에서와 같이, 상기 패시베이션층(200a)은 상기 제1 메사 영역(M1)과 상기 메사 홈(R)을 덮을 수 있다. 상기 패시베이션층(200a)은 생략될 수도 있다.
상기 하부 절연층(200)은 상기 발광 구조물(100)을 전체적으로 덮는 구조로 상기 발광 구조물(100) 상에 배치될 수 있다. 상기 하부 절연층(200)은 기본적으로 절연 특성을 지닌 재료로 이루어질 수 있으며, 상기 발광 구조물(100)보다 낮은 굴절률을 가질 수 있다.
상기 하부 절연층(200)은 상기 메사 홈(R)으로 노출된 제1 도전형 반도체층(110) 상에 위치하는 제1 관통홀(210) 및 상기 제2 도전형 반도체층(130) 상에 위치하는 제2 관통홀(220)을 가질 수 있다.
상기 제1 관통홀(210)은 상기 메사 홈(R)의 바닥에 위치할 수 있다. 상기 제1 관통홀(210)은 상기 메사 홈(R)의 바닥에서 상기 하부 절연층(200)이 부분적으로 제거되어 이루어질 수 있다.
상기 메사 홈(R)에서 상기 제1 도전형 반도체층(110)과 접속하는 상기 제1 콘택 전극(140)은 상기 제1 관통홀(210) 내부에 배치될 수 있다. 그리고, 상기 제1 관통홀(210)은 그 내부에 배치되는 상기 제1 콘택 전극(140)을 노출시킬 수 있다.
상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에서 상기 제2 도전형 반도체층(130)과 접속하는 상기 제2 콘택 전극(150)을 부분적으로 노출시킬 수 있다.
상기 제1 관통홀(210)은 상기 메사 홈(R) 내에서 상기 제1 메사 영역(M1)의 둘레를 따라서 연장되는 링 형상의 구조를 가질 수 있다. 본 실시예에서는 상기 제1 관통홀(210)이 원형의 링 형상을 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다.
상기 하부 절연층(200)은 상기 제1 메사 영역(M1)에 배치되는 제1 하부 절연층(201)과 상기 제2 메사 영역(M2)에 배치되는 제2 하부 절연층(202)을 포함할 수 있다.
상기 제1 하부 절연층(201)은 상기 메사 홈(R) 내에서 상기 제1 메사 영역(M1) 상에 배치되며, 상기 메사 홈(R)을 사이에 두고 상기 제2 하부 절연층(202)과 분리될 수 있다.
상기 연결층(300)은 상기 하부 절연층(200) 상에 배치되며, 상기 제1 및 제2 관통홀(210, 220)을 통해서 상기 제1 도전형 반도체층(110) 및 상기 제2 도전형 반도체층(130)과 각각 전기적으로 접속될 수 있다. 예를 들어, 상기 연결층(300)은 상기 제1 관통홀(210)과 제2 관통홀(220)을 통해서 노출되는 상기 제1 콘택 전극(140) 및 제2 콘택 전극(150)과 연결되어 상기 제1 및 제2 도전형 반도체층(110, 130)과 각각 접속될 수 있다.
상기 연결층(300)은 상기 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130) 사이의 전기적 절연을 위해 적어도 한 쌍으로 구비될 수 있다. 즉, 제1 연결층(310)은 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 제2 연결층(320)은 제2 도전형 반도체층(130)과 전기적으로 접속하며, 상기 제1 및 제2 연결층(310, 320)은 서로 분리되어 전기적으로 절연될 수 있다.
본 실시예에서는 메사 홈(R)의 안쪽 영역에서 제1 콘택 전극(140)에 의해 둘러싸이는 제1 메사 영역(M1), 제1 하부 절연층(201) 및 연결층(300)의 적층 구조가 ODR 구조를 구현할 수 있다.
상기 상부 절연층(400)은 상기 연결층(300) 상에 배치되며, 상기 연결층(300)을 전체적으로 덮어 보호할 수 있다. 상기 상부 절연층(400)은 상기 연결층(300)을 부분적으로 노출시키는 제3 관통홀(410)과 제4 관통홀(420)을 가질 수 있다.
상기 제3 및 제4 관통홀(410, 420)을 통해서 노출되는 상기 연결층(300) 상에는 전극 패드(500)가 배치될 수 있다. 상기 전극 패드(500)는 제1 전극 패드(510)와 제2 전극 패드(520)를 포함할 수 있다.
도 10a 내지 도 10f를 참조하여 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조방법을 설명한다.
도 10a 내지 도 10f는 본 발명의 예시적 실시예에 따른 반도체 발광소자의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10a 내지 도 10f에서, 도 8과 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 10a를 참조하면, 도 10a는 도 1의 절단선 I-I'에 대응하는 단면도가 도시된다. 이하의 도 10b 내지 도 10f도 동일한 방식으로 도시된다.
먼저 기판(101) 상에 요철 구조(102)을 형성할 수 있다. 다만, 실시 형태에 따라 요철 구조(102)는 생략될 수 있다. 기판(101)은, 앞서 설명한 바와 같이, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN, AlN 등의 물질로 이루어진 기판을 사용할 수 있다. 그리고, 도면에서는 도시하지 않았으나, 기판(101) 상에는 버퍼층이 선택적으로 구비될 수 있다.
다음으로, 기판(101) 상에 순차적으로 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 성장시켜 복수의 반도체층의 적층구조를 갖는 발광 구조물(100)을 형성한다. 여기서, 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)은 각각 n형 반도체층 및 p형 반도체층(130)일 수 있다.
도 10b를 참조하면, 제1 도전형 반도체층(110)의 적어도 일부가 노출되도록 제2 도전형 반도체층(130), 활성층(120) 및 제1 도전형 반도체층(110)의 일부를 식각하여 메사 홈(R)을 형성할 수 있다. 이에 의해 상기 발광 구조물(100)은 상기 메사 홈(R)에 의해 구획된 제1 메사 영역(M1)과 제2 메사 영역(M2)을 가질 수 있다.
식각 공정은 제1 도전형 반도체층(110)이 노출되는 영역을 제외한 영역에 마스크층을 형성한 후, 습식 또는 건식을 통해 메사 홈(R)을 형성할 수 있다.
상기 메사 홈(R)은 상기 제1 메사 영역(M1)을 둘러싸는 링 형상의 구조로 형성될 수 있다. 본 실시예에서는 상기 메사 홈(R)이 폐곡선의 링 형상의 구조를 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니며 사각형 등의 기타 다양한 형상을 가질 수 있다.
도 10c를 참조하면, 식각 공정에 의해 상기 메사 홈(R)으로 노출되는 상기 제1 및 제2 메사 영역(M1, M2)의 측면에는 패시베이션층(200a)이 형성될 수 있다. 상기 패시베이션층(200a)은 상기 제1 메사 영역(M1)과 상기 메사 홈(R)의 표면을 덮는 구조로 형성될 수 있다. 따라서, 상기 메사 홈(R)으로 노출되는 상기 활성층(120)은 상기 패시베이션층(200a)에 의해 외부로 노출되지 않도록 커버될 있다. 다만, 이러한 패시베이션층(200a)은 선택적으로 형성되는 것으로 실시 형태에 따라서 생략될 수도 있다.
다음으로, 상기 제2 메사 영역(M2) 상에 제2 콘택 전극(150)이 형성될 수 있다. 상기 제2 콘택 전극(150)은 상기 제2 도전형 반도체층(130)과 접속할 수 있다.
도 10d를 참조하면, 상기 발광 구조물(100)을 전체적으로 덮는 구조로 상기 발광 구조물(100) 상에 하부 절연층(200)을 형성할 수 있다.
다음으로, 상기 하부 절연층(200)의 일부를 식각하여 제1 관통홀(210)과 제2 관통홀(220)을 형성할 수 있다. 상기 제1 관통홀(210)은 상기 메사 홈(R)의 바닥에 위치할 수 있다. 상기 제1 관통홀(210)은 상기 메사 홈(R)의 바닥에서 상기 하부 절연층(200)과 패시베이션층(200a)이 부분적으로 제거되어 형성될 수 있다. 상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에 위치할 수 있다.
상기 제1 관통홀(210)은 상기 메사 홈(R)에서 상기 제1 도전형 반도체층(110)을 부분적으로 노출시킬 수 있다. 상기 제2 관통홀(220)은 상기 제2 도전형 반도체층(130) 상에서 상기 제2 콘택 전극(150)을 부분적으로 노출시킬 수 있다.
상기 제1 관통홀(210)은 상기 메사 홈(R) 내에서 상기 제1 메사 영역(M1)의 둘레를 따라서 연장되는 링 형상의 구조를 가질 수 있다. 그리고, 상기 하부 절연층(200)과 패시베이션층(200a)을 관통하여 상기 제1 도전형 반도체층(110)까지 연장될 수 있다. 본 실시예에서는 상기 제1 관통홀(210)이 원형의 링 형상을 가지는 것으로 예시하고 있으나 이에 한정하는 것은 아니다.
한편, 상기 하부 절연층(200)은 상기 제1 관통홀(210)에 의해 구획된 제1 하부 절연층(201)과 제2 하부 절연층(202)을 가질 수 있다. 상기 제1 하부 절연층(201)은 상기 제1 메사 영역(M1)에 배치되고, 상기 제2 하부 절연층(202)은 상기 제2 메사 영역(M2)에 배치될 수 있다. 상기 제1 하부 절연층(201)은 상기 메사 홈(R) 내에서 상기 제1 메사 영역(M1)을 덮으며, 상기 메사 홈(R)을 사이에 두고 상기 제2 하부 절연층(202)과 분리될 수 있다.
도 10e를 참조하면, 상기 제1 관통홀(210)을 통해서 노출되는 상기 제1 도전형 반도체층(110) 상에 제1 콘택 전극(140)을 형성할 수 있다. 상기 제1 콘택 전극(140)은 상기 제1 관통홀(210) 내부에 배치되어 상기 제1 도전형 반도체층(110)과 접속할 수 있다.
상기 제1 관통홀(210)은 그 내부에 배치되는 상기 제1 콘택 전극(140)을 노출시킬 수 있다.
다음으로, 연결층(300)이 상기 하부 절연층(200) 상에 형성될 수 있다. 상기 연결층은 상기 제1 관통홀(210)을 통해 노출된 상기 제1 콘택 전극(140) 및 상기 제2 관통홀(210)을 통해 노출된 상기 제2 콘택 전극(150)과 연결되어 상기 제1 및 제2 도전형 반도체층(110, 130)과 각각 전기적으로 접속될 수 있다.
상기 연결층(300)은 서로 분리된 제1 연결층(310)과 제2 연결층(320)을 포함할 수 있다. 상기 제1 연결층(310)은 상기 제1 도전형 반도체층(110)과 전기적으로 접속하고, 상기 제2 연결층(320)은 제2 도전형 반도체층(130)과 전기적으로 접속할 수 있다.
도 10f를 참조하면, 상부 절연층(400)을 상기 연결층(300) 상에 형성할 수 있다.
상기 상부 절연층(400)은 제3 및 제4 관통홀(410, 420)을 가져 상기 연결층(300)을 부분적으로 노출시킬 수 있다. 상기 제3 관통홀(410)은 상기 제1 연결층(310)을 부분적으로 노출시키고, 상기 제4 관통홀(420)은 상기 제2 연결층(320)을 부분적으로 노출시킬 수 있다.
상기 상부 절연층(400)은 상기 하부 절연층(200)과 동일한 재질로 이루어질 수 있다.
다음으로, 전극 패드(500)를 상기 제3 및 제4 관통홀(410)을 통해 부분적으로 노출되는 상기 제1 및 제2 연결층(310, 320) 상에 형성할 수 있다. 상기 전극 패드(500)는 제1 전극 패드(510) 및 제2 전극 패드(520)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20... 반도체 발광소자
100... 발광 구조물
200... 하부 절연층
300... 연결층
400... 상부 절연층
500... 전극 패드

Claims (10)

  1. 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 상에 배치되며, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 위치하는 제1 관통홀 및 제2 관통홀을 갖는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 제1 및 제2 관통홀을 통해서 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층과 각각 전기적으로 접속되는 연결층; 및
    상기 연결층 상에 배치되며, 상기 연결층을 부분적으로 노출시키는 제3 및 제4 관통홀을 갖는 상부 절연층;을 포함하고,
    상기 하부 절연층은 상기 제1 관통홀에 의해 구획되는 제1 하부 절연층과 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층은 상기 제1 도전형 반도체층 상에 배치되며 상기 제1 관통홀을 사이에 두고 상기 제2 하부 절연층에 의해 둘러싸이는 것을 특징으로 하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 발광 구조물은, 상기 제2 도전형 반도체층, 상기 활성층 및 상기 제1 도전형 반도체층의 일부가 식각된 식각 영역과, 상기 식각 영역에 의해 구획된 메사 영역을 포함하고,
    상기 제1 하부 절연층은 상기 식각 영역의 바닥에 위치하는 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 하부 절연층은 상기 발광 구조물보다 낮은 굴절률을 가지는 것을 특징으로 하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 제1 관통홀은 연속하는 링 형상의 구조를 가지며, 상기 하부 절연층을 관통하여 상기 제1 도전형 반도체층까지 연장된 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 제1 관통홀은 복수개가 링 형상으로 배열된 구조를 가지며, 상기 하부 절연층을 관통하여 상기 제1 도전형 반도체층까지 연장된 것을 특징으로 하는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 하부 절연층과 상기 발광 구조물 사이에 개재되는 패시베이션층을 더 포함하고,
    상기 제1 관통홀은 상기 하부 절연층과 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층까지 연장된 것을 특징으로 하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1 관통홀 내에 배치되어 상기 제1 도전형 반도체층과 접속하는 제1 콘택 전극과, 상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 접속하는 제2 콘택 전극을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 제3 및 제4 관통홀 내에서 상기 연결층 상에 배치되는 제1 전극 패드 및 제2 전극 패드를 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 기판 상에 적층된 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층 및 상기 제1 도전형 반도체층의 일부가 식각된 메사 홈을 갖는 발광 구조물;
    상기 발광 구조물 상에 배치되며, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 위치하는 제1 관통홀 및 제2 관통홀을 갖는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 제1 및 제2 관통홀을 통해서 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층과 각각 전기적으로 접속되는 연결층; 및
    상기 연결층 상에 배치되며, 상기 연결층을 부분적으로 노출시키는 제3 및 제4 관통홀을 갖는 상부 절연층;을 포함하고,
    상기 발광 구조물은 상기 메사 홈에 의해 구획되는 제1 메사 영역과 제2 메사 영역을 포함하고,
    상기 하부 절연층은 상기 제1 메사 영역에 배치되는 제1 하부 절연층과 상기 제2 메사 영역에 배치되는 제2 하부 절연층을 포함하고, 상기 제1 하부 절연층은 상기 메사 홈을 사이에 두고 상기 제2 하부 절연층에 의해 둘러싸이는 것을 특징으로 하는 반도체 발광소자.
  10. 제9항에 있어서,
    상기 메사 홈은 상기 제1 메사 영역을 둘러싸는 링 형상의 구조를 가지며,
    상기 제1 관통홀은 상기 메사 홈 내에서 상기 제1 메사 영역의 둘레를 따라서 연장되는 구조를 가지는 것을 특징으로 하는 반도체 발광소자.
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