[go: up one dir, main page]

KR102467353B1 - 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 - Google Patents

표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 Download PDF

Info

Publication number
KR102467353B1
KR102467353B1 KR1020150167444A KR20150167444A KR102467353B1 KR 102467353 B1 KR102467353 B1 KR 102467353B1 KR 1020150167444 A KR1020150167444 A KR 1020150167444A KR 20150167444 A KR20150167444 A KR 20150167444A KR 102467353 B1 KR102467353 B1 KR 102467353B1
Authority
KR
South Korea
Prior art keywords
spacer
insulating layer
pixel
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020150167444A
Other languages
English (en)
Other versions
KR20170062596A (ko
Inventor
김지현
박성균
박정민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150167444A priority Critical patent/KR102467353B1/ko
Priority to US15/156,120 priority patent/US10147775B2/en
Priority to CN201610833635.9A priority patent/CN106816443B/zh
Publication of KR20170062596A publication Critical patent/KR20170062596A/ko
Application granted granted Critical
Publication of KR102467353B1 publication Critical patent/KR102467353B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H01L51/525—
    • H01L27/3246—
    • H01L27/3248—
    • H01L27/3258—
    • H01L51/5253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/842—Containers
    • H10K50/8428—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8723—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED
    • H01L2227/32—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/166—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 기판은 화소 회로, 절연층, 화소 전극, 화소 정의막 및 제1 스페이서와 제2 스페이서를 갖는 스페이서 구조를 포함할 수 있다. 화소 회로는 베이스 기판 상에 배치되고, 절연층은 화소 회로를 커버하며 베이스 기판 상부에 배치되며, 화소 전극은 절연층 상에 배치되고, 화소 회로에 전기적으로 연결되고, 화소 정의막은 절연층 상에 배치되고 화소 전극의 일부를 노출시키며, 제1 스페이서는 화소 회로와 이격되어 절연층 상에 배치되고, 제2 스페이서는 제1 스페이서 상에 배치될 수 있다.

Description

표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING A DISPLAY SUBSTRATE, AND DISPLAY DEVICE INCLUDING A DISPLAY SUBSTRATE}
본 발명은 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 스페이서 구조를 포함하는 표시 기판, 이러한 표시 기판의 제조 방법 및 상기 표시 기판을 포함하는 표시 장치에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 한 쌍의 전기장 생성 전극들과 그 사이에 개재되는 전기 광학(electro optical) 활성층을 포함할 수 있다. 액정 표시 장치는 상기 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 상기 전기 광학 활성층으로 유기 발광층을 포함할 수 있다. 상기 한 쌍의 전기 장 생성 전극들 중 하나는 전기 신호를 인가받고, 상기 전기 광학 활성층이 상기 전기 신호를 광학 신호로 변환함으로써 영상이 표시될 수 있다.
한편, 상기 평판 표시 장치는 베이스 기판과 봉지 기판 사이의 간격을 유지하고, 상기 봉지 기판을 지지하는 스페이서를 포함할 수 있다. 상기 스페이서는 일반적으로 화소 정의막 상에 돌출된 형태로 형성될 수 있다. 통상적으로 스페이서를 형성하기 위하여 사진 식각 공정을 이용하며, 이러한 식각 과정에서 마스크가 사용될 수 있다. 그러나, 마스크를 사용하여 스페이서를 형성하기 위한 식각 공정을 수행할 경우, 제조 비용이 증가하고, 제조 공정이 복잡해지는 문제점이 있다.
본 발명의 일 목적은 구성 요소들을 효과적으로 보호할 수 있는 스페이서 구조를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 구성 요소들을 효과적으로 보호할 수 있는 스페이서 구조를 포함하는 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 구성 요소들을 효과적으로 보호할 수 있는 스페이서 구조를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적들이 전술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 예시적인 실시예들에 따른 표시 기판은 베이스 기판 상에 배치되는 화소 회로, 상기 화소 회로를 커버하며 상기 베이스 기판 상부에 배치되는 절연층, 상기 절연층 상에 배치되고 상기 화소 회로에 전기적으로 연결되는 화소 전극, 상기 절연층 상에 배치되고 상기 화소 전극의 일부를 노출시키는 화소 정의막, 및 상기 화소 회로와 이격되어 상기 절연층 상에 배치되는 제1 스페이서 및 상기 제1 스페이서 상에 배치되는 제2 스페이서를 갖는 스페이서 구조를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서는 상기 절연층과 일체로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 구조는 상기 화소 정의막의 높이보다 큰 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서의 높이는 상기 화소 정의막의 높이와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 화소 정의막과 상기 제2 스페이서는 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 제1 스페이서 및 상기 제2 스페이서 사이에 배치되고, 상기 화소 전극과 동일한 물질을 함유하는 보조 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화소 정의막은 상기 화소 전극의 측부를 커버하고, 상기 제2 스페이서는 상기 보조 전극의 측부를 커버할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 예시적인 실시예들에 따른 표시 기판의 제조 방법에 있어서, 베이스 기판 상에 화소 회로를 형성하고, 상기 베이스 기판 상에 상기 화소 회로를 커버하는 절연층을 형성할 수 있다. 제1 마스크를 이용하여 상기 절연층을 패터닝하여, 상기 절연층에 상기 화소 회로의 일부를 노출시키는 콘택 홀 및 상기 화소 회로로부터 이격되는 제1 스페이서를 형성할 수 있다. 상기 절연층 상에 화소 전극막을 형성하고, 상기 화소 전극막 상에 예비 화소 정의막을 형성할 수 있다. 제2 마스크를 이용하여 상기 예비 화소 정의막 및 상기 화소 전극막을 패터닝하여, 상기 제1 스페이서 상에 제2 스페이서를 형성하고, 상기 화소 회로 상부의 절연층 상에 화소 전극 및 화소 정의막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크는 광을 전부 통과시키는 제1 투광부, 상기 광을 부분적으로 통과시키는 제2 투광부 및 상기 광을 통과시키지 않는 제3 투광부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 투광부는 상기 절연층의 콘택 홀에 대응되고, 상기 제3 투광부는 상기 절연층의 제1 스페이서에 대응될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크는 광을 전부 통과시키는 제4 투광부, 상기 광을 부분적으로 통과시키는 제5 투광부 및 상기 광을 통과시키지 않는 제6 투광부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 투광부는 상기 화소 전극에 대응되고, 상기 제6 투광부는 상기 화소 정의막 및 상기 제2 스페이서에 대응될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 홀 및 상기 제1 스페이서는 상기 절연층 상에 상기 제1 마스크를 배치하고, 상기 절연층을 노광시키며, 상기 노광된 절연층을 선택적으로 제거함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 전극, 상기 화소 정의막 및 상기 제2 스페이서는 상기 예비 화소 정의막 상에 상기 제2 마스크를 배치하고, 상기 예비 화소 정의막을 노광시키며, 상기 노광된 예비 화소 정의막을 선택적으로 제거하고, 상기 화소 전극막을 선택적으로 제거함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 화소 정의막은 상기 화소 전극의 중앙부 상에 상기 예비 화소 정의막을 상대적으로 얇은 두께로 남기고, 상기 화소 전극의 주변부 및 상기 제1 스페이서 상의 상기 예비 화소 정의막은 상대적으로 두껍게 남기며, 상기 화소 전극 및 상기 제2 스페이서에 인접하는 예비 화소 정의막은 제거하고, 상기 예비 화소 정의막을 큐어링(curing)하며, 상기 화소 전극의 중앙부 상의 상기 예비 화소 정의막을 제거함으로써 선택적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 화소 전극막을 선택적으로 제거하여 상기 제1 스페이서와 상기 제2 스페이서 사이에 보조 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 화소 회로는 상기 베이스 기판 상에 액티브 패턴을 형성하고, 상기 베이스 기판 상에 상기 액티브 패턴을 커버하는 제1 게이트 절연막을 형성하며, 상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하고, 상기 제1 게이트 절연막 상에 상기 제1 게이트 전극을 커버하는 제2 게이트 절연막을 형성하며, 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하고, 상기 제2 게이트 절연막 상에 상기 제2 게이트 전극을 커버하는 층간 절연막을 형성하며, 상기 층간 절연막, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하는 콘택 홀들을 형성하고, 상기 층간 절연막 상에 상기 콘택 홀들을 채우는 소스 전극 및 드레인 전극을 형성함으로써 형성될 수 있다.
전술한 본 발명의 또 다른 목적을 달성하기 위하여, 예시적인 실시예들에 따른 표시 장치는 베이스 기판 상에 배치되는 화소 회로, 상기 화소 회로를 커버하며 상기 베이스 기판 상부에 배치되는 절연층, 상기 절연층 상에 배치되고 상기 화소 회로에 전기적으로 연결되는 화소 전극, 상기 절연층 상에 배치되고 상기 화소 전극의 일부를 노출시키는 화소 정의막, 상기 화소 회로와 이격되어 상기 절연층 상에 배치되는 제1 스페이서 및 상기 제1 스페이서 상에 배치되는 제2 스페이서를 갖는 스페이서 구조, 상기 노출된 화소 전극 상에 배치되는 유기 발광층, 및 상기 절연층, 상기 화소 전극, 상기 화소 정의막 및 상기 제2 스페이서 상에 배치되는 공통 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화소 정의막 및 상기 제2 스페이서는 동일한 물질을 포함하고, 상기 제2 스페이서의 높이는 상기 화소 정의막의 높이와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제1 스페이서와 상기 제2 스페이서 사이에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 보조 전극을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 기판은 절연층과 일체로 형성되는 제1 스페이서 및 상기 제1 스페이서 상에 배치되는 제2 스페이서를 포함할 수 있기 때문에, 표시 기판의 구성 요소들을 효과적으로 보호할 수 있도록 충분한 두께를 갖는 스페이서 구조를 구비할 수 있다. 또한, 절연층, 화소 전극, 화소 정의막 및 스페이서 구조를 형성하기 위한 공정들에서 요구되는 마스크의 수를 감소시킬 수 있으므로, 표시 기판의 제조 비용이 절감될 수 있다.
다만, 본 발명의 효과는 전술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 2는 본 발명의 다른 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
도 3 내지 도 17은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 18은 본 발명의 예시적인 실시예들에 따른 표시 기판을 포함하는 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 기판들 및 표시 장치들을 보다 상세하게 설명한다. 도면상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 1을 참조하면, 표시 기판은 베이스 기판(100), 화소 회로, 절연층(150), 화소 전극(160), 화소 정의막(170), 스페이서 구조(185) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 스페이서 구조(185)는 제1 스페이서(152) 및 제2 스페이서(180)를 포함할 수 있다. 이 경우, 제1 스페이서(152)는 절연층(150)과 일체로 형성될 수 있고, 제2 스페이서(180)는 제1 스페이서(152) 상에 위치할 수 있다.
상기 화소 회로는 구동 트랜지스터 및 스위칭 트랜지스터를 포함할 수 있다. 예를 들어, 상기 구동 트랜지스터 및 상기 스위칭 트랜지스터는 각기 박막 트랜지스터(TFT)에 해당될 수 있다. 상기 구동 트랜지스터는 제1 액티브 패턴(110a), 제1 게이트 전극(120a), 제1 소스 전극(140a) 및 제1 드레인 전극(145a)을 포함할 수 있다. 상기 스위칭 트랜지스터는 제2 액티브 패턴(110b), 제2 게이트 전극(120b), 제3 게이트 전극(130), 제2 소스 전극(140b) 및 제2 드레인 전극(145b)을 포함할 수 있다.
베이스 기판(100)은 유리 기판, 석영 기판, 투명 플라스틱 기판 등과 같은 투명 기판을 포함할 수 있다. 예를 들어, 베이스 기판(100)으로 사용될 수 있는 투명 플라스틱 기판은 폴리이미드(polyimide), 아크릴(acryl), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리카보네이트(polycarbonate), 폴리아크릴레이트(polyacrylate), 폴리에테르(polyether) 등을 포함할 수 있다. 또한, 베이스 기판(100)은 연성을 갖는 기판(flexible substrate)으로 이루어질 수도 있다.
베이스 기판(100) 상에는 버퍼막(105)이 배치될 수 있다. 버퍼막(105)은 베이스 기판(100)으로부터 발생되는 불순물들의 확산을 방지하고, 제1 및 제2 액티브 패턴들(110a, 110b)의 형성을 위한 결정화 공정 시에 열의 전달 속도를 조절하는 역할을 수행할 수 있다. 예를 들어, 버퍼막(105)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 버퍼막(105)은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 다른 예시적인 실시예들에 있어서, 버퍼막(105)은 생략될 수도 있다.
버퍼막(105) 상에는 제1 액티브 패턴(110a) 및 제2 액티브 패턴(110b)이 배치될 수 있다. 상기 제1 및 제2 액티브 패턴들(110a, 110b)은 각기 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 상기 제1 액티브 패턴(110a)의 양측부들에는 불순물들을 함유하는 제1 소스 영역(112a) 및 제1 드레인 영역(116a)이 형성될 수 있다. 또한, 상기 제2 액티브 패턴(110b)의 양측부들에는 불순물들을 함유하는 제2 소스 영역(112b) 및 제2 드레인 영역(116b)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 액티브 패턴들(110a, 110b)은 각기 인듐-갈륨-아연 산화물(IGZO), 아연-주석 산화물(ZTO), 또는 인듐-주석-아연 산화물(ITZO)과 같은 산화물 반도체를 포함할 수도 있다.
다시 도 1을 참조하면, 제1 게이트 절연막(115)은 제1 및 제2 액티브 패턴들(110a, 110b)을 실질적으로 커버하면서 버퍼막(105) 상에 배치될 수 있다. 예를 들어, 제1 게이트 절연막(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 또한, 제1 게이트 절연막(115)은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
제1 게이트 절연막(115) 상에는 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)이 배치될 수 있다. 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)은 각기 제1 액티브 패턴(110a) 및 제2 액티브 패턴(110b)과 실질적으로 중첩될 수 있다. 상기 제1 및 제2 게이트 전극들(120a, 120b)은 각기 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 또는 2 이상이 조합되어 사용될 수 있다. 일부 실시예들에 있어서, 상기 제1 및 제2 게이트 전극들(120a, 120b)은 저저항화를 위해, 예를 들어, 알루미늄(Al)/과 몰리브덴(Mo) 구조 또는 티타늄(Ti)/구리(Cu)와 구조를 가질 수 있다.
제1 게이트 절연막(115) 상에는 제2 게이트 절연막(125)이 배치될 수 있고, 제2 게이트 절연막(125)은 제1 게이트 전극(120a) 및 제2 게이트 전극(120b)을 실질적으로 커버할 수 있다. 예를 들어, 제2 게이트 절연막(125)은 제1 게이트 절연막(115)과 유사하게 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수도 있다.
제2 게이트 절연막(125) 상에는 제3 게이트 전극(130)이 배치될 수 있고, 제3 게이트 전극(130)은 제2 게이트 전극(120b)과 실질적으로 중첩될 수 있다. 제3 게이트 전극(130)은 알루미늄, 은, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 금속, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예시적인 실시예에 있어서, 제3 게이트 전극(130)은 저저항화를 위해, 예를 들어, Al/Mo 구조 또는 Ti/Cu 구조를 가질 수 있다.
제2 게이트 절연막(125) 상에는 제3 게이트 전극(130)을 실질적으로 커버할 수 있는 층간 절연막(135)이 배치될 수 있다. 예를 들어, 층간 절연막(135)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 또한, 층간 절연막(135)은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
층간 절연막(135) 상에는 제1 소스 전극(140a), 제2 소스 전극(140b), 제1 드레인 전극(145a) 및 제2 드레인 전극(145b)이 배치될 수 있다. 제1 소스 전극(140a) 및 제1 드레인 전극(145a)은 각기 층간 절연막(135), 제2 게이트 절연막(125) 및 제1 게이트 절연막(115)을 관통하여 제1 액티브 패턴(110a)과 접촉할 수 있다. 제2 소스 전극(140b) 및 제2 드레인 전극(145b)은 각기 층간 절연막(135), 제2 게이트 절연막(125) 및 제1 게이트 절연막(115)을 관통하여 제2 액티브 패턴(110b)과 접촉할 수 있다. 상기 제1 및 제2 소스 전극들(140a, 140b)과 제1 및 제2 드레인 전극들(145a, 145b)은 각기 알루미늄, 은, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 금속, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 또는 2 이상이 조합되어 사용될 수 있다. 예를 들어, 상기 제1 및 제2 소스 전극들(140a, 140b)과 제1 및 제2 드레인 전극들(145a, 145b)은 각기 알루미늄 층 및 몰리브덴 층과 같은 서로 다른 2개 이상의 금속층이 적층된 구조를 가질 수도 있다.
제1 소스 전극(140a) 및 제1 드레인 전극(145a)은 각기 제1 액티브 패턴(110a)의 제1 소스 영역(112a) 및 제1 드레인 영역(116a)에 접촉될 수 있고, 제2 소스 전극(140b) 및 제2 드레인 전극(145b)은 각기 제2 액티브 패턴(110b)의 제2 소스 영역(112b) 및 제2 드레인 영역(116b)에 접촉될 수 있다. 이 경우, 제1 소스 영역(112a) 및 제1 드레인 영역(116a)의 사이는 제1 채널 영역(114a)이 정의될 수 있고, 제2 소스 영역(112b) 및 제2 드레인 영역(116b)의 사이는 제2 채널 영역(114b)이 정의될 수 있다. 제1 채널 영역(114a)은 제1 게이트 전극(120a)과 실질적으로 중첩되고, 제2 채널 영역(114b)은 제2 게이트 전극(120b)과 실질적으로 중첩될 수 있다.
도 1에 도시한 바와 같이, 층간 절연막(135) 상에는 절연층(150)이 배치될 수 있다. 절연층(150)은 제1 및 제2 소스 전극들(140a, 140b)과 제1 및 제2 드레인 전극들(145a, 145b)을 실질적으로 커버할 수 있다. 절연층(150)에는 화소 전극(160)과 제1 드레인 전극(145a)을 전기적으로 연결시키는 비아(via) 구조가 제공될 수 있다. 다시 말하면, 절연층(150)에는 상기 구동 트랜지스터의 제1 드레인 전극(145a)을 노출시키는 콘택 홀(154)이 제공될 수 있고, 화소 전극(160)은 이러한 콘택 홀(154)을 채우면서 제1 드레인 전극(145a)에 접촉될 수 있다. 다른 실시예들에 있어서, 상기 콘택 홀(154)에는 도전성 물질로 구성된 콘택(도시되지 않음)이 제공될 수 있고, 화소 전극(160)과 제1 드레인 전극(145a)은 각기 상기 콘택의 상부와 하부에 접촉될 수 있다. 또한, 절연층(150)은 상부 구조물을 위해 실질적으로 평탄화층의 역할을 수행할 수 있다. 예를 들어, 절연층(150)은 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르 등과 같은 유기 물질을 포함할 수 있다.
절연층(150)은 베이스 기판(100)에 대해 직교하는 방향으로 연장될 수 있는 제1 스페이서(152)를 포함할 수 있다. 제1 스페이서(152)는 화소 전극(160)으로부터 소정의 거리로 이격될 수 있다. 달리 말하면, 제1 스페이서(152)는 상기 화소 회로로부터 소정의 거리만큼 떨어져서 위치할 수 있다. 제1 스페이서(152)는 후술하는 제2 스페이서(180)와 함께 상기 표시 기판을 보호하는 스페이서 구조(185)를 구성할 수 있다. 이와 같은 제1 스페이서(152)를 포함하는 절연층(150)을 형성하는 공정은 도 9 내지 도 11을 참조하여 다음에 상세하게 설명한다.
다시 도 1을 참조하면, 화소 전극(160)은 절연층(150) 상에 배치될 수 있다. 전술한 바와 같이, 화소 전극(160)은 콘택 홀(154)을 채우면서 제1 드레인 전극(145a)과 접촉될 수 있거나, 콘택 홀(154) 내에 제공되는 상기 콘택을 통해 제1 드레인 전극(145a)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 화소 전극(160)은 표시 장치에 채용될 경우에 반사 전극의 역할을 수행할 수 있다. 예를 들어, 화소 전극(160)은 알루미늄, 은, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 금속 또는 이들 금속의 합금을 포함할 수 있다. 다른 실시예들에 따르면, 화소 전극(160)은 투명 도전성 물질을 포함할 수도 있다. 예를 들어, 화소 전극(160)은 인듐 주석 화합물(ITO), 인듐 아연 화합물(IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다. 선택적으로는, 화소 전극(160)은 상기 투명 도전성 물질 및 상기 금속을 포함하는 다층 구조를 가질 수도 있다.
화소 정의막(170)은 상기 제1 스페이서(152)로부터 소정의 거리로 이격되어 화소 전극(160)과 절연층(150) 상에 배치될 수 있다. 화소 정의막(170)에는 화소 전극(160)의 중앙부를 노출시키는 화소 개구가 제공될 수 있다. 화소 정의막(170)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다.
절연층(150)과 일체로 형성될 수 있는 제1 스페이서(152) 상에는 제2 스페이서(180)가 배치될 수 있다. 전술한 바와 같이, 제2 스페이서(180)는 제1 스페이서(152)와 함께 상기 표시 기판을 보호하는 스페이서 구조(185)를 제공할 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(170)과 제2 스페이서(180)는 하프톤 마스크를 사용하여 동시에 형성될 수 있다. 화소 전극(160), 화소 정의막(170) 및 제2 스페이서(180)를 형성하기 위한 공정들은 도 12 내지 도 17을 참조하여 다음에 상세히 설명한다.
예시적인 실시예들에 있어서, 제1 스페이서(152)의 높이와 제2 스페이서(180)의 높이의 합은 화소 정의막(170)의 높이보다 실질적으로 클 수 있다. 다시 말하면, 스페이서 구조(185)는 화소 정의막(170)보다 실질적으로 큰 높이를 가질 수 있다. 이 경우, 제2 스페이서(180)와 화소 정의막(170)은 실질적으로 동일한 높이를 가질 수 있다. 따라서, 스페이서 구조(185)의 높이는 화소 정의막(170)의 높이보다 제1 스페이서(152)의 높이만큼 실질적으로 클 수 있다. 제1 스페이서(152)의 높이가 충분히 클 경우, 상기 표시 기판은 화소 정의막(170)과 충분히 구분될 수 있는 높이를 갖는 스페이서 구조(185)를 포함할 수 있다.
도 1을 다시 참조하면, 화소 정의막(170) 및 제2 스페이서(180)는 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 화소 정의막(170)과 제2 스페이서(180)는 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질로 이루어질 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(152) 및 제2 스페이서(180) 사이에는 보조 전극(165)이 개재될 수 있다. 또한 보조 전극(165)은 화소 전극(160)과 실질적으로 동일한 물질을 포함할 수 있다.
도 2는 본 발명의 다른 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다. 도 2에 예시한 표시 기판에 있어서, 도 1에 도시한 표시 기판의 제2 게이트 절연막(125) 및 제3 게이트 전극(130)이 생략될 수 있으므로, 도 2의 표시 가판은 보다 간단한 회로 구성을 가질 수 있다. 이러한 생략된 구성 요소들을 제외하고 도 2에 도시된 표시 기판은 도 1에 도시된 표시 기판과 실질적으로 동일한 구성을 가질 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 표시 기판은 절연막(150)과 일체로 형성될 수 있는 제1 스페이서(152) 및 화소 정의막(170)과 동시에 형성될 수 있는 제1 스페이서(152) 상에 배치되는 제2 스페이서(180)로 구성되는 스페이서 구조(185)를 포함할 수 있다. 이에 따라, 상기 스페이서 구조(185)를 통해 상기 표시 기판의 상에 배치되는 증착 마스크나 봉지 기판과 일정한 간격을 유지할 수 있으며, 외부의 물리적인 압력이나 충격으로부터 상기 표시 기판의 내부 층들, 회로들 등의 구성 요소들을 효과적으로 보호할 수 있다.
도 3 내지 도 17은 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 베이스 기판(100) 상에 버퍼막(105)을 형성할 수 있다. 버퍼막(105)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다. 예를 들어, 베이스 기판(100)을 공정 챔버 내에 적재하고, 실리콘 산화물 전구체, 질소 소스 가스 캐리어 가스 등을 도입하여 베이스 기판(100) 상에 버퍼막(105)을 형성할 수 있다.
도 4를 참조하면, 버퍼막(105) 상에는 제1 및 제2 액티브 패턴들(110a, 110b)이 형성될 수 있다. 예를 들면, 버퍼막(105) 상에 비정질 실리콘 또는 폴리실리콘을 사용하여 반도체막을 형성한 후, 식각 공정을 통해 상기 반도체막을 패터닝함으로써, 버퍼막(105) 상에 제1 및 제2 액티브 패턴들(110a, 110b)을 형성할 수 있다. 선택적으로는, 상기 버퍼막(105) 상에 반도체막을 형성한 다음, 저온 폴리실리콘(LTPS) 공정 또는 레이저 결정화 공정과 같은 결정화 공정을 수행할 수 있다. 또한, 상기 제1 및 제2 액티브 패턴들(110a, 110b)은 IGZO, ZTO, ITZO 등과 같은 산화물 반도체를 사용하여 형성될 수도 있다.
도 5를 참조하면, 버퍼막(105) 상에 제1 및 제2 액티브 패턴들(110a, 110b)을 덮으면서 제1 게이트 절연막(115)을 형성한 다음, 제1 게이트 절연막(115) 상에 제1 및 제2 게이트 전극들(120a, 120b)을 형성할 수 있다. 예를 들면, 제1 게이트 절연막(115) 상에 제1 도전막을 형성한 후, 식각 공정을 이용하여 상기 제1 도전막을 패터닝함으로써, 제1 게이트 절연막(115) 상에 제1 및 제2 게이트 전극들(120a, 120b)을 형성할 수 있다. 이 경우, 상기 제1 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 제1 도전막은 복수의 금속층을 적층하여 형성될 수도 있다. 제1 및 제2 게이트 전극들(120a, 120b)은 각기 제1 게이트 절연막(115)을 사이에 두고 제1 및 제2 액티브 패턴들(110a, 110b)과 실질적으로 중첩되도록 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 전극들(120a, 120b)을 이온 주입 마스크들로 이용하여 제1 및 제2 액티브 패턴들(110a, 110b)에 불순물을 주입함으로써, 제1 액티브 패턴(110a)의 양측부들에 제1 소스 영역(112a) 및 제1 드레인 영역(116a)을 형성할 수 있고, 제2 액티브 패턴(110b)의 양측부들에 제2 소스 영역(112b) 및 제2 드레인 영역(116b)을 형성할 수 있다.
도 6을 참조하면, 제1 게이트 절연막(115) 상에 제1 및 제2 게이트 전극들(120a, 120b)을 덮으면서 제2 게이트 절연막(125)을 형성한 후, 제2 게이트 절연막(125) 상에 제3 게이트 전극(130)을 형성할 수 있다. 예를 들면, 제2 게이트 절연막(125) 상에 제2 도전막을 형성한 다음, 상기 제2 도전막을 패터닝하여 제3 게이트 전극(130)을 형성할 수 있다. 여기서, 상기 제2 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 제2 도전막은 복수의 금속층을 적층하여 형성될 수도 있다. 제3 게이트 전극(130)은 제2 게이트 절연막(125)을 사이에 두고 제2 게이트 전극(120b)과 실질적으로 중첩되도록 패터닝될 수 있다.
도 7을 참조하면, 제2 게이트 절연막(125) 상에 제3 게이트 전극(130)을 덮는 층간 절연막(135)을 형성한 후, 층간 절연막(135), 제2 게이트 절연막(125) 및 제1 게이트 절연막(115)을 부분적으로 식각하여 제1 액티브 패턴(110a)을 부분적으로 노출시키는 제1 콘택 홀(138a) 및 제2 액티브 패턴(110b)을 부분적으로 노출시키는 제2 콘택 홀(138b)을 형성할 수 있다. 예를 들면, 마스크를 사용하는 식각 공정이나 사진 식각 공정을 이용하여 층간 절연막(135), 제2 게이트 절연막(125) 및 제1 게이트 절연막(115)을 부분적으로 식각함으로써, 제1 및 제2 콘택 홀들(138a, 138b)을 형성할 수 있다.
도 8을 참조하면, 층간 절연막(135), 제2 게이트 절연막(125) 및 제1 게이트 절연막(115)을 관통하여 제1 액티브 패턴(110a)과 접촉하는 제1 소스 전극(140a) 및 제1 드레인 전극(145a)을 형성할 수 있고, 제2 액티브 패턴(110b)과 접촉하는 제2 소스 전극(140b) 및 제2 드레인 전극(145b)을 형성할 수 있다. 예를 들면, 층간 절연막(135) 상에 제1 및 제2 콘택 홀들(138a, 138b)을 채우면서 제3 도전막을 형성한 후, 이러한 제3 도전막을 패터닝하여 제1 및 제2 소스 전극들(140a, 140b)과 제1 및 제2 드레인 전극들(145a, 145b)을 형성할 수 있다. 여기서, 상기 제3 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 제3 도전막은 복수의 금속층을 적층하여 형성될 수도 있다.
도 9를 참조하면, 층간 절연막(135) 상에 제1 및 제2 소스 전극들(140a, 140b)과 제1 및 제2 드레인 전극들(145a, 145b)을 덮으면서 절연층(150)을 형성할 수 있다. 예를 들어, 절연층(150)은 포토레지스트, 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르 등과 같은 유기 물질을 사용하여 형성될 수 있다. 이 경우, 절연층(150)은 실질적으로 평탄한 상면을 가지도록 충분한 두께로 형성될 수 있다. 절연층(150)은, 예를 들어, 스핀 코팅 공정 또는 프린팅 공정을 이용하여 형성될 수 있다.
도 10을 참조하면, 절연층(150) 상에 제1 마스크(200)를 배치한 후, 절연층(150)에 대해 노광 공정을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 마스크(200)는 하프톤(halftone) 마스크 또는 하프톤 슬릿 마스크를 포함할 수 있고, 이 경우에 절연층(150)은 포지티브(positive) 포토레지스트를 사용하여 형성될 수 있다. 제1 마스크(200)는 광을 실질적으로 전부 통과시킬 수 있는 제1 투광부(210), 광을 부분적으로 통과시킬 수 있는 제2 투광부(220) 및 광을 실질적으로 통과시키지 않을 수 있는 제3 투광부(230)를 포함할 수 있다. 여기서, 제1 투광부(210)는 도 11의 콘택 홀(154)이 형성되는 영역에 대응될 수 있고, 제3 투광부(230)는 도 11의 제1 스페이서(152)가 형성되는 영역에 대응될 수 있으며, 제2 투광부(220)는 절연층(150)의 나머지 영역에 대응될 수 있다.
도 11을 참조하면, 제1 마스크(200)를 이용하여 절연층(150)의 노광된 부분들을 제거하여, 제1 스페이서(152) 및 콘택 홀(154)을 형성할 수 있다. 보다 상세하게는, 제1 마스크(200)의 제1 투광부(210)를 통과한 광에 의해 노광된 절연층(150)의 제1 부분은 완전히 제거되어 제1 드레인 전극(145a)을 노출시키는 콘택 홀(154)이 형성될 수 있다. 제1 마스크(200)의 제2 투광부(220)를 통과한 광에 의해 노광된 절연층(150)의 제2 부분은 부분적으로 제거되어 절연층(150)의 실질적으로 평탄한 상면을 가질 수 있다. 제1 마스크(200)의 제3 투광부(230)에 의해 노광되지 않은 절연층(150)의 제3 부분은 베이스 기판(100)에 대해 직교하는 방향으로 연장되는 제1 스페이서(152)가 형성될 수 있다. 즉, 제1 스페이서(152)는 절연층(150)과 일체로 형성될 수 있다.
도 12를 참조하면, 절연층(150) 상에 콘택 홀(154)을 채우면서 화소 전극막(161)을 형성한 후, 화소 전극막(161) 상에 예비 화소 정의막(171)을 형성할 수 있다. 이 때, 화소 전극막(161) 및 예비 화소 정의막(171)은 절연층(150)의 제1 스페이서(152) 상부에도 형성되므로, 화소 전극막(161) 및 예비 화소 정의막(171)에는 제1 스페이서(152)의 프로파일에 따른 돌출부들이 형성될 수 있다. 예를 들면, 화소 전극막(161)은 알루미늄, 은, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 금속 물질 또는 이들 금속의 합금을 사용하여 형성될 수 있다. 또한, 예비 화소 정의막(171)은 진공 증착 공정, 스퍼터링 공정, 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 프린팅 공정 등을 이용하여 형성될 수 있다. 선택적으로는, 화소 전극막(161)은 ITO, IZO, 아연 산화물 또는 인듐 산화물과 같은 투명 도전성 물질을 사용하여 형성될 수도 있다. 예비 화소 정의막(171)은, 예를 들어, 포토레지스트, 폴리이미드 수지 또는 아크릴 수지와 같은 감광성 물질을 도포하여 형성될 수 있다.
도 13을 참조하면, 예비 화소 정의막(171) 상에 제2 마스크(300)를 배치한 후, 예비 화소 정의막(171)에 대해 노광을 수행할 수 있다. 예시적인 실시예들에 있어서, 제2 마스크(300)는 하프톤 마스크 또는 하프톤 슬릿 마스크를 포함할 수 있고, 예비 화소 정의막(171)은 포지티브 감광성 물질을 사용하여 형성될 수 있다. 제2 마스크(300)는 광을 실질적으로 모두 통과시킬 수 있는 제4 투광부(310), 광을 부분적으로 통과시킬 수 있는 제5 투광부(320) 및 광을 실질적으로 통과시키지 않을 수 있는 제6 투광부(330)를 포함할 수 있다. 제4 투광부(310)는 도 15의 화소 전극막(161)이 제거되는 영역에 대응될 수 있고, 제5 투광부(320)는 도 17의 화소 전극(160)이 노출되는 영역에 대응될 수 있으며, 제6 투광부(330)는 도 17의 화소 정의막(170) 및 제2 스페이서(180)가 형성되는 영역에 대응될 수 있다.
도 14를 참조하면, 제2 마스크(300)의 제4 투광부(310)를 통과한 광에 의해 노광된 예비 화소 정의막(171)의 제1 부분(도 13의 172)은 완전히 제거되어 화소 전극막(161)을 노출시키는 화소 개구가 형성될 수 있다. 제2 마스크(300)의 제5 투광부(320)를 통과한 광에 의해 노광된 예비 화소 정의막(171)의 제2 부분(도 13의 173)은 부분적으로 제거될 수 있다. 또한, 제2 마스크(300)의 제6 투광부(330)에 의해 노광되지 않는 예비 화소 정의막(171)의 제3 부분(도 13의 174)이 화소 정의막(170) 및 제2 스페이서(180)가 될 수 있다. 이에 따라 제1 스페이서(152) 및 제2 스페이서(180)를 포함하는 스페이서 구조(185)가 제공될 수 있다.
도 15를 참조하면, 예비 화소 정의막(171)과 제2 스페이서(180)를 마스크들로 이용하여 화소 전극막(161)을 선택적으로 제거함으로써, 화소 전극(160) 및 보조 전극(165)을 형성할 수 있다. 예를 들면, 화소 전극(160)과 보조 전극(165)은 습식 식각 공정을 이용하여 형성될 수 있다. 이러한 식각 공정을 계속 진행하여 예비 화소 정의막(171)의 일부와 화소 전극막(161)의 노출된 부분을 제거함으로써, 화소 전극(160)과 보조 전극(165)이 형성될 수 있다. 보조 전극(165)은 제1 스페이서(152)와 제2 스페이서(180) 사이에 위치할 수 있고, 화소 전극(160)은 제1 드레인 전극(145a)과 연결되도록 절연층(150) 상에 위치할 수 있다. 이 경우, 화소 전극(160)의 중심부 상에는 예비 화소 정의막(171)이 상대적으로 얇은 두께로 남아있을 수 있고, 화소 전극(160)의 주변부 및 보조 전극(165) 상에는 예비 화소 정의막(171)이 상대적으로 두꺼운 두께로 남아있을 수 있다.
도 16을 참조하면, 예비 화소 정의막(171) 및 제2 스페이서(180)를 큐어링(curing)할 수 있다. 도 15에 도시된 바와 같이, 화소 전극(160)의 측부 및 보조 전극(165)의 측부가 노출되어 있을 경우, 이후 공정에서 화소 전극(160) 및 보조 전극(165) 상에 형성되는 공통 전극(도 18의 195)과 단락이 발생할 수 있다. 따라서, 예비 화소 정의막(171) 및 제2 스페이서(180)의 감광성 유기 물질을 녹여 흘러내리기 위해 소정의 시간 동안 고온의 큐어링 단계를 거칠 수 있다. 이에 따라, 예비 화소 정의막(171)이 화소 전극(160)의 측부를 실질적으로 완전히 커버하고, 제2 스페이서(180)가 보조 전극(165)의 측부를 실질적으로 완전히 커버할 수 있다.
도 17을 참조하면, 화소 전극(160) 상의 예비 화소 정의막(171)을 완전히 제거하여 화소 전극(160)을 노출시키는 한편, 화소 정의막(170)과 제2 스페이서(180)를 완성할 수 있다. 예를 들어, 예비 화소 정의막(171)의 일부는 애싱(ashing) 공정을 이용하여 제거될 수 있다. 그 결과, 화소 정의막(170) 및 제2 스페이서(180)가 형성될 수 있으며, 제1 스페이서(152) 및 제2 스페이서(180)를 구비하는 스페이서 구조(185)가 제공될 수 있다.
종래의 표시 기판의 제조 방법에 있어서, 화소 정의막을 형성하는 공정 및 스페이서를 형성하는 공정에서 각기 별도의 마스크를 사용하였다. 따라서, 적어도 2회의 마스크 공정들이 요구되어 제조 공정이 복잡해지고 제조 비용이 증가하는 문제가 있었다. 한편, 종래의 표시 기판의 다른 제조 방법에 있어서, 화소 정의막 및 스페이서 각각의 부피 차이를 이용하여 두께 차이를 유발하는 공정이 제시되었다. 그러나, 부피 차이만을 이용하여 화소 정의막 및 스페이서의 두께가 구분될 정도의 두께 차이를 구현하기가 실질적으로 어려운 문제가 있었다.
상술한 바와 같이, 본 발명의 예시적인 실시예들에 따르면, 하프톤 마스크 또는 하프톤 슬릿 마스크를 이용하여 화소 정의막(170) 및 제2 스페이서(180)를 1회의 마스크 공정을 이용하여 형성할 수 있다. 또한, 화소 정의막(170) 및 제2 스페이서(180)의 형성 이전에, 제1 스페이서(152)를 절연층(150)과 일체로 형성할 수 있다. 이에 따라, 화소 정의막(170)과 스페이서 구조(185)를 형성하기 위한 마스크 공정들을 감소시켜 제조 비용을 절감할 수 있고 제조 공정을 상대적으로 단순화시킬 수 있으며, 화소 정의막(170)과 충분히 구분될 수 있는 두께를 가지는 스페이서 구조(185)를 형성할 수 있다.
도 18은 본 발명의 예시적인 실시예들에 따른 표시 기판을 포함하는 표시 장치를 나타내는 단면도이다. 예를 들어, 도 18은 도 1을 참조하여 설명한 표시 기판을 포함하는 유기 발광 표시 장치를 도시하고 있다.
한편, 도 1을 참조하여 설명한 표시 기판의 구성 및/또는 구조에 대한 상세한 설명은 생략하도록 한다.
도 18을 참조하면, 상기 표시 장치는 상기 표시 기판 상에 순차적으로 적층되는 유기 발광층(190) 및 공통 전극(195)을 포함할 수 있다.
유기 발광층(190)은 화소 전극(160) 상에 배치될 수 있다. 유기 발광층(190)은 정공 및 전자에 의해 여기되는 호스트(host) 물질 및 에너지의 흡수와 방출을 통해 발광 효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
일부 실시예들에 있어서, 상기 표시 장치는 화소 전극(160) 및 유기 발광층(190) 사이에 배치되는 정공 수송층(HTL)을 더 포함할 수 있다. 또한, 상기 표시 장치는 공통 전극(195) 및 상기 유기 발광층(190) 사이에 배치되는 전자 수송층(ETL)을 더 포함할 수 있다. 상기 정공 수송층은, 예를 들어, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다. 상기 전자 수송층은, 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴노잘린(phenylquinozaline) 등의 전자 수송 물질을 포함할 수 있다.
공통 전극(195)은 유기 발광층(190), 화소 정의막(170), 제2 스페이서(180) 및 절연층(150) 상에 배치될 수 있다. 공통 전극(195)은 유기 발광층(190)을 사이에 두고 화소 전극(160)과 서로 마주보도록 배치될 수 있다. 예를 들어, 공통 전극(195)은 알루미늄, 은, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 일 함수가 낮은 금속 또는 이들 금속의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 화소 전극(160) 및 공통 전극(195)은 각기 상기 표시 장치의 양극(anode) 및 음극(cathode)으로 제공될 수 있다.
일부 실시예들에 있어서, 봉지 기판(400)이 공통 전극(195) 상에 배치될 수 있다. 봉지 기판(400)은 베이스 기판(100)에 대향하도록 배치될 수 있다. 예를 들어, 봉지 기판(400)은 베이스 기판(100)과 같이 유리 기판, 석영 기판, 투명 플라스틱 기판 등과 같은 투명 기판을 포함할 수 있다. 다른 실시예들에 있어서, 봉지 기판(400) 대신에 봉지 필름이 공통 전극(195) 상에 배치되어 상기 표시 기판을 커버할 수도 있다. 예를 들어, 상기 봉지 필름은 적어도 하나의 유기물층 및 적어도 하나의 무기물층이 적층되는 구조를 가질 수 있다.
이상, 본 발명의 실시예들에 따른 표시 장치들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 베이스 기판 110a: 제1 액티브 패턴
110b: 제2 액티브 패턴 115: 제1 게이트 절연막
120a: 제1 게이트 전극 120b: 제2 게이트 전극
125: 제2 게이트 절연막 130: 제3 게이트 전극
135: 층간 절연막 138a: 제1 콘택 홀
138b: 제2 콘택 홀 140a: 제1 소스 전극
140b: 제2 소스 전극 145a: 제1 드레인 전극
145b: 제2 드레인 전극 150: 절연층
152: 제1 스페이서 154: 콘택 홀
160: 화소 전극 161: 화소 전극막
165: 보조 전극 170: 화소 정의막
171: 예비 화소 정의막 180: 제2 스페이서
185: 스페이서 구조 190: 유기 발광층
195: 공통 전극 200: 제1 마스크
210: 제1 투광부 220: 제2 투광부
230: 제3 투광부 300: 제2 마스크
310: 제4 투광부 320: 제5 투광부
330: 제6 투광부

Claims (20)

  1. 베이스 기판 상에 배치되는 화소 회로;
    상기 화소 회로를 커버하며 상기 베이스 기판 상부에 배치되는 절연층;
    상기 절연층 상에 배치되고, 상기 화소 회로에 전기적으로 연결되는 화소 전극;
    상기 절연층 상에 배치되고, 상기 화소 전극의 일부를 노출시키는 화소 정의막; 및
    상기 화소 회로와 이격되어 상기 절연층 상에 배치되는 제1 스페이서 및 상기 제1 스페이서 상에 배치되는 제2 스페이서를 갖는 스페이서 구조를 포함하고,
    상기 제1 스페이서는 상기 절연층과 일체로 형성되는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 스페이서 구조는 상기 화소 정의막의 높이보다 큰 높이를 가지는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 제2 스페이서의 높이는 상기 화소 정의막의 높이와 동일한 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 화소 정의막과 상기 제2 스페이서는 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서 사이에 배치되고, 상기 화소 전극과 동일한 물질을 함유하는 보조 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 화소 정의막은 상기 화소 전극의 측부를 커버하고, 상기 제2 스페이서는 상기 보조 전극의 측부를 커버하는 것을 특징으로 하는 표시 기판.
  8. 베이스 기판 상에 화소 회로를 형성하는 단계;
    상기 베이스 기판 상에 상기 화소 회로를 커버하는 절연층을 형성하는 단계;
    제1 마스크를 이용하여 상기 절연층을 패터닝하여, 상기 절연층에 상기 화소 회로의 일부를 노출시키는 콘택 홀 및 상기 화소 회로로부터 이격되는 제1 스페이서를 형성하는 단계;
    상기 절연층 상에 화소 전극막을 형성하는 단계;
    상기 화소 전극막 상에 예비 화소 정의막을 형성하는 단계; 및
    제2 마스크를 이용하여 상기 예비 화소 정의막 및 상기 화소 전극막을 패터닝하여, 상기 제1 스페이서 상에 제2 스페이서를 형성하고, 상기 화소 회로 상부의 절연층 상에 화소 전극 및 화소 정의막을 형성하는 단계를 포함하고,
    상기 제1 스페이서는 상기 절연층과 일체로 형성되는 표시 기판의 제조 방법.
  9. 제8항에 있어서, 상기 제1 마스크는 광을 전부 통과시키는 제1 투광부, 상기 광을 부분적으로 통과시키는 제2 투광부 및 상기 광을 통과시키지 않는 제3 투광부를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 제1 투광부는 상기 절연층의 콘택 홀에 대응되고, 상기 제3 투광부는 상기 절연층의 제1 스페이서에 대응되는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제8항에 있어서, 상기 제2 마스크는 광을 전부 통과시키는 제4 투광부, 상기 광을 부분적으로 통과시키는 제5 투광부 및 상기 광을 통과시키지 않는 제6 투광부를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 제5 투광부는 상기 화소 전극에 대응되고, 상기 제6 투광부는 상기 화소 정의막 및 상기 제2 스페이서에 대응되는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제8항에 있어서, 상기 콘택 홀 및 상기 제1 스페이서를 형성하는 단계는,
    상기 절연층 상에 상기 제1 마스크를 배치하는 단계;
    상기 절연층을 노광시키는 단계; 및
    상기 노광된 절연층을 선택적으로 제거하여 상기 제1 스페이서 및 상기 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제8항에 있어서, 상기 화소 전극, 상기 화소 정의막 및 상기 제2 스페이서를 형성하는 단계는,
    상기 예비 화소 정의막 상에 상기 제2 마스크를 배치하는 단계;
    상기 예비 화소 정의막을 노광시키는 단계;
    상기 노광된 예비 화소 정의막을 선택적으로 제거하는 단계; 및
    상기 화소 전극막을 선택적으로 제거하여 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 예비 화소 정의막을 선택적으로 제거하는 단계는,
    상기 화소 전극의 중앙부 상에 상기 예비 화소 정의막을 상대적으로 얇은 두께로 남기고, 상기 화소 전극의 주변부 및 상기 제1 스페이서 상의 상기 예비 화소 정의막은 상대적으로 두껍게 남기며, 상기 화소 전극 및 상기 제2 스페이서에 인접하는 예비 화소 정의막은 제거하는 단계;
    상기 예비 화소 정의막을 큐어링(curing)하는 단계; 및
    상기 화소 전극의 중앙부 상의 상기 예비 화소 정의막을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제14항에 있어서, 상기 화소 전극막을 선택적으로 제거하는 단계는 상기 제1 스페이서와 상기 제2 스페이서 사이에 보조 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제8항에 있어서, 상기 화소 회로를 형성하는 단계는:
    상기 베이스 기판 상에 액티브 패턴을 형성하는 단계;
    상기 베이스 기판 상에 상기 액티브 패턴을 커버하는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 절연막 상에 상기 제1 게이트 전극을 커버하는 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 절연막 상에 상기 제2 게이트 전극을 커버하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 관통하는 콘택 홀들을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 콘택 홀들을 채우는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 베이스 기판 상에 배치되는 화소 회로;
    상기 화소 회로를 커버하며 상기 베이스 기판 상부에 배치되는 절연층;
    상기 절연층 상에 배치되고, 상기 화소 회로에 전기적으로 연결되는 화소 전극;
    상기 절연층 상에 배치되고, 상기 화소 전극의 일부를 노출시키는 화소 정의막;
    상기 화소 회로와 이격되어 상기 절연층 상에 배치되는 제1 스페이서 및 상기 제1 스페이서 상에 배치되는 제2 스페이서를 갖는 스페이서 구조;
    상기 노출된 화소 전극 상에 배치되는 유기 발광층; 및
    상기 절연층, 상기 화소 전극, 상기 화소 정의막 및 상기 제2 스페이서 상에 배치되는 공통 전극을 포함하고,
    상기 제1 스페이서는 상기 절연층과 일체로 형성되는 표시 장치.
  19. 제18항에 있어서, 상기 화소 정의막 및 상기 제2 스페이서는 동일한 물질을 포함하고, 상기 제2 스페이서의 높이는 상기 화소 정의막의 높이와 동일한 것을 특징으로 하는 표시 장치.
  20. 제18항에 있어서, 상기 제1 스페이서와 상기 제2 스페이서 사이에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 보조 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
KR1020150167444A 2015-11-27 2015-11-27 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 Active KR102467353B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150167444A KR102467353B1 (ko) 2015-11-27 2015-11-27 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
US15/156,120 US10147775B2 (en) 2015-11-27 2016-05-16 Display substrate, method of manufacturing display substrate, and display device including display substrate
CN201610833635.9A CN106816443B (zh) 2015-11-27 2016-09-20 显示基底、制造显示基底的方法及显示器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150167444A KR102467353B1 (ko) 2015-11-27 2015-11-27 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20170062596A KR20170062596A (ko) 2017-06-08
KR102467353B1 true KR102467353B1 (ko) 2022-11-15

Family

ID=58778168

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150167444A Active KR102467353B1 (ko) 2015-11-27 2015-11-27 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치

Country Status (3)

Country Link
US (1) US10147775B2 (ko)
KR (1) KR102467353B1 (ko)
CN (1) CN106816443B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102411327B1 (ko) * 2015-01-02 2022-06-21 삼성디스플레이 주식회사 표시 장치
KR102430819B1 (ko) * 2015-08-19 2022-08-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102653000B1 (ko) * 2016-03-04 2024-04-01 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN106653768B (zh) * 2016-12-13 2020-01-31 武汉华星光电技术有限公司 Tft背板及其制作方法
CN106601778B (zh) * 2016-12-29 2019-12-24 深圳市华星光电技术有限公司 Oled背板及其制作方法
CN107516666B (zh) * 2017-08-18 2020-01-10 武汉华星光电技术有限公司 一种柔性oled显示器件剥离方法及柔性oled显示器件
KR102374754B1 (ko) * 2017-09-27 2022-03-15 엘지디스플레이 주식회사 터치 구조물을 포함하는 디스플레이 장치
CN111165073A (zh) * 2017-09-29 2020-05-15 夏普株式会社 显示器件、曝光装置、显示器件的制造方法
US10802627B2 (en) * 2018-03-29 2020-10-13 Wuhan China Star Optoelectronics Technology Co., Ltd. Touch panel and manufacturing method thereof
CN109037486A (zh) * 2018-08-09 2018-12-18 京东方科技集团股份有限公司 有机电致发光二极管显示基板及其制作方法、显示器件
CN109065764B (zh) * 2018-08-14 2023-04-28 京东方科技集团股份有限公司 显示面板的制造方法及显示面板
KR102671037B1 (ko) 2018-11-07 2024-06-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102075741B1 (ko) * 2018-12-17 2020-02-10 엘지디스플레이 주식회사 표시패널
KR102749086B1 (ko) * 2019-03-14 2025-01-03 삼성디스플레이 주식회사 표시 장치
CN110993646B (zh) * 2019-11-08 2022-07-12 深圳市华星光电半导体显示技术有限公司 Oled背板的制备方法及oled背板
CN110854172B (zh) * 2019-11-26 2022-07-29 京东方科技集团股份有限公司 半导体器件、像素电路、显示面板及显示装置
KR20220078009A (ko) 2020-12-02 2022-06-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380559B1 (en) * 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
SG126714A1 (en) * 2002-01-24 2006-11-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
KR100699996B1 (ko) * 2004-09-02 2007-03-26 삼성에스디아이 주식회사 회로 측정용 패드를 포함하는 유기전계발광표시장치와 그제조방법
US8048749B2 (en) * 2007-07-26 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100964229B1 (ko) * 2008-08-19 2010-06-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR100963075B1 (ko) * 2008-10-29 2010-06-14 삼성모바일디스플레이주식회사 유기전계발광 표시 장치
KR101213492B1 (ko) 2009-12-10 2012-12-20 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 그의 애노드 전극 형성 방법
KR101084255B1 (ko) 2010-01-08 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR101084193B1 (ko) * 2010-02-16 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조방법
KR101748842B1 (ko) 2010-08-24 2017-06-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR101519916B1 (ko) * 2011-04-07 2015-05-13 엘지디스플레이 주식회사 유기 전계 발광 표시 장치 및 그의 제조 방법
CN102832226B (zh) * 2011-10-06 2016-06-01 友达光电股份有限公司 主动元件阵列基板及其制造方法
US8963134B2 (en) * 2012-06-15 2015-02-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Display panel and method for manufacturing the same
KR101983230B1 (ko) * 2012-10-19 2019-05-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR101936619B1 (ko) * 2012-10-31 2019-01-09 엘지디스플레이 주식회사 플렉서블 유기전계발광소자 및 그 제조방법
KR102090555B1 (ko) * 2012-12-27 2020-03-18 엘지디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR101548304B1 (ko) * 2013-04-23 2015-08-28 엘지디스플레이 주식회사 유기 전계 발광 표시장치 및 그 제조방법
KR102054850B1 (ko) * 2013-05-30 2019-12-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR102064392B1 (ko) * 2013-06-04 2020-01-10 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR102092924B1 (ko) * 2013-08-05 2020-03-25 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102117849B1 (ko) * 2013-08-12 2020-06-03 삼성디스플레이 주식회사 유기 발광 표시 패널 및 이의 제조 방법
KR102113179B1 (ko) * 2013-10-14 2020-05-21 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
CN104007574B (zh) * 2014-06-18 2017-09-26 南京中电熊猫液晶显示科技有限公司 一种阵列基板、显示装置及其制造方法

Also Published As

Publication number Publication date
CN106816443B (zh) 2022-02-08
US10147775B2 (en) 2018-12-04
CN106816443A (zh) 2017-06-09
US20170154934A1 (en) 2017-06-01
KR20170062596A (ko) 2017-06-08

Similar Documents

Publication Publication Date Title
KR102467353B1 (ko) 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
US11093064B2 (en) Touch panel display
KR102370035B1 (ko) 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
KR102242078B1 (ko) 유기 발광 표시 장치 및 이의 제조 방법
KR102519420B1 (ko) 투명 표시 장치 및 투명 표시 장치의 제조 방법
US9941484B2 (en) Organic light emitting display device and method of manufacturing the same
JP5465311B2 (ja) 有機発光表示装置及びその製造方法
US10090326B2 (en) Flexible display substrate and a manufacturing method thereof, as well as a flexible display device
KR102416742B1 (ko) 투명 표시 장치
US10096624B2 (en) Display substrate comprising interconnected first and second wirings and display device including the same
KR101084273B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20160093749A (ko) 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102467812B1 (ko) 표시 장치 및 표시 장치의 제조 방법
KR102537992B1 (ko) 유기 발광 표시 장치
US8946008B2 (en) Organic light emitting diode display, thin film transitor array panel, and method of manufacturing the same
US20150102317A1 (en) Thin film transistor substrates, display devices and methods of manufacturing display devices
KR102651358B1 (ko) 미러 기판의 제조 방법 및 이를 갖는 표시 장치
KR102276146B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US20160291219A1 (en) Mirror substrates, methods of manufacturing the same and display devices including the same
KR20210086344A (ko) 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치
KR20120066870A (ko) 배면 발광형 유기 발광 표시 장치 및 이의 제조 방법
KR102108174B1 (ko) 유기 발광 구조물의 제조 방법 및 유기 발광 표시 장치의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20151127

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201109

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20151127

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220227

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220831

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20221110

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20221110

End annual number: 3

Start annual number: 1

PG1601 Publication of registration