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KR102426494B1 - 전하 펌프와 이를 포함하는 장치들 - Google Patents

전하 펌프와 이를 포함하는 장치들 Download PDF

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KR102426494B1
KR102426494B1 KR1020150096635A KR20150096635A KR102426494B1 KR 102426494 B1 KR102426494 B1 KR 102426494B1 KR 1020150096635 A KR1020150096635 A KR 1020150096635A KR 20150096635 A KR20150096635 A KR 20150096635A KR 102426494 B1 KR102426494 B1 KR 102426494B1
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capacitor
transistor
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output
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권혁빈
박석용
한동재
허동훈
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삼성전자주식회사
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Abstract

출력 전압의 리플을 줄일 수 있는 전하 펌프가 기재된다. 상기 전하 펌프는 제1커패시터와, 제2커패시터와, 제어 회로를 포함한다. 상기 제어 회로는, 클락 페이즈마다, 차동 클락 신호들과 입력 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 출력 전압으로서 출력한다.

Description

전하 펌프와 이를 포함하는 장치들{CHARGE PUMP AND DEVICES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 출력 전압에 포함된 리플(ripple)을 줄일 수 있는 전하 펌프와 이를 포함하는 장치들에 관한 것이다.
모바일 장치가 소형화되면서 여러 가지 기능들이 상기 모바일 장치에 집적화되는 추세이다. 상기 모바일 장치에 포함된 이미지 센서 칩의 기능과 성능은 상기 모바일 장치의 특성에 큰 영향을 주고 있다. 상기 이미지 센서 칩의 전력 소모와 상기 이미지 센서 칩의 크기를 줄이는 기술이 점점 중요해지고 있다.
이미지 센서 칩에서 빛을 수신하는 회로, 예컨대 픽셀 어레이를 제어하는 회로들은 로우 드라이버와 리드아웃 회로를 포함한다. 상기 로우 드라이버로 공급되는 작동 전압은 상기 이미지 센서 칩에 구현된 다른 회로들로 공급되는 작동 전압보다 상당히 높다.
상기 로우 드라이버로 공급되는 작동 전압을 생성하는 전압 생성기로서 전하 펌프가 사용된다. 이미지 센서 칩 내부에 구현된 상기 전하 펌프는 안정적인 작동 전압을 생성해야 하고, 상기 작동 전압에는 리플이 적게 포함되어야 한다.
본 발명이 이루고자 하는 기술적인 과제는 출력 전압에 포함된 리플(ripple)을 줄일 수 있는 전하 펌프와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 전하 펌프는 제1커패시터와, 제2커패시터와, 제어 회로를 포함한다. 상기 제어 회로는, 클락 페이즈마다, 차동 클락 신호들과 입력 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 출력 전압으로서 출력한다.
상기 제어 회로는 제1클락 페이즈에서 상기 제1커패시터를 상기 제1전압으로 충전하고 상기 제2커패시터를 상기 제1전압보다 높은 제2전압으로 충전하고, 상기 제어 회로는 제2클락 페이즈에서 상기 제1커패시터를 상기 제2전압으로 충전하고 상기 제2커패시터를 상기 제1전압으로 충전한다.
상기 제어 회로는 상기 제1클락 페이즈에서 상기 제1커패시터를 상기 제1전압으로 충전하는 동시에 상기 제2커패시터를 상기 제2전압으로 충전하고, 상기 제어 회로는 상기 제2클락 페이즈에서 상기 제1커패시터를 상기 제2전압으로 충전하는 동시에 상기 제2커패시터를 상기 제1전압으로 충전한다.
상기 제어 회로는 상기 제2커패시터의 출력 전압을 이용하여 상기 제1커패시터의 출력 단자와 상기 전하 펌프의 출력 단자 사이의 접속을 제어하는 제1스위치 회로와, 상기 제1커패시터의 출력 전압을 이용하여 상기 제2커패시터의 출력 단자와 상기 전하 펌프의 출력 단자 사이의 접속을 제어하는 제2스위치 회로를 포함한다.
상기 제1스위치 회로는 제1트랜지스터이고, 상기 제2스위치 회로는 제2트랜지스터이고, 상기 제1트랜지스터의 바디와 상기 제2트랜지스터의 바디는 서로 접속된다. 상기 제어 회로는 상기 제1커패시터의 출력 단자와 상기 제2커패시터의 출력 단자 사이에 직렬로 접속된 제3트랜지스터와 제4트랜지스터를 더 포함하고, 상기 제3트랜지스터의 게이트는 상기 제2커패시터의 출력 단자에 접속되고, 상기 제4트랜지스터의 게이트는 상기 제1커패시터의 출력 단자에 접속되고, 상기 제3트랜지스터와 상기 제4트랜지스터 각각의 바디는 상기 제1트랜지스터의 바디와 접속된다.
본 발명의 실시 예에 따른 이미지 센서는 픽셀과, 작동 전압을 이용하여 상기 픽셀을 제어하는 제어 신호들을 생성하는 로우 드라이버와, 상기 작동 전압을 생성하는 전압 생성기를 포함한다. 상기 전압 생성기는 기준 전압과 상기 작동 전압을 이용하여 레귤레이트 전압을 생성하는 레귤레이터와, 제1커패시터와, 제2커패시터와, 제어 회로를 포함한다. 상기 제어 회로는, 클락 페이즈마다, 차동 클락 신호들과 상기 레귤레이트 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 상기 작동 전압으로서 출력한다.
상기 제어 회로는 제1클락 페이즈에서 상기 제1커패시터를 상기 제1전압으로 충전하고 상기 제2커패시터를 상기 제1전압보다 높은 제2전압으로 충전하고, 상기 제어 회로는 제2클락 페이즈에서 상기 제1커패시터를 상기 제2전압으로 충전하고 상기 제2커패시터를 상기 제1전압으로 충전한다. 상기 제2전압은 상기 제1전압의 정수배일 수 있다.
실시 예에 따라, 상기 이미지 센서는 상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 패드를 더 포함한다. 실시 예에 따라, 상기 이미지 센서는 상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 MOS 커패시터를 더 포함한다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 이미지 센서와, 상기 이미지 센서에 접속된 프로세서를 포함하고, 상기 이미지 센서는 픽셀과, 작동 전압을 이용하여 상기 픽셀을 제어하는 제어 신호들을 생성하는 로우 드라이버와, 상기 작동 전압을 생성하는 전압 생성기를 포함한다. 상기 전압 생성기는 기준 전압과 상기 작동 전압을 이용하여 레귤레이트 전압을 생성하는 레귤레이터와, 제1커패시터와, 제2커패시터와, 제어 회로를 포함한다.
상기 제어 회로는, 클락 페이즈마다, 차동 클락 신호들과 상기 레귤레이트 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 상기 작동 전압으로서 출력한다.
상기 제어 회로는 제1클락 페이즈에서 상기 제1커패시터를 상기 제1전압으로 충전하고 상기 제2커패시터를 상기 제1전압보다 높은 제2전압으로 충전하고, 상기 제어 회로는 제2클락 페이즈에서 상기 제1커패시터를 상기 제2전압으로 충전하고 상기 제2커패시터를 상기 제1전압으로 충전한다.
상기 이미지 처리 시스템은 상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 패드와, 상기 패드와 접지 사이에 접속된 커패시터를 더 포함한다.
본 발명의 실시 예에 따른 전하 펌프는 상기 전하 펌프의 출력 전압에 포함된 리플(ripple)을 줄일 수 있는 효과가 있다.
본 발명의 실시 예에 따른 전하 펌프를 포함하는 전압 생성기는 각 커패시터에 충전된 전압을 출력하기 위한 별도의 스위치 회로를 포함하지 않아도 되는 효과가 있다. 따라서, 상기 전압 생성기의 면적과 상기 전압 생성기를 포함하는 이미지 센서 칩의 크기를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 전압 생성기를 포함하는 이미지 센서 칩의 실시 예를 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 전압 생성기를 포함하는 이미지 센서 칩의 실시 예를 나타내는 블록도이다.
도 3은 도 1 또는 도 2에 도시된 이미지 센서 칩에 포함된 픽셀의 회로도의 실시 예를 나타낸다.
도 4는 도 1 또는 도 2에 도시된 이미지 센서 칩에 포함된 본 발명의 실시 예에 따른 전압 생성기의 회로도를 나타낸다.
도 5는 도 4에 도시된 전압 생성기의 작동을 설명하기 위한 차동 클락 신호들과 커패시터들에 충전되는 전압들을 나타낸다.
도 6은 도 4에 도시된 전압 생성기의 출력 전압과 리플을 나타낸다.
도 7은 도 4에 도시된 전압 생성기의 작동을 설명하기 위한 타이밍 도이다.
도 8은 도 1 또는 도 2에 도시된 이미지 센서 칩을 포함하는 이미지 처리 시스템의 실시 예를 나타내는 블록도이다.
도 9는 도 1 또는 도 2에 도시된 이미지 센서 칩을 포함하는 이미지 처리 시스템의 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 전압 생성기를 포함하는 이미지 센서 칩의 실시 예를 나타내는 블록도이다. 도 1을 참조하면, 이미지 센서(100)는 전압 생성기(110), 클락 신호 생성기(120), 기준 전압 생성기(125), 로우 드라이버(130), 픽셀 어레이(140), 및 리드아웃 회로(150)를 포함할 수 있다.
이미지 센서(100)는 이미지 센서 칩으로 구현될 수 있다. 이미지 센서(100)는 FSI(front side illumination) 이미지 센서 또는 BSI(back side illumination) 이미지 센서로 구현될 수 있다.
전압 생성기(110)는 파워 소스의 기능을 수행하고, 작동 전압(Vo)을 생성하고, 작동 전압(Vo)을 로우 드라이버(130)로 공급할 수 있으나 이에 한정되는 것은 아니다.
클락 신호 생성기(120)는 전압 생성기(110)로 공급되는 차동 클락 신호들 (CLK와 CLKB)을 생성할 수 있다. 차동 클락 신호들(CLK와 CLKB) 중에서 적어도 하나는 이미지 센서(100)에 포함된 적어도 하나의 구성 요소(예컨대, 150)로 공급될 수 있다. 예컨대, 클락 신호 생성기(120)는 클락 신호 소스, 예컨대 위상 동기 루프(phase locked loop(PLL))로부터 출력된 소스 클락 신호를 이용하여 차동 클락 신호들(CLK와 CLKB)을 생성할 수 있다.
기준 전압 생성기(125)는 기준 전압(VREF)을 생성하고 기준 전압(VREF)을 전압 생성기(110)로 공급할 수 있다. 예컨대, 기준 전압 생성기(125)는 밴드갭 전압 기준(bandgap voltage reference)로 구현될 수 있으나 이에 한정되는 것은 아니다. 밴드갭 전압 기준은 온도에 독립적인 전압 기준 회로를 의미할 수 있다.
로우 드라이버(130)는 작동 전압(Vo)을 이용하여 제어 신호들을 생성할 수 있다. 예컨대, 로우 드라이버(130)는 로우 드라이버의 기능과 디코더의 기능을 수행할 수 있다. 예컨대, 로우 드라이버(130)는 각 로우에 배치된 픽셀들(141) 각각의 작동을 제어하기 위한 제어 신호들을 생성할 수 있다.
픽셀 어레이(140)는 복수의 픽셀들(141)을 포함할 수 있다. 예컨대, 복수의 픽셀들(141) 각각의 구조는 도 3에 예시적으로 도시된 바와 같이 하나의 광전 변환 소자(PD)와 복수의 트랜지스터들(TX, RX, SF, 및 SX)을 포함할 수 있다. 실시 예에 따라, 각 픽셀(141)은 복수의 광전 변환 소자들을 포함할 수 있다. 상기 복수의 광전 변환 소자들 중에서 어느 하나는 긴-노출(long-exposure) 이미지 신호를 생성할 수 있는 픽셀일 수 있고 상기 복수의 광전 변환 소자들 중에서 다른 하나는 짧-노출(short-exposure) 이미지 신호를 생성할 수 있는 픽셀일 수 있다.
복수의 픽셀들(141) 각각은 포토다이오드, 포트트랜지스터, 핀드 포토다이오드(pinned photodiode), 또는 포토게이트(photogate)로 구현될 수 있으나 이에 한정되는 것은 아니다.
각 컬럼에 배치된 각 픽셀(141)로부터 출력된 아날로그 픽셀 신호는 각 컬럼 라인(P1~Pm)을 통해 리드아웃 회로(150)로 전송될 수 있다. 리드아웃 회로(150)는 각 컬럼 라인(P1~Pm)을 통해 출력된 각 아날로그 픽셀 신호에 대해 아날로그-디지털 변환을 수행할 수 있다.
이미지 센서(100)는 작동 전압(Vo)을 공급하는 전압 전송 라인에 접속된 패드(160)를 더 포함할 수 있다. 패드(160)와 접지 사이에는 외장(external) 커패시터(CL)가 접속될 수 있다. 패드(160)는 외장 커패시터(CL)가 접속될 수 있는 핀 (pin)을 의미할 수 있다.
도 2는 본 발명의 실시 예들에 따른 전하 펌프를 포함하는 이미지 센서 칩의 실시 예를 나타내는 블록도이다. 커패시터(CLM)가 내장(internal) MOS 커패시터로 구현된 것을 제외하면, 도 1에 도시된 이미지 센서(100)의 구조와 기능은 도 2에 도시된 이미지 센서(100A)의 구조와 기능과 동일 또는 유사한다.
도 3은 도 1 또는 도 2에 도시된 이미지 센서 칩에 포함된 픽셀의 회로도의 실시 예를 나타낸다. 도 1부터 도 3을 참조하면, 픽셀(141)은 광전 변환 소자(PD)와 복수의 트랜지스터들(TX, RX, SF, 및 SX)을 포함할 수 있다.
로우 드라이버(130)는 전송 트랜지스터(TX)의 작동을 제어할 수 있는 전송 제어 신호(TG), 리셋 트랜지스터(RX)의 작동을 제어할 수 있는 리셋 제어 신호 (RS), 및 선택 트랜지스터(SX)의 작동을 제어할 수 있는 선택 신호(SEL)를 생성할 수 있다. 즉, 로우 드라이버(130)는 전압 생성기(110)로부터 공급된 작동 전압(Vo)을 이용하여 제어 신호들(TG, RS, 및 SEL)을 생성할 수 있다. 예컨대, 로우 드라이버(130)는, 로우(row)별로, 제어 신호들(TG, RS, 및 SEL)을 생성할 수 있는 드라이버들을 포함할 수 있다.
리셋 트랜지스터(RX)는 전압(VPIX)을 공급하는 메탈 라인(또는 노드)과 플로팅 디퓨젼 노드(floating diffusion node; FD) 사이에 접속된다. 플로팅 디퓨젼 노드는 플로팅 디퓨전 영역을 의미할 수 있다. 소스 팔로우(source follower)의 기능을 수행하는 트랜지스터(SF)는 상기 메탈 라인과 선택 트랜지스터(SX) 사이에 접속된다.
비록, 도 3에서는 리셋 트랜지스터(RX)와 트랜지스터(SF)가 전압(VPIX)을 공급하는 메탈 라인에 접속된 실시 예가 도시되어 있으나, 리셋 트랜지스터(RX)와 접속되는 제1메탈 라인과 트랜지스터(SF)와 접속된 제2메탈 라인은 서로 분리될 수 있다. 이때, 제1메탈 라인으로 공급되는 전압과 제2메탈 라인으로 공급되는 전압은 서로 다를 수 있다.
도 4는 도 1 또는 도 2에 도시된 이미지 센서 칩에 포함된 본 발명의 실시 예에 따른 전압 생성기의 회로도를 나타내고, 도 5는 도 4에 도시된 전압 생성기의 작동을 설명하기 위한 차동 클락 신호들과 커패시터들에 충전되는 전압들을 나타내고, 도 6은 도 4에 도시된 전압 생성기의 출력 전압과 리플을 나타낸다.
제1클락 페이즈는 클락 신호(CLK)의 레벨이 하이 레벨일 때를 의미하고 제2클락 페이즈는 클락 신호(CLK)의 레벨이 로우 레벨일 때를 의미한다. 그러나 실시 예에 따라 상기 정의와 반대일 수 있다. 클락 신호(CLK)의 한 주기(PERIOD)는 제1클락 페이즈와 제2클락 페이즈를 포함한다.
도 4를 참조하면, 전압 생성기(110)는 레귤레이터(111)와 전하 펌프(115)를 포함할 수 있다. 예컨대, 전압 생성기(110)는 네가티브 피드백(negative feedback)을 사용하는 구조일 수 있다.
레귤레이터(111)는 기준 전압(VREF)과 전압 생성기(110)의 출력 전압(Vo)을 이용하여 레귤레이트 전압(VREG)을 생성할 수 있다. 레귤레이터(111)는 저항들(R1과 R2)과 증폭기(113)를 포함할 수 있다. 저항들(R1과 R2)에 의해 노드(ND1)의 전압이 결정될 수 있다. 증폭기(113)는 제1입력 단자(예컨대, (+) 입력 단자)로 입력되는 기준 전압(VREF)과 제2입력 단자(예컨대, (-) 입력 단자)로 입력되는 전압의 차이를 증폭하고, 증폭 결과에 따라 레귤레이트 전압(VREG)을 생성할 수 있다.
전하 펌프(115)는 제1커패시터(CP1), 제2커패시터(CP2), 및 제어 회로(117)를 포함할 수 있다. 예컨대, 제1커패시터(CP1)와 제2커패시터(CP2) 각각은 플라잉 커패시터(flying capacitor)로 사용될 수 있다. 제1커패시터(CP1)의 커패시턴스와 제2커패시터(CP2)의 커패시턴스는 각각은 서로 동일할 수 있다. 여기서 동일은 실질적 동일과 오차 범위 내에서 동일을 포함할 수 있다.
제어 회로(117)는 제1커패시터(CP1)와 제2커패시터(CP2) 각각에 대한 충전과 방전을 제어할 수 있다.
예컨대, 제어 회로(117)는, 클락 페이즈마다, 차동 클락 신호들(CLK & CLKB)과 입력 전압(VREG)을 이용하여 제1커패시터(CP1)를 제1전압(VREG)과 제2전압 (2VREG) 중 어느 하나로 충전하고 제2커패시터(CP2)를 제1전압(VREG)과 제2전압 (2VREG) 중 다른 하나로 충전하고, 제1전압(VREG)과 제2전압(VREG) 중에서 높은 전압을 출력 전압(Vo)으로서 출력할 수 있다. 예컨대, 제2전압(2VREG)은 제1전압 (VREG)의 정수배일 수 있다.
예컨대, 제어 회로(117)는 제1클락 페이즈에서 제1커패시터(CP1)를 제1전압 (VREG)으로 충전하고 제2커패시터(CP2)를 제1전압(VREG)보다 높은 제2전압(2VREG)으로 충전할 수 있다. 또한, 제어 회로(117)는 제2클락 페이즈에서 제1커패시터 (CP1)를 제2전압(2VREG)으로 충전하고 제2커패시터(CP2)를 제1전압(VREG)으로 충전할 수 있다.
제어 회로(117)는 제1클락 페이즈에서 제1커패시터(CP1)를 제1전압(VREG)으로 충전하는 동시에 제2커패시터(CP2)를 제2전압(2VREG)으로 충전하고, 제2클락 페이즈에서 제1커패시터(CP1)를 제2전압(2VREG)으로 충전하는 동시에 제2커패시터 (CP2)를 제1전압(VREG)으로 충전할 수 있다. 여기서, 동시는 복수의 작동들이 병렬적으로 수행되거나, 복수의 작동들이 시간적으로 오버랩되어 수행되거나, 조정의 시간 차이를 두고 동시에 수행되는 것을 폭넓게 포함하는 개념으로 이해될 수 있다.
예컨대, 구성 요소들(INV1, CP1, N1, 및 P1)은 제1브랜치를 형성할 수 있고, 구성 요소들(INV2, CP2, N2, 및 P4)은 제2브랜치를 형성할 수 있다.
비록, 도 4에서는 외장 커패시터(CL)가 패드(160)에 접속되고, 전류원(IL)이 패드(160)에 접속된 실시 예에 도시되어 있으나 이는 예시적인 것에 불과하다. 전류원(IL)은 로우 드라이버(130)에서 소모되는 전류를 모델링한 것으로 가정한다.
도 4와 도 5를 참조하여, 전압 생성기(110)의 작동을 설명하면 다음과 같다.
도 5를 참조하면, 클락 신호(CLK)의 위상이 천이된 후 상보 클락 신호(CLKB)의 위상이 천이된다고 가정한다. 예컨대, 클락 신호 생성기(120)는 소정의 시간 차이를 갖는 차동 클락 신호들(CLK와 CLKB)을 생성한다고 가정한다. 또한, 초기 상태에서 제1커패시터(CP1)는 제1초기 전압(Vi1)으로 충전되어 있고 제2커패시터(CP2)는 제2초기 전압(Vi2)으로 충전되어 있다고 가정한다. 예컨대, 제1초기 전압(Vi1)과 제2초기 전압(Vi2)은 동일할 수도 있고 서로 다를 수도 있다. 제1초기 전압 (Vi1)과 제2초기 전압(Vi2) 각각은 레귤레이트 전압(VREG), 즉 제1전압(VREG)보다 낮다고 가정한다.
예컨대, 전하 펌프(115)가 DC-DC 컨버터의 실시 예로서 전압 더블러 (voltage doubler)로 구현될 수 있다고 가정할 때, 각 커패시터(CP1과 CP2)는 제2전압(2VREG)에 해당하는 전하들을 저장할 수 있다고 가정한다.
제1커패시터(CP1)의 제2단자(NA)의 전압은 클락 신호(CLK)가 천이할 때 제1커패시터(CP1)의 제1단자의 전압을 따라 변동(예컨대, 증가 또는 감소)되고, 제2커패시터(CP2)의 제2단자(NB)의 전압은 상보 클락 신호(CLKB)가 천이할 때 제2커패시터(CP2)의 제1단자의 전압을 따라 변동(예컨대, 증가 또는 감소)된다고 가정한다.
또한, 각 구간(IT1~IT5)에서, 제1커패시터(CP1)의 양 단자들의 전압들은 유지되고, 제2커패시터(CP2)의 양 단자들의 전압들은 유지된다고 가정한다. 도 5에 도시된 각 커패시터(CP1과 CP2)의 각 단자의 전압은 설명을 위해 예시된 것으로 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1구간(IT1) 동안, 즉 클락 신호(CLK)가 하이 레벨이고 상보 클락 신호 (CLKB)가 로우 레벨일 때, 제1인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 접지 전압(VSS)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1초기 전압(Vi1)을 유지한다. 제2인버터(INV2)에 의해 제2커패시터(CP2)의 제1단자의 전압은 제1전압(VREG)으로 되고 제2커패시터(CP2)의 제2단자(NB)의 전압은 제2초기 전압(Vi2)을 유지한다.
제1시점(T1)에서 클락 신호(CLK)가 하이 레벨로부터 로우 레벨로 천이할 때, 제1인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 제1전압(VREG)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1전압(VREG)과 제1초기 전압 (Vi1)의 합으로 된다. 제1커패시터(CP1)의 제2단자(NA)의 전압에 따라 NMOS 트랜지스터(N2)는 턴-온 되고 PMOS 트랜지스터들(P3와 P4) 각각은 턴-오프 상태를 유지한다고 가정한다.
제1시점(T1) 직후, 상보 클락 신호(CLKB)가 로우 레벨로부터 하이 레벨로 천이할 때, 제2인버터(INV2)에 의해 제2커패시터(CP2)의 제1단자는 접지 전압(VSS)으로 되고 제2커패시터(CP2)의 제2단자(NB)의 전압은 제2초기 전압(Vi2)으로 된다. 그후에 제2커패시터(CP2)의 제2단자(NB)의 전압은 턴-온된 NMOS 트랜지스터(N2)에 의해 제1전압(VREF)으로 된다. 이때, 각 트랜지스터(N1, P1, 및 P2)는 턴-오프 상태를 유지한다고 가정한다.
제2시점(T2)에서 클락 신호(CLK)가 로우 레벨로부터 하이 레벨로 천이할 때, 제1인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 접지 전압(VSS)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1초기 전압(Vi1)으로 된다.
제2시점(T2) 직후, 상보 클락 신호(CLKB)가 하이 레벨로부터 로우 레벨로 천이할 때, 제2인버터(INV2)에 의해 제2커패시터(CP2)의 제1단자는 제1전압(VREG)으로 되고, 제2커패시터(CP2)의 제2단자(NB)의 전압은 제2전압(2VREG)으로 된다. 따라서, NMOS 트랜지스터(N1)는 제2전압(2VREG)에 응답하여 턴-온 되므로, 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1전압(VREG)으로 된다.
제1커패시터(CP1)의 제2단자(NA)의 전압이 제1전압(VREG)이고 제2커패시터 (CP2)의 제2단자(NB)의 전압이 제2전압(2VREG)일 때, 각 MOS 트랜지스터(N1, P3, 및 P4)는 턴-온 되고, 각 MOS 트랜지스터(N2, P1 및 P2)는 턴-오프 상태를 유지한다. 따라서, 제2커패시터(CP2)의 제2단자(NB)의 전압, 즉 제2전압(2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력된다.
제3시점(T3)에서 클락 신호(CLK)가 하이 레벨로부터 로우 레벨로 천이할 때, 제1인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 제1전압(VREG)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 제2전압(2VREG)으로 된다. 따라서, 각 MOS 트랜지스터(P3와 P4)는 턴-오프 되고 MOS 트랜지스터(N2)는 턴-온 된다.
제3시점(T3) 직후, 상보 클락 신호(CLKB)가 로우 레벨로부터 하이 레벨로 천이할 때, 제2인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 접지 전압 (VREG)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 턴-온된 MOS 트랜지스터(N2)에 의해 제1전압(VREG)으로 된다.
각 MOS 트랜지스터(P1와 P2)는 턴-온 되고 MOS 트랜지스터(N1)가 턴-오프 되므로, 제1커패시터(CP1)의 제2단자(NA)의 전압, 즉 제2전압(2VREG)은 작동 전압 (Vo)으로서 패드(160)로 출력된다.
제4시점(T4)에서 클락 신호(CLK)가 로우 레벨로부터 하이 레벨로 천이할 때, 제1인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 접지 전압(VSS)으로 되고 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1전압(VREG)으로 된다. 따라서, 각 MOS 트랜지스터(P3와 P4)는 턴-온 되고 MOS 트랜지스터(N2)는 턴-오프 된다.
제4시점(T3) 직후, 상보 클락 신호(CLKB)가 하이 레벨로부터 로우 레벨로 천이할 때, 제2인버터(INV1)에 의해 제1커패시터(CP1)의 제1단자의 전압은 제1전압 (VREG)으로 되고 제1커패시터(CP1)의 제2단자(NB)의 전압은 제2전압(2VREG)으로 된다.
각 MOS 트랜지스터(P1와 P2)는 턴-오프 되고 MOS 트랜지스터(N1)가 턴-온 되므로, 제1커패시터(CP1)의 제2단자(NA)의 전압은 제1전압(2VREG)으로 된다.
각 MOS 트랜지스터(P3과 P4)가 제1커패시터(CP1)의 제2단자(NB)의 전압, 즉 제1전압(VREG)에 응답하여 턴-온 되므로, 제2커패시터(CP2)의 제2단자(NB)의 전압, 즉 제2전압(2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력된다.
클락 페이즈마다 제1브랜치 또는 제2브랜치에 의해 생성된 제2전압(2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력된다. 즉, 제1클락 페이즈에서 제1커패시터 (CP1)에 제1전압(VREG)이 충전되는 동안 제2커패시터(CP2)에 충전된 제2전압 (2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력되고, 제2클락 페이즈에서 제2커패시터(CP2)에 제1전압(VREG)이 충전되는 동안 제1커패시터(CP1)에 충전된 제2전압 (2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력된다.
도 6에 도시된 바와 같이, 전압 생성기(110)는 각 클락 페이즈마다 제2전압 (2VREG)은 작동 전압(Vo)으로서 패드(160)로 출력하므로, 작동 전압(Vo)에 포함된 리플은 감소될 수 있다. 도 6에서, fs은 클락 신호(CLK)의 주파수를 의미할 수 있다. 도 4에 도시된 바와 같이 클락 신호(CLK)의 주기(PERIOD)는 fs의 역수에 대응될 수 있다.
전압 생성기(110)는, 클락 페이즈마다, 제2전압(2VREG)을 출력 단자(ND)를 통해 출력하므로, 전류원(IL)에 의해 제2전압(2VREG)이 방전되지 않는다. 즉, 클락 페이즈마다, 출력 단자(ND)는 제2전압(2VREG)으로 충전되는 효과가 있다. 출력 단자(ND)는 패드(160)에 접속될 수 있다.
제1스위치 회로(P1)는 제2커패시터(CP2)의 출력 전압을 이용하여 제1커패시터(CP1)의 출력 단자(NA)와 노드(ND) 사이의 접속을 제어하고, 제2스위치 회로(P4)는 제1커패시터(CP1)의 출력 전압에 응답하여 제2커패시터(CP2)의 출력 단자(NB)와 노드(ND) 사이의 접속을 제어한다. 각 스위치 회로(P1과 P2)는 MOS 트랜지스터, 예컨대 PMOS 트랜지스터로 구현될 수 있고, 각 PMOS 트랜지스터(P1과 P2)의 바디 (body)는 서로 접속될 수 있다.
제어 회로(117)는 제1커패시터(CP1)의 제2단자(NA)와 제2커패시터(CP2)의 제2단자(NB) 사이에 직렬로 접속된 제3MOS 트랜지스터(P2)와 제4MOS 트랜지스터(P3)를 더 포함할 수 있다. 제3MOS 트랜지스터(P2)의 게이트는 제2커패시터(CP2)의 제2단자(NB)에 접속되고, 제4MOS 트랜지스터(P3)의 게이트는 제1커패시터(CP1)의 제2단자(NA)에 접속될 수 있다. 각 MOS 트랜지스터(P1, P2, P3, 및 P4)의 바디는 노드 (NC)에 공통적으로 접속될 수 있다. 각 MOS 트랜지스터(N1과 N2)의 바디는 접지에 접속될 수 있다.
도 7은 도 4에 도시된 전압 생성기의 작동을 설명하기 위한 타이밍 도이다. 도 1부터 도 7을 참조하면, 전압 생성기(110)는 클락 페이즈마다 차동 클락 신호들 (CLK와 CLKB)와 입력 전압(VREG)을 이용하여 제1커패시터(CP1)를 제1전압(VREG)과 제2전압(2VREG) 중에서 어느 하나로 충전하고 제2커패시터(CP2)를 제1전압(VREG)과 제2전압(2VREG) 중에서 다른 하나로 충전할 수 있다(S110).
전압 생성기(110)는 클락 페이즈마다 제1전압(VREG)과 제2전압(2VREG) 중에서 높은 전압을 출력 전압(Vo)으로서 로우 드라이버(130)로 출력할 수 있다(S120).
도 8은 도 1 또는 도 2에 도시된 이미지 센서 칩을 포함하는 이미지 처리 시스템의 실시 예를 나타내는 블록도이다. 도 1부터 도 8을 참조하면, 이미지 처리 시스템(200)은 모바일 장치로 구현될 수 있다.
이미지 처리 시스템(200)은 프로세서(201), 저장 장치(270), 디스플레이 (280), 및 이미지 센서(290)를 포함할 수 있다.
이미지 센서(290)를 포함하는 모바일 장치는 이동 전화기, 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.
이미지 센서(290)는 도 1부터 도 7을 참조하여 설명된 이미지 센서 칩(100 또는 100A, 집합적으로 "100")을 의미할 수 있다.
프로세서(201)는 저장 장치(270), 디스플레이(280), 및 이미지 센서(290)를 제어할 수 있다. 프로세서(201)는 집적 회로(IC) 또는 시스템 온 칩(system on chip)으로 구현될 수 있다. 프로세서(201)는 호스트 장치들(210, 230, 및 250)을 포함할 수 있다. 여기기, 호스트 장치는 프로세서(201)에 구현된 하드웨어 컴포넌트 또는 회로를 의미할 수 있다.
제1호스트 장치(210)는 UFS 인터페이스(UFSI)를 통해 UFS 스토리지(270)의 동작을 제어할 수 있다. 제1호스트 장치(210)는 UFS 호스트(211), 링크 레이어 (link layer; 213), 예컨대 MIPI UniProSM, 및 피지컬 레이어(physical layer; 215), 예컨대 MIPI M-PHYSM를 포함할 수 있다. 실시 예에 따라, MIPI UniProSM는 MIPI LLI(Low Latency Interface)로 대체될 수 있다. UFS 인터커넥트(UIC) 레이어는 MIPI UniProSM와 MIPI LLI 중에서 어느 하나와, MIPI M-PHYSM를 포함할 수 있다.
UFS 스토리지(270)는 MIPI M-PHY(271), UniPro(273), 및 UFS 장치(275)를 포함할 수 있다. MIPI M-PHY(271)는 UFS 인터페이스(UFSI)와 UniPro(271) 사이에서 데이터의 전송을 제어할 수 있다. UniPro(271)는 MIPI M-PHY(271)와 UFS 장치(275) 사이에서 데이터의 전송을 제어할 수 있다. UFS 장치(275)는 플래시-기반 메모리(예컨대, NAND 플래시 메모리 또는 NOR 플래시 메모리)일 수 있다.
제2호스트 장치(230)는 DSI(Display Serial Interface)-2를 통해 디스플레이 (280)의 작동을 제어할 수 있다. 제2호스트 장치(230)는 DSI-2 호스트(231), 링크 레이어(233), 예컨대 MIPI UniProSM, 및 피지컬 레이어(235), 예컨대 MIPI M-PHYSM를 포함할 수 있다.
디스플레이(280)는 MIPI M-PHY(281), UniPro(283), 및 DSI-2 장치(285)를 포함할 수 있다. 상술한 바와 같이 각 UniPro(233과 283)는 MIPI LLI로 대체될 수 있다. MIPI M-PHY(281)는 DSI-2와 UniPro(283) 사이에서 데이터의 전송을 제어할 수 있다. UniPro(283)는 MIPI M-PHY(281)와 DSI-2 장치(285) 사이에서 데이터의 전송을 제어할 수 있다. DSI-2 장치(285)는 디스플레이 패널을 의미할 수 있다. 상기 디스플레이 패널은 TFT-LCD, LED 디스플레이 패널, OLED 디스플레이 패널, AMOLED 디스플레이 패널, 또는 플래시블 디스플레이 패널을 의미할 수 있다.
제3호스트 장치(250)는 CSI(Camera Serial Interface)-3을 통해 이미지 센서 (290)의 동작을 제어할 수 있다. 제3호스트 장치(250)는 CSI-3 호스트(251), 링크 레이어(253), 예컨대 MIPI UniProSM, 및 피지컬 레이어(255), 예컨대 MIPI M-PHYSM를 포함할 수 있다.
이미지 센서(290)는 MIPI M-PHY(291), UniPro(293), 및 CSI-3 장치(295)를 포함할 수 있다. 상술한 바와 같이 각 UniPro(253과 293)는 MIPI LLI로 대체될 수 있다. MIPI M-PHY(291)는 CSI-3과 UniPro(293) 사이에서 데이터의 전송을 제어할 수 있다. UniPro(293)는 MIPI M-PHY(291)와 CSI-3 장치(295) 사이에서 데이터의 전송을 제어할 수 있다. CSI-3 장치(295)는 픽셀 어레이와 상기 픽셀 어레이로부터 출력된 픽셀 신호들을 처리하는 주변 회로들을 포함할 수 있다.
도 9는 도 1 또는 도 2에 도시된 이미지 센서 칩을 포함하는 이미지 처리 시스템의 실시 예를 나타내는 블록도이다. 도 1부터 도 7, 및 도 9를 참조하면, 이미지 처리 시스템(300)은 MIPI®(mobile industry processor interface)를 사용할 수 있는 모바일 장치로 구현될 수 있다. 이미지 처리 시스템(300)은 애플리케이션 프로세서(application processor(AP); 310), 이미지 센서(100), 및 디스플레이(330)를 포함할 수 있다.
AP(310)에 구현된 카메라 시리얼 인터페이스(camera serial interface(CSI)) 호스트(313)는 CSI를 통하여 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(313)는 디시리얼라이저(313-1)를 포함할 수 있고, CSI 장치(101)는 시리얼라이저(103)을 포함할 수 있다.
AP(310)에 구현된 디스플레이 시리얼 인터페이스(display serial interface(DSI)) 호스트(311)는 DSI를 통하여 디스플레이(330)의 DSI 장치(331)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(311)는 시리얼라이저311-1)를 포함할 수 있고, DSI 장치(331)에는 디시리얼라이저(333)를 포함할 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 시스템(300)은 AP(310)와 통신할 수 있는 RF(radio frequency) 칩(340)을 더 포함할 수 있다. AP(310)의 PHY(physical layer; 315)와 RF 칩(340)의 PHY(341)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다. RF 칩(340)은 안테나와 DigRF 슬레이브를 포함할 수 있다. AP(310)는 각 구성 요소(311, 313, 및 315)를 제어할 수 있는 CPU(317)을 더 포함할 수 있다.
이미지 처리 시스템(700)은 GPS 수신기(350), DRAM(dynamic random access memory)과 같은 메모리 장치(351), NAND 플래시 메모리와 같은 불휘발성 메모리 장치로 구현된 데이터 저장 장치(353), 마이크(355), 및/또는 스피커(357)를 더 포함할 수 있다.
이미지 처리 시스템(300)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 359), WLAN (Wireless LAN; 361), UWB(ultra-wideband; 363), 또는 LTETM(long term evolution; 365) 등을 이용하여 외부 무선 통신 장치와 통신할 수 있다. 이미지 처리 시스템(300)은 블루투스 또는 Wi-Fi를 이용하여 외부 무선 통신 장치와 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A: 이미지 센서 칩
110: 전압 생성기
111: 레귤레이터
113: 증폭기
115: 전하 펌프
117: 제어 회로
120: 클락 신호 생성기
125: 기준 전압 생성기
130: 로우 디코더
140: 픽셀 어레이
141: 픽셀
150: 리드아웃 회로
160: 패드
CP1: 제1커패시터, 제1플라잉 커패시터
CP2: 제2커패시터, 제2플라잉 커패시터

Claims (20)

  1. 제1커패시터;
    제2커패시터; 및
    클락 페이즈마다, 차동 클락 신호들과 입력 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 출력 전압으로서 출력하는 제어 회로를 포함하되,
    상기 제어 회로는,
    상기 제2커패시터의 출력 전압을 이용하여 상기 제1커패시터의 출력 단자와 전하 펌프의 출력 단자 사이의 접속을 제어하는 제1스위치 회로; 및
    상기 제1커패시터의 출력 전압을 이용하여 상기 제2커패시터의 출력 단자와 상기 전하 펌프의 출력 단자 사이의 접속을 제어하는 제2스위치 회로를 포함하는 전하 펌프.
  2. 제1항에 있어서, 상기 제어 회로는,
    제1클락 페이즈에서 상기 제1커패시터를 상기 제1전압으로 충전하고 상기 제2커패시터를 상기 제1전압보다 높은 제2전압으로 충전하고,
    제2클락 페이즈에서 상기 제1커패시터를 상기 제2전압으로 충전하고 상기 제2커패시터를 상기 제1전압으로 충전하는 전하 펌프.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 픽셀;
    작동 전압을 이용하여 상기 픽셀을 제어하는 제어 신호들을 생성하는 로우 드라이버; 및
    상기 작동 전압을 생성하는 전압 생성기를 포함하고,
    상기 전압 생성기는,
    기준 전압과 상기 작동 전압을 이용하여 레귤레이트 전압을 생성하는 레귤레이터;
    제1커패시터와 제2커패시터; 및
    클락 페이즈마다, 차동 클락 신호들과 상기 레귤레이트 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 상기 작동 전압으로서 출력하는 제어 회로를 포함하되,
    상기 제2전압은 상기 제1전압의 정수배인 이미지 센서.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제7항에 있어서,
    상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 패드를 더 포함하는 이미지 센서.
  12. 제7항에 있어서,
    상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 MOS 커패시터를 더 포함하는 이미지 센서.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 이미지 센서; 및
    상기 이미지 센서에 접속된 프로세서를 포함하고,
    상기 이미지 센서는,
    픽셀;
    작동 전압을 이용하여 상기 픽셀을 제어하는 제어 신호들을 생성하는 로우 드라이버; 및
    상기 작동 전압을 생성하는 전압 생성기를 포함하고,
    상기 전압 생성기는,
    기준 전압과 상기 작동 전압을 이용하여 레귤레이트 전압을 생성하는 레귤레이터;
    제1커패시터와 제2커패시터;
    클락 페이즈마다, 차동 클락 신호들과 상기 레귤레이트 전압을 이용하여 상기 제1커패시터를 제1전압과 제2전압 중 어느 하나로 충전하고 상기 제2커패시터를 상기 제1전압과 상기 제2전압 중 다른 하나로 충전하고, 상기 제1전압과 상기 제2전압 중에서 높은 전압을 상기 작동 전압으로서 출력하는 제어 회로;
    상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자에 접속된 패드; 및
    상기 패드와 접지 사이에 접속된 커패시터를 포함하는 이미지 처리 시스템.
  17. 삭제
  18. 삭제
  19. 제16항에 있어서, 상기 제어 회로는,
    상기 제2커패시터의 출력 전압을 이용하여 상기 제1커패시터의 출력 단자와 상기 작동 전압을 출력하는 상기 전압 생성기의 출력 단자 사이의 접속을 제어하는 제1스위치 회로; 및
    상기 제1커패시터의 출력 전압을 이용하여 상기 제2커패시터의 출력 단자와 상기 전압 생성기의 출력 단자 사이의 접속을 제어하는 제2스위치 회로를 포함하는 이미지 처리 시스템.
  20. 제19항에 있어서, 상기 제어 회로는,
    상기 제1커패시터의 출력 단자와 상기 제2커패시터의 출력 단자 사이에 직렬로 접속된 제3트랜지스터와 제4트랜지스터를 더 포함하고,
    상기 제1스위치 회로는 제1트랜지스터이고,
    상기 제2스위치 회로는 제2트랜지스터이고,
    상기 제1트랜지스터의 바디와 상기 제2트랜지스터의 바디는 서로 접속되고,
    상기 제3트랜지스터의 게이트는 상기 제2커패시터의 출력 단자에 접속되고,
    상기 제4트랜지스터의 게이트는 상기 제1커패시터의 출력 단자에 접속되고,
    상기 제3트랜지스터와 상기 제4트랜지스터 각각의 바디는 상기 제1트랜지스터의 바디와 접속되는 이미지 처리 시스템.
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