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KR102397319B1 - 임베딩된 비아 없는 브릿지들 - Google Patents

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KR102397319B1
KR102397319B1 KR1020187015883A KR20187015883A KR102397319B1 KR 102397319 B1 KR102397319 B1 KR 102397319B1 KR 1020187015883 A KR1020187015883 A KR 1020187015883A KR 20187015883 A KR20187015883 A KR 20187015883A KR 102397319 B1 KR102397319 B1 KR 102397319B1
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embedded
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embedding
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벨가셈 하바
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인벤사스 코포레이션
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Abstract

임베딩된 비아 없는 브릿지(embedded vialess bridge)들이 제공된다. 일 구현예에서, 3차원 브릿지 피스 내의 다수의 전도 라인들 또는 와이어들을 포함하는 별개의 피스들은, 메인 기판의 표면 아래의 신호, 전력, 및 전기 접지 와이어들의 조밀한 어레이들을 제공하기 위해 메인 기판 내의 필요한 곳에 임베딩된다. 기판의 표면 상의 다이들에 접속되고 이에 의해 별개의 피스 내의 와이어들의 조밀한 어레이를 통해 다이들을 서로 상호접속시키기 위한, 메인 기판의 표면 평면에 도달하는 수직 전도성 라이저(riser)들이 또한, 별개의 피스 내에 포함된다. 임베딩될 별개의 피스는 그것 자체 내에서 규칙적 간격으로 전도체들의 평행한 평면들을 가질 수 있고, 이에 의해 표면 구성요소들을, 임베딩된 피스를 따르는 많은 위치들에서 접지 및 전력에 그리고 서로에 접속시키기는 데 이용가능한 수직 전도체들의 단부들로 균일하게 덮이는 작동 표면을 제공할 수 있다.

Description

임베딩된 비아 없는 브릿지들
마이크로전자 구성요소들이 더 작아짐에 따라, 더 많은 와이어링 및 더 많은 신호 트레이스들은 패키지 기판의 점점 더 작아지는 표면적 풋프린트 상에 맞춰지도록 소형화되어야 한다. 이러한 추세는 종래 기판의 표면 상의 매우 미세한 전도 라인들 및 고밀도 와이어링을 야기하였다. 그러나 신호 충실도는 트레이스들이 매우 미세할 때 악화될 수 있다. 또한 라인들 사이의 피치가 표면 평면 상의 고밀도 상호접속부들에 대해 매우 미세할 때, 간섭 및 다른 열화가 발생할 수 있다. 신호 층 외에도, 전력 및 전기 접지 접속부들이 또한 기판의 동일한 수평 표면에서 구현되어야 할 수 있다. 기판의 이러한 표면 "점유 공간(real estate)"이 붐벼질 때, 기판의 주어진 상부 표면 또는 저부 표면 상에 높은 전도체 카운트를 추가로 집중시키는 것에는 이론상 한계가 있을 수 있다. 기판의 주어진 상부 또는 저부 표면 영역 상에서의 고밀도의 전도성 트레이스들을 달성하기 위해 필요한 종래의 소형화는, 또한 비싸다.
본 개시는 임베딩된 비아 없는 브릿지(embedded vialess bridge)들을 기술한다. 일 구현예에서, 3차원 브릿지 피스 내의 다수의 전도 라인들 또는 와이어들을 포함하는 별개의 피스들은, 메인 기판의 표면 아래의 신호, 전력, 및 전기 접지 와이어들의 조밀한 어레이들을 제공하기 위해 메인 기판 내의 필요한 곳에 임베딩된다. 기판의 표면 상의 다이들에 접속되고 이에 의해 별개의 피스 내의 와이어들의 조밀한 어레이를 통해 다이들을 서로 상호접속시키기 위한, 메인 기판의 표면 평면에 도달하는 수직 전도성 라이저(riser)들이 또한, 별개의 피스 내에 포함된다. 임베딩될 별개의 피스는 그것 자체 내에서 규칙적 간격으로 전도체들의 평행한 평면들을 가질 수 있고, 이에 의해 표면 구성요소들을, 임베딩된 피스를 따르는 많은 위치들에서 접지 및 전력에 그리고 서로에 접속시키기는 데 이용가능한 수직 전도체들의 단부들로 균일하게 덮이는 작동 표면을 제공할 수 있다.
이러한 요약은 청구되는 주제의 핵심적인 또는 본질적인 특징들을 식별하고자 하는 것도 아니고, 청구되는 주제의 범주를 제한함에 있어서 보조물로서 사용되고자 하는 것도 아니다.
이하에서 본 개시의 소정 실시예들이 첨부 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 번호들은 동일한 요소들을 지시한다. 그러나, 첨부 도면들은 본 명세서에 설명된 다양한 구현을 예시하는 것이며 본 명세서에 설명된 다양한 기술의 범주를 제한하려는 것은 아님을 이해해야 한다.
도 1은 마이크로전자 소자들을 상호접속시키기 위한 전도체들의 일체형 조밀한 어레이를 포함하는, 메인인 제1 기판 내에 제2 기판으로서 임베딩 가능한 예시적인 비아 없는 브릿지 피스의 도면이다.
도 2는 다이들을 상호접속시키기 위해 제1 기판 내에 임베딩된, 도 1의 예시적인 제2 기판 및 비아 없는 브릿지 피스의 도면이다.
도 3은 예시적인 제2 기판의 인스턴스들에 의해 제공된 예시적인 신호 층 및 예시적인 전력 또는 접지 층들의 도면이다.
도 4는 전도체들의 일체형 조밀한 어레이를 포함하는 예시적인 제2 기판을 신호 층으로서, 마이크로전자 소자들을 위한 제1 기판 내에 임베딩하기 위한 제조 단계들의 도면이다.
도 5는 전도체들의 일체형 조밀한 어레이를 포함하는 예시적인 제2 기판을 전력 또는 접지 층으로서, 마이크로전자 소자들을 위한 제1 기판 내에 임베딩하기 위한 제조 단계들의 도면이다.
도 6은 마이크로전자 소자들을 위한 제1 기판 내에 제2 기판을 임베딩하여, 마이크로전자 소자들을 상호접속시키기 위한, 제1 기판의 표면 아래의 넓은 와이어들의 조밀한 어레이를 제공하는 예시적인 방법의 흐름도이다.
본 개시는 예시적인 임베딩된 비아 없는 브릿지들을 기술한다. 일 구현예에서, 3차원 브릿지 피스 내의 다수의 전도 라인들 또는 와이어들을 포함하는 별개의 피스들은, 메인 기판의 표면 아래의 신호, 전력, 및 전기 접지 와이어들의 조밀한 어레이들을 제공하기 위해 메인 기판 내의 필요한 곳에 임베딩된다. 별개의 피스 내의 전도 라인들이 메인 기판의 표면 아래에 임베딩되지만, 예를 들어, 기판의 표면 상의 다이들 및 그들의 패드들에 접속되고 이에 의해 별개의 피스 내의 와이어들의 조밀한 어레이를 통해 다이들을 서로 상호접속시키기 위한, 메인 기판의 표면 평면에 도달하는 수직 전도체들 또는 "라이저들"이 또한, 별개의 피스 내에 포함된다. 임베딩될 별개의 피스는 그것 자체 내에서 규칙적 간격으로 전도체들의 평행한 평면들을 가질 수 있고, 이에 의해 표면 구성요소들을, 임베딩된 피스를 따르는 많은 위치들에서 접지 및 전력에 그리고 서로에 접속시키기는 데 이용가능한 수직 전도체들의 단부들로 균일하게 덮이는 작동 표면을 제공할 수 있다.
다이들을 서로 접속시키는 예시적인 별개의 피스를 삽입 또는 임베딩하는 것은, 종래 기판들의 수평 상부 표면들 상에서 요구되는 매우 미세한 라인 애스펙트(line aspect)를 채택하지 않고서 매우 높은 밀도의 상호접속부들에 대한 필요성을 해결한다. 예시적인 임베딩된 비아 없는 브릿지들은 예를 들어, 종래의 미세한 피치 또는 고밀도 와이어-접합된 설계들에 의해 부과되는 엄격한 주연부 제한들 없이, 수직성을 이용하는 조밀한 어레이로 접속부들을 배치하는 능력을 갖는 3D-IC들을 제공할 수 있다.
예시적인 별개의 피스(이하 "제2 기판" 또는 "임베딩된 기판") 내의 전도체들의 조밀한 어레이는 별개의 피스, 또는 제2 기판과 일체형으로 제조된다. 전도체들을 포함하는 이러한 제2 기판은 메인 기판("제1 기판")의 형성 동안 임베딩되므로, 비아들, 즉, 예를 들어, 드릴링에 의해 제조되는 메인 기판 내의 개개의 수직 홀들을 생성할 필요가 없다. 따라서, 종래의 비아들의 생성은 본 명세서에서 기술된 임베딩된 비아 없는 브릿지들의 예시적인 시스템에 의해 회피된다.
임베딩된 기판의 임베딩된 전도체들은 깊이를 이용할 수 있으며, 단지 메인 기판의 표면 평면에 한정되지 않으므로, 임베딩된 기판 피스 내의 개개의 와이어들 또는 트레이스들은, 통상적으로 다이들을 접속시키는 매우 미세한 표면 트레이스들에 대해 가능한 것보다 훨씬 더 넓고/거나 더 두꺼울 수 있다. 메인 기판의 표면 아래에 임베딩된 예시적인 제2 기판 내의 더 넓은 트레이스들은 종래의 기판들의 표면 상의 종래의 미세한 트레이스들 및 와이어 라우팅보다 더 신뢰성 있는 동작, 더 높은 신호 충실도, 더 높은 전류, 전압, 및 전력 운반 능력을 제공한다. 게다가, 임베딩된 제2 기판의 더 넓은 트레이스들 및 와이어들은 종래의 고밀도 표면 트레이스들보다 구현하기에 더 저렴하다.
임베딩될 전도 라인들을 포함하는 제2 기판, 또는 별개의 브릿지 피스는 많은 두께들로 제조될 수 있고, 마찬가지로 심지어 동일한 메인 기판 내에서도, 상이한 깊이들로 임베딩될 수 있다. 예를 들어, 제2 기판은 제조 시에 임베딩될 수 있으므로, 제2 기판 및 전도 라인들은 기판의 코어의 내부에서, 또는 코어 자체의 일부로서 생성될 수 있다. 한편, 일 구현예에서, 전도 라인들을 포함하는 제2 기판의 얇은 버전은 기판의 외부 층 내에, 심지어 기판의 외부 유전체 층 또는 다른 외부 층과 같은 추가된 층 내에도 임베딩될 수 있다.
예시적인 임베딩된 제2 기판은 메인 기판의 표면 평면에 도달하는 다수의 수직 전도 라이저들을 가질 수 있다. 이는 주어진 임베딩된 라인에 대한 표면 접속을, 라인의 길이를 따르는 다수의 표면 지점들에서 허용할 수 있다. 임베딩된 제2 기판의 구성에 따라, 신호, 전력, 및 전기 접지에 대한 수직 라이저들의 다수의 수직 평면들이 있을 수 있다. 일 구현예에서, 이는 메인 기판의 표면 상의 많은 위치들에서 원하는 임베딩된 라인에 대한 접속을 가능하게 할 수 있다.
제조 이점으로서, 제2 기판은 세심한 표면 공차에 대한 과도한 고려 없이 임베딩될 수 있다. 제2 기판의 예시적인 임베딩은, 제2 기판의 일부가 메인 기판의 표면으로부터 돌출되거나 "튀어 나오게" 할 수 있다. 제2 기판의 수직 라이저들만이 메인 기판의 이러한 표면 평면에 도달하므로, 기판의 표면은 임베딩된 제2 기판의 층이 폴리싱 동안 얼마나 두껍게 제해졌는지에(subtracted) 대한 큰 고려 없이 저렴하게 래핑(lapping) 또는 폴리싱(polishing)될 수 있다. 수직 라이저들은 메인 기판 표면의 최종 배치와 상관없이 그들의 임베딩된 전도 라인들에 대한 동일한 액세스를 제공한다. 이는, 래핑이 표면 트레이스들을 벗기거나, 긁거나, 또는 파괴할 수 있는 종래의 관례와 대조될 것이다. 본 명세서의 예시적인 시스템에서, 메인 기판의 표면 평면에서 액세스 가능한 제2 기판의 유일한 전도체들은, 손상 없이, 그들을 폴리싱함으로써 짧아질 수 있는 수직 라이저들이다.
일체형 전기 전도체들을 갖는 제2 기판은, 매우 미세한 종래 표면 전도체들 및 그러한 종래 표면 전도체들의 미세한-피치의 라우팅을 대체하기 위하여, 제1 기판에 대해 90도 각도와 같은 각도, 또는 다른 다양한 각도로 임베딩될 수 있다.
제2 기판은 인쇄 회로 기판(PCB) 재료, 유리, 에폭시, 복합재, FR-4, 플라스틱, 폴리머, 유리-강화 에폭시 라미네이트 시트, 에폭시 수지 결합제를 갖는 직조된 유리섬유 직물 등으로 구성될 수 있다. 일 구현예에서, 평행한 전도체들의 평면들은, 그 자신의 제조 동안, 제2 기판 내에 임베딩된다.
기판의 평면의 상부에 그리고 그에 평행하게 배치된 매우 미세하고 매우 고밀도인 종래의 와이어링 대신에, 메인 기판의 표면에 대해 90도로 회전된 전도체들의 평면들을 갖는 임베딩된 제2 기판은, 더 넓은 와이어들 및 강건한 평행한 전력 및 전기 접지 평면들을 갖는 원하는 와이어링 및 상호접속부들을 제공하기 위해 임베딩의 깊이를 이용하는 수직 전도체들을 포함한다. 이러한 강건한 수직 전도체들은 표면 구성요소들을, 종래의 레이아웃들보다 작거나 그와 동일한 풋프린트 내의 양호한 전도체들과 접속시킴으로써, 종래의 고밀도 표면 와이어링 및 종래의 미세하게 이격된 라인들을 대체할 수 있다.
임베딩된 전도체들은 메인 기판의 표면 아래의 수평 및 수직 전도체들의 다수의 평면들을 갖기 위해 수직 차원을 이용할 수 있기 때문에, 임베딩된 제2 기판은 종래의 기판 표면 상의 종래의 미세한 라인들 및 고밀도 와이어링보다, 더 양호한 전도체들을 갖는 더 미세한 접속부들을 만들 수 있고 더 작은 구성요소들을 브릿지할 수 있다. 더욱이, 예시적인 임베딩된 기판들은 종래의 미세한 전도 라인들보다 상당히 더 저렴하면서, 더 높은 밀도의 와이어링 접속부들을 제공한다.
도 1은 일체형 전도체들(102)을 갖는 예시적인 제2 기판(100)을 도시한다. 일 구현예에서, 일체형 전도체들(102)과 함께 임베딩될 제2 기판은 기판 재료와 일체형인(따라서 비아 없는) 전도체들(102)의 평행한 평면들과 개재되는, 선택된 기판 재료로 제조된 다수의 층들, 또는 플레이트들(104)로 구성될 수 있다.
일 구현예에서, 일체형 전도체들(102)을 갖는 임베딩 가능한 제2 기판(100)의 예는, 유전체 재료, 절연 층, 절연 플레이트, 또는 다른 적합한 기판 재료의 하나 이상의 편평한 표면 상에서 전도체들을 서로 평행하게 배열하고, 복수의 그러한 플레이트를 적층하거나 교번시키고, 플레이트들을 개재된 전도체들과 접합시켜 빌트인된 평행 전도체들의 평면들을 갖는 라미네이팅된 블록을 수집하고, 이어서 라미테이팅된 블록을 평행 전도체들에 90도로 다이싱하여 마이크로전자 소자들의 구성요소들을 브릿지하기 위한 비아 없는 임베딩된 수직 전도체들을 갖는 기판을 형성함으로써 만들어질 수 있다. 일 구현예에서, 예시적인 제2 기판(100)의 각각의 층은 플레이트(104)를 통해 전도되는 전도성 트레이스들(102)을 갖는 플레이트(104)이다.
도 2는 마이크로전자 패키지의 메인 기판(200) 내의 임베딩 가능한 제2 기판들(100 및 100')의 예시적인 실시예를 도시한다. 이러한 예에서, 제2 기판들(100 및 100')은 메인 기판(200)의 비교적 얕은 외부 층(202) 내에 임베딩된다. 제2 기판(100)은 예를 들어, 기판(200)의 코어 내에, 또는 코어 자체의 일부로서, 훨씬 더 깊숙이 임베딩될 수 있다. 제2 기판들(100 및 100')의 수직 전도체들(204)은 메인 기판(200)의 상부 표면 상의 전기 접점들 또는 패드들을 제공한다. 제2 기판들(100 및 100')은 메인 기판(200)의 표면 상에 실장된 다이들(206 및 208), 및 다이들(208 및 210)과 같은 다이들 사이의 브릿지 접속부들을 제공한다. 각각의 제2 기판(100), 또는 별개의 피스는 메인 기판의 표면 아래의 고밀도 와이어링으로, 다이들(206 및 208)과 같은 다이들을 서로 접속시킨다.
도 3은 메인 기판(200)의 표면 상의 다이들(206 및 208)을 접속시키는 일체형의 임베딩된 전도체들(102)을 갖는 예시적인 제2 기판(100)의 임베딩을 도시한다. 임베딩된 제2 기판(100)은 다이들, 예를 들어, 206 및 208을 접속시키는 고밀도 전도 라인들(102) 또는 신호 층(302)의 와이어들을 제공할 수 있다. 임베딩된 제2 기판(100)은 또한 메인 기판(200) 내의 전도체들(304)과 접속될 수 있으며, 이는 이어서 메인 기판(100)의 반대편 측면(예를 들어, 저부)과 연통한다. 주어진 제2 기판(100)은 메인 기판(200) 상에 상호접속부들을 만들 필요가 있는 곳에만 선택적으로 임베딩될 수 있다.
임베딩된 제2 기판(100')은 또한 전력 또는 전기 접지 층(306), 또는 둘 모두를 다이들(206 및 208)에 제공할 수 있고, 일반적으로 메인 기판(200)의 표면 상에 있는 전력 및 접지 커넥터들(308)에 접속될 수 있다. 일체형 전도체들(102)을 갖는 주어진 임베딩된 제2 기판(100)은 또한 메인 기판(100)의 표면 아래의 전기 버스 또는 고밀도 전기 요크를 제공할 수 있다. 임베딩된 제2 기판(100)은 또한 마이크로전자 패키지의 재배선 층(RDL) 또는 팬-인/팬-아웃 영역의 일부를 대체 또는 구성할 수 있다.
도 4는 메인 기판(200) 내의 신호 층을 제공하기 위해 예시적인 임베딩 가능한 기판(100)을 임베딩하는 예시적인 단계들을 도시한다. 먼저, 적합한 기판 재료가 메인 기판(200)에 대해 선택된다. 임베딩 가능한 제2 기판(100)을 임베딩하기 위해, 메인 기판(200)의 변위부(displacement)(402)가 제조되도록 설계된다. 메인 기판(200) 및 임베딩된 제2 기판(100)의 표면 평면은, 전술한 바와 같이, 편평도(flatness)(404)를 달성하도록 폴리싱 또는 래핑될 수 있다. 다이들(206 및 208)과 접속되기 위한, 전도성 패드들(406), 볼들, 커넥터들 등은 예를 들어, 임베딩된 제2 기판들(100)의 수직 전도체들(204)의 노출된 단부들에 솔더링함으로써 추가될 수 있다.
도 5는 메인 기판(200) 내의 전력 또는 전기 접지 층 또는 둘 모두를 제공하기 위해 예시적인 임베딩 가능한 기판(100)을 임베딩하는 예시적인 단계들을 도시한다. 일 구현예에서, 임베딩 가능한 제2 기판(100)은 절단 또는 형성되고, 접착제는, 하나의 구현예에서, 임베딩 가능한 기판(100)을 메인 기판(200)에 접합시키는 데 사용될 수 있다. 임베딩된 기판(100)의 상부가 메인 기판(200)의 표면 평면 위로 돌출되는 경우, 전체 표면은 편평도(404)에 대해 래핑 또는 폴리싱될 수 있다. 전력 버스(504) 또는 라인(또는 접지 버스 또는 라인)은, 임베딩된 기판(100)의 전도체(102)에 접속될 수 있다. 다이들(206 및 208)과 접속되기 위한, 전도성 패드들(406), 볼들, 커넥터들 등은 예를 들어, 노출된 전력 또는 접지 버스(504)에 솔더링함으로써 추가될 수 있다.
예시적인 방법
도 6은 마이크로전자 소자들을 위한 제1 기판 내에 제2 기판을 임베딩하여, 마이크로전자 소자들을 상호접속시키기 위한, 제1 기판의 표면 아래의 넓은 와이어들의 조밀한 어레이를 제공하는 예시적인 방법(600)을 도시한다. 도 6의 흐름도에서, 예시적인 방법(600)의 동작들은 개개의 블록들로 도시된다.
블록(602)에서, 전도체들의 조밀한 어레이를 포함하는 제2 기판이, 마이크로전자 소자들을 위한 제1 기판 내에 임베딩된다.
블록(604)에서, 마이크로전자 소자들은, 마이크로전자 소자들을 임베딩된 제2 기판의 수직 전도체들에 부착함으로써 상호접속되며, 수직 전도체들은 임베딩된 제2 기판 내의 전도체들의 조밀한 어레이와 연통한다.
예시적인 방법(600)에서, 임베딩된 제2 기판은 임베딩된 제2 기판과 일체형인 전기 전도체들을 포함하여, 비아 없는 임베딩된 제2 기판을 제공할 수 있다.
예시적인 방법(600)은 제조 동안 제2 기판을 제1 기판의 코어의 내부에 또는 제1 기판의 코어의 일부로서 임베딩하는 단계를 추가로 포함할 수 있다.
예시적인 방법(600)은 제2 기판을 제1 기판의 외부 층 내에 표면적으로, 또는 예를 들어, 제1 기판의 코어의 내부에 또는 제1 기판의 코어의 일부로서, 제1 기판 내에 더 깊숙이 임베딩하는 단계를 추가로 포함할 수 있다.
임베딩하는 단계는 전도체들의 조밀한 어레이를 포함하는 임베딩된 제2 기판을 제1 기판에 접합시키기 위해 접착제를 적용하는 단계를 추가로 포함할 수 있다.
제2 기판을 제1 기판 내에 임베딩하는 것은 제2 기판이 제1 기판의 표면 평면 위로 돌출되게 할 수 있고; 예시적인 방법(600)은 제2 기판 및 제1 기판을 제1 기판의 편평도로 래핑 또는 폴리싱하는 단계를 포함할 수 있으며, 수직 전도체들은 래핑 또는 폴리싱의 가변적인 깊이들에서 액세스 가능하게 남아 있다.
예시적인 방법(600)은 다수의 넓은 와이어들을 제2 기판 내에 일체화하여 전도체들의 조밀한 어레이를 포함하는 단계, 및 제2 기판을 제1 기판 내에 임베딩하여 제1 기판의 매우 미세한 라인 애스펙트의 표면 트레이스들의 대체를 제공하는 단계를 포함할 수 있다.
예시적인 방법(600)은 제2 기판의 다양한 깊이들에서 다수의 넓은 와이어들을 일체화하여 전도체들의 조밀한 어레이를 제공하는 단계를 추가로 포함할 수 있다.
전도성 패드들 또는 볼들은 다이를 수직 전도체들에 접속시키기 위해 수직 전도체들에 부착될 수 있다.
예시적인 방법(600)은 전도체들의 조밀한 어레이를 포함하는 제2 기판을 제1 기판 내에 임베딩하여, 제1 기판의 상부 표면 및 저부 표면을 상호접속시키는 단계를 포함할 수 있다.
예시적인 방법(600)은 또한 제2 기판의 다수의 인스턴스들을 상이한 깊이들에서 동일한 제1 기판 내에 임베딩하여, 제1 기판의 표면 평면 아래의 신호, 전력, 및 접지 층들을 제공하는 단계를 포함할 수 있다.
명세서 및 첨부된 청구항들에서, 용어들 "접속하다", "접속", "접속된", "~와 접속하여" 및 "접속하는"은 "~와 직접 접속하여" 또는 "하나 이상의 요소를 통해 ~와 접속하여"를 의미하는 데 사용되고; 용어 "세트"는 "하나의 요소" 또는 "하나 초과의 요소"를 의미하는 데 사용된다. 또한, 용어들 "결합하다", "결합하는", "결합된", "함께 결합된" 및 "~와 결합된"은 "직접 함께 결합된" 또는 "하나 이상의 요소를 통해 함께 결합된"을 의미하는 데 사용된다. 본 명세서에서 사용된 바와 같이, 용어들 "위" 및 "아래", "상부" 및 "하부", "상향으로" 및 "하향으로", "상류" 및 "하류"; "~보다 위에" 및 "~보다 아래에"; 및 주어진 지점 또는 요소보다 위 또는 아래의 상대적 위치들을 나타내는 다른 유사한 용어들은 본 개시의 일부 실시예들을 보다 명확하게 설명하기 위해 본 설명에서 사용된다.
본 개시는 제한된 수의 실시예들에 관하여 개시되었지만, 본 개시의 이익을 갖는 당업자는 그로부터 많은 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 개시의 진정한 사상 및 범주 내에 속하는 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 마이크로전자 소자들을 위한 제1 기판;
    전기 전도체들을 보유하는 비전도성 재료의 제2 기판 - 상기 제2 기판은 상기 제1 기판 내에 임베딩되어, 상기 제1 기판의 표면 평면 아래의 임베딩된 제2 기판 및 임베딩된 전기 전도체들을 제공함 -; 및
    상기 임베딩된 전기 전도체들을 통해 상기 제1 기판의 표면 상의 상기 마이크로전자 소자들을 서로 상호접속시키기 위한 상기 임베딩된 제2 기판 내의 수직 전도체들을 포함하고,
    상기 임베딩된 제2 기판은 상기 제1 기판의 표면적인 외부 층 내에 임베딩되고, 평행한 층들을 포함하며, 각 층은 개별적인 콘듀잇(conduit)으로 구성되어 있고, 각 콘듀잇 층은 비전도성 절연체 재료 층과 인터리빙되어(interleaved) 라미네이트(laminate) 블록을 형성하고, 상기 라미네이트 블록은 다이싱 평면에 대해 90도로 다이싱되고 상기 표면적인 외부 층에 임베딩되어 비아 없는 임베딩된 수직 전도체들을 제공하는,
    장치.
  2. 제1항에 있어서,
    상기 임베딩된 전기 전도체들은 상기 제1 기판의 표면 상의 매우 미세한 고밀도의 트레이스들을 대체할 수 있는 고밀도의 와이어들 또는 전도체들의 조밀한 어레이를 포함하는, 장치.
  3. 제1항에 있어서,
    상기 임베딩된 제2 기판은 평행한 임베딩된 전도체들이 상기 제1 기판의 상기 표면 평면에 대해 90도인 채로 임베딩되어, 상기 제1 기판의 상기 표면 평면에서 액세스 가능한 상기 수직 전도체들을 제공하는, 장치.
  4. 제1항에 있어서,
    상기 임베딩된 제2 기판은 상기 제1 기판의 표면 아래의 고밀도 신호 전도 층을 제공하며, 상기 고밀도 신호 전도 층은 상기 수직 전도체들을 통해 상기 제1 기판 표면의 상기 표면으로부터 액세스 가능한, 장치.
  5. 제4항에 있어서,
    상기 고밀도 신호 전도 층은 상기 제1 기판의 표면 상의 트레이스들 및 와이어 라우팅보다 더 신뢰성 있는 동작, 더 높은 신호 충실도, 더 높은 전류, 전압, 및 전력 운반 능력을 제공하는 넓은 전도 트레이스들 또는 와이어들을 포함하는, 장치.
  6. 제1항에 있어서,
    상기 임베딩된 제2 기판은 상기 제1 기판의 수평 표면 평면 아래의 평행한 전력 전도체들 또는 접지 전도체들의 적어도 하나의 수직 평면을 제공하는, 장치.
  7. 제1항에 있어서,
    상기 임베딩된 제2 기판은 상기 제1 기판의 코어 내에, 또는 상기 제1 기판의 상기 코어의 일부로서 깊숙이 임베딩되거나 형성되는, 장치.
  8. 제1항에 있어서,
    상기 비전도성 재료의 제2 기판은 유전체 재료, 절연 층, 절연 재료, 인쇄 회로 기판(PCB) 재료, 유리, 에폭시, 복합재, FR-4, 플라스틱, 폴리머, 유리-강화 에폭시 라미네이트 시트, 에폭시 수지 결합제를 갖는 직조된 유리섬유 직물, 및 개별 수직 전도체들의 층을 인터리빙하는 절연 층의 라미네이팅된 블록을 포함하는 그룹으로부터 선택된,
    장치.
  9. 전도체들의 조밀한 어레이를 포함하는 비전도성 재료의 제2 기판을, 마이크로전자 소자들을 위한 제1 기판 내에 임베딩하는 단계;
    상기 마이크로전자 소자들을 상기 임베딩된 제2 기판의 수직 전도체들에 부착함으로써 상기 마이크로전자 소자들을 상호접속시키는 단계 - 상기 수직 전도체들은 상기 임베딩된 제2 기판 내의 상기 전도체들의 조밀한 어레이와 연통함 -
    평행한 층들을 배치하는 단계 - 각 층은 개별적인 콘듀잇(conduit)으로 구성되어 있음 - ,
    라미네이트(laminate) 블록을 형성하도록 비전도성 절연체 재료 층과 각 콘듀잇 층을 인터리빙하는 단계,
    상기 전도체들의 조밀한 어레이를 포함하는 제2 기판을 만들도록 다이싱 평면에서 상기 라미네이트 블록을 다이싱하는 단계, 그리고
    비아 없는 임베딩된 수직 전도체들을 제공하도록 상기 다이싱 평면에 대해 90도로 상기 제1 기판의 외부 층에 표면적으로 상기 제2 기판을 임베딩하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제2 기판을, 마이크로전자 소자들을 위한 제1 기판 내에 임베딩하는 단계는, 상기 제2 기판을 상기 제1 기판의 코어의 내부에 또는 상기 제1 기판의 상기 코어의 일부로서 임베딩하는 단계를 포함하는, 방법.
  11. 제9항에 있어서,
    상기 전도체들의 조밀한 어레이를 포함하는 상기 임베딩된 제2 기판을 상기 제1 기판에 접합시키기 위해 접착제를 도포하는 단계를 추가로 포함하는, 방법.
  12. 제9항에 있어서,
    상기 제2 기판을 상기 제1 기판 내에 임베딩하여, 상기 제1 기판의 표면 평면 위의 상기 제2 기판의 돌출부를 형성하는 단계; 및
    상기 제2 기판 및 상기 제1 기판을 상기 제1 기판의 편평도(flatness)로 래핑(lapping) 또는 폴리싱(polishing)하는 단계를 추가로 포함하며, 상기 수직 전도체들은 상기 래핑 또는 상기 폴리싱의 가변적인 깊이들에서 액세스 가능하게 남아 있는, 방법.
  13. 제9항에 있어서,
    상기 전도체들의 조밀한 어레이를 포함하도록 넓은 와이어들을 상기 제2 기판 내에 일체화하는 단계;
    상기 제1 기판의 매우 미세한 라인 애스펙트(line aspect)의 표면 트레이스들의 대체물을 제공하도록 상기 제2 기판을 상기 제1 기판 내에 임베딩하는 단계; 그리고
    상기 제1 기판의 표면 상의 트레이스들 및 와이어 라우팅보다 더 신뢰성 있는 동작, 더 높은 신호 충실도, 더 높은 전류, 전압, 및 전력 운반 능력을 제공하도록 상기 넓은 와이어들을 선택하는 단계
    를 추가로 포함하는, 방법.
  14. 제9항에 있어서,
    상기 제2 기판의 다양한 깊이들에서 다수의 넓은 와이어들을 일체화하여, 상기 전도체들의 조밀한 어레이를 제공하는 단계를 추가로 포함하는, 방법.
  15. 제9항에 있어서,
    다이를 상기 수직 전도체들에 접속시키기 위해 전도성 패드들 또는 볼들을 상기 수직 전도체들에 부착하는 단계를 추가로 포함하는, 방법.
  16. 제9항에 있어서,
    상기 전도체들의 조밀한 어레이를 포함하는 상기 제2 기판을 상기 제1 기판 내에 임베딩하여, 상기 제1 기판의 상부 표면 및 저부 표면을 상호접속시키는 단계를 추가로 포함하는, 방법.
  17. 제9항에 있어서,
    상기 제2 기판을 상기 제1 기판 내에서 상이한 깊이들에서 임베딩하여, 상기 제1 기판의 표면 평면 아래의 신호, 전력, 및 접지 층들을 제공하는 단계를 추가로 포함하는, 방법.
  18. 제9항에 있어서,
    상기 비전도성 재료의 제2 기판은 유전체 재료, 절연 층, 절연 재료, 인쇄 회로 기판(PCB) 재료, 유리, 에폭시, 복합재, FR-4, 플라스틱, 폴리머, 유리-강화 에폭시 라미네이트 시트, 에폭시 수지 결합제를 갖는 직조된 유리섬유 직물, 및 개별 수직 전도체들의 층을 인터리빙하는 절연 층의 라미네이팅된 블록을 포함하는 그룹으로부터 선택된, 방법.
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  20. 삭제
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