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KR102395792B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR102395792B1
KR102395792B1 KR1020170135135A KR20170135135A KR102395792B1 KR 102395792 B1 KR102395792 B1 KR 102395792B1 KR 1020170135135 A KR1020170135135 A KR 1020170135135A KR 20170135135 A KR20170135135 A KR 20170135135A KR 102395792 B1 KR102395792 B1 KR 102395792B1
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Abstract

본 발명의 표시 장치는 복수의 화소를 포함하는 화소부; 상기 복수의 화소의 발광 기간을 결정하는 발광제어 신호를 공급하는 발광제어 구동부; 및 m 개의 비트로 구성된 듀티비 비트열을 이용하여 상기 발광제어 신호의 듀티비(duty ratio)를 결정하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는, n 개의 프레임 동안, 상기 듀티비 비트열 중 k 개의 하위 비트(least significant bit, LSB)를 제외한 m-k 개의 상위 비트(most significant bit, MSB)를 이용하여 상기 듀티비를 결정하고, k는 1 이상의 자연수이고, n 및 m은 2 이상의 자연수이다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 전계 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 디스플레이 패널(Plasma Display Panel) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치 중 유기 전계 발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 이는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기 전계 발광 표시 장치는 각 화소에 목적하는 계조를 표현할 수 있는 데이터 전압을 기입하고, 데이터 전압에 대응하여 유기 발광 다이오드를 발광시킴으로써 목적하는 화상을 사용자에게 표시한다.
데이터 전압만으로 발광 휘도의 레벨을 결정하는 것은 표현 가능한 해상도에 한계가 있다. 따라서, 각 화소는 발광제어 트랜지스터를 더 포함하고 발광제어 트랜지스터의 온오프 듀티비(ON/OFF duty ratio)에 의해 디밍(dimming) 제어됨으로써 표현 가능한 휘도 레벨을 더욱 다양하게 하는 기술이 적용될 수 있다.
하지만 종래의 디밍 제어 방법에서 타이밍 제어부는 온오프 듀티비에 대응하는 듀티비 비트열을 표현하기 위하여 각 비트에 해당하는 디밍 제어부의 트랜지스터들을 스위칭 제어해야 하므로 전력 소모가 크다는 단점이 있다.
또한, 듀티비 비트열의 최대 값은 표시 패널의 해상도에 의해 정의되는데, 이로 인해 저해상도 표시 패널의 경우 디밍 레벨의 개수가 적다는 단점이 있다.
해결하고자 하는 기술적 과제는, 디밍 제어부의 스위칭 전력을 저감하면서 유사한 수준의 디밍 레벨을 표현할 수 있는 표시 장치 및 그 구동 방법을 제공하는 데 있다.
또한, 해결하고자 하는 기술적 과제는, 저해상도 표시 패널에 대해서 표현 가능한 디밍 레벨의 개수를 증가시킬 수 있는 표시 장치 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 복수의 화소를 포함하는 화소부; 상기 복수의 화소의 발광 기간을 결정하는 발광제어 신호를 공급하는 발광제어 구동부; 및 m 개의 비트로 구성된 듀티비 비트열을 이용하여 상기 발광제어 신호의 듀티비(duty ratio)를 결정하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는, n 개의 프레임 동안, 상기 듀티비 비트열 중 k 개의 하위 비트(least significant bit, LSB)를 제외한 m-k 개의 상위 비트(most significant bit, MSB)를 이용하여 상기 듀티비를 결정하고, k는 1 이상의 자연수이고, n 및 m은 2 이상의 자연수이다.
n은 2k일 수 있다.
상기 n 개의 프레임 중 제1 그룹의 프레임은 제1 듀티비 비트열에 대응하도록 발광제어되고, 상기 n 개의 프레임 중 제2 그룹의 프레임은 제2 듀티비 비트열에 대응하도록 발광제어될 수 있다.
상기 제2 듀티비 비트열은 상기 제1 듀티비 비트열에 2k를 더한 값을 가질 수 있다.
상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치될 수 있다.
상기 n 개의 프레임 동안의 듀티비 비트열의 평균 값의 m-k 개의 상위 비트는 상기 제1 듀티비 비트열의 m-k 개의 상위 비트와 대응할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 복수의 화소를 포함하는 화소부; 상기 복수의 화소의 발광 기간을 결정하는 발광제어 신호를 공급하는 발광제어 구동부; 및 m 개의 비트로 구성된 듀티비 비트열을 이용하여 상기 발광제어 신호의 듀티비를 결정하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는, n 개의 프레임 동안, 상기 듀티비 비트열 중 k 개의 하위 비트를 대체한 k 개의 최상위 확장 비트 및 m-k 개의 상위 비트를 이용하여 상기 듀티비를 결정하고, 상기 k는 1 이상의 자연수이고, 상기 n 및 m은 2 이상의 자연수이다.
n은 2k일 수 있다.
상기 n 개의 프레임 중 제1 그룹의 프레임은 제1 듀티비 비트열에 대응하도록 발광제어되고, 상기 n 개의 프레임 중 제2 그룹의 프레임은 제2 듀티비 비트열에 대응하도록 발광제어될 수 있다.
상기 제2 듀티비 비트열은 상기 제1 듀티비 비트열에 2k를 더한 값을 가질 수 있다.
상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치될 수 있다.
상기 n 개의 프레임 동안의 듀티비 비트열의 평균 값의 상기 k 개의 하위 비트를 제외한 나머지 비트는 상기 제1 듀티비 비트열의 최상위 확장 비트 및 상위 비트와 대응할 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 구동 방법은 타이밍 제어부가 제1 듀티비 비트열에 대응하는 제어 신호를 발광제어 구동부에 공급하는 단계; 상기 발광제어 구동부가 상기 제1 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 화소부에 공급하는 단계; 상기 타이밍 제어부가 상기 제1 듀티비 비트열에 2k를 더한 값의 제2 듀티비 비트열에 대응하는 제어 신호를 상기 발광제어 구동부에 공급하는 단계; 및 상기 발광제어 구동부가 상기 제2 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 상기 화소부에 공급하는 단계를 포함한다.
상기 제1 듀티비 비트열에 대응하여 발광제어되는 제1 그룹의 프레임의 개수와 상기 제2 듀티비 비트열에 대응하여 발광제어되는 제2 그룹의 프레임의 개수의 합은 n이고, k는 1 이상의 자연수이고, n은 2 이상의 자연수일 수 있다.
n은 2k일 수 있다.
상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치될 수 있다.
상기 제1 듀티비 비트열의 k 개의 하위 비트는 0이고, 상기 제2 듀티비 비트열의 k 개의 하위 비트는 0일 수 있다.
본 발명에 따른 표시 장치 및 그 구동 방법은 디밍 제어부의 스위칭 전력을 저감하면서 유사한 수준의 디밍 레벨을 표현할 수 있다.
또한, 본 발명에 따른 표시 장치 및 그 구동 방법은 저해상도 표시 패널에 대해서 표현 가능한 디밍 레벨의 개수를 증가시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4는 도 3의 화소에 대한 예시적인 타이밍도이다.
도 5는 본 발명의 한 실시예에 따른 발광제어 구동부를 설명하기 위한 도면이다.
도 6은 도 5의 발광제어 구동부의 한 스테이지를 설명하기 위한 도면이다.
도 7은 도 6의 스테이지의 제1 구동부의 구동 단계를 설명하기 위한 도면이다.
도 8은 도 6의 스테이지의 제3 구동부의 구동 단계를 설명하기 위한 도면이다.
도 9는 도 5의 발광제어 구동부를 채용한 경우의 타이밍 제어부를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예 적용 없이 발광제어하는 경우를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예를 적용하여 발광제어하는 경우를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치(9)는 타이밍 제어부(10), 주사 구동부(20), 발광제어 구동부(30), 데이터 구동부(40), 및 화소부(50)를 포함한다.
타이밍 제어부(10)는 외부로부터 공급되는 제어 신호 및 영상 신호(R, G, B)를 표시 장치(9)의 사양(specification)에 맞게 변환하여, 주사 구동부(20)로 제어 신호(CONT1)를 공급하고, 발광제어 구동부(30)로 제어 신호(CONT3)를 공급하고, 데이터 구동부(40)로 제어 신호(CONT2) 및 영상 신호(R', G', B')를 공급한다. 타이밍 제어부(10)가 수신하는 제어 신호는 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync)를 포함할 수 있다.
주사 구동부(20)는 제어 신호(CONT2)를 수신하여 복수의 주사선(S1, S2, ..., Sn)으로 공급할 주사 신호를 생성한다. 한 실시예에 따르면 주사 구동부(20)는 복수의 주사선(S1, S2, ..., Sn)을 통해 순차적으로 주사 신호를 공급할 수 있다. 예를 들어, 제어 신호(CONT2)는 게이트 스타트 펄스(gate start pulse, GSP) 및 복수의 게이트 클록 신호를 포함할 수 있고, 주사 구동부(20)는 시프트 레지스터(shift register) 형태로 구성되어 게이트 스타트 펄스를 클록 신호의 제어에 따라 순차적으로 다음 스테이지 회로로 전달하는 방식으로 주사 신호를 생성할 수 있다.
데이터 구동부(40)는 제어 신호(CONT2) 및 영상 신호(R', G', B')를 수신하여 복수의 데이터선(D1, D2, ..., Dm)으로 공급할 데이터 전압을 생성한다. 화소행 단위로 생성된 데이터 전압은 제어 신호(CONT2)에 포함된 출력 제어 신호에 따라 동시에 복수의 데이터선(D1, D2, ..., Dm)에 인가될 수 있다.
화소부(50)는 복수의 화소(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)를 포함할 수 있다. 각 화소는 실질적으로 동일한 화소 회로 구조를 가질 수 있다. 각 화소는 대응하는 데이터선과 주사선에 연결될 수 있고, 주사신호에 대응하여 데이터 전압을 입력받을 수 있다. 화소에 대한 예시적인 회로는 도 3을 참조하여 후술한다.
발광제어 구동부(30)는 복수의 화소(PX11, PX12, ..., PX1m, PX21, PX22, ..., PX2m, ..., PXn1, PXn2, ..., PXnm)의 발광 기간을 결정하는 발광제어 신호를발광제어선(E1, E2, ..., En)을 통해 공급할 수 있다. 예를 들어, 각 화소는 발광제어 트랜지스터를 포함하고, 발광제어 트랜지스터의 온오프에 따라 유기 발광 다이오드로 전류의 흐름 여부가 결정됨으로써 발광제어 될 수 있다. 예시적인 발광제어 트랜지스터에 대해서는 도 3을 참조하여 후술한다.
도 2는 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다.
도 2를 참조하면 본 발명의 한 실시예에 따른 타이밍 제어부(10)는 디밍 제어부(110) 및 신호 변환기(120)를 포함할 수 있다.
디밍 제어부(110)는 듀티비 비트열(duty[7:0])을 이용하여 발광제어 신호의듀티비를 결정할 수 있다. 도 2 이하에서는 설명의 편의를 위하여 듀티비 비트열(duty[7:0])이 8 비트인 경우로 가정하였지만, 듀티비 비트열은 m 개의 비트로 이루어져 duty[m-1:0]으로 표현될 수 있다. m은 2 이상의 자연수일 수 있다.
디밍 제어부(110)는 각 비트의 바이너리 레벨, 즉 0과 1을 표현하기 위하여각 비트 신호선에 연결되는 트랜지스터를 포함할 수 있다. 예를 들어, 트랜지스터가 턴온되는 경우 대응 비트 신호선에 인가된 특정 전압으로 바이너리 레벨 1이 표현될 수 있고, 트랜지스터가 턴오프되는 경우 대응 비트 신호선의 다른 전압으로 바이너리 레벨 0이 표현될 수 있다. 각각의 트랜지스터 및 비트 신호선의 연결 구조는 종래의 오픈 드레인(open drain), 오픈 콜렉터(open collector) 구조 등이 적용될 수 있다. 이러한 구조에 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항을 연결할 수도 있다. 당업자라면 디밍 제어부(110)의 트랜지스터와 비트 신호선의 연결 관계를 다양하게 재설계할 수 있다.
디밍 제어부(110)는, 본 발명의 실시예를 적용하지 않는 경우, 듀티비 비트열(duty[7:0])을 표현하기 위하여 8 개의 모든 트랜지스터에 대한 스위칭 제어 전력을 소모하게 된다.
본 실시예에 따르면, 듀티비 비트열(duty[7:0]) 중 k 개의 하위 비트(least significant bit, LSB)를 n 개의 프레임 동안 단일 레벨로 고정할 수 있다. 단일 레벨로 고정한다는 것은 k 개의 하위 비트에 대응하는 디밍 제어부(110)의 트랜지스터를 n 개의 프레임 동안 계속 턴오프시켜 바이너리 레벨 0으로 유지한다는 의미일 수 있다. 이때, k는 1 이상의 자연수이고, n은 2 이상의 자연수일 수 있다. 한 실시예에 따르면 n은 2k일 수 있다.
예를 들어 도 2의 실시예에서 k는 2이고, n은 4일 수 있다. 이때, 하위 비트(LSB)에 해당하는 b1, b0는 4 개의 프레임 동안 바이너리 레벨 0일 수 있다.
즉, 타이밍 제어부(10)는, n 개의 프레임 동안, 듀티비 비트열 중 k 개의 하위 비트(LSB)를 제외한 m-k 개의 상위 비트(most significant bit, MSB)를 이용하여 듀티비를 결정할 수 있다.
이로써 하위 비트(LSB)에 해당하는 트랜지스터에 대해 별도의 스위칭 제어를하지 않으므로 디밍 제어부(110)의 소비 전력이 감소되는 장점이 있다. 하위 비트(LSB)에 해당하는 트랜지스터에 대해 별도의 스위칭 제어를 하지 않더라도 상위 비트(MSB)를 일부 변경함으로써 목적하는 디밍 레벨과 동일하거나 근사하는 발광제어가 가능하며, 이에 대해서는 도 11을 참조하여 더 상세히 후술한다.
신호 변환기(120)는 수신한 듀티비 비트열(duty[7:0])을 발광제어 구동부(30)의 사양에 맞게 변환하고, 이를 제어 신호(CONT3)의 일부로서 발광제어 구동부(30)에 공급한다. 예를 들어, 신호 변환기(120)는 직렬 변환기(serializer)일 수있다.
발광제어 구동부(30)는 수신한 제어 신호(CONT3)에 기초하여 듀티비 비트열(duty[7:0])에 대응하는 듀티비의 발광제어 신호를 생성하여 각 발광제어선(E1, E2, ..., En)으로 공급할 수 있다.
다른 실시예에서, 타이밍 제어부(10)는 n 개의 프레임 동안, 듀티비 비트열(duty[7:0]) 중 k 개의 하위 비트(LSB)를 대체한 k 개의 최상위 확장 비트 및 m-k 개의 상위 비트(MSB)를 이용하여 듀티비를 결정할 수 있다.
예를 들어, 타이밍 제어부(10)는 듀티비 비트열(duty[7:0]) 중 k 개의 하위 비트(LSB)에 대응하는 비트 신호선을 이용하여 k 개의 최상위 확장 비트를 표현하고, k 개의 하위 비트(LSB)는 n 개의 프레임 동안 0으로 가정할 수 있다.
보다 구체적으로, 도 2에서 듀티비 비트열(duty[7:0])의 최상위 비트는 b7이지만, 하위 비트인 b1, b0를 마치 최상위 확장 비트인 b9, b8처럼 사용할 수 있다.이때, 하위 비트 b1, b0의 값은 0으로 가정할 수 있다. 이러한 실시예는 이전 실시예와 달리, 디밍 제어부(110)의 8개의 트랜지스터를 모두 이용하므로 스위칭 제어 전력 감소는 되지 않으나, 표현 가능한 디밍 레벨의 개수를 증가시킬 수 있는 장점이 있다. 이러한 장점은 특히, 저해상도 표시 패널에 대해서 보다 유효하다.
이러한 실시예도 k 개의 하위 비트(LSB)는 n 개의 프레임 동안 0으로 가정할 수 있으므로, 후술하는 도 11에 대한 내용이 동일하게 적용될 수 있다.
도 3은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이고, 도 4는 도 3의 화소에 대한 예시적인 타이밍도이다.
도 3을 참조하면 본 발명의 한 실시예에 따른 화소(PXij)는 복수의 트랜지스터(T1, T2, T3), 스토리지 커패시터(Cst), 및 유기 발광 다이오드(OLED)를 포함할수 있다.
이하 실시예에서는 P형 트랜지스터로 회로가 구성되는 것을 가정하고 설명한다. 하지만 당업자라면 N형 트랜지스터로 회로가 구성되도록 설계를 변경할 수 있을 것이다.
트랜지스터(T2)는 일단이 데이터선(Dj)에 연결되고, 게이트 단자가 주사선(Si)에 연결될 수 있다. 트랜지스터(T2)는 스캐닝 트랜지스터로 명칭될 수 있다.
트랜지스터(T1)는 게이트 단자가 트랜지스터(T2)의 타단에 연결되고, 일단이 전압원(ELVDD)에 연결될 수 있다. 트랜지스터(T1)는 구동 트랜지스터로 명칭될 수 있다.
스토리지 커패시터(Cst)는 트랜지스터(T1)의 게이트 단자와 일단을 연결할 수 있다.
트랜지스터(T3)는 일단이 트랜지스터(T1)의 타단에 연결되고, 게이트 단자가 발광제어선(Ei)에 연결되고, 타단이 유기 발광 다이오드(OLED)의 애노드에 연결될 수 있다. 트랜지스터(T3)는 발광제어 트랜지스터로 명칭될 수 있다.
유기 발광 다이오드(OLED)는 캐소드 전극이 전압원(ELVSS)에 연결될 수 있다.
도 4를 참조하면, 로우 레벨의 주사 신호가 주사선(Si)을 통해 공급되면, 트랜지스터(T2)가 턴온되고, 턴온된 트랜지스터(T2)를 통해 데이터선(Dj)에 인가된 데이터 전압(DATA)이 트랜지스터(T1)의 게이트 단자에 인가된다.
스토리지 커패시터(Cst)는 데이터 전압(DATA)과 전압원(ELVDD)의 차에 해당하는 전압을 저장한다. 이때, 트랜지스터(T3)는 오프 상태이므로, 트랜지스터(T1)가 턴온되더라도 유기 발광 다이오드(OLED)로 전류가 흐르진 않는다.
다음으로, 발광제어선(Ei)을 통해 로우 레벨의 발광제어 신호가 공급되면 트랜지스터(T1) 및 트랜지스터(T3)를 통해서 전압원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 향해 구동 전류가 흐르게 된다. 따라서, 구동 전류의 크기에 비례하는 휘도로 유기 발광 다이오드(OLED)가 발광한다. 이때, 구동 전류의 크기는 스토리지 커패시터(Cst)에 의해 유지되는 전압에 비례하게 된다.
발광제어 신호의 듀티비는 발광제어선(Ei)을 통해 흐르는 발광제어 신호의 로우 레벨 시간 대비 하이 레벨 시간일 수 있다. 예를 들어, 발광제어 신호의 듀티비가 높을수록 발광제어 트랜지스터(T3)를 턴온시키는 로우 레벨 시간이 길 수 있고, 듀티비가 낮을수록 발광제어 트랜지스터(T3)를 턴오프시키는 하이 레벨 시간이길 수 있다.
본 실시예에서 발광제어 신호의 듀티비는 각 프레임마다 정해질 수 있다.
도 5는 본 발명의 한 실시예에 따른 발광제어 구동부를 설명하기 위한 도면이다.
도 5를 참조하면 본 발명의 한 실시예에 따른 발광제어 구동부(30')는 제어 신호(CONT3)로 복수의 클록 신호(CLK1, CLK2, CLK3) 및 2 개의 시작 신호(SP1, SP2)를 수신하며, 복수의 스테이지(321, 322, 323, 324, 325, ...)를 포함한다.
복수의 스테이지(321, 322, 323, 324, 325, ...)는 각각 발광제어선(E1, E2, E3, E4, E5, ...)과 연결될 수 있다.
제1 스테이지(321)를 제외한 스테이지(322, 323, 324, 325, ...)는 이전 스테이지에서 출력되는 출력 신호(OS1, OS2)를 시작 신호로서 이용할 수 있다.
도 5의 실시예에서는 클록 신호(CLK2)는 모든 스테이지(321, 322, 323, 324, 325, ...)로 공급되고, 클록 신호(CLK1)는 홀수 번째 스테이지(321, 323, 325, ...)로 공급되고, 클록 신호(CLK3)는 짝수 번째 스테이지(322, 324, ...)로 공급된다.
각 클록 신호(CLK1, CLK2, CLK3)는 동일한 주기로 설정될 수 있고, 제1 시작 신호(SP1) 및 제2 시작 신호(SP2)는 한 프레임 기간 중 한번 이상 공급될 수 있다.
도 5의 실시예에 따르면 발광제어 신호의 폭은 제1 시작 신호(SP1) 및 제2 시작 신호(SP2) 사이의 폭(즉, 제1 시작 신호(SP1)가 로우 레벨이 된 후 제2 시작 신호(SP2)가 로우 레벨이 되기까지의 시간)에 대응하여 결정될 수 있다. 예를 들어, 제1 시작 신호(SP1) 및 제2 시작 신호(SP2) 사이의 폭이 넓게 설정될수록 발광제어 신호의 듀티비가 작아질 수 있다. 또한 예를 들어, 제1 시작 신호(SP1) 및 제2 시작 신호(SP2) 사이의 폭이 좁게 설정될수록 발광제어 신호의 듀티비가 커질 수 있다.
제1 스테이지(321)에 출력되는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2) 사이의 폭은 제1 시작 신호(SP1) 및 제2 시작 신호(SP2) 사이의 폭에 대응할 수 있다. 따라서 이후 스테이지(322, 323, 324, 325, ...)에서의 발광제어 신호의 듀티비는 모두 동일할 수 있다.
도 6은 도 5의 발광제어 구동부의 한 스테이지를 설명하기 위한 도면이고, 도 7은 도 6의 스테이지의 제1 구동부의 구동 단계를 설명하기 위한 도면이고, 도 8은 도 6의 스테이지의 제3 구동부의 구동 단계를 설명하기 위한 도면이다.
도 6을 참조하면 발광제어 구동부(30')의 제1 스테이지(321)의 회로가 도시되어 있다. 기타 스테이지(322, 323, 324, 325, ...)의 회로 구성은 입력 신호를 제외하고 제1 스테이지와 동일하므로, 이하에선 제1 스테이지(321)에 대해서만 설명한다.
제1 스테이지(321)는 제1 구동부(3211), 제2 구동부(3212), 및 제3 구동부(3213)를 포함할 수 있다.
제1 구동부(3211)는 클록 신호(CLK1, CLK2) 및 제1 시작 신호(SP1)를 이용하여 제1 출력 신호(OS1)를 생성할 수 있다.
제2 구동부(3212)는 클록 신호(CLK1, CLK2) 및 제2 시작 신호(SP2)를 이용하여 제2 출력 신호(OS2)를 생성할 수 있다. 제2 구동부(3212)의 회로 구성은 제1 구동부(3211)와 동일할 수 있다.
제3 구동부(3213)는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)를 이용하여 발광제어 신호(E1)를 생성할 수 있다.
제1 구동부(3211)는 제1 출력 신호(OS1)로서 전압원(VDD) 또는 클록 신호(CLK1)의 전압을 출력한다. 이를 위하여, 제1 구동부(3211)는 6 개의 트랜지스터(M11 내지 M16) 및 2 개의 커패시터(C11, C12)를 구비한다.
전압원(VDD)은 전압원(VSS) 보다 높은 전압으로 설정된다. 예를 들어, 전압원(VDD)은 트랜지스터들이 턴오프될 수 있는 전압으로 설정되고, 전압원(VSS)은 트랜지스터들이 턴온될 수 있는 전압으로 설정될 수 있다.
트랜지스터(M15)의 일단은 전압원(VDD)에 접속되고, 타단은 출력 단자(out1)에 접속된다. 그리고, 트랜지스터(M15)의 게이트 단자는 노드(N11)에 접속된다.
트랜지스터(M16)의 일단은 출력 단자(out1)에 접속되고, 타단은 입력 단자(36)와 접속된다. 그리고, 트랜지스터(M16)의 게이트 단자는 노드(N12)에 접속된다. 입력 단자(36)는 클록 신호(CLK1)를 공급받는다.
트랜지스터(M14)의 일단은 노드(N11)에 접속되고, 타단은 전압원(VSS)에 접속된다. 그리고, 트랜지스터(M14)의 게이트 단자는 입력 단자(35)에 접속된다. 입력 단자(35)는 클록 신호(CLK2)를 공급받는다.
트랜지스터(M13)의 일단은 전압원(VDD)에 접속되고, 타단은 노드(N12)에 접속된다. 그리고, 트랜지스터(M13)의 게이트 단자는 노드(N11)에 접속된다.
트랜지스터(M12)의 일단은 전압원(VDD)에 접속되고, 타단은 노드(N11)에 접속된다. 그리고, 트랜지스터(M12)의 게이트 단자는 입력 단자(33)에 접속된다. 입력 단자(33)는 제1 시작 신호(SP1)를 공급받는다.
트랜지스터(M11)의 일단은 노드(N12)에 접속되고, 타단은 전압원(VSS)에 접속된다. 그리고, 트랜지스터(M11)의 게이트 단자는 입력 단자(33)에 접속된다.
커패시터(C11)는 트랜지스터(M15)의 게이트 단자와 전압원(VDD) 사이에 접속된다. 이와 같은 커패시터(C11)는 트랜지스터(M15)의 턴온 또는 턴오프에 대응되는 전압을 충전한다.
커패시터(C12)는 트랜지스터(M16)의 게이트 단자와 출력 단자(out1) 사이에 접속된다. 이와 같은 커패시터(C12)는 트랜지스터(M16)의 턴온 또는 턴오프에 대응되는 전압을 충전한다.
한편, 제2 구동부(3212)는 입력 단자(33')로 제2 시작 신호(SP2)를 공급받는 것을 제외한 나머지 구성은 제1 구동부(3211)와 동일하다. 따라서, 제2 구동부(3212)에 대한 중복된 설명은 생략한다.
도 7은 제1 구동부(3211)의 동작 과정을 설명하기 위한 도면이다.
도 6 및 도 7을 결부하여 동작과정을 상세히 설명하기로 한다. 먼저 제1 시작 신호(SP1)가 로우 레벨로 공급되면 트랜지스터(M11) 및 트랜지스터(M12)가 턴온된다.
트랜지스터(M11)가 턴온되면 노드(N12)로 전압원(VSS)이 공급된다. 노드(N12)로 전압원(VSS)이 공급되면 트랜지스터(M16)가 턴온된다. 트랜지스터(M16)가 턴온되면 입력 단자(36)가 출력 단자(out1)와 접속된다. 그리고 커패시터(C12)에는 트랜지스터(M16)의 턴온에 대응하는 전압이 충전된다.
한편, 트랜지스터(M12)가 턴온되면 전압원(VDD)이 노드(N11)로 공급된다. 노드(N11)로 전압원(VDD)이 공급되면 트랜지스터(M13) 및 트랜지스터(M15)가 턴오프된다.
이후, 제1 시작 신호(SP1)가 하이 레벨로 공급된다. 제1 시작 신호(SP1)가 하이 레벨이 되면 트랜지스터(M11) 및 트랜지스터(M12)가 턴오프된다. 이때, 트랜지스터(M16)는 커패시터(C12)에 충전된 전압에 의하여 턴온 상태를 유지한다. 트랜지스터(M16)가 턴온 상태를 유지하는 기간 동안 출력 단자(out1)로 클록 신호(CLK1)가 공급된다. 따라서, 출력 단자(out1)로 로우 레벨의 전압이 출력된다.
클록 신호(CLK1)가 공급된 이후에 클록 신호(CLK2)가 공급된다. 클록 신호(CLK2)가 공급되면 트랜지스터(M14)가 턴온된다. 트랜지스터(M14)가 턴온되면 전압원(VSS)이 노드(N11)로 공급된다. 노드(N11)로 전압원(VSS)이 공급되면 트랜지스터(M13) 및 트랜지스터(M15)가 턴온된다.
트랜지스터(M13)가 턴온되면 전압원(VDD)이 노드(N12)에 연결된다. 이에 따라 트랜지스터(M16)가 턴오프된다. 트랜지스터(M15)가 턴온되면 전압원(VDD)이 출력 단자(out1)에 연결된다. 이때, 커패시터(C11)는 트랜지스터(M15)의 턴온에 대응하는 전압을 충전한다. 이 경우, 트랜지스터(M15)는 다음 번 제1 시작 신호(SP1)에 의하여 트랜지스터(M12)가 턴온되기 이전까지 출력 단자(out1)로 전압원(VDD)의 전압을 공급한다.
상술한 바와 같이 제1 구동부(3211)는 제1 시작 신호(SP1)가 공급된 후 다음 번 클록 신호(CLK1)(로우 레벨)를 출력 단자(out1)로 공급한다. 마찬가지로, 제2 구동부(3212)도 제2 시작 신호(SP2)가 공급될 때 다음 번 클록 신호(CLK1)를 출력 단자(out2)로 공급한다. 따라서, 제1 구동부(3211) 및 제2 구동부(3211)로부터 각각 출력되는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2) 사이의 간격은 제1 시작 신호(SP1) 및 제2 시작 신호(SP2) 사이의 간격에 대응된다.
다시, 도 6을 참조하여 제3 구동부(3213)의 구성을 설명한다.
제3 구동부(3213)는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)에 대응하여 출력 단자(out3)에 전압원(VDD) 또는 전압원(VSS)을 연결한다. 이를 위하여, 제3 구동부(3213)는 6 개의 트랜지스터(M1 내지 M6) 및 2 개의 커패시터(C1, C2)를 구비한다.
트랜지스터(M1)의 일단은 전압원(VDD)에 접속되고, 타단은 출력 단자(out3)에 접속된다. 그리고, 트랜지스터(M1)의 게이트 단자는 노드(N1)에 접속된다.
트랜지스터(M2)의 일단은 출력 단자(out3)에 접속되고, 타단은 전압원(VSS)에 접속된다. 그리고, 트랜지스터(M2)의 게이트 단자는 노드(N2)에 접속된다.
트랜지스터(M3)의 일단은 전압원(VDD)에 접속되고, 타단은 노드(N1)에 접속된다. 그리고, 트랜지스터(M3)의 게이트 단자는 노드(N2)에 접속된다.
커패시터(C1)는 트랜지스터(M2)의 게이트 단자와 출력 단자(out3) 사이에 접속된다. 이와 같은 커패시터(C1)는 트랜지스터(M2)의 턴온 또는 턴오프에 대응되는 전압을 충전한다.
커패시터(C2)는 트랜지스터(M1)의 게이트전극과 전압원(VDD) 사이에 접속된다. 이와 같은 커패시터(C2)는 트랜지스터(M1)의 턴온 또는 턴오프에 대응되는 전압을 충전한다.
트랜지스터(M5)의 일단은 전압원(VDD)에 접속되고, 타단은 노드(N2)에 접속된다. 그리고, 트랜지스터(M5)의 게이트 단자는 입력 단자(37)에 접속된다. 입력 단자(37)는 제1 출력 신호(OS1)를 공급받는다.
트랜지스터(M6)의 일단은 노드(N2)에 접속되고, 타단은 전압원(VSS)에 접속된다. 그리고, 트랜지스터(M6)의 게이트 단자는 입력 단자(38)에 접속된다. 입력 단자(38)는 제2 출력 신호(OS2)를 공급받는다.
트랜지스터(M4)의 일단은 노드(N1)에 접속되고, 타단은 전압원(VSS)에 접속된다. 그리고, 트랜지스터(M4)의 게이트 단자는 입력 단자(37)에 접속된다. 이와 같은 트랜지스터(M4)는 입력 단자(37)로 공급되는 전압에 대응하여 턴온 또는 턴오프된다.
도 8은 제3 구동부(3213)의 동작 과정을 설명하기 위한 도면이다.
입력 단자(37)로 로우 레벨의 제1 출력 신호(OS1)가 공급되면 트랜지스터(M4) 및 트랜지스터(M5)가 턴온된다. 이때, 입력 단자(38)는 하이 레벨 전압을 공급받기 때문에 트랜지스터(M6)는 턴오프되어 있다.
트랜지스터(M5)가 턴온되면 전압원(VDD)의 전압이 노드(N2)로 공급된다. 이 경우, 노드(N2)와 접속된 트랜지스터(M2) 및 트랜지스터(M3)가 턴오프된다.
트랜지스터(M4)가 턴온되면 전압원(VSS)의 전압이 노드(N1)로 공급된다. 이 경우, 노드(N1)와 접속된 트랜지스터(M1)가 턴온된다. 트랜지스터(M1)가 턴온되면 전압원(VDD)의 전압이 출력 단자(out3)로 공급된다. 따라서, 출력 단자(out3)와 접속된 발광제어선(E1)으로 하이 레벨의 발광제어 신호가 공급된다.
한편, 커패시터(C2)는 트랜지스터(M1)의 턴온에 대응하는 전압을 충전하고, 커패시터(C1)는 트랜지스터(M2)의 턴오프에 대응하는 전압을 충전한다. 따라서, 입력 단자(37)로 하이 레벨 전압이 공급되어 트랜지스터(M4, M5)가 턴오프되더라도 트랜지스터(M1)는 턴온 상태를 유지하고, 트랜지스터(M2)는 턴오프 상태를 유지하면서 출력 단자(out3)로 전압원(VDD)의 전압을 공급한다.
이후, 입력 단자(38)로 로우 레벨의 제2 출력 신호(OS2)가 공급되어 트랜지스터(M6)가 턴온된다. 이때, 입력 단자(37)로는 하이 레벨 전압이 공급되어 트랜지스터(M4) 및 트랜지스터(M5)가 턴오프된 상태이다.
트랜지스터(M6)가 턴온되면 전압원(VSS)의 전압이 노드(N2)로 공급된다. 이 경우, 노드(N2)와 접속된 트랜지스터(M3) 및 트랜지스터(M2)가 턴온된다.
트랜지스터(M3)가 턴온되면 전압원(VDD)의 전압이 노드(N1)로 공급된다. 이 경우, 노드(N1)와 접속된 트랜지스터(M1)가 턴오프된다. 트랜지스터(M2)가 턴온되면 전압원(VSS)의 전압이 출력 단자(out3)로 공급된다. 따라서, 출력 단자(out3)와 접속된 발광제어선(E1)으로 로우 레벨의 발광제어 신호가 공급된다.
도 9는 도 5의 발광제어 구동부를 채용한 경우의 타이밍 제어부를 설명하기 위한 도면이다.
도 9의 실시예에서 타이밍 제어부(10)는 도 2와 유사하게 디밍 제어부(110) 및 신호 변환기(120')를 포함한다. 신호 변환기(120')는 발광제어 구동부(30')의 구성에 맞춰 재설계되었다. 유사하게, 당업자라면 또 다른 발광제어 구동부의 구성에 대응하도록 신호 변환기를 재설계할 수 있을 것이다.
신호 변환기(120')는 발광제어 신호의 듀티비가 듀티비 비트열(duty[7:0])에 대응하도록 로우 레벨의 제2 시작 신호(SP2)를 공급할 수 있다. 전술한 바와 같이 로우 레벨의 제1 시작 신호(SP1) 및 로우 레벨의 제2 시작 신호(SP2)의 간격으로 발광제어 신호의 듀티비 조절이 가능하다.
디밍 제어부(110)의 듀티비 비트열(duty[7:0]) 조정에 관해서는 도 2의 실시예와 실질적으로 동일하므로, 중복된 설명은 생략한다.
도 10은 본 발명의 실시예 적용없이 발광제어하는 경우를 설명하기 위한 도면이다.
도 10을 참조하면, 수직 동기 신호(Vsync)를 기준으로 프레임을 구분할 수 있다. 발광제어 구동부(30)는 일반적으로 시프트 레지스터 형태로 구현될 수 있으며, 제1 스테이지에서의 발광제어 신호(E1)와 실질적으로 동일한 펄스 형태의 발광제어 신호(E2, E3, ...)가 다음 스테이지들에서 순차적으로 출력될 수 있다. 발광제어 구동부(30)의 한 예시에 대해서는 도 5 내지 8의 발광제어 구동부(30')를 참조할 수 있다.
도 10의 경우 본 발명의 실시예가 적용되지 않았으므로, 듀티비 비트열(duty[7:0])의 하위 비트(LSB) 및 상위 비트(MBS)를 모두 이용하여 듀티비를 결정한다. 도 10에서 예시적인 하위 비트(LSB)는 2'b10(즉, b1=1, b0=0)이다.
이때, 듀티비 비트열(duty[7:0])의 모든 비트에 대한 정보가 필요하므로, 디밍 제어부(110)의 각 비트 신호선에 대한 모든 트랜지스터의 구동이 필요하고, 스위칭 전력 저감은 이루어지지 않는다.
도 11은 본 발명의 실시예를 적용하여 발광제어하는 경우를 설명하기 위한 도면이다.
도 11에서 k는 2이고, n은 4인 경우를 가정한다.
도 11에서는 본 발명의 실시예가 적용되었으므로, 타이밍 제어부(10)는 듀티비 비트열(duty[7:0]) 중 k 개의 하위 비트(LSB)를 제외한 m-k 개의 상위 비트(MSB)를 이용하여 듀티비를 결정한다. 즉, 2 개의 하위 비트(LSB)를 제외한 6 개의 상위 비트(MSB)를 이용하여 듀티비를 결정한다.
디밍 제어부(110)는 2 개의 하위 비트(LSB)에 대응하는 비트 신호선에 연결된 트랜지스터를 스위칭 제어하지 않는다. 이때, 하위 비트(LSB)에 대응하는 비트 신호선에는 바이너리 레벨 0에 해당하는 디폴트 전압 값이 인가되어 있을 수 있다. 따라서, 타이밍 제어부(10)에서 하위 비트(LSB)에 대응하는 트랜지스터의 스위칭 제어 전력이 저감될 수 있다.
타이밍 제어부(10)는 하위 비트(LSB)를 이용하지 않으므로, 상위 비트(MSB)만으로 도 10의 경우와 대응하는 듀티비를 표현하여야 한다. 본 실시예에서는 상위 비트(MSB)가 서로 다른 제1 듀티비 비트열(duty1[7:0])과 제2 듀티비 비트열(duty2[7:0])을 이용하여 도 10과 동일하거나 근사하는 듀티비를 표현할 수 있다.
n 개의 프레임 중 제1 그룹의 프레임은 제1 듀티비 비트열(duty1[7:0])에 대응하도록 발광제어되고, n 개의 프레임 중 제2 그룹의 프레임은 제2 듀티비 비트열(duty2[7:0])에 대응하도록 발광제어될 수 있다.
스위칭 전력 저감을 위해, 제1 듀티비 비트열(duty1[7:0])과 제2 듀티비 비트열(duty2[7:0])의 하위 비트(LSB)는 이용하지 않으므로, 각 하위 비트(LSB)는 0으로 가정될 수 있다.
n 개 프레임 기준으로 총 발광 시간과 총 비발광 시간의 비가 동일하거나 근사하다면, 도 11의 실시예에서 도 10의 경우와 동일하거나 근사하는 듀티비를 표현할 수 있게 된다. 즉, 도 11에서 4 프레임 동안 제1 듀티비 비트열(duty1[7:0])에 의해 발광제어 트랜지스터가 오프되는 시간(C*2)과 제2 듀티비 비트열(duty2[7:0])에 의해 발광제어 트랜지스터가 오프되는 시간(B*2)의 총 합이, 도 10의 4 프레임 동안 듀티비 비트열에 의해 발광 제어 트랜지스터가 오프되는 시간(A*4)과 동일한 경우, 동일한 디밍 레벨이 표현될 수 있다. 즉, n 개의 프레임 동안의 듀티비 비트열의 평균 값의 m-k 개의 상위 비트가 제1 듀티비 비트열의 m-k 개의 상위 비트와 대응할 수 있으며, 동일하거나 근사한 디밍 레벨이 표현될 수 있다.
한 실시예에 따르면, 제2 듀티비 비트열(duty2[7:0])은 제1 듀티비 비트열(duty1[7:0])에 2k를 더한 값을 가질 수 있다. 본 실시예에 따른 듀티비 비트열은 하위 비트(LSB)가 k 개이므로, 2k(10 진수 표현)를 더하더라도 하위 비트(LSB)의 값은 변동이 없다. 도 11에서 k는 2이므로, 제2 듀티비 비트열(duty2[7:0])은 제1 듀티비 비트열(duty1[7:0])에 4(10 진수 표현)를 더한 것으로 도시되었다.
다른 실시예에서, 제2 듀티비 비트열(duty2[7:0])은 제1 듀티비 비트열(duty1[7:0])에 2k보다 더 큰 값을 더한 값을 가질 수도 있다.
한 실시예에 따르면 제1 그룹의 프레임과 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치될 수 있다. 이로써 도 10과 달리 디더링(dithering)이 구현되므로, 밝기 변화에 민감한 사용자에게 보다 부드럽게 시인되는 영상을 제공할 수 있다.
도 10에서, k=2이고 n=4인 경우로서, 본 실시예가 적용되지 않은 듀티비 비트열의 하위 비트(LSB)가 2'b10(b1=1, b0=0)인 경우를 예로 들었다. 이러한 경우 도 11과 같이, 4 개 프레임에 대해서 제2 듀티비 비트열(duty2[7:0])이 2 개이고, 제1 듀티비 비트열(duty1[7:0])이 2 개로 구성될 수 있다.
k=2이고 n=4이지만, 본 실시예가 적용되지 않은 듀티비 비트열의 하위 비트(LSB)가 2'b11(b1=1, b0=1)인 경우에는, 4 개 프레임에 대해서 제2 듀티비 비트열(duty2[7:0])이 3 개이고, 제1 듀티비 비트열(duty1[7:0])이 1 개로 구성될 수 있다.
k=2이고 n=4이지만, 본 실시예가 적용되지 않은 듀티비 비트열의 하위 비트(LSB)가 2'b01(b1=0, b0=1)인 경우에는, 4 개 프레임에 대해서 제2 듀티비 비트열(duty2[7:0])이 1 개이고, 제1 듀티비 비트열(duty1[7:0])이 3 개로 구성될 수 있다.
k=2이고 n=4이지만, 본 실시예가 적용되지 않은 듀티비 비트열의 하위 비트(LSB)가 2'b00(b1=0, b0=0)인 경우에는, 4 개 프레임에 대해서 제2 듀티비 비트열(duty2[7:0])이 0 개이고, 제1 듀티비 비트열(duty1[7:0])이 4 개로 구성될 수 있다. 이러한 경우는 도 10과 도 11의 듀티비 비트열이 서로 일치한다.
이상의 실시예에서는 k=2, n=4, m=7 인 경우를 예로 들었지만, 각 변수의 값은 제품 및 구동 환경에 따라 달리 적용될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 제어부
20: 주사 구동부
30: 발광제어 구동부
40: 데이터 구동부
50: 화소부

Claims (17)

  1. 복수의 화소를 포함하는 화소부;
    상기 복수의 화소의 발광 기간을 결정하는 발광제어 신호를 공급하는 발광제어 구동부; 및
    m 개의 비트로 구성된 듀티비 비트열을 이용하여 상기 발광제어 신호의 듀티비(duty ratio)를 결정하는 타이밍 제어부를 포함하고,
    상기 타이밍 제어부는, n 개의 프레임 동안, 상기 듀티비 비트열 중 k 개의 하위 비트(least significant bit, LSB)를 제외한 m-k 개의 상위 비트(most significant bit, MSB)를 이용하여 상기 듀티비를 결정하고,
    k는 1 이상의 자연수이고, n 및 m은 2 이상의 자연수인,
    표시 장치.
  2. 제1 항에 있어서,
    n은 2k인,
    표시 장치.
  3. 제1 항에 있어서,
    상기 n 개의 프레임 중 제1 그룹의 프레임은 제1 듀티비 비트열에 대응하도록 발광제어되고,
    상기 n 개의 프레임 중 제2 그룹의 프레임은 제2 듀티비 비트열에 대응하도록 발광제어되는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 제2 듀티비 비트열은 상기 제1 듀티비 비트열에 2k를 더한 값을 갖는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치되는,
    표시 장치.
  6. 제4 항에 있어서,
    상기 n 개의 프레임 동안의 듀티비 비트열의 평균 값의 m-k 개의 상위 비트는 상기 제1 듀티비 비트열의 m-k 개의 상위 비트와 대응하는,
    표시 장치.
  7. 복수의 화소를 포함하는 화소부;
    상기 복수의 화소의 발광 기간을 결정하는 발광제어 신호를 공급하는 발광제어 구동부; 및
    m 개의 비트로 구성된 듀티비 비트열을 이용하여 상기 발광제어 신호의 듀티비를 결정하는 타이밍 제어부를 포함하고,
    상기 타이밍 제어부는, n 개의 프레임 동안, 상기 듀티비 비트열 중 k 개의 하위 비트를 대체한 k 개의 최상위 확장 비트 및 m-k 개의 상위 비트를 이용하여 상기 듀티비를 결정하고,
    상기 k는 1 이상의 자연수이고, 상기 n 및 m은 2 이상의 자연수인,
    표시 장치.
  8. 제7 항에 있어서,
    n은 2k인,
    표시 장치.
  9. 제7 항에 있어서,
    상기 n 개의 프레임 중 제1 그룹의 프레임은 제1 듀티비 비트열에 대응하도록 발광제어되고,
    상기 n 개의 프레임 중 제2 그룹의 프레임은 제2 듀티비 비트열에 대응하도록 발광제어되는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 제2 듀티비 비트열은 상기 제1 듀티비 비트열에 2k를 더한 값을 갖는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치되는,
    표시 장치.
  12. 제10 항에 있어서,
    상기 n 개의 프레임 동안의 듀티비 비트열의 평균 값의 상기 k 개의 하위 비트를 제외한 나머지 비트는 상기 제1 듀티비 비트열의 최상위 확장 비트 및 상위 비트와 대응하는,
    표시 장치.
  13. 삭제
  14. 타이밍 제어부가 제1 듀티비 비트열에 대응하는 제어 신호를 발광제어 구동부에 공급하는 단계;
    상기 발광제어 구동부가 상기 제1 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 화소부에 공급하는 단계;
    상기 타이밍 제어부가 상기 제1 듀티비 비트열에 2k를 더한 값의 제2 듀티비 비트열에 대응하는 제어 신호를 상기 발광제어 구동부에 공급하는 단계; 및
    상기 발광제어 구동부가 상기 제2 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 상기 화소부에 공급하는 단계를 포함하고,
    상기 제1 듀티비 비트열에 대응하여 발광제어되는 제1 그룹의 프레임의 개수와 상기 제2 듀티비 비트열에 대응하여 발광제어되는 제2 그룹의 프레임의 개수의 합은 n이고,
    k는 1 이상의 자연수이고, n은 2 이상의 자연수인,
    표시 장치의 구동 방법.
  15. 제14 항에 있어서,
    n은 2k인,
    표시 장치의 구동 방법.
  16. 제14 항에 있어서,
    상기 제1 그룹의 프레임과 상기 제2 그룹의 프레임은 시간적으로 서로 교번하여 배치되는,
    표시 장치의 구동 방법.
  17. 타이밍 제어부가 제1 듀티비 비트열에 대응하는 제어 신호를 발광제어 구동부에 공급하는 단계;
    상기 발광제어 구동부가 상기 제1 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 화소부에 공급하는 단계;
    상기 타이밍 제어부가 상기 제1 듀티비 비트열에 2k를 더한 값의 제2 듀티비 비트열에 대응하는 제어 신호를 상기 발광제어 구동부에 공급하는 단계; 및
    상기 발광제어 구동부가 상기 제2 듀티비 비트열에 대응하는 듀티비의 발광제어 신호를 상기 화소부에 공급하는 단계를 포함하고,
    상기 제1 듀티비 비트열의 k 개의 하위 비트는 0이고,
    상기 제2 듀티비 비트열의 k 개의 하위 비트는 0인,
    표시 장치의 구동 방법.
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