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KR102387750B1 - 반도체 디바이스 및 그를 형성하는 방법 - Google Patents

반도체 디바이스 및 그를 형성하는 방법 Download PDF

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KR102387750B1
KR102387750B1 KR1020190136939A KR20190136939A KR102387750B1 KR 102387750 B1 KR102387750 B1 KR 102387750B1 KR 1020190136939 A KR1020190136939 A KR 1020190136939A KR 20190136939 A KR20190136939 A KR 20190136939A KR 102387750 B1 KR102387750 B1 KR 102387750B1
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유-펭 첸
링 쳉 젠
웬-시웅 루
밍-다 쳉
쿠오-칭 수
홍-셍 슈에
밍-홍 차
차오-이 왕
미릉-지 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract

반도체 패키지는, 제1 다이로서, 제1 기판, 제1 기판 위에 놓이고 다수의 금속층 및 금속층을 연결하는 비아를 갖는 상호연결 구조물, 제1 기판의 주변을 따라서 제1 기판 위에 노이는 실 링 구조물 - 실 링 구조물은, 다수의 금속층 및 금속층을 연결하는 비아를 갖고, 실 링 구조물은 최상단 금속층을 갖고, 최상단 금속층은, 제1 기판으로부터 가장 먼 실 링 구조물의 금속층이고, 실 링 구조물의 최상단 금속층은 내측 금속 구조물 및 외측 금속 구조물을 가짐 - , 및 실 링 구조물 위의 폴리머층 - 폴리머층은, 실 링 구조물의 외측 금속 구조물의 상단 표면 위에 있고 해당 표면과 정렬된 최외측 에지를 가짐 - 을 포함하는, 제1 다이를 포함한다.

Description

반도체 디바이스 및 그를 형성하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
[우선권 주장 및 상호 참조]
본 출원은 2018년 10월 31일자 출원되고 본 명세서에 참조로 포함된 미국 가출원 제62/753,340호의 이익을 주장한다.
반도체 디바이스는 개인용 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 기타 전자 장비와 같은 다양한 전자 응용 제품에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체층, 도전층 및 반도체 물질층을 순차적으로 퇴적시키고, 리소그래피를 이용하여 다양한 물질층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은, 주어진 영역에 더 많은 부품이 집적되게 하는, 최소 피처 크기의 계속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 향상시키고 있다. 이러한 더 작은 전자 컴포넌트는 또한 일부 응용에서 종래의 패키지보다 더 작은 면적 또는 더 낮은 높이를 이용하는 더 작은 패키지를 요구한다.
따라서, 새로운 패키징 기술이 개발되기 시작되었다. 이러한 반도체 디바이스를 위한 비교적 새로운 유형의 패키징 기술은 제조 상의 문제에 직면하고 있다.
본 개시 내용의 양태들은 첨부 도면을 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피처들은 비율대로 작성된 것은 아님을 알아야 한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 웨이퍼의 평면도를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11a, 도 11b, 도 12, 도 13, 도 14, 및 도 15는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 16은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 17 및 도 18은 일부 실시예에 따른 패키지 및 접합 구조물의 형성에서의 중간 단계의 단면도를 예시한다.
도 19는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 20은 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 21a 및 도 21b는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 22는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 23은 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
도 24는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다.
다음의 개시 내용은 본 발명의 상이한 피처의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 추가의 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것으로, 그 자체가, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "및", "아래", "하부", "위", "상부" 등의 공간 관계 용어는, 도면에 예시되는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 기술하기 위한 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 관계 용어는, 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 본 명세서에서 사용되는 공간 관계 기술어는 마찬가지로 그에 따라 해석될 수 있다.
본 개시 내용의 실시예는 상부의 시드층에 대한 단차 커버리지를 개선시키고 상부의 절연층의 랜딩 공정 능력을 개선시키는 밀봉 링 구조물을 일반적으로 포함한다. 이 밀봉 링 구조물은 반도체 패키지의 상호 연결 구조물 또는 재분배 구조물 내에 형성될 수 있다. 개시된 밀봉 링 구조물은 밀봉 링 구조물 사이의 개구에 대한 종횡비(높이/간격)를 감소시키는 것에 의해 상부의 시드층에 대한 단차 커버리지 및 균일성을 개선시킨다. 또한, 재분배층(RDL, redistribution layer)은 상부의 절연층의 랜딩 공정 제어를 개선시키기 위해 큰 폭을 가진다. 시드층의 균일성은 시드층 상에 형성된 범프의 동평면성을 결정하는 데 중요하다. 또한, 시드층은 스퍼터링 공정에 의해 퇴적될 수 있고, 매끄러운 밀봉 링 및 상부의 절연층의 토폴로지는 시드층이 우수한 균일성을 가질 수 있게 한다.
도 1은 일부 실시예에 따른 웨이퍼(100)의 평면도를 예시한다. 도 1은 웨이퍼(100)의 상면도를 예시한다. 도 1에서, 웨이퍼(100)는 스크라이브 라인(104)(다이싱 라인 또는 다이싱 스트리트(street)로도 지칭됨)에 의해 분리된 유닛 영역(102)을 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 웨이퍼(100)는 스크라이브 라인(104)을 따라 다이싱되어 개별 다이 구조물(예를 들어, 도 16에 예시된 다이 구조물(202))을 형성한다. 도 1은 다이 에지(144) 외부의 밀봉 링(126 및 128) 또한 예시하고 있다. 다이 에지(144)는 다이 영역 상에 상호 접속부 및/또는 능동 디바이스를 형성하기 위한 최외측 에지이다. 밀봉 링(126 및 128)은 아래에서 더 상세히 논의될 것이다.
도 1은 유닛 영역(102) 내의 단일 다이 영역(106)을 예시하지만, 일부 실시예에서, 각각의 유닛 영역(102)은, 복수의 다이 영역을 포함하는 다중 다이 구조물이다. 다이 영역 각각은, 로직 다이(예컨대, 중앙 처리 장치, 마이크로컨트롤러 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로전자기계 시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이) 등 또는 이들의 조합과 같은 집적 회로 디바이스를 포함할 수 있다.
도 2 내지 도 15는, 도 1에 예시된 B-B 라인을 따른, 제조의 다양한 중간 단계에서의 웨이퍼(100)의 단면도를 예시한다.
도 2에서, 웨이퍼(100)는 기판(112), 기판(112)상의 하나 이상의 능동 및/또는 수동 디바이스(114), 및 기판(112)에 인접한 봉지재(116)를 포함한다. 일부 실시예에서, 기판(112)은 실리콘으로 형성될 수 있지만, 게르마늄과 같은 다른 III족, IV족, 및/또는 V족 원소; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합으로도 형성될 수 있다. 기판(112)은 실리콘-온-인슐레이터(SOI) 형태일 수도 있다. SOI 기판은, 실리콘 기판 상에 형성된 절연체층(예, 매립형 산화물 등) 위에 형성된 반도체 물질(예컨대, 실리콘 및/또는 게르마늄 등)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 하이브리드 배향 기판, 및/또는 이들의 임의의 조합 등을 포함한다.
일부 실시예에서, 하나 이상의 능동 및/또는 수동 디바이스(114)는 트랜지스터, 커패시터, 저항기, 다이오드, 포토다이오드, 및/또는 퓨즈 등과 같은 다양한 n-형 금속 산화물 반도체(NMOS) 및/또는 p-형 금속 산화물 반도체(PMOS) 디바이스를 포함할 수 있다.
도 3에서, 기판(111) 및 하나 이상의 능동 및/또는 수동 디바이스(114) 위에 유전체층(115)이 형성된다. 유전체층(115)은 층간 유전체(ILD)층/금속간 유전체층(IMD)을 포함할 수 있다. ILD/IMD는 스핀-온 코팅법, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 등 또는 이들의 조합과 같은 당업계에 공지된 임의의 적절한 방법에 의해, 예를 들어, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), FSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 물질, 이들의 화합물, 이들의 복합체 또는 이들의 조합 등과 같은 로우-K 유전체 물질로 형성될 수 있다. 유전체층(115)은 전도성 상호 연결 구조물(118)을 포함할 수 있다. 일부 실시예에서, 상호 연결 구조물(118)은 도전 라인(120) 및 도전 비아(122)를 포함할 수 있다. 일부 실시예에서, 상호 연결 구조물(118)은, 예를 들어, 다마신 공정, 이중 다마신 공정 등을 이용하여 유전체층(115) 내에 형성될 수 있다. 일부 실시예에서, 상호 연결 구조물(118)은 구리, 구리 합금, 은, 금, 텅스텐, 탄탈룸, 알루미늄 등 또는 이들의 조합을 포함할 수 있다. 상호 연결 구조물(118)은 기판(112) 상의 하나 이상의 능동 및/또는 수동 디바이스(114)를 전기적으로 상호 접속하여 다이 영역(106) 내에 기능 회로를 형성한다.
유전체층(115)은, 유전체층(115)을 관통해 연장되는 밀봉 링 부분(124A 및 124B)을 더 포함할 수 있다. 밀봉 링 부분(124A)은 다이 영역(106)의 에지 영역에 배치될 수 있고, 평면도에서 밀봉 링 부분(124A)은 다이 영역(106)의 내부를 에워싸거나 둘러쌀 수 있다. 밀봉 링 부분(124B)은 유닛 영역(102)의 에지 영역에 배치될 수 있고, 평면도에서 밀봉 링 부분(124B)은 유닛 영역(102)의 내부를 에워싸거나 둘러쌀 수 있다. 각각의 밀봉 링 부분(124B)은 대응하는 밀봉 링 부분(124A)을 에워싸거나 둘러쌀 수 있다. 일부 실시예에서, 밀봉 링 부분(124A 및 124B)은 도전 라인(120) 및 도전 비아(122)를 포함할 수 있고, 상호 연결 구조물(118)과 유사한 물질 및 공정을 이용하여 형성될 수 있다. 예를 들어, 상호 연결 구조물(118)을 형성하는 데 사용되는 동일한 공정은, 밀봉 링 부분(124A 및 124B)을 동시에 형성할 수 있다. 일부 실시예에서, 밀봉 링 부분(124A 및 124B)은 구리, 구리 합금, 은, 금, 텅스텐, 탄탈룸, 알루미늄, 실리콘, 실리콘/알루미늄 산화물 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 밀봉 링 부분(124A 및 124B)은 서로로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 밀봉 링 부분(124A 및 124B)은 상호 연결 구조물(118)로부터 전기적으로 절연될 수 있다.
도 4에서, 유전체층(115), 상호 연결 구조물(118), 및 밀봉 링 부분(124A 및 124B) 위에 패시베이션층(130)이 형성된다. 일부 실시예에서, 패시베이션층(130)은, 실리콘 질화물, 실리콘 산화물, PSG, BSG, BPSG, 이들의 조합 등과 같은, 광패터닝 가능하지 않은 유전체 물질의 하나 이상의 층을 포함할 수 있으며, CVD, 물리적 기상 증착(PVD), 원자층 퇴적(ALD), 스핀-온 코팅 공정, 이들의 조합 등을 이용하여 형성될 수 있다. 다른 실시예에서, 패시베이션층(130)은, 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은, 광패터닝 가능한 절연 물질의 하나 이상의 층을 포함할 수 있으며, 스핀-온 코팅 공정 등을 이용하여 형성될 수 있다. 그러한 광패터닝 가능한 유전체 물질은 포토레지스트 물질와 유사한 포토리소그래피 방법을 이용하여 패터닝될 수 있다.
도 5에서, 패시베이션층(130)을 관통해 개구(132)가 형성되어 밀봉 링 부분(124A 및 124B)과 상호 연결 구조물(118)을 노출시킨다. 개구(132)는 예를 들어 레이저 천공, 에칭 등을 이용하여 형성될 수 있다. 개구(132)는 이하 재분배층 비아 개구(132)로 지칭될 수 있다.
도 6, 도 7, 및 도 8에서, 재분배층(138A, 138B, 및 138C)이 패시베이션층(130) 위에 형성된다. 예를 들어, 재분배층(138)을 형성하기 위해, 시드층(미도시)이 패시베이션층(130) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 해당 금속층은 단일층 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층 및 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 도 6에서, 이후 포토레지스트(134)와 같은 마스크(134)(이하 포토레지스트(134)로 지칭될 수 있음)가 시드층 상에 형성되어 패터닝된다. 포토레지스트(134)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트(134)의 패턴은 재분배층(138)에 대응한다. 시드층을 노출시키도록 패터닝은 포토레지스트(134)를 관통해 개구(136)를 형성한다.
도 7에서, 포토레지스트(134)의 개구(136) 내에 그리고 시드층의 노출된 부분 상에 도전 물질이 형성된다. 도전 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질은 구리, 티타늄, 텅스텐, 알루미늄, 금, 실리콘, 실리콘/알루미늄 산화물 등과 같은 금속을 포함할 수 있다.
도 8에서, 도전 물질이 형성되지 않은 시드층의 부분 및 포토레지스트(134)가 제거된다. 포토레지스트(134)는, 예를 들어 산소 플라즈마 등을 사용하는, 허용 가능한 애싱(ashing) 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트(134)가 제거되면, 예를 들어, 습식 또는 건식 에칭에 의한 것과 같은 허용 가능한 에칭 공정을 이용하는 것에 의해 시드층의 노출된 부분이 제거된다. 시드층 및 도전 물질의 나머지 부분은 재분배층(138A, 138B, 및 138C)을 형성한다.
재분배층(138A)은 각각의 밀봉 링 부분(124A)에 물리적으로 연결된다. 재분배층(138B)은 각각의 밀봉 링 부분(124B)에 물리적으로 연결된다. 재분배층(138C)은 각각의 상호 연결 구조물(118)에 물리적으로 연결된다. 재분배층(138A) 각각은 각 하나의 다이 영역(106)의 내부를 에워싸거나 둘러쌀 수 있다. 재분배층(138B) 각각은 각 하나의 유닛 영역(102)의 내부를 에워싸거나 둘러쌀 수 있다.
밀봉 링 부분(124A) 및 재분배층(138A)은 각 하나의 다이 영역(106)의 내부를 둘러싸는 밀봉 링(126)을 형성한다. 밀봉 링 부분(124B) 및 재분배층(138B)은 각 하나의 유닛 영역(102)의 내부를 둘러싸는 밀봉 링(128)을 형성한다. 각각의 밀봉 링(128)은 각 하나의 밀봉 링(126)을 둘러싼다. 일부 실시예에서, 밀봉 링(126 및 128)은 서로로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 밀봉 링(126 및 128)은 상호 연결 구조물(118)로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 밀봉 링(126 및 128)은 실질적으로 유사한 구조를 가질 수 있다. 다른 실시예에서, 밀봉 링(126 및 128)은 상이한 구조를 가질 수 있다.
도 9에서, 재분배층(138A, 138B, 및 138C) 위에 패시베이션층(140)이 형성된다. 패시베이션층(140)은, 패시베이션층(130)과 유사한 물질 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, 패시베이션층(140) 및 패시베이션층(130)은 동일한 물질을 포함한다. 다른 실시예에서, 패시베이션층(140) 및 패시베이션층(130)은 상이한 물질을 포함한다. 패시베이션층(140)의 수직 부분의 두께와 수평 부분의 두께가 서로 실질적으로 동일하도록, 패시베이션층(140)은 ALD 또는 CVD와 같은 컨포멀한 퇴적 방법을 이용하여 퇴적될 수 있다.
도 10에서, 재분배층(138C)의 일부를 노출시키도록 패시베이션층(140) 내에 개구(141)가 형성된다. 패시베이션층(140)이 광패터닝 가능하지 않은 유전체 물질을 포함하는 일부 실시예에서, 패시베이션층(140)은 적절한 포토리소그래피 및 에칭 방법을 이용하여 패터닝될 수 있다.
도 11a에서, 패시베이션층(140) 위에 그리고 개구(141) 내에 버퍼층(142)이 형성된다. 버퍼층(142)은 하나 이상의 중합체층일 수 있다. 버퍼층(142)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등과 같은 광패터닝 가능한 절연 물질의 하나 이상의 층을 포함할 수 있고, 스핀-온 코팅 공정 등을 이용하여 형성될 수 있다. 이 실시예에서, 버퍼층(142)은 재분배층(138C) 및 밀봉 링(126) 위의 패시베이션층(140)을 완전히 커버하는 반면, 버퍼층(142)은 밀봉 링(128) 위의 패시베이션층(140)을 일부만 커버한다. 버퍼층(142)은 밀봉 링(126)의 재분배층(138A)을 커버하고, 밀봉 링(128)의 재분배층(138B)을 부분적으로 커버한다. 일부 실시예에서, 버퍼층(142)은 재분배층(138A 및 138B) 사이의 영역을 채운다. 버퍼층(142)은 평탄한 상단 표면을 가지는 것으로 예시되어 있지만, 일부 실시예에서, 버퍼층(142)은 하부의 재분배층(138A, 138B, 및 138C)에 다소 컨포멀한 비평면 표면을 가질 수 있다. 도 11b는 도 11a의 일부의 상세도를 예시한다.
도 11b에서, 버퍼층(142)이 밀봉 링 구조물(126)의 재분배층(138A)과 밀봉 링 구조물(128)의 재분배층(138B) 사이의 개구를 채우도록 버퍼층(142)의 최외측 측벽/에지는 밀봉 링 구조물(128)의 재분배층(138B) 위에 배치된다. 재분배층(138B)은 약 4㎛ 이상의 폭(W1)을 가진다. 이것은 노광 툴의 정확도 능력(정확도 ± 2 ㎛)에 기초하여 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 한다. 일부 실시예에서, 재분배층(138B)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(138C)의 상단 표면까지로 측정되는 높이(H1)를 가진다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H1/S1)는 약 3 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H1/S1)는 약 2 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H1/S1)는 약 1 미만이다. 재분배층(138A 및 138B) 사이의 개구의 종횡비(H1/S1)가 약 1 미만이면, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지가 가능해 진다. 또한, 이 실시예에서, 버퍼층(142)의 에지와 재분배층(138B)의 최외측 에지 사이의 거리(D1)는 재분배층(138B)의 폭(W1)의 절반 이하이다. 일부 실시예에서, 재분배층(138B 및 138A)은 각각 높이(H1) 및 폭(W1)을 가진다.
도 12에서, 재분배층(138C)의 일부를 노출시키도록 버퍼층(142)을 관통해 개구(146)가 형성된다. 개구(146)는 예를 들어, 레이저 천공, 에칭 등을 이용하여 형성될 수 있다.
도 13에서, 도전 커넥터(156)가 각 재분배층(138C) 위에 형성되고 그에 전기적으로 커플링된다. 일부 실시예에서, 도전 커넥터(156) 각각은 버퍼층(142) 및 패시베이션층(140)을 관통해 연장되어 각 하나의 재분배층(138C)과 물리적으로 접촉한다. 일부 실시예에서, 각각의 커넥터(156)는 언더-범프 야금(UBM)층(150), UBM층(150) 위의 도전 필러(pillar)(152), 및 도전 필러(152) 위의 땜납층(154)을 포함한다. 도전 커넥터(156)는 이하 도전 필러(156) 또는 마이크로 범프(156)로 지칭될 수 있다.
UBM층(150) 및 도전 필러(152)는, 버퍼층(142)을 관통하는 개구(146)를 통해 재분배층(138C)까지 형성된다. 예로서, UBM층(150)을 형성하기 위해, 버퍼층(142) 및 패시베이션층(140) 위에 시드층(미도시)이 형성된다. 일부 실시예에서, 시드층은, 단일층이거나 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄 층 및 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어, PVD 등을 이용하여 형성될 수 있다. 이어서, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 UBM층(150) 및 도전 필러(152)에 대응한다. 패터닝은 포토레지스트를 관통해 개구를 형성하여 시드층을 노출시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 도전 물질이 형성된다. 도전 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다.
UBM층(150)이 형성된 후, 포토레지스트의 패턴 내에 도전 필러(152) 및 땜납층(154)이 형성될 수 있다. 도전 필러(152)는 구리, 텅스텐, 알루미늄, 은, 금, 또는 이들의 조합 등과 같은 도전 물질을 포함한다. 도전 필러(152)에는 납땜이 없을 수 있고, 도전 필러(152)는, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 필러 커넥터(152)의 상단 상에 금속 캡층(미도시)이 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다. 일부 실시예에서, 도전 필러(152)는 포토레지스트 내의 개구를 부분적으로 채우고, 개구의 나머지 부분은 땜납 물질로 채워져서 도전 필러(152) 위에 땜납층(154)을 형성한다.
일부 실시예에서, 땜납층(154)은 적절한 땜납 물질을 포함한다. 땜납 물질은 PbSn 조성물과 같은 납계 땜납, InSb, 주석, 은, 및 구리("SAC") 조성물을 포함하는 무연 땜납, 및 공통 융점을 가지고 전기적 응용예에서 도전 땜납 접속부를 형성하는 다른 공융 물질일 수 있다. 무연 땜납의 경우, 예컨대, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405와 같이 다양한 조성의 SAC 땜납이 사용될 수 있다. 무연 땜납은, 은(Ag)을 사용하지 않는 SnCu 화합물, 및 구리(Cu)를 사용하지 않는 SnAg 화합물도 포함한다. 일부 실시예에서, 땜납 물질은 증발, 전기 화학 도금 공정, 무전해 도금 공정, 인쇄, 땜납 전사, 이들의 조합 등을 이용하여 형성될 수 있다.
도전 필러(152) 및 땜납층(154)을 형성한 후, 도전 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는, 예를 들어 산소 플라즈마 등을 사용하는, 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어, 습식 또는 건식 에칭에 의한 것과 같은 허용 가능한 에칭 공정을 이용하는 것에 의해 시드층의 노출된 부분이 제거된다. UBM층(150)의 노출된 부분을 제거한 후, 땜납층(154)의 땜납 물질을 원하는 형상으로 재성형하기 위해 땜납층(154) 상에 리플로우 공정이 수행된다. 시드층의 나머지 부분 및 도전 물질은 도전 커넥터(156)를 형성한다. 도전 커넥터(156)가 상이하게 형성되는 실시예에서, 더 많은 포토레지스트 및 패터닝 단계가 이용될 수 있다.
예를 들어, 다른 실시예에서, 도전 커넥터(156)는 땜납 범프와 같은 범프 구조물이다. 도전 커넥터(156)는 볼 그리드 어레이(BGA) 커넥터, 땜납 볼, C4(controlled collapse chip connection) 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG) 형성 범프 등일 수 있다. 이 실시예에서, 도전 커넥터(156)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 이 실시예에서, 도전 커넥터(156)는 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 땜납층을 초기에 형성하는 것에 의해 형성된다. 일단 땜납층이 구조물 상에 형성되면, 물질을 원하는 범프 형태로 성형하기 위해 리플로우가 수행될 수 있다.
도 1 및 도 14를 참조하면, 웨이퍼(100) 상에 커넥터(156)를 형성한 후, 유닛 영역(102)은, 스크라이브 라인(104)을 따라서, 밀봉 링(128)을 관통하여, 그리고 밀봉 링(126)에 인접하게 개별화되어(singulated), 도 15 및 도 16에 예시된 다이 구조물(202)과 같은 개별 다이 구조물을 형성한다. 개별화 공정(158)은 절단 공정, 에칭 공정, 레이저 어블레이션 공정, 이들의 조합 등을 포함할 수 있다. 밀봉 링(128) 및 밀봉 링(126)의 나머지 부분은 개별화 중에 유닛 영역(102)의 다양한 피처를 보호하고, 결함(예, 박리, 균열 등)의 형성을 감소시키거나 방지할 수 있다.
도 16은 일부 실시예에 따른 패키지(400)의 단면도를 예시한다. 패키지(400)는, 접합 구조물(304)을 사용하여 기판(302)에 부착된 다이 구조물(202)을 포함한다. 다이 구조물(202)과 기판(302) 사이에 그리고 접합 구조물(304) 주위에 언더필 물질(306)이 형성된다. 언더필 물질(306)은 예를 들어, 액체 에폭시, 변형 가능한 겔, 실리콘 고무 등일 수 있고, 이들 물질은 구조물 사이에 디스펜싱된 후 경화되어 굳는다. 이 언더필 물질(306)은, 다른 것들 중에서도, 접합 구조물(304)에 대한 손상을 감소시키고 접합 구조물(304)을 보호하기 위해 사용될 수 있다. 다이 구조물(202)을 기판(302)에 접합하고 접합 구조물(304)을 형성하기 위한 공정 단계가 도 17 및 도 18을 참조하여 아래에 예시되므로, 그때 그 상세한 설명이 제공된다.
일부 실시예에서, 기판(302)은, 도 2를 참조하여 전술한 기판(112)과 유사한 반도체 웨이퍼의 일부를 포함할 수 있으며, 그 설명은 여기에서 반복하지 않는다. 일부 실시예에서, 기판(302)은 저항기, 커패시터, 인덕터 등과 같은 수동 디바이스 또는 트랜지스터와 같은 능동 디바이스를 역시 포함한다. 일부 실시예에서, 기판(302)은 추가의 집적 회로를 포함할 수 있다. 기판(302)은 기판 관통 비아(TSV)를 더 포함할 수 있고, 인터포저(interposer)일 수 있다. 일부 실시예에서, 기판(302)은 패키지 기판, 패키징된 다이, 다이 구조물 등일 수 있다. 일부 실시예에서, 기판(302)은 패키지(400)를 다이 구조물, 인쇄 회로 기판, 다른 패키지 등과 같은 외부 컴포넌트에 기계적 및 전기적으로 연결하는 데 사용될 수 있는 커넥터(308)를 더 포함한다. 일부 실시예에서, 커넥터(308)는 땜납 볼, C4 범프, 볼 그리드 어레이(BGA) 볼, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG) 형성 범프 등일 수 있다.
도 17 및 도 18은 일부 실시예에 따른 패키지(400) 및 접합 구조물(304)(도 16 참조)의 형성 시의 중간 단계의 단면도를 예시한다. 도 17 및 도 18은, 접합 공정이 완료된 후 패키지(400)(도 16 참조)의 일부(309)가 되는, 기판(302) 및 다이 구조물(202)의 부분의 확대도를 예시한다. 도 17은 접합 공정을 수행하여 패키지(400)를 형성하기 전의 다이 구조물(202) 및 기판(302)의 상대 위치를 예시한다. 기판(302)은 패시베이션층(310 및 316) 사이에 개재된 도전 패드(312)와 같은 도전 패드를 포함할 수 있다. 일부 실시예에서, 패시베이션층(310 및 316)은 전술한 패시베이션층(130)과 유사한 물질 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다. 도전 패드(312)는 전술한 재분배층(138C)과 유사한 물질 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다. 도전 패드(312)는 패시베이션층(316)에 의해 부분적으로 커버된다. 다이 구조물(202)의 대응하는 커넥터(156)의 땜납층(154) 또는 도전 필러(152)(땜납층(154)이 생략된 경우)와의 후속적인 접합을 위해, 도전 패드(312) 위에 땜납층(314)이 형성되어, 패시베이션층(316) 내에 형성된 개구를 채운다. 땜납층(314)은 전술한 땜납층(154)과 유사한 물질 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다.
도 18을 참조하면, 땜납층(154 및 314)이 물리적으로 접촉되고, 리플로우 공정이 수행되어 땜납층(154 및 314)을 공통 땜납층(320)으로 병합하며, 이는 도전 패드(312)를 도전 필러(152)에 접합시킨다. UBM층(150), 도전 필러(152) 및 땜납층(320)은 접합 구조물(304)을 형성한다.
도 19는 일부 실시예에 따른 디바이스의 제조 시의 중간 단계의 단면도를 예시한다. 도 19는 상기 도 11b에 설명되고 예시된 것과 유사한 중간 처리 단계 및 도면이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 밀봉 링 구조물(126 및 128)과 버퍼층(142) 사이의 패시베이션층(140)이 생략된다는 점을 제외하고는 이전 실시예와 유사하다. 이전에 설명된 실시예에 대한 세부 사항과와 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 19에서, 버퍼층(142)이 밀봉 링 구조물(126)의 재분배층(138A)과 밀봉 링 구조물(128)의 재분배층(138B) 사이의 개구를 채우도록 버퍼층(142)의 최외측 측벽/에지는 밀봉 링 구조물(128)의 재분배층(138B) 위에 배치된다. 재분배층(138B)은 약 4㎛ 이상의 폭(W2)을 가진다. 이것은 노광 툴의 정확도 능력(정확도 ± 2 ㎛)에 기초하여 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 한다. 일부 실시예에서, 재분배층(138B)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(138C)의 상단 표면까지로 측정되는 높이(H2)를 가진다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H2/S2)는 약 3 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H2/S2)는 약 2 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H2/S2)는 약 1 미만이다. 재분배층(138A 및 138B) 사이의 개구의 종횡비(H2/S2)가 약 1 미만이면, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지가 가능해 진다. 또한, 이 실시예에서, 버퍼층(142)의 에지와 재분배층(138B)의 최외측 에지 사이의 거리(D2)는 재분배층(138B)의 폭(W2)의 절반 이하이다. 일부 실시예에서, 재분배층(138B 및 138A)은 각각 높이(H2) 및 폭(W2)을 가진다.
도 20은 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다. 도 20은 상기 도 11b에 설명되고 예시된 것과 유사한 중간 처리 단계 및 도면이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 버퍼층(142)이 생략된다는 점을 제외하고는 이전 실시예와 유사하다. 이전에 설명된 실시예와 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 20에서, 재분배층(138B)은 약 4㎛ 이상의 폭(W3)을 가진다. 이것은 노광 툴의 정확도 능력(정확도 ± 2 ㎛)에 기초하여 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 한다. 일부 실시예에서, 재분배층(138B)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(138C)의 상단 표면까지로 측정되는 높이(H3)를 가진다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H3/S3)는 약 3 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H3/S3)는 약 2 미만이다. 일부 실시예에서, 재분배층(138A 및 138B) 사이의 개구의 종횡비(H3/S3)는 약 1 미만이다. 재분배층(138A 및 138B) 사이의 개구의 종횡비(H3/S3)가 약 1 미만이면, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지가 가능해 진다. 또한, 이 실시예에서, 재분배층(138B)은 폭(W3)을 가진다. 일부 실시예에서, 재분배층(138B 및 138A)은 각각 높이(H3) 및 폭(W3)을 가진다.
도 21a 및 도 21b는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다. 도 21a 및 도 21b는 상기 도 15에 설명되고 예시된 것과 유사한 중간 처리 단계이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 밀봉 링(126 및 128)에 대해 오직 하나의 재분배층 구조물만 존재한다는 점을 제외하고는 도 1 내지 도 15의 실시예와 유사하다. 도 21b는 도 21a의 일부의 상세도를 예시한다. 전술한 실시예에 대한 것과 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 21a에서, 재분배층(160)은, 전술한 재분배층(138A 및 138B)과 유사한 물질로 그리고 유사한 공정에 의해 형성될 수 있으며, 그 설명은 여기서 반복하지 않는다. 재분배층(160)은 각각의 밀봉 링 부분(124A 및 124B)에 물리적으로 연결된다. 재분배층(138C)은 각각의 상호 연결 구조물(118)에 물리적으로 연결된다. 재분배층(160) 각각은 각 하나의 다이 영역(106)의 내부 및 각 하나의 유닛 영역(102)의 내부를 에워싸거나 둘러쌀 수 있다.
밀봉 링 부분(124A) 및 재분배층(160)은, 각 하나의 다이 영역(106)의 내부를 둘러싸는 밀봉 링(126)을 형성한다. 밀봉 링 부분(124B) 및 재분배층(160)은, 각 하나의 유닛 영역(102)의 내부를 둘러싸는 밀봉 링(128)을 형성한다. 밀봉 링(128)은 각각은 각 하나의 밀봉 링(126)을 둘러싼다. 일부 실시예에서, 밀봉 링(126 및 128)은 상호 연결 구조물(118)로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 밀봉 링(126 및 128)은 실질적으로 유사한 구조를 가질 수 있다. 다른 실시예에서, 밀봉 링(126 및 128)은 상이한 구조를 가질 수 있다.
도 21b에서, 버퍼층(142)의 최외측 측벽/에지는 재분배층(160) 위에 배치된다. 일부 실시예에서, 재분배층(160)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(160)의 상단 표면까지로 측정되는 높이(H4)를 가진다. 일부 실시예에서, 재분배층(160)은 폭(W4)을 가진다. 일부 실시예에서, 폭(W4)은 약 5 ㎛보다 더 크다. 일부 실시예에서, 폭(W4)은 약 5 ㎛ 내지 약 13 ㎛의 범위에 있다. 이것은 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 하고, 재분배층(160)의 종횡비(H4/W4)를 최소화하여, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지를 가능케 한다. 또한, 이 실시예에서, 상부의 버퍼층(142)의 에지와 재분배층(160)의 최외측 에지 사이의 거리(D4)는 폭(W4)의 절반 이하이다. 또한, 이 실시예에서, 재분배층(160)은 복수의 재분배층 비아 개구(132) 위에 형성되고 복수의 재분배층 비아 개구(132)에 커플링된다.
도 22는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다. 도 22는 상기 도 21b에 설명되고 예시된 것과 유사한 중간 처리 단계 및 도면이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 재분배층(160)이 단일의 재분배층 비아 개구(132) 위에 형성되고 단일의 재분배층 비아 개구(132)에 커플링된다는 점을 제외하고는 이전 실시예와 유사하다. 이전에 설명된 실시예와 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 22에서, 버퍼층(142)의 최외측 측벽/에지는 재분배층(160) 위에 배치된다. 일부 실시예에서, 재분배층(160)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(160)의 상단 표면까지로 측정되는 높이(H5)를 가진다. 일부 실시예에서, 재분배층(160)은 폭(W5)을 가진다. 일부 실시예에서, 폭(W5)은 약 5 ㎛보다 더 크다. 일부 실시예에서, 폭(W5)은 약 5 ㎛ 내지 약 13 ㎛의 범위에 있다. 이것은 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 하고, 재분배층(160)의 종횡비(H5/W5)를 최소화하여, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지를 가능케 한다. 또한, 이 실시예에서, 상부의 버퍼층(142)의 에지와 재분배층(160)의 최외측 에지 사이의 거리(D5)는 폭(W5)의 절반 이하이다. 또한, 이 실시예에서, 재분배층(160)은 복수의 재분배층 비아 개구(132) 위에 형성되고 복수의 재분배층 비아 개구(132)에 커플링된다.
도 23은 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다. 도 23은 상기 도 21b에 설명되고 예시된 것과 유사한 중간 처리 단계 및 도면이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 패시베이션층(140)이 생략된다는 점을 제외하고는 이전 실시예와 유사하다. 이전에 설명된 실시예와 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 23에서, 버퍼층(142)의 최외측 측벽/에지는 재분배층(160) 위에 배치된다. 일부 실시예에서, 재분배층(160)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(160)의 상단 표면까지로 측정되는 높이(H6)를 가진다. 일부 실시예에서, 재분배층(160)은 폭(W6)을 가진다. 일부 실시예에서, 폭(W6)은 약 5 ㎛보다 더 크다. 일부 실시예에서, 폭(W6)은 약 5 ㎛ 내지 약 13 ㎛의 범위에 있다. 이것은 상부의 버퍼층(142)에 대한 양호한 랜딩 공정 능력 제어를 가능케 하고, 재분배층(160)의 종횡비(H6/W6)를 최소화하여, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지를 가능케 한다. 또한, 이 실시예에서, 상부의 버퍼층(142)의 에지와 재분배층(160)의 최외측 에지 사이의 거리(D6)는 폭(W6)의 절반 이하이다. 또한, 이 실시예에서, 재분배층(160)은 복수의 재분배층 비아 개구(132) 위에 형성되고 복수의 재분배층 비아 개구(132)에 커플링된다. 일부 실시예에서, 재분배층(160)은 단일의 재분배층 비아 개구(132) 위에 형성되고 단일의 재분배층 비아 개구(132)에 커플링된다.
도 24는 일부 실시예에 따른 디바이스의 제조에서의 중간 단계의 단면도를 예시한다. 도 24는 상기 도 21b에 설명되고 예시된 것과 유사한 중간 처리 단계 및 도면이며, 이 중간 처리 단계의 형성의 설명은 여기서 반복하지 않는다. 이 실시예는 버퍼층(142)이 생략된다는 점을 제외하고는 이전 실시예와 유사하다. 이전에 설명된 실시예와 유사한 이 실시예에 관한 세부 사항은 여기서 반복되지 않을 것이다.
도 24에서, 재분배층(160)은, 패시베이션층(130)의 상단 표면으로부터 재분배층(160)의 상단 표면까지로 측정되는 높이(H7)를 가진다. 일부 실시예에서, 재분배층(160)은 폭(W7)을 가진다. 일부 실시예에서, 폭(W7)은 약 5 ㎛보다 더 크다. 일부 실시예에서, 폭(W7)은 약 5 ㎛ 내지 약 13 ㎛의 범위에 있다. 이것은 재분배층(160)의 종횡비(H7/W7)를 최소화하여, 범프를 형성하기 위해 사용되는 상부의 시드층에 대한 양호한 단차 커버리지를 가능케 한다. 또한, 이 실시예에서, 재분배층(160)은 복수의 재분배층 비아 개구(132) 위에 형성되고 복수의 재분배층 비아 개구(132)에 커플링된다. 일부 실시예에서, 재분배층(160)은 단일의 재분배층 비아 개구(132) 위에 형성되고 단일의 재분배층 비아 개구(132)에 커플링된다.
다른 피처 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는, 재분배층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해, 알려진 양호한 다이의 중간 검증을 포함하는 테스트 방법론과 관련하여 사용될 수 있다.
실시예들은 장점을 달성할 수 있다. 실시예는, 상부의 시드층에 대한 단차 커버리지를 개선시키고 상부의 절연층의 랜딩 공정 능력을 개선시키는 밀봉 링 구조물을 포함한다. 이 밀봉 링 구조물은 반도체 패키지의 재분배 구조물 또는 상호 연결 구조물 내에 형성될 수 있다. 개시된 밀봉 링 구조물은, 밀봉 링 구조물 사이의 개구에 대한 종횡비(높이/간격)를 감소시키는 것에 의해 상부의 시드층에 대한 단차 커버리지 및 균일성을 개선시킨다. 또한, 재분배층(RDL)은, 상부의 절연층의 랜딩 공정 제어를 개선하기 위해 큰 폭을 가진다. 시드층의 균일성은 시드층 상에 형성되는 범프의 동평면성을 결정하는 데 중요하다. 또한, 시드층은 스퍼터링 공정에 의해 퇴적될 수 있고, 매끄러운 밀봉 링 및 상부의 절연층 토폴로지는 시드층이 우수한 균일성을 가질 수 있게 한다.
일 실시예에서, 반도체 패키지는 제1 다이를 포함하고, 제1 다이는 제1 반도체 기판 - 제1 반도체 기판은 해당 제1 반도체 기판의 제1 표면에 능동 디바이스를 가짐 -, 제1 반도체 기판의 제1 표면 위의 복수의 유전체층, 복수의 유전체층 내의 복수의 금속층 및 비아 - 복수의 금속층 및 비아는, 능동 디바이스에 전기적으로 커플링된 복수의 금속층 및 비아의 제1 부분, 및 제1 반도체 기판의 주변을 따라 복수의 금속층 및 비아의 제1 부분을 둘러싸는 복수의 금속층 및 비아의 제2 부분을 포함함 -, 복수의 유전체층과 복수의 금속층 및 비아 위의 제1 패시베이션층, 제1 패시베이션층 위에 있고 제1 패시베이션층을 관통해 연장되어 복수의 금속층 및 비아의 제1 부분에 물리적으로 접촉하는 제1 재분배층, 제1 패시베이션층 위에 있고 제1 패시베이션층을 관통해 연장되어 복수의 금속층 및 비아의 제2 부분에 물리적으로 접촉하는 제2 재분배층, 및 제1 재분배층 및 제2 재분배층 위에 있는 중합체층 - 중합체층은, 제2 재분배층의 상단 표면 위에 있고 측방향으로 제2 재분배층의 상단 표면의 경계 내에 있는 최외측 에지를 가짐 - 을 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 제1 패시베이션층 위에 있고 제1 패시베이션층을 관통해 연장되어 복수의 금속층 및 비아의 제2 부분과 물리적으로 접촉하는 제3 재분배층을 더 포함하는, 반도체 패키지. 제2 재분배층은 제1 높이 및 제1 폭을 가지고, 제2 재분배층은 제1 간격만큼 제3 재분배층으로부터 이격되며, 제1 높이를 제1 간격으로 나눈 값은 3 미만인, 반도체 패키지. 제2 재분배층은 제1 높이 및 제1 폭을 가지고, 중합체층의 최외측 에지와 제2 재분배층의 최외측 에지 사이의 거리는 제1 거리이고, 제1 거리는 제1 폭의 절반 이하인, 반도체 패키지. 제2 재분배층과 중합체층 사이에 패시베이션층을 더 포함하며, 패시베이션층은 컨포멀한 층인, 반도체 패키지. 제1 재분배층 및 제2 재분배층은 구리로 제조되는, 반도체 패키지. 중합체층 상에 도전 커넥터를 더 포함하고, 도전 커넥터는 중합체층을 관통해 연장되어, 제1 재분배층에 전기적으로 커플링되는, 반도체 패키지. 제2 기판을 더 포함하고, 제1 다이는 도전 커넥터에 의해 제2 기판에 전기적으로 커플링되고 접합되는, 반도체 패키지.
일 실시예에서, 반도체 패키지는 제1 다이를 포함하고, 제1 다이는 제1 반도체 기판 - 제1 반도체 기판은 해당 제1 반도체 기판의 제1 표면에 능동 디바이스를 포함함 -, 제1 반도체 기판의 제1 표면 위의 복수의 유전체층, 복수의 유전체층 내의 복수의 금속층 및 비아 - 복수의 금속층 및 비아는, 능동 디바이스에 전기적으로 커플링된 복수의 금속층 및 비아의 제1 부분, 및 제1 반도체 기판의 주변을 따라 복수의 금속층 및 비아의 제1 부분을 둘러싸는 복수의 금속층 및 비아의 제2 부분을 포함함 -, 복수의 유전체층과 복수의 금속층 및 비아 위의 제1 패시베이션층, 제1 패시베이션층 위에 있고, 제1 패시베이션층을 관통해 연장되어, 복수의 금속층 및 비아의 제1 부분에 물리적으로 접촉하는 제1 재분배층, 제1 패시베이션층 위에 있고, 제1 패시베이션층을 관통해 연장되어, 복수의 금속층 및 비아의 제2 부분에 물리적으로 접촉하는 제2 재분배층; 및 제1 재분배층 및 제2 재분배층 위의 중합체층 - 중합체층은, 제2 재분배층의 상단 표면 위에 있고 측방향으로 제2 재분배층의 상단 표면의 경계 내에 있는 최외측 에지를 가짐 -을 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 제1 패시베이션층 위에 있고, 제1 패시베이션층을 관통해 연장되어, 복수의 금속층 및 비아의 제2 부분과 물리적으로 접촉하는 제3 재분배층을 더 포함하는, 반도체 패키지. 제2 재분배층은 제1 높이 및 제1 폭을 가지고, 제2 재분배층은 제1 간격만큼 제3 재분배층으로부터 이격되며, 제1 높이를 제1 간격으로 나눈 값은 3 미만인, 반도체 패키지. 제2 재분배층은 제1 높이 및 제1 폭을 가지고, 중합체층의 최외측 에지와 제2 재분배층의 최외측 에지 사이의 거리는 제1 거리이고, 제1 거리는 제1 폭의 절반 이하인, 반도체 패키지. 제2 재분배층과 중합체층 사이에 패시베이션층을 더 포함하며, 패시베이션층은 컨포멀한 층인, 반도체 패키지. 제1 재분배층 및 제2 재분배층은 구리로 제조되는, 반도체 패키지. 중합체층 상에 도전 커넥터를 더 포함하고, 도전 커넥터는 중합체층을 관통해 연장되어, 제1 재분배층에 전기적으로 커플링되는, 반도체 패키지. 제2 기판을 더 포함하고, 제1 다이는 도전 커넥터에 의해 제2 기판에 전기적으로 커플링되고 접합되는, 반도체 패키지.
일 실시예에서, 방법은, 웨이퍼 내에 복수의 능동 디바이스를 형성하는 단계 - 웨이퍼는 복수의 다이 영역을 포함하고, 다이 영역 각각은 적어도 하나의 능동 디바이스를 포함함 -; 웨이퍼 위에 상호 연결 구조물을 형성하는 단계 - 상호 연결 구조물은 복수의 유전체층 내에 복수의 금속층 및 비아를 포함하고, 복수의 다이 영역 각각 내의 복수의 금속층 및 비아는, 복수의 능동 디바이스 중 하나에 전기적으로 커플링된 복수의 금속층 및 비아의 제1 부분, 및 각 다이 영역의 주변을 따라서 있는 복수의 금속층 및 비아의 제2 부분을 포함함 -, 상호 연결 구조물 위에 제1 패시베이션층을 형성하는 단계, 제1 패시베이션층 위에 재분배층을 형성하는 단계 - 복수의 다이 영역 각각은 제1 재분배층 및 제2 재분배층을 포함하고, 제1 재분배층은 제1 패시베이션층을 관통해 연장되어, 복수의 금속층 및 비아의 각 제1 부분과 물리적으로 접촉하고, 제2 재분배층은 제1 패시베이션층을 관통해 연장되어, 복수의 금속층 및 비아의 각 제2 부분과 물리적으로 접촉함 -, 및 재분배층 위에 중합체층을 형성하는 단계 - 중합체층은, 제2 재분배층의 상단 표면 위에 있고 측방향으로 제2 재분배층의 상단 표면의 경계 내에서 있는 최외측 에지를 가짐 - 를 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 복수의 다이 영역을 형성하도록 웨이퍼를 개별화하는 단계를 더 포함하고, 개별화하는 단계는, 인접한 제2 재분배층 사이에 배치된 웨이퍼의 영역을 따라 절단하는 단계를 포함하는, 방법. 복수의 다이 영역 각각은, 제1 패시베이션층을 관통해 연장되어 복수의 금속층 및 비아의 각 제2 부분과 물리적으로 접촉하는 제3 재분배층을 더 포함하고, 제2 재분배층 중 제1의 제2 재분배층은 제1 높이 및 제1 폭을 가지며, 제2 재분배층 중 제1의 제2 재분배층은 제1 간격만큼 제3 재분배층 중 제1의 제3 재분배층으로부터 이격되고, 제1 높이를 제1 간격으로 나눈 값은 3 미만인, 방법.
이상의 설명은 당업자가 본 개시 내용의 여러 측면을 잘 이해할 수 있도록 여러 실시예의 피처들의 개요를 설명한 것이다. 당업자는, 자신들이 본 명세서에 소개된 실시예와 동일한 목적을 수행하거나 그리고/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 수월하게 이용할 수 있음을 알아야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (20)

  1. 반도체 패키지로서:
    제1 집적 회로 다이
    를 포함하며,
    상기 제1 집적 회로 다이는:
    능동 디바이스를 포함하는 제1 기판:
    상기 제1 기판 위에 놓이고, 복수의 금속층 - 비아가 이 복수의 금속층을 연결함 - 을 포함하되 상기 능동 디바이스에 전기적으로 커플링되는 상호 연결 구조물;
    상기 제1 기판의 주변을 따라 상기 제1 기판 위에 놓이는 밀봉 링 구조물로서, 복수의 금속층 - 비아가 이 복수의 금속층을 연결함 - 을 포함하고, 최상단 금속층을 가지며, 상기 최상단 금속층은, 상기 제1 기판으로부터 가장 멀리 있는 상기 밀봉 링 구조물의 금속층이고, 상기 밀봉 링 구조물의 최상단 금속층은 내측 금속 구조물 및 외측 금속 구조물을 갖고, 상기 내측 금속 구조물은 상기 외측 금속 구조물로부터 이격되어 있는 상기 밀봉 링 구조물; 및
    상기 밀봉 링 구조물 위의 중합체층 - 상기 중합체층은, 상기 밀봉 링 구조물의 외측 금속 구조물의 상단 표면 위에 있는 최외측 에지를 가지며, 상기 중합체층의 최외측 에지는 측방향으로 상기 밀봉 링 구조물의 외측 금속 구조물의 측벽 사이에 있음 -
    을 포함하고,
    상기 밀봉 링 구조물의 외측 금속 구조물은 제1 높이 및 제1 폭을 가지며, 상기 외측 금속 구조물은 제1 간격만큼 상기 내측 금속 구조물로부터 이격되고, 상기 제1 높이를 상기 제1 간격으로 나눈 값은 1 미만인, 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 밀봉 링 구조물의 외측 금속 구조물은 제1 높이 및 제1 폭을 가지며, 상기 중합체층의 최외측 에지와 상기 밀봉 링 구조물의 외측 금속 구조물의 최외측 에지 사이의 거리는 제1 거리이고, 상기 제1 거리는 상기 제1 폭의 절반 이하인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 밀봉 링 구조물의 최상단 금속층과 상기 중합체층 사이에 패시베이션층을 더 포함하며, 상기 패시베이션층은 컨포멀한 층인, 반도체 패키지.
  5. 제1항에 있어서, 상기 상호 연결 구조물 및 상기 밀봉 링 구조물은 상기 제1 집적 회로 다이 내의 동일한 레벨에 있는, 반도체 패키지.
  6. 제1항에 있어서, 상기 상호 연결 구조물은 최상단 금속층을 더 포함하며, 상기 상호 연결 구조물의 최상단 금속층은, 상기 제1 기판으로부터 가장 멀리 있는 상기 상호 연결 구조물의 금속층이고, 상기 상호 연결 구조물의 최상단 금속층은 상기 밀봉 링 구조물의 최상단 금속층과 동일한 레벨에 있는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 중합체층 상의 도전 커넥터를 더 포함하며, 상기 도전 커넥터는 상기 상호 연결 구조물의 최상단 금속층에 전기적으로 커플링되도록 상기 중합체층을 관통해 연장되는, 반도체 패키지.
  8. 제7항에 있어서,
    제2 기판을 더 포함하며, 상기 제1 집적 회로 다이는 상기 도전 커넥터에 의해 상기 제2 기판에 전기적으로 커플링되고 접합되는, 반도체 패키지.
  9. 반도체 패키지로서:
    제1 다이
    를 포함하며,
    상기 제1 다이는:
    제1 반도체 기판 - 상기 제1 반도체 기판은, 상기 제1 반도체 기판의 제1 표면에 능동 디바이스를 가짐 -;
    상기 제1 반도체 기판의 제1 표면 위의 복수의 유전체층;
    상기 복수의 유전체층 내의 복수의 금속층 및 비아 - 상기 복수의 금속층 및 비아는,
    상기 능동 디바이스에 전기적으로 커플링된 상기 복수의 금속층 및 비아의 제1 부분; 및
    상기 복수의 금속층 및 비아의 제1 부분을 둘러싸고 상기 제1 반도체 기판의 주변을 따르는 상기 복수의 금속층 및 비아의 제2 부분
    을 포함함 -;
    상기 복수의 유전체층과 상기 복수의 금속층 및 비아 위의 제1 패시베이션층;
    상기 제1 패시베이션층 위에 있고, 상기 복수의 금속층 및 비아의 제1 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장되는 제1 재분배층;
    상기 제1 패시베이션층 위에 있고, 상기 복수의 금속층 및 비아의 제2 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장되는 제2 재분배층;
    상기 제1 패시베이션층 위에 있고, 상기 복수의 금속층 및 비아의 제2 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장되는 제3 재분배층; 및
    상기 제1 재분배층, 상기 제2 재분배층 및 상기 제3 재분배층 위의 중합체층 - 상기 중합체층은, 상기 제2 재분배층의 상단 표면 위에 있고 측방향으로 상기 제2 재분배층의 상단 표면의 경계 내에 있는 최외측 에지를 가짐 -
    을 포함하고,
    상기 제2 재분배층은 제1 높이 및 제1 폭을 가지며, 상기 제2 재분배층은 제1 간격만큼 상기 제3 재분배층으로부터 이격되고, 상기 제1 높이를 상기 제1 간격으로 나눈 값은 1 미만인, 반도체 패키지.
  10. 방법으로서,
    웨이퍼 내에 복수의 능동 디바이스를 형성하는 단계 - 상기 웨이퍼는 복수의 다이 영역을 포함하며, 상기 복수의 다이 영역 각각은, 적어도 하나의 능동 디바이스를 가짐 -;
    상기 웨이퍼 위에 상호 연결 구조물을 형성하는 단계 - 상기 상호 연결 구조물은 복수의 유전체층 내에 복수의 금속층 및 비아를 포함하며, 상기 복수의 다이 영역 각각 내의 상기 복수의 금속층 및 비아는,
    상기 복수의 능동 디바이스 중 하나에 전기적으로 커플링된 상기 복수의 금속층 및 비아의 제1 부분; 및
    각각의 다이 영역의 주변을 따르는 상기 복수의 금속층 및 비아의 제2 부분
    을 포함함 -;
    상기 상호 연결 구조물 위에 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층 위에 재분배층을 형성하는 단계 - 상기 복수의 다이 영역 각각은 제1 재분배층, 제2 재분배층 및 제3 재분배층을 포함하며, 상기 제1 재분배층은 상기 복수의 금속층 및 비아의 각 제1 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장되고, 상기 제2 재분배층은 상기 복수의 금속층 및 비아의 각 제2 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장되고, 상기 제3 재분배층은 상기 복수의 금속층 및 비아의 각 제2 부분과 물리적으로 접촉하도록 상기 제1 패시베이션층을 관통해 연장됨 -; 및
    상기 재분배층 위에 중합체층을 형성하는 단계 - 상기 중합체층은, 상기 제2 재분배층의 상단 표면 위에 있고 측방향으로 상기 제2 재분배층의 상단 표면의 경계 내에 있는 최외측 에지를 가짐 -
    를 포함하고,
    상기 제2 재분배층은 제1 높이 및 제1 폭을 가지며, 상기 제2 재분배층은 제1 간격만큼 상기 제3 재분배층으로부터 이격되고, 상기 제1 높이를 상기 제1 간격으로 나눈 값은 1 미만인, 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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