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KR102380818B1 - 반도체 소자 - Google Patents

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KR102380818B1
KR102380818B1 KR1020150061707A KR20150061707A KR102380818B1 KR 102380818 B1 KR102380818 B1 KR 102380818B1 KR 1020150061707 A KR1020150061707 A KR 1020150061707A KR 20150061707 A KR20150061707 A KR 20150061707A KR 102380818 B1 KR102380818 B1 KR 102380818B1
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protrusions
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semiconductor
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강명일
김윤해
이병찬
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삼성전자주식회사
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 활성 영역을 포함한다. 상기 활성 영역은 복수의 돌출부들 및 복수의 리세스 영역들을 포함한다. 상기 활성 영역의 상기 복수의 돌출부들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들이 배치된다. 상기 리세스 영역들 상에 복수의 반도체 구조체들이 배치된다. 상기 리세스 영역들은 서로 인접하며 서로 다른 깊이의 제1 리세스 영역 및 제2 리세스 영역을 포함한다. 상기 복수의 반도체 구조체들은 상기 제1 리세스 영역 상에 배치되는 제1 반도체 구조체 및 상기 제2 리세스 영역 상에 배치되며 상기 제1 반도체 구조체와 다른 폭을 갖는 제2 반도체 구조체를 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자 및 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자의 고집적화됨에 따라, 핀펫 구조의 트랜지스터와 같은 개별 소자(discrete device)가 반도체 소자의 집적 회로에 사용되고 있다. 이러한 핀펫 구조의 트랜지스터에서, 채널 영역에서의 캐리어(carrier)의 이동도(mobility)를 증가시키기 위하여 채널 영역의 양 옆에 에피택시얼 층을 형성하는 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 깊이의 리세스 영역들을 갖는 활성 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 깊이 및 서로 다른 폭의 리세스 영역들을 갖는 활성 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성 또는 성능을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 복수의 활성 영역들을 한정하는 소자분리 영역을 포함한다. 상기 복수의 활성 영역들은 상기 소자분리 영역 상부로 돌출된다. 상기 복수의 활성 영역들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들이 배치된다. 상기 복수의 패턴들은 제1 엣지 패턴, 제2 엣지 패턴, 및 상기 제1 및 제2 엣지 패턴들 사이에 배치되는 복수의 게이트 패턴들을 포함한다. 상기 복수의 패턴들 사이에 복수의 반도체 구조체들이 배치된다. 상기 복수의 활성 영역들의 각각은 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 배치되는 복수의 리세스 영역들을 갖는다. 상기 복수의 반도체 구조체들의 각각은 상기 복수의 활성 영역들과 접촉하는 바닥면을 갖는다. 상기 복수의 반도체 구조체들은 제1 반도체 구조체 및 제2 반도체 구조체를 포함한다. 상기 제1 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이와 다르다.
일 실시예에서, 상기 제1 반도체 구조체는 상기 제2 반도체 구조체 보다 작은 폭을 가질 수 있고, 상기 제1 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이 보다 작을 수 있다.
일 실시예에서, 상기 제1 반도체 구조체는 상기 복수의 활성 영역들을 가로지르며 상기 복수의 활성 영역들과 접촉할 수 있고, 상기 제2 반도체 구조체는 상기 복수의 활성 영역들을 가로지르며 상기 복수의 활성 영역들과 접촉할 수 있다.
일 실시예에서, 상기 복수의 활성 영역들 사이에 위치하는 상기 소자분리 영역과, 상기 제1 반도체 구조체 사이에 배치되는 제1 에어 갭; 및 상기 복수의 활성 영역들 사이에 위치하는 상기 소자분리 영역과, 상기 제2 반도체 구조체 사이에 배치되는 제2 에어 갭을 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 반도체 구조체들은 상기 복수의 활성 영역들과 다른 도전형을 갖는 에피택시얼 층일 수 있다.
일 실시예에서, 상기 제1 반도체 구조체는 상기 제2 반도체 구조체 보다 작은 폭을 갖고, 상기 제1 반도체 구조체는 상기 제2 반도체 보다 작은 길이를 가질 수 있다.
일 실시예에서, 상기 복수의 돌출부들은 제1 엣지 돌출부, 제2 엣지 돌출부 및 상기 제1 및 제2 엣지 돌출부들 사이의 복수의 활성 돌출부들을 포함할 수 있다.
일 실싱예에서, 상기 제1 및 제2 엣지 돌출부들은 상기 복수의 활성 돌출부들 보다 작은 폭을 가질 수 있다.
일 실시예에서, 상기 제1 엣지 패턴은 상기 제1 엣지 돌출부와 중첩하고, 상기 제2 엣지 패턴은 상기 제2 엣지 돌출부와 중첩하고, 상기 복수의 게이트 패턴들은 상기 복수의 활성 돌출부들과 중첩할 수 있다.
일 실시예에서, 상기 제1 및 제2 엣지 패턴들은 상기 제1 및 제2 엣지 돌출부들 보다 큰 폭을 가질 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 활성 영역을 포함한다. 상기 활성 영역은 복수의 돌출부들 및 복수의 리세스 영역들을 포함한다. 상기 활성 영역의 상기 복수의 돌출부들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들이 배치된다. 상기 리세스 영역들 상에 복수의 반도체 구조체들이 배치된다. 상기 리세스 영역들은 서로 인접하며 서로 다른 깊이의 제1 리세스 영역 및 제2 리세스 영역을 포함한다. 상기 복수의 반도체 구조체들은 상기 제1 리세스 영역 상에 배치되는 제1 반도체 구조체 및 상기 제2 리세스 영역 상에 배치되며 상기 제1 반도체 구조체와 다른 폭을 갖는 제2 반도체 구조체를 포함한다.
일 실시예에서, 상기 제2 리세스 영역은 상기 제1 리세스 영역 보다 깊을 수 있다.
일 실시예에서, 상기 제2 리세스 영역은 상기 제1 리세스 영역 보다 큰 폭을 가질 수 있다.
일 실시예에서, 상기 복수의 돌출부들은 제1 방향으로 차례로 배열되는 제1 엣지 돌출부, 복수의 활성 돌출부들 및 제2 엣지 돌출부를 포함하고, 상기 복수의 패턴들은 상기 제1 엣지 돌출부와 중첩하는 제1 엣지 패턴, 상기 복수의 활성 돌출부들과 중첩하는 복수의 게이트 패턴들, 및 상기 제2 엣지 패턴과 중첩하는 제2 엣지 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 반도체 구조체는 상기 제1 리세스 영역과 접촉하면서 상기 제1 리세스 영역을 채우고, 상기 제2 반도체 구조체는 상기 제2 리세스 영역과 접촉하면서 상기 제2 리세스 영역을 채우되, 상기 제1 반도체 구조체의 상부면은 상기 제2 반도체 구조체의 상부면과 동일 평면에 배치되지 않을 수 있다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 소자분리 영역 및 상기 반도체 기판 상의 복수의 활성 영역들을 포함한다. 상기 복수의 활성 영역들은 상기 소자분리 영역을 관통하며 상기 소자분리 영역의 상부로 돌출되고, 상기 복수의 활성 영역들의 각각은 제1 방향으로 연장되는 라인 모양이다. 상기 복수의 활성 영역들을 가로지르며 서로 동일한 폭을 갖는 복수의 패턴들이 배치된다. 상기 복수의 활성 영역들과 중첩하는 복수의 반도체 구조체들이 배치된다. 상기 복수의 활성 영역들은 복수의 돌출부들 및 복수의 리세스 영역들을 포함하고, 상기 복수의 돌출부들은 상기 제1 방향으로 차례로 배열되는 제1 엣지 돌출부, 복수의 활성 돌출부들 및 제2 엣지 돌출부를 포함하고, 상기 복수의 패턴들은 상기 제1 엣지 돌출부와 중첩하는 제1 엣지 패턴, 상기 복수의 활성 돌출부들과 중첩하는 복수의 게이트 패턴들, 및 상기 제2 엣지 돌출부와 중첩하는 제2 엣지 패턴을 포함하고, 상기 복수의 리세스 영역들은 서로 다른 깊이를 갖는 제1 리세스 영역 및 제2 리세스 영역을 포함하고, 상기 복수의 반도체 구조체들은 상기 제1 리세스 영역 상의 제1 반도체 구조체 및 상기 제2 리세스 영역 상의 제2 반도체 구조체를 포함한다.
일 실시예에서, 상기 제1 리세스 영역 및 제2 리세스 영역은 서로 인접하고, 상기 제1 리세스 영역은 상기 제2 리세스 영역 보다 작은 폭을 갖고, 상기 제1 리세스 영역은 상기 제2 리세스 영역보다 얕은 깊이로 배치될 수 있다.
일 실시예에서, 상기 제1 반도체 구조체는 상기 복수의 활성 영역들과 접촉하며 제1 길이를 갖고, 상기 제2 반도체 구조체는 상기 복수의 활성 영역들과 접촉하는 상기 제1 길이 보다 긴 제2 길이를 가질 수 있다.
일 실시예에서, 상기 복수의 활성 영역들 사이에 배치되며 상기 제1 반도체 구조체 하부에 배치되는 제1 에어 갭; 및 상기 복수의 활성 영역들 사이에 배치되며 상기 제2 반도체 구조체 하부에 배치되는 제2 에어 갭을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 반도체 구조체들 상에 배치되는 복수의 콘택 구조체들; 상기 복수의 콘택 구조체들과 상기 상기 복수의 패턴들 사이에 배치되는 게이트 스페이서들; 및 상기 게이트 스페이서들과 상기 복수의 콘택 구조체들 사이에 배치되는 절연성의 스토퍼 층을 더 포함하되, 상기 게이트 스페이서들의 각각은 내측 스페이서 및 외측 스페이서를 포함하고, 상기 내측 스페이서는 상기 외측 스페이서 보다 상기 복수의 패턴들에 가까울 수 있다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 소자분리 영역 및 상기 반도체 기판 상의 복수의 활성 영역들을 포함한다. 상기 복수의 활성 영역들은 상기 소자분리 영역을 관통하며 상기 소자분리 영역의 상부로 돌출되고, 상기 복수의 활성 영역들의 각각은 제1 방향으로 연장되는 라인 모양이고, 상기 복수의 활성 영역들의 각각은 복수의 돌출부들 및 복수의 리세스 영역들을 포함한다. 상기 복수의 활성 영역들의 상기 복수의 돌출부들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들이 배치된다. 상기 복수의 활성 영역들과 중첩하는 복수의 반도체 구조체들이 배치된다. 상기 복수의 활성 영역들은 복수의 돌출부들 및 복수의 리세스 영역들을 포함하고, 상기 복수의 돌출부들은 상기 제1 방향으로 차례로 배열되는 제1 엣지 돌출부, 복수의 활성 돌출부들 및 제2 엣지 돌출부를 포함하고, 상기 복수의 패턴들은 상기 제1 엣지 돌출부와 중첩하는 제1 엣지 패턴, 상기 복수의 활성 돌출부들과 중첩하는 복수의 게이트 패턴들, 및 상기 제2 엣지 돌출부와 중첩하는 제2 엣지 패턴을 포함하고, 상기 복수의 리세스 영역들은 상기 제1 방향으로 차례로 배열되고, 상기 복수의 리세스 영역들은 상기 제1 방향으로 차례로 배열되는 상기 복수의 리세스 영역들 중에서 홀수 번째에 배치되는 제1 리세스 영역들 및 짝수 번째에 배치되는 제2 리세스 영역들을 포함하고, 상기 제2 리세스 영역들은 상기 제1 리세스 영역들과 다른 깊이로 배치될 수 있다.
일 실시예에서, 상기 복수의 반도체 구조체들은 상기 제1 리세스 영역들 상에 배치되는 제1 반도체 구조체들 및 상기 제2 리세스 영역들 상에 배치되는 제2 반도체 구조체들을 포함하되, 상기 제1 반도체 구조체들은 상기 제2 반도체 구조체들의 상부면들과 동일 평면에 배치되지 않는 상부면들을 가질 수 있다.
일 실시예에서, 상기 제1 리세스 영역들은 상기 제2 리세스 영역들 보다 얕은 깊이로 형성될 수 있다.
일 실시예에서, 상기 제1 리세스 영역들은 상기 제2 리세스 영역들 보다 깊은 깊이로 형성될 수 있다.
일 실시예에서, 상기 복수의 반도체 구조체들 상에 배치되는 복수의 콘택 구조체들; 상기 복수의 콘택 구조체들과 상기 복수의 반도체 구조체들 사이에 배치되는 실리사이드 층들; 상기 복수의 콘택 구조체들과 상기 복수의 패턴들 사이에 배치되는 게이트 스페이서들; 상기 제1 리세스 영역들 하부의 상기 활성 영역들의 측면들 상에 배치되는 제1 활성 스페이서들; 및 상기 제2 리세스 영역들 하부의 상기 활성 영역들의 측면들 상에 배치되는 제2 활성 스페이서들을 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 게이트 및 반도체 구조체들을 포함하는 핀 펫 구조의 트랜지스터를 포함하는 반도체 소자를 제공할 수 있다. 상기 반도체 구조체들은 에스이지(SEG) 공정을 이용하여 활성 영역의 리세스 영역들 상에 에피택시얼 층으로 형성될 수 있다. 상기 활성 영역의 상기 리세스 영역들은 서로 인접하며 서로 다른 깊이로 형성될 수 있다. 트랜지스터의 채널 영역이 정의될 수 있는 활성 영역의 돌출부 양 옆에 서로 다른 깊이의 리세스 영역들이 배치될 수 있고, 이러한 리세스 영역들 상에 소스/드레인 역할을 하면서 트랜지스터의 채널 영역에서의 캐리어 이동도(carrier mobility) 특성을 향상시킬 수 있는 상기 반도체 구조체들이 배치될 수 있다. 따라서, 캐리어 이동도 특성이 향상된 트랜지스터를 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5, 7, 9, 11 및 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 평면도들이다.
도 6a, 도 6b, 도 8a, 도 8b, 도 10a, 도 10b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 19a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 19b 및 도 19c는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "에어 스페이서" 이라는 용어는 고체 물질로 채워지지 않은 빈 공간의 스페이서를 의미할 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 2a 및 도 2b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다. 도 2a는 도 1의 I-I'선으로 표시된 영역을 나타낸 단면도이고, 도 2b는 도 1의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 반도체 기판(3) 상에 소자분리 영역(7)이 배치될 수 있다. 상기 소자분리 영역(7)은 상기 반도체 기판(3) 상에 형성되는 소자분리 트렌치(5) 및 상기 소자분리 트렌치(5) 상에 배치되는 절연성 물질 막(예를 들어, 실리콘 산화막)을 포함할 수 있다.
상기 반도체 기판(3) 상에 복수의 활성 영역들(9)이 배치될 수 있다. 상기 복수의 활성 영역들(9)은 상기 소자분리 영역(7)에 의해 한정될 수 있다. 상기 복수의 활성 영역들(9)은 상기 소자분리 영역(7)을 관통하면서 상기 소자분리 영역(7) 상부로 돌출될 수 있다.
상기 복수의 활성 영역들(9)의 각각은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 복수의 활성 영역들(9)은 서로 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 차례로 배열된 제1 활성 영역(9a), 제2 활성 영역(9b) 및 제3 활성 영역(9c)을 포함할 수 있다.
상기 복수의 활성 영역들(9)의 각각은 복수의 돌출부들(42e_1, 42, 42e_2) 및 상기 복수의 돌출부들(42e_1, 42, 42e_2) 사이에 배치되는 복수의 리세스 영역들(39a, 39b)을 포함할 수 있다.
상기 복수의 활성 영역들(9)의 상기 복수의 돌출부들(42e_1, 42, 42e_2)은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 돌출부(42e_1), 복수의 활성 돌출부들(42), 및 제2 엣지 돌출부(42e_2)를 포함할 수 있다. 상기 복수의 활성 돌출부들(42)은 동일한 폭을 가질 수 있다. 상기 복수의 활성 돌출부들(42)은 상기 제1 및 제2 엣지 돌출부들(42e_1, 42e_2) 보다 큰 폭을 가질 수 있다.
상기 복수의 활성 영역들(9)의 상기 복수의 리세스 영역들(39a, 39b)은 상기 제1 방향(X)으로 차례로 배열될 수 있다. 상기 복수의 활성 영역들(9)의 상기 복수의 리세스 영역들(39a, 39b)은 제1 리세스 영역들(39a) 및 상기 제1 리세스 영역들(39a) 사이의 제2 리세스 영역들(39b)을 포함할 수 있다. 상기 제1 리세스 영역들(39a) 및 상기 제2 리세스 영역들(39b)은 서로 인접할 수 있다. 상기 제1 방향(X)으로 차례로 배열되는 상기 복수의 리세스 영역들(39a, 39b) 중에서, 상기 제1 리세스 영역들(39a)은 홀수 번째에 배치될 수 있고, 상기 제2 리세스 영역들(39b)은 짝수 번째에 배치될 수 있다.
상기 제1 리세스 영역들(39a)은 상기 제2 리세스 영역들(39b) 보다 폭 및 깊이가 작은 크기일 수 있다. 상기 제1 리세스 영역들(39a)은 상기 제2 리세스 영역들(39b) 보다 얕은 깊이일 수 있다. 상기 제1 리세스 영역들(39a)의 각각은 제1 깊이(ΔHa1)일 수 있고, 상기 제2 리세스 영역들(39b)의 각각은 상기 제1 깊이(ΔHa1) 보다 깊은 제2 깊이(ΔHa2)일 수 있다. 상기 제1 리세스 영역들(39a)의 상기 제1 깊이(ΔHa1)는 상기 복수의 활성 영역들(9)의 상기 돌출부들의 상부와 상기 제1 리세스 영역들(39a)의 바닥 사이의 높이 차이일 수 있다. 상기 제2 리세스 영역들(39b)의 상기 제2 깊이(ΔHa2)는 상기 복수의 활성 영역들(9)의 상기 돌출부들의 상부와 상기 제2 리세스 영역들(39b)의 바닥 사이의 높이 차이일 수 있다. 상기 제1 리세스 영역들(39a)의 각각은 제1 폭(Wa1)을 가질 수 있고, 상기 제2 리세스 영역들(39b)의 각각은 상기 제1 폭(Wa1) 보다 큰 제2 폭(Wa2)을 가질 수 있다.
상기 복수의 활성 영역들(9)을 가로지르며 상기 소자분리 영역(7) 상으로 연장되는 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)이 배치될 수 있다. 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)은 상기 복수의 활성 영역들(9)과 중첩하며 서로 동일한 폭(W)을 가질 수 있다. 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)은 상기 복수의 활성 영역들(9)의 상기 소자분리 영역(7)으로부터 돌출된 부분들의 상부면들 및 측면들과 중첩 또는 마주볼 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 패턴(63e_1), 복수의 게이트 패턴들(63g_1, … , 63g_n), 및 제2 엣지 패턴(63e_2)을 포함할 수 있다. 상기 복수의 게이트 패턴들(63g_1, … , 63g_n)은 상기 제1 및 제2 엣지 패턴들(63e_1, 63e_2) 사이에 배치될 수 있다. 상기 복수의 게이트 패턴들(63g_1, … , 63g_n)은 "n"개가 배치될 수 있다. 상기 "n"은 양의 정수일 수 있다. 상기 "n"은 짝수일 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)은 제1 간격(Da1)으로 이격된 패턴들 및 상기 제1 간격(Da1) 보다 큰 제2 간격(Da2)으로 이격된 패턴들을 포함할 수 있다. 상기 제1 엣지 패턴(63e_1)은 상기 복수의 게이트 패턴들(63g_1, …, 63g_n)과 상기 제1 간격(Da1) 만큼 이격될 수 있고, 상기 제2 엣지 패턴(63e_1)은 상기 복수의 게이트 패턴들(63g_1, …, 63g_n)과 상기 제1 간격(Da1) 만큼 이격될 수 있다.
상기 복수의 게이트 패턴들(63g_1, …, 63g_n) 중에서, 홀수번째의 게이트 패턴들과, 홀수번째 게이트 패턴들 다음에 배치되는 짝수번째 게이트 패턴들 사이는 상기 제2 간격(Da2) 만큼 이격될 수 있다. 상기 복수의 게이트 패턴들(63g_1, …, 63g_n) 중에서, 짝수번째의 게이트 패턴들과, 짝수번째 게이트 패턴들 다음에 배치되는 홀수번째 게이트 패턴들 사이는 상기 제1 간격(Da1) 만큼 이격될 수 있다. 예를 들어, 상기 복수의 게이트 패턴들(63g_1, …, 63g_n) 중에서, 첫번째 게이트 패턴(63g_1)과 두번째 게이트 패턴(63g_2)은 상기 제2 간격(Da2)만큼 이격될 수 있고, 세번째 게이트 패턴(63g_3)과 네번째 게이트 패턴(63g_4)은 상기 제2 간격(Da2)만큼 이격될 수 있다. 상기 복수의 게이트 패턴들(63g_1, …, 63g_n) 중에서, 두번째 게이트 패턴(63g_2)과 세번째 게이트 패턴(63g_3)은 상기 제1 간격(Da1)만큼 이격될 수 있고, 네번째 게이트 패턴(63g_4)과 다섯번째 게이트 패턴(63g_5)은 상기 제1 간격(Da1)만큼 이격될 수 있다.
도면에서, 상기 복수의 게이트 패턴들(63g_1, 63g_2, 63g_3, 63g_4, 63g_5, … , 63g_n)은 6개가 배치되는 것처럼 도시되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 복수의 게이트 패턴들(63g_1, 63g_2, 63g_3, 63g_4, 63g_5, … , 63g_n)은 2개 또는 4개가 배치될 수도 있다.
상기 제1 엣지 패턴(63e_1)은 상기 제1 엣지 돌출부(42e_1)과 중첩할 수 있고, 상기 제2 엣지 패턴(63e_2)은 상기 제2 엣지 돌출부(42e_2)와 중첩할 수 있다. 상기 복수의 게이트 패턴들(63g_1, … , 63g_n)은 상기 복수의 활성 돌출부들(42)과 중첩할 수 있다.
상기 제1 및 제2 엣지 패턴들(63e_1, 63e_2)은 상기 제1 및 제2 엣지 돌출부들(42e_1, 42e_2)의 폭 보다 큰 폭을 가질 수 있다. 상기 제1 엣지 패턴(63e_1)은 상기 제1 엣지 돌출부(42e_1)의 상부면을 덮으면서 라인 모양의 상기 복수의 활성 영역들(9)의 연장선상에 위치하는 소자분리 영역(7)을 덮을 수 있다. 상기 제2 엣지 패턴(63e_2)은 상기 제2 엣지 돌출부(42e_2)의 상부면을 덮으면서 라인 모양의 상기 복수의 활성 영역들(9)의 연장선상에 위치하는 소자분리 영역(7)을 덮을 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)의 각각은 도전성 패턴(60) 및 상기 도전성 패턴(60)의 측면 및 바닥면 상의 게이트 유전체(58)를 포함할 수 있다. 상기 게이트 유전체(58)는 상기 활성 영역들(9)을 산화시키어 형성될 수 있는 제1 게이트 유전체(54) 및 증착 공정을 진행하여 형성될 수 있는 제2 게이트 유전체(58)를 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(54)는 실리콘 산화물을 포함할 수 있고, 상기 제2 게이트 유전체(58)는 상기 실리콘 산화물 보다 유전 상수가 큰 금속 산화물을 포함할 수 있다. 상기 도전성 패턴(60)은 게이트 전극일 수 있다. 예를 들어, 상기 도전성 패턴(60)은 제1 도전성 물질 및 제2 도전성 물질을 포함할 수 있다. 상기 제1 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등과 같은 배리어 도전성 물질을 포함할 수 있고, 상기 제2 도전성 물질은 텅스텐(W) 같은 금속, 합금, 또는 금속 화합물을 포함할 수 있다.
상기 복수의 리세스 영역들(39a, 39b) 상에 복수의 반도체 구조체들(45a, 45b)이 배치될 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 상기 복수의 활성 영역들(9)과 다른 도전형일 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 트랜지스터들의 소스/드레인들일 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 에피택시얼 층일 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 상기 복수의 활성 영역들(9)과 다른 물질 또는 다른 조성비의 물질로 형성될 수 있다. 예를 들어, 상기 복수의 반도체 구조체들(45a, 45b)은 실리콘 저마늄 물질일 수 있고, 상기 복수의 활성 영역들(9)은 실리콘 물질일 수 있다.
상기 복수의 반도체 구조체들(45a, 45b)은 상기 제1 리세스 영역들(39a) 상에 배치되는 제1 반도체 구조체들(45a) 및 상기 제2 리세스 영역들(39b) 상에 배치되는 제2 반도체 구조체들(39b)을 포함할 수 있다.
상기 제1 반도체 구조체들(45a)은 상기 제1 리세스 영역들(39a)을 채우면서 상기 복수의 활성 영역들(9)과 접촉할 수 있다. 상기 제2 반도체 구조체들(45b)은 상기 제2 리세스 영역들(39b)을 채우면서 상기 복수의 활성 영역들(9)과 접촉할 수 있다. 상기 제1 반도체 구조체들(45a)의 상부면들은 상기 활성 돌출부들(42)의 상부면들 보다 높을 수 있다. 상기 제2 반도체 구조체들(45b)은 상기 제2 리세스 영역들(39b)을 채울 수 있다. 상기 제2 반도체 구조체들(45b)의 상부면들은 상기 활성 돌출부들(42)의 상부면들 보다 높을 수 있다.
상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b)과 다른 레벨의 상부면을 가질 수 있다. 상기 제1 반도체 구조체들(45a)의 상부면들은 상기 제2 반도체 구조체들(45b)의 상부면들과 동일 평면에 배치되지 않을 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b)의 상부면 보다 높은 레벨의 상부면을 가질 수 있다.
평면에서, 상기 제1 반도체 구조체들(45a)의 각각은 상기 복수의 활성 영역들(9)과 접촉하면서 상기 복수의 활성 영역들(9)과 중첩하는 길쭉한 모양 또는 바 모양일 수 있다. 예를 들어, 상기 제1 반도체 구조체들(45a)의 각각은 상기 제1 내지 제3 활성 영역들(9a, 9b, 9c)과 중첩할 수 있다.
평면에서, 상기 제2 반도체 구조체들(45b)의 각각은 상기 복수의 활성 영역들(9)과 접촉하면서 상기 복수의 활성 영역들(9)과 중첩하는 길쭉한 모양 또는 바 모양일 수 있다. 예를 들어, 상기 제2 반도체 구조체들(45b)의 각각은 상기 제1 내지 제3 활성 영역들(9a, 9b, 9c)과 중첩할 수 있다.
상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b) 보다 폭 및 길이가 작은 모양일 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b) 보다 가로 폭 및 세로 길이가 작을 수 있다. 상기 제1 반도체 구조체들(45a)의 상기 제1 방향(X)의 폭(Wa1)은 상기 제2 반도체 구조체들(45b)의 상기 제1 방향(X)의 폭(Wa2) 보다 작을 수 있다. 상기 제1 반도체 구조체들(45a)의 상기 제2 방향(Y)의 길이(La1)은 상기 제2 반도체 구조체들(45b)의 상기 제2 방향(Y)의 길이(La2) 보다 작을 수 있다.
상기 제1 반도체 구조체들(45a)의 바닥면과 상기 복수의 활성 영역들(9)의 상기 복수의 돌출부들(42e_1, 42, 42e_2)의 상부면 사이의 높이 차이(ΔHa1)는 상기 제2 반도체 구조체들(45b)의 바닥면과 상기 복수의 활성 영역들(9)의 상기 복수의 돌출부들(42e_1, 42, 42e_2)의 상부면 사이의 높이 차이(ΔHa2)와 다를 수 있다. 상기 제1 반도체 구조체들(45a)의 바닥면과 상기 복수의 활성 영역들(9)의 상기 복수의 돌출부들(42e_1, 42, 42e_2)의 상부면 사이의 높이 차이(ΔHa1)는 상기 제2 반도체 구조체들(45b)의 바닥면과 상기 복수의 활성 영역들(9)의 상기 복수의 돌출부들(42e_1, 42, 42e_2)의 상부면 사이의 높이 차이(ΔHa2) 보다 작을 수 있다.
상기 복수의 활성 영역들(9) 사이에 위치하는 소자분리 영역(7)과 상기 제1 반도체 구조체들(45a) 사이에 복수의 제1 에어 갭들(AGa1)이 배치될 수 있다. 상기 복수의 활성 영역들(9) 사이에 위치하는 소자분리 영역(7)과 상기 제2 반도체 구조체들(45b) 사이에 복수의 제2 에어 갭들(AGa2)이 배치될 수 있다. 상기 제1 및 제2 에어 갭들(AGa1, AGa2)은 빈 공간들일 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)의 측면들 상에 게이트 스페이서들(36a)이 배치될 수 있다. 상기 제1 리세스 영역들(39a) 하부의 상기 복수의 활성 영역들(9)의 측면들 상에 제1 활성 스페이서들(36b)이 배치될 수 있다. 상기 제2 리세스 영역들(39b) 하부의 상기 복수의 활성 영역들(9)의 측면들 상에 상기 제2 활성 스페이서들(36c)이 배치될 수 있다.
상기 게이트 스페이서들(36a), 상기 제1 활성 스페이서들(36b) 및 상기 제2 활성 스페이서들(36c)의 각각은 내측 스페이서(34a) 및 외측 스페이서(35a)를 포함할 수 있다. 상기 내측 스페이서(34a)는 상기 외측 스페이서(35a) 보다 얇은 두께로 형성될 수 있다. 상기 내측 스페이서(34a)는 상기 외측 스페이서(35a)와 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 내측 스페이서(34a)는 절연성의 질화물(예를 들어, SiN)을 포함할 수 있고, 상기 외측 스페이서(35a)는 절연성의 산화물(예를 들어, SiO) 또는 탄소를 포함하는 절연성의 산화물(예를 들어, SiOC)로 형성될 수 있다.
상기 게이트 스페이서들(36a)의 내측 스페이서(34a)는 상기 외측 스페이서(35a)와 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2) 사이에 개재되면서 상기 외측 스페이서(35a)의 바닥면으로 연장될 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2), 상기 스페이서들(36a, 36b, 36c), 상기 복수의 반도체 구조체들(45a, 45b)을 갖는 기판 상에 절연성의 스토퍼 층(48) 및 하부 층간 절연 층(51)이 배치될 수 있다. 상기 절연성의 스토퍼 층(48)은 콘포멀하게 형성될 수 있다. 상기 하부 층간 절연 층(51)은 상기 절연성의 스토퍼 층(48) 상에 형성되며 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)의 상부면들과 중첩하지 않을 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2) 및 상기 하부 층간 절연 층(51) 상에 상부 층간 절연 층(66)이 배치될 수 있다.
상기 복수의 반도체 구조체들(45a, 45b) 상에 상기 하부 및 상부 층간 절연 층들(51, 66) 및 상기 절연성의 스토퍼 층(48)을 관통하는 복수의 콘택 구조체들(72a, 72b)이 배치될 수 있다.
상기 복수의 콘택 구조체들(72a, 72b)은 상기 제1 반도체 구조체들(45a) 상에 배치되는 제1 콘택 구조체들(72a), 및 상기 제2 반도체 구조체들(45b) 상에 배치되는 제2 콘택 구조체들(72b)을 포함할 수 있다. 상기 제1 및 제2 콘택 구조체들(72a, 72b)의 각각은 도전성 물질, 예를 들어 금속 질화물 및/또는 금속 물질로 형성될 수 있다.
상기 제1 반도체 구조체들(45a)과 상기 제1 콘택 구조체들(72) 사이에 제1 실리사이드 층들(69a)이 배치될 수 있고, 상기 제2 반도체 구조체들(45b)과 상기 제2 콘택 구조체들(72) 사이에 제2 실리사이드 층들(69b)이 배치될 수 있다.
상기 게이트 스페이서들(36a)은 상기 복수의 콘택 구조체들(72a, 72b)과 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2) 사이에 개재되면서 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2)과 상기 복수의 반도체 구조체들(45a, 45b) 사이로 연장될 수 있다. 상기 게이트 스페이서들(36a)과 상기 복수의 콘택 구조체들(72a, 72b) 사이에 상기 스토퍼 층들(48)이 배치될 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 복수의 게이트 패턴들(63g_1, …, 63g_n) 및 상기 복수의 반도체 구조체들(45a, 45b)을 포함하는 핀펫 구조의 트랜지스터들을 제공할 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 트랜지스터의 소스 또는 드레인 역할을 할 수 있다. 핀펫 구조의 트랜지스터에서, 상기 복수의 활성 영역들(9)의 상기 활성 돌출부들(42) 내에 트랜지스터의 채널 영역들이 정의될 수 있다.
상기 복수의 반도체 구조체들(45a, 45b) 중에서, 서로 인접하는 반도체 구조체들은 비대칭 구조로 배치될 수 있다. 따라서, 상기 복수의 반도체 구조체들(45a, 45b)은 소스 또는 드레인 역할을 할 수 있으므로, 비대칭 소스/드레인을 갖는 핀펫 구조의 트랜지스터를 제공할 수 있다.
상기 복수의 반도체 구조체들(45a, 45b)은 상기 복수의 활성 영역들(9)과 다른 조성비의 물질 또는 다른 물질로 형성되어 상기 복수의 활성 영역들(9)의 상기 활성 돌출부들(42)에 스트레스를 주는 스트레서(stressor) 역할을 할 수 있다. 따라서, 상기 복수의 반도체 구조체들(45a, 45b)은 상기 활성 돌출부들(42) 내에 정의될 수 있는 트랜지스터의 채널 영역들에서의 캐리어 이동도(carrier mobility) 특성을 향상시키는 역할을 할 수 있다. 따라서, 캐리어 이동도 특성이 향상된 핀펫 구조의 트랜지스터를 채택하는 반도체 소자를 제공할 수 있다.
다음으로, 도 3, 도 4a 및 도 4b를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다. 도 4a는 도 V의 -V'선으로 표시된 영역을 나타낸 단면도이고, 도 4b는 도 3의 VI-VI'선으로 표시된 영역, VII-VII'선으로 표시된 영역 및 VIII-VIII'선으로 표시된 영역을 나타낸 단면도이다.
도 3, 도 4a 및 도 4b를 참조하면, 반도체 기판(3) 내에 배치되며 복수의 활성 영역들(109)을 한정하는 소자분리 영역(107)이 배치될 수 있다. 상기 소자분리 영역(107)은 상기 반도체 기판(3) 상에 형성되는 소자분리 트렌치(105) 및 상기 소자분리 트렌치(105) 상에 배치되는 절연성 물질 막(예를 들어, 실리콘 산화막)을 포함할 수 있다. 상기 복수의 활성 영역들(109)은 상기 소자분리 영역(107)을 관통하면서 상기 소자분리 영역(107) 상부로 돌출될 수 있다.
상기 복수의 활성 영역들(109)의 각각은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 복수의 활성 영역들(109)은 서로 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 차례로 배열된 제1 활성 영역(109a), 제2 활성 영역(109b) 및 제3 활성 영역(109c)을 포함할 수 있다.
상기 복수의 활성 영역들(109)의 각각은 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 배치되는 복수의 리세스 영역들을 포함할 수 있다.
상기 복수의 활성 영역들(109)의 상기 복수의 돌출부들은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 돌출부(142e_1), 복수의 활성 돌출부들(142), 및 제2 엣지 돌출부(142e_2)를 포함할 수 있다. 상기 복수의 활성 돌출부들(142)은 동일한 폭을 가질 수 있다. 상기 복수의 활성 돌출부들(142)은 상기 제1 및 제2 엣지 돌출부들(142e_1, 142e_2) 보다 큰 폭을 가질 수 있다.
상기 복수의 활성 영역들(109)의 상기 복수의 리세스 영역들은 상기 제1 방향(X)으로 차례로 배열될 수 있다. 상기 제1 방향(X)으로 차례로 배열되는 상기 복수의 리세스 영역들은 홀수 번째에 배치되는 제1 리세스 영역들(139a) 및 짝수 번째에 배치되는 제2 리세스 영역들(139b)을 포함할 수 있다. 상기 제1 리세스 영역들(139a)의 폭(Wb1)은 상기 제2 리세스 영역들(139b)의 폭(Wb2) 보다 클 수 있고, 상기 제1 리세스 영역들(139a)의 깊이(ΔHb1)는 상기 제2 리세스 영역들(139b)의 깊이(ΔHb2) 보다 클 수 있다.
상기 복수의 활성 영역들(109)을 가로지르며 상기 소자분리 영역(107) 상으로 연장되는 복수의 패턴들이 배치될 수 있다. 상기 복수의 패턴들은 상기 복수의 활성 영역들(109)과 중첩하며 서로 동일한 폭(W)을 가질 수 있다.
상기 복수의 패턴들은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 패턴(163e_1), 복수의 게이트 패턴들(163g_1, … , 163g_n), 및 제2 엣지 패턴(163e_2)을 포함할 수 있다. 상기 복수의 게이트 패턴들(163g_1, … , 163g_n)은 상기 제1 및 제2 엣지 패턴들(163e_1, 163e_2) 사이에 배치될 수 있다. 상기 복수의 게이트 패턴들(163g_1, … , 163g_n)은 "n"개가 배치될 수 있다. 상기 "n"은 양의 정수일 수 있다. 상기 "n"은 짝수일 수 있다.
상기 복수의 패턴들은 제1 간격(Db1)으로 이격된 패턴들 및 상기 제1 간격(Db1) 보다 작은 제2 간격(Db2)으로 이격된 패턴들을 포함할 수 있다. 상기 제1 엣지 패턴(163e_1)은 상기 복수의 게이트 패턴들(163g_1, …, 163g_n)과 상기 제1 간격(Db1) 만큼 이격될 수 있고, 상기 제2 엣지 패턴(163e_1)은 상기 복수의 게이트 패턴들(163g_1, …, 163g_n)과 상기 제1 간격(Db1) 만큼 이격될 수 있다.
상기 복수의 게이트 패턴들(163g_1, …, 163g_n) 중에서, 홀수번째의 게이트 패턴들과, 홀수번째 게이트 패턴들 다음에 배치되는 짝수번째 게이트 패턴들 사이는 상기 제2 간격(Db2) 만큼 이격될 수 있다. 상기 복수의 게이트 패턴들(163g_1, …, 163g_n) 중에서, 짝수번째의 게이트 패턴들과, 짝수번째 게이트 패턴들 다음에 배치되는 홀수번째 게이트 패턴들 사이는 상기 제1 간격(Db1) 만큼 이격될 수 있다. 예를 들어, 상기 복수의 게이트 패턴들(163g_1, …, 163g_n) 중에서, 첫번째 게이트 패턴(163g_1)과 두번째 게이트 패턴(163g_2)은 상기 제2 간격(Db2)만큼 이격될 수 있고, 세번째 게이트 패턴(163g_3)과 네번째 게이트 패턴(163g_4)은 상기 제2 간격(Db2)만큼 이격될 수 있다. 상기 복수의 게이트 패턴들(163g_1, …, 163g_n) 중에서, 두번째 게이트 패턴(163g_2)과 세번째 게이트 패턴(163g_3)은 상기 제1 간격(Db1)만큼 이격될 수 있고, 네번째 게이트 패턴(163g_4)과 다섯번째 게이트 패턴(163g_5)은 상기 제1 간격(Db1)만큼 이격될 수 있다.
상기 제1 엣지 패턴(163e_1)은 상기 제1 엣지 돌출부(142e_1)와 중첩할 수 있고, 상기 제2 엣지 패턴(163e_2)은 상기 제2 엣지 돌출부(142e_2)와 중첩할 수 있다. 상기 복수의 게이트 패턴들(163g_1, … , 163g_n)은 상기 복수의 활성 돌출부들(142)과 중첩할 수 있다. 상기 복수의 패턴들의 각각은, 도 1, 도 2a 및 도 2b에서와 마찬가지로, 도전성 패턴(60) 및 상기 도전성 패턴(60)의 측면 및 바닥면 상의 게이트 유전체(58)를 포함할 수 있다.
상기 복수의 리세스 영역들(139a, 139b) 상에 복수의 반도체 구조체들(145a, 145b)이 배치될 수 있다. 상기 복수의 반도체 구조체들(145a, 145b)은 상기 복수의 활성 영역들(109)과 다른 도전형일 수 있다. 상기 복수의 반도체 구조체들(145a, 145b)은 트랜지스터들의 소스/드레인들일 수 있다. 상기 복수의 반도체 구조체들(145a, 145b)은 에피택시얼 층일 수 있다. 상기 복수의 반도체 구조체들(145a, 145b)은 상기 복수의 활성 영역들(109)과 다른 물질 또는 다른 조성비의 물질로 형성될 수 있다.
상기 복수의 반도체 구조체들(145a, 145b)은 상기 제1 리세스 영역들(139a) 상에 배치되는 제1 반도체 구조체들(145a) 및 상기 제2 리세스 영역들(139b) 상에 배치되는 제2 반도체 구조체들(139b)을 포함할 수 있다.
상기 제1 반도체 구조체들(145a)은 상기 제1 리세스 영역들(139a)을 채울 수 있다. 상기 제2 반도체 구조체들(145b)은 상기 제2 리세스 영역들(139b)을 채울 수 있다. 상기 제1 반도체 구조체들(145a)의 상부면들은 상기 활성 돌출부들(142)의 상부면들 보다 높을 수 있다.
상기 제2 반도체 구조체들(145b)은 상기 제2 리세스 영역들(139b)을 채울 수 있다. 상기 제2 반도체 구조체들(145b)의 상부면들은 상기 활성 돌출부들(142)의 상부면들 보다 높을 수 있다.
상기 제1 반도체 구조체들(145a)의 각각은 상기 복수의 활성 영역들(109)과 중첩하는 바 모양일 수 있다. 예를 들어, 상기 제1 반도체 구조체들(145a)의 각각은 상기 제1 내지 제3 활성 영역들(109a, 109b, 109c)과 중첩할 수 있다. 상기 제2 반도체 구조체들(145b)의 각각은 상기 복수의 활성 영역들(109)과 중첩하는 바 모양일 수 있다. 예를 들어, 상기 제2 반도체 구조체들(145b)의 각각은 상기 제1 내지 제3 활성 영역들(109a, 109b, 109c)과 중첩할 수 있다.
상기 제1 반도체 구조체들(145a)은 상기 제2 반도체 구조체들(145b) 보다 폭 및 길이가 큰 모양일 수 있다. 상기 제1 반도체 구조체들(145a)은 상기 제2 반도체 구조체들(145b) 보다 가로 폭 및 세로 길이가 작을 수 있다. 상기 제1 반도체 구조체들(145a)의 상기 제1 방향(X)의 폭(Wb1)은 상기 제2 반도체 구조체들(145b)의 상기 제1 방향(X)의 폭(Wb2) 보다 클 수 있다. 상기 제1 반도체 구조체들(145a)의 상기 제2 방향(Y)의 길이(Lb1)은 상기 제2 반도체 구조체들(145b)의 상기 제2 방향(Y)의 길이(Lb2) 보다 클 수 있다. 상기 제1 반도체 구조체들(145a)의 바닥면과 상기 복수의 활성 영역들(109)의 상기 복수의 돌출부들(142e_1, 142, 142e_2)의 상부면 사이의 높이 차이(ΔHb1)는 상기 제2 반도체 구조체들(145b)의 바닥면과 상기 복수의 활성 영역들(109)의 상기 복수의 돌출부들(142e_1, 142, 142e_2)의 상부면 사이의 높이 차이(ΔHb2) 보다 클 수 있다.
상기 복수의 활성 영역들(109) 사이에 위치하는 소자분리 영역(107)과 상기 제1 반도체 구조체들(145a) 사이에 복수의 제1 에어 갭들(AGb1)이 배치될 수 있다. 상기 복수의 활성 영역들(109) 사이에 위치하는 소자분리 영역(107)과 상기 제2 반도체 구조체들(145b) 사이에 복수의 제2 에어 갭들(AGb2)이 배치될 수 있다.
상기 제1 반도체 구조체들(145a) 상에 제1 콘택 구조체들(172a)이 배치될 수 있고, 상기 제2 반도체 구조체들(145b) 상에 제2 콘택 구조체들(172b)이 배치될 수 있다. 상기 제1 및 제2 콘택 구조체들(172a, 172b)의 각각은 도전성 물질, 예를 들어 금속 질화물 및/또는 금속 물질로 형성될 수 있다.
상기 제1 반도체 구조체들(145a)과 상기 제1 콘택 구조체들(172) 사이에 제1 실리사이드 층들(169a)이 배치될 수 있고, 상기 제2 반도체 구조체들(145b)과 상기 제2 콘택 구조체들(172) 사이에 제2 실리사이드 층들(169b)이 배치될 수 있다.
상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2)의 측면들 상에 게이트 스페이서들(136a)이 배치될 수 있다. 상기 제1 리세스 영역들(139a) 하부의 상기 복수의 활성 영역들(109)의 측면들 상에 제1 활성 스페이서들(136b)이 배치될 수 있다. 상기 제2 리세스 영역들(139b) 하부의 상기 복수의 활성 영역들(109)의 측면들 상에 상기 제2 활성 스페이서들(136c)이 배치될 수 있다.
상기 게이트 스페이서들(136a), 상기 제1 활성 스페이서들(136b) 및 상기 제2 활성 스페이서들(136c)의 각각은 내측 스페이서(134a) 및 외측 스페이서(135a)를 포함할 수 있다. 상기 게이트 스페이서들(136a)의 내측 스페이서(134a)는 상기 외측 스페이서(135a)와 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2) 사이에 개재되면서 상기 외측 스페이서(135a)의 바닥면으로 연장될 수 있다.
상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2), 상기 스페이서들(136a, 136b, 136c), 상기 복수의 반도체 구조체들(145a, 145b)을 갖는 기판 상에 절연성의 스토퍼 층(148) 및 하부 층간 절연 층(151)이 배치될 수 있다. 상기 절연성의 스토퍼 층(148)은 콘포멀하게 형성될 수 있다. 상기 하부 층간 절연 층(151)은 상기 절연성의 스토퍼 층(148) 상에 형성되며 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2)의 상부면들과 중첩하지 않을 수 있다.
상기 복수의 반도체 구조체들(145a, 145b) 상에 상기 하부 및 상부 층간 절연 층들(151, 166) 및 상기 절연성의 스토퍼 층(148)을 관통하는 복수의 콘택 구조체들(172a, 172b)이 배치될 수 있다.
상기 복수의 콘택 구조체들(172a, 172b)은 상기 제1 반도체 구조체들(145a) 상에 배치되는 제1 콘택 구조체들(172a), 및 상기 제2 반도체 구조체들(145b) 상에 배치되는 제2 콘택 구조체들(172b)을 포함할 수 있다. 상기 제1 및 제2 콘택 구조체들(172a, 172b)의 각각은 도전성 물질, 예를 들어 금속 질화물 및/또는 금속 물질로 형성될 수 있다.
상기 제1 반도체 구조체들(145a)과 상기 제1 콘택 구조체들(172) 사이에 제1 실리사이드 층들(169a)이 배치될 수 있고, 상기 제2 반도체 구조체들(145b)과 상기 제2 콘택 구조체들(172) 사이에 제2 실리사이드 층들(169b)이 배치될 수 있다.
상기 게이트 스페이서들(136a)은 상기 복수의 콘택 구조체들(172a, 172b)과 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2) 사이에 개재되면서 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2)과 상기 복수의 반도체 구조체들(145a, 145b) 사이로 연장될 수 있다. 상기 게이트 스페이서들(136a)과 상기 복수의 콘택 구조체들(172a, 172b) 사이에 상기 스토퍼 층들(148)이 배치될 수 있다.
도 5 내지 도 18b를 참조하여 본 발명의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기로 한다. 도 5, 7, 9, 11 및 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 평면도들이고, 도 6a, 도 6b, 도 8a, 도 8b, 도 10a, 도 10b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 5 내지 도 18b에서, 도 6a는 도 5의 I-I'선으로 표시된 영역을 나타낸 단면도이고, 도 6b는 도 1의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도이고, 도 8a는 도 7의 I-I'선으로 표시된 영역을 나타낸 단면도이고, 도 8b는 도 7의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도이고, 도 10a는 도 9의 I-I'선으로 표시된 영역을 나타낸 단면도이고, 도 10b는 도 9의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도이고, 도 12a, 도 13a 및 도 14a는 도 11의 I-I'선으로 표시된 영역을 나타낸 단면도들이고, 도 12b, 도 13b 및 도 14b는 도 11의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도들이고, 도 16a, 도 17a 및 도 18a는 도 15의 I-I'선으로 표시된 영역을 나타낸 단면도들이고, 도 16b, 도 17b 및 도 18b는 도 15의 II-II'선으로 표시된 영역, III-III'선으로 표시된 영역 및 IV-IV'선으로 표시된 영역을 나타낸 단면도들이다.
도 5, 도 6a, 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 기판(3) 상에 복수의 활성 영역들(9)을 한정하는 소자분리 영역(7)을 형성하는 것을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 희생 층(21)을 형성하고, 상기 희생 층(21) 상에 복수의 마스크 패턴들(24)을 형성하는 것을 포함할 수 있다.
상기 소자분리 영역(7)은 트렌치 소자분리 영역일 수 있다. 상기 소자분리 영역(7)의 상부면은 상기 복수의 활성 영역들(9)의 상부면들 보다 낮게 형성될 수 있다. 상기 복수의 활성 영역들(9)의 상부 부분들은 상기 소자분리 영역(7)의 상면으로부터 돌출될 수 있다.
상기 소자분리 영역(7)을 형성하는 것은 상기 반도체 기판(3) 상에 상기 복수의 활성 영역들(9)을 정의하는 소자분리 트렌치(5)를 형성하고, 상기 소자분리 트렌치(5)를 부분적으로 채우는 절연성 물질 막을 형성하는 것을 포함할 수 있다.
상기 복수의 활성 영역들(9)은 제1 방향(X)으로 연장되는 라인 모양들일 수 있다. 상기 복수의 활성 영역들(9)은 서로 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 차례로 배열되는 제1 활성 영역(9a), 제2 활성 영역(9b) 및 제3 활성 영역(9c)을 포함할 수 있다.
상기 희생 층(21)을 형성하는 것은 상기 복수의 활성 영역들(9) 및 상기 소자분리 영역(7)을 콘포멀하게 덮는 베이스 절연 층(15)을 형성하고, 상기 베이스 절연 층(15) 상에 하부 희생 층(17)을 형성하고, 상기 하부 희생 층(17) 상에 상부 희생 층(19)을 형성하는 것을 포함할 수 있다. 상기 베이스 절연 층(15)은 실리콘 산화물로 형성할 수 있고, 상기 하부 희생 층(17)은 폴리 실리콘으로 형성할 수 있고, 상기 상부 희생 층(19)은 실리콘 질화물로 형성할 수 있다.
상기 복수의 마스크 패턴들(24)은 상기 상부 희생 층(19) 상에 형성될 수 있다. 상기 복수의 마스크 패턴들(24)은 상기 상부 희생 층(19)과 식각 선택비를 갖는 물질, 예를 들어 폴리 실리콘으로 형성할 수 있다. 상기 복수의 마스크 패턴들(24)은 상기 복수의 활성 영역들(9)을 가로지르며 상기 소자분리 영역(7) 상으로 연장될 수 있다. 상기 복수의 마스크 패턴들(24)의 각각은 상기 제2 방향(Y)으로 길쭉한 바 모양 또는 라인 모양일 수 있다. 상기 복수의 마스크 패턴들(24)은 상기 제1 방향(X)으로 차례로 배열될 수 있다. 상기 복수의 마스크 패턴들(24) 각각의 폭(Da1)은 상기 복수의 마스크 패턴들(24) 사이의 간격(S) 보다 작을 수 있다.
도 7, 도 8a, 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 마스크 패턴들(24)의 측면들 상에 스페이서들(27)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(27)은 상기 복수의 마스크 패턴들(24)과 식각 선택비를 갖는 물질로 형성될 수 있다.
상기 복수의 마스크 패턴들(24) 사이의 이격 거리(S)는 상기 스페이서들(27) 각각의 폭(W)의 2배 크기와, 상기 복수의 마스크 패턴들(24) 사이의 빈 공간(30)의 폭(Da2)의 합일 수 있다.
일 실시 예에서, 상기 빈 공간(30)의 폭(Da2)은 상기 복수의 마스크 패턴들(45)의 폭(Da1) 보다 클 수 있다. 이와 같은 상기 빈 공간(30)의 폭(Da2) 및 상기 상기 복수의 마스크 패턴들(45)의 폭(Da1)은 도 1, 도 2a 및 도 2b에서 설명한 반도체 소자의 구조에서 상기 복수의 패턴들(63e_1, 63g_1, …, 63g_n, 63e_2) 사이의 이격 거리를 결정할 수 있다. 그렇지만, 본 발명의 기술적 사상은이에 한정되지 않는다. 상기 복수의 마스크 패턴들(24)의 폭(Da1) 및 상기 복수의 마스크 패턴들(24) 사이의 이격 거리(S)의 크기를 변형하여 도 3, 도 4a 및 도 4b에서 설명한 반도체 소자의 구조에서 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2) 사이의 이격 거리를 결정할 수 있다. 예를 들어, 상기 빈 공간(30)의 폭(Da2)을 상기 상기 복수의 마스크 패턴들(45)의 폭(Da1) 보다 작게 형성하여, 도 3, 도 4a 및 도 4b에서 설명한 반도체 소자의 구조에서 상기 복수의 패턴들(163e_1, 163g_1, …, 163g_n, 163e_2) 사이의 이격 거리를 결정할 수 있다.
도 9, 도 10a, 및 도 10b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 스페이서들(도 7, 도 8a 및 도 8b의 27)을 식각 마스크로 이용하여 상기 복수의 마스크 패턴들(도 7, 도 8a 및 도 8b의 24)을 식각하여 제거하고 상기 희생 층(21)을 식각하여 복수의 희생 패턴들을 형성하는 것을 포함할 수 있다.
일 실시 예에서, 상기 복수의 마스크 패턴들(도 7, 도 8a 및 도 8b)을 식각하여 제거하기 전 또는 후에, 상기 스페이서들(도 7, 도 8a 및 도 8b의 27)의 끝 부분을 사진 및 식각 공정을 이용하여 식각하여 상기 스페이서들(도 7, 도 8a 및 도 8b의 27)을 길쭉한 바 모양 또는 라인 모양으로 형성하는 것을 포함할 수 있다.
상기 복수의 희생 패턴들은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 희생 패턴(21e_1), 복수의 게이트 희생 패턴들(21_1, 21_2, 21_3, 21_4, 21_5, …, 21_n), 및 제2 엣지 희생 패턴(21e_2)을 포함할 수 있다. 상기 복수의 희생 패턴들의 각각은 차례로 적층된 베이스 절연 패턴(15a), 하부 희생 패턴(17a) 및 상부 희생 패턴(19a)을 포함할 수 있다.
상기 복수의 희생 패턴들 사이의 간격은 상기 빈 공간(도 7, 도 8a 및 도 8b의 30)의 폭(Da2) 및 상기 상기 복수의 마스크 패턴들(도 7, 도 8a 및 도 8b의 45)의 폭(Da1)에 의해 결정될 수 있고, 상기 복수의 희생 패턴들 각각의 폭은 상기 스페이서들(도 7, 도 8a 및 도 8b의 27)에 의해 결정될 수 있다.
일 실시 예에서, 상기 스페이서들(도 7, 도 8a 및 도 8b의 27)은 상기 복수의 희생 패턴들을 형성하는 동안에 식각되어 제거될 수 있다.
도 11, 도 12a, 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2)을 갖는 기판 상에 절연성의 스페이서 막(36)을 형성하는 것을 포함할 수 있다.
상기 절연성의 스페이서 막(36)은 내측 스페이서 막(34) 및 상기 내측 스페이서 막(34) 상의 외측 스페이서 막(35)을 포함할 수 있다. 상기 내측 스페이서 막(34)은 상기 외측 스페이서 막(35)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 내측 스페이서 막(34)은 절연성의 질화물(예를 들어, 실리콘 질화물)로 형성될 수 있고, 상기 외측 스페이서 막(35)은 절연성의 산화물(예를 들어, 실리콘 산화물 또는 탄소를 함유하는 실리콘 산화물(SiOC))로 형성될 수 있다.
도 11, 도 13a, 및 도 13b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 스페이서 막(34) 및 상기 복수의 활성 영역들(9)을 차례로 식각하는 것을 포함할 수 있다.
상기 복수의 활성 영역들(9)이 식각되어 제1 리세스 영역들(39a) 및 제2 리세스 영역들(39b)이 형성될 수 있다. 상기 제1 리세스 영역들(39a)은 상기 제2 리세스 영역들(39b) 보다 폭 및 깊이가 작은 크기로 형성될 수 있다. 상기 제1 리세스 영역들(39a)의 각각은 제1 깊이(ΔHa1)일 수 있고, 상기 제2 리세스 영역들(39b)의 각각은 상기 제1 깊이(ΔHa1) 보다 깊은 제2 깊이(ΔHa2)일 수 있다. 상기 제1 리세스 영역들(39a)의 각각은 제1 폭(Wa1)을 가질 수 있고, 상기 제2 리세스 영역들(39b)의 각각은 상기 제1 폭(Wa1) 보다 큰 제2 폭(Wa2)을 가질 수 있다.
상기 제1 리세스 영역들(39a)은 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2) 중에서 상기 제1 간격(Da1) 만큼 이격된 패턴들 사이의 활성 영역에 형성될 수 있다. 상기 제2 리세스 영역들(39b)은 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2) 중에서 상기 제2 간격(Da2) 만큼 이격된 패턴들 사이의 활성 영역에 형성될 수 있다. 상기 제1 리세스 영역들(39a)은 홀수 번째에 형성될 수 있고, 상기 제2 리세스 영역들(39b)은 짝수 번째에 형성될 수 있다. 상기 제2 리세스 영역들(39b)의 각각은 서로 인접하는 한 쌍의 제1 리세스 영역들(39a) 사이에 형성될 수 있다.
상기 스페이서 막(34)은 식각되어 게이트 스페이서들(36a), 제1 활성 스페이서들(36b) 및 제2 활성 스페이서들(36c)로 형성될 수 있다. 상기 게이트 스페이서들(36a), 상기 제1 활성 스페이서들(36b) 및 상기 제2 활성 스페이서들(36c)의 각각은 내측 스페이서(34a) 및 상기 내측 스페이서(34a) 상의 상기 외측 스페이서(35a)를 포함할 수 있다.
상기 게이트 스페이서들(36a)은 싱기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2)의 측면들 상에 형성될 수 있다.
상기 제1 활성 스페이서들(36b)은 상기 제1 리세스 영역들(39a) 아래에 위치하는 상기 복수의 활성 영역들(9)의 측면들 상에 형성될 수 있다. 상기 제2 활성 스페이서들(36c)은 상기 제2 리세스 영역들(39b) 아래에 위치하는 상기 복수의 활성 영역들(9)의 측면들 상에 형성될 수 있다.
도 11, 도 14a, 및 도 14b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 리세스 영역들(39a, 39b) 상에 복수의 반도체 구조체들(45a, 45b)을 형성하는 것을 포함할 수 있다. 상기 복수의 반도체 구조체들(45a, 45b)은 에스이지(SEG) 공정을 진행하여 형성될 수 있는 에피택시얼 층일 수 있다.
일 실시 예에서, 상기 복수의 반도체 구조체들(45a, 45b)은 상기 복수의 활성 영역들(9)과 다른 도전형으로 형성될 수 있다.
상기 복수의 반도체 구조체들(45a, 45b)은 상기 복수의 활성 영역들(9)과 다른 물질 또는 다른 조성비의 물질로 형성될 수 있다. 예를 들어, 상기 복수의 반도체 구조체들(45a, 45b)은 실리콘 저마늄 물질일 수 있고, 상기 복수의 활성 영역들(9)은 실리콘 물질일 수 있다.
상기 복수의 반도체 구조체들(45a, 45b)은 제1 반도체 구조체들(45a) 및 제2 반도체 구조체들(45b)을 포함할 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제1 리세스 영역들(39a) 상에 형성될 수 있다. 상기 제2 반도체 구조체들(45b)은 상기 제2 리세스 영역들(39b) 상에 형성될 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제1 리세스 영역들(39a)을 채울 수 있다. 상기 제2 반도체 구조체들(45b)은 상기 제2 리세스 영역들(39b)을 채울 수 있다. 상기 제1 반도체 구조체들(45a)의 상부면들은 상기 활성 돌출부들(42)의 상부면들 보다 높게 형성될 수 있다. 상기 제2 반도체 구조체들(45b)의 상부면들은 상기 활성 돌출부들(42)의 상부면들 보다 높게 형성될 수 있다.
상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b)의 상부면과 다른 레벨의 상부면을 갖도록 형성될 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b)의 상부면 보다 높은 레벨의 상부면을 가질 수 있다.
평면에서, 상기 제1 반도체 구조체들(45a)의 각각은 상기 복수의 활성 영역들(9)과 중첩하는 바 모양으로 형성될 수 있다. 예를 들어, 상기 제1 반도체 구조체들(45a)의 각각은 상기 제1 내지 제3 활성 영역들(9a, 9b, 9c)과 중첩할 수 있다.
평면에서, 상기 제2 반도체 구조체들(45b)의 각각은 상기 복수의 활성 영역들(9)과 중첩하는 바 모양으로 형성될 수 있다. 예를 들어, 상기 제2 반도체 구조체들(45b)의 각각은 상기 제1 내지 제3 활성 영역들(9a, 9b, 9c)과 중첩할 수 있다.
상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b) 보다 폭 및 길이가 작은 모양일 수 있다. 상기 제1 반도체 구조체들(45a)은 상기 제2 반도체 구조체들(45b) 보다 가로 폭 및 세로 길이가 작을 수 있다. 상기 제1 반도체 구조체들(45a)의 상기 제1 방향(X)의 폭(Wa1)은 상기 제2 반도체 구조체들(45b)의 상기 제1 방향(X)의 폭(Wa2) 보다 작을 수 있다. 상기 제1 반도체 구조체들(45a)의 상기 제2 방향(Y)의 길이(La1)은 상기 제2 반도체 구조체들(45b)의 상기 제2 방향(Y)의 길이(La2) 보다 작을 수 있다.
상기 복수의 반도체 구조체들(45a, 45b)이 형성되면서, 상기 복수의 활성 영역들(9) 사이에 위치하는 소자분리 영역(7)과 상기 제1 반도체 구조체들(45a) 사이에 복수의 제1 에어 갭들(AGa1)이 형성되고, 상기 복수의 활성 영역들(9) 사이에 위치하는 소자분리 영역(7)과 상기 제2 반도체 구조체들(45b) 사이에 복수의 제2 에어 갭들(AGa2)이 형성될 수 있다. 상기 제1 및 제2 에어 갭들(AGa1, AGa2)은 빈 공간들일 수 있다.
도 15, 도 16a, 및 도 16b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 반도체 구조체들(45a, 45b)을 갖는 기판 상에 절연성 스토퍼 층(48)을 콘포멀하게 형성하고, 상기 절연성 스토퍼 층(48) 상에 하부 층간 절연 층(51)을 형성하고, 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2)이 노출될 때까지 상기 절연성 스토퍼 층(48) 및 상기 하부 층간 절연 층(51)을 평탄화하는 것을 포함할 수 있다.
상기 절연성 스토퍼 층(48)은 실리콘 질화물을 포함하는 절연성 물질로 형성될 수 있다. 상기 하부 층간 절연 층(51)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
도 15, 도 17a, 및 도 17b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2)을 선택적으로 식각하여 복수의 게이트 트렌치들(GTe_1, GT_1, GT_2, GT_3, GT_4, GT_5, …, GT_n, GTe_2)을 형성하는 것을 포함할 수 있다. 복수의 게이트 트렌치들(GTe_1, GT_1, GT_2, GT_3, GT_4, GT_5, …, GT_n, GTe_2)은 상기 복수의 희생 패턴들(21e_1, 21_1, …, 21_n, 21e_2)이 제거되어 형성될 수 있다.
도 15, 도 17a, 및 도 17b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 복수의 게이트 트렌치들(GTe_1, GT_1, GT_2, GT_3, GT_4, GT_5, …, GT_n, GTe_2)을 채우는 복수의 패턴들(63e_1, 63g_1, 63g_2, 63g_3, 63g_4, 63g_5, …, 63g_n, 63e_2)을 형성할 수 있다.
상기 복수의 패턴들은 상기 제1 방향(X)으로 차례로 배열되는 제1 엣지 패턴(63e_1), 복수의 게이트 패턴들(63g_1, … , 63g_n), 및 제2 엣지 패턴(63e_2)을 포함할 수 있다. 상기 복수의 게이트 패턴들(63g_1, … , 63g_n)은 상기 제1 및 제2 엣지 패턴들(63e_1, 63e_2) 사이에 형성될 수 있다. 상기 복수의 게이트 패턴들(63g_1, … , 63g_n)은 "n"개가 배치될 수 있다. 상기 "n"은 양의 정수일 수 있다. 상기 "n"은 짝수일 수 있다.
상기 복수의 패턴들은 제1 간격(Da1)으로 이격된 패턴들 및 상기 제1 간격(Da1) 보다 큰 제2 간격(Da2)으로 이격된 패턴들을 포함할 수 있다. 상기 제1 엣지 패턴(63e_1)은 상기 복수의 게이트 패턴들(63g_1, …, 63g_n)과 상기 제1 간격(Da1) 만큼 이격될 수 있고, 상기 제2 엣지 패턴(63e_1)은 상기 복수의 게이트 패턴들(63g_1, …, 63g_n)과 상기 제1 간격(Da1) 만큼 이격될 수 있다.
상기 복수의 패턴들(63e_1, 63g_1, 63g_2, 63g_3, 63g_4, 63g_5, …, 63g_n, 63e_2)의 각각은 도전성 패턴(60) 및 상기 도전성 패턴(60)의 측면 및 바닥면 상의 게이트 유전체(58)를 포함할 수 있다. 상기 도전성 패턴(60)은 게이트 전극일 수 있다. 상기 게이트 유전체(58)는 상기 활성 영역들(9)을 산화시키어 형성될 수 있는 제1 게이트 유전체(54) 및 증착 공정을 진행하여 형성될 수 있는 제2 게이트 유전체(58)를 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(54)는 실리콘 산화물로 형성될 수 있고, 상기 제2 게이트 유전체(58)는 금속 산화물로 형성될 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 패턴들(63e_1, 63g_1, 63g_2, 63g_3, 63g_4, 63g_5, …, 63g_n, 63e_2)을 갖는 기판 상에 상부 층간 절연 층(66)을 형성하는 것을 포함할 수 있다. 상기 상부 층간 절연 층(66)은 실리콘 산화물 계열의 절연성 물질로 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 상부 층간 절연 층(66) 및 상기 하부 하부 층간 절연 층(51)을 관통하며 상기 제1 반도체 구조체들(45a) 및 상기 제2 반도체 구조체들(45b)을 노출시키는 콘택 홀들을 형성하고, 실리사이드 공정을 진행하여 상기 제1 반도체 구조체들(45a) 상의 제1 실리사이드 층들(69a) 및 상기 제2 반도체 구조체들(45b) 상의 제2 실리사이드 층들(69b)을 형성하고, 상기 콘택 홀들을 채우는 제1 및 제2 콘택 구조체들(72a, 72b)을 형성하는 것을 포함할 수 있다.
도 19a는 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 19a를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈(200)은, 모듈 기판(210) 상에 실장된 프로세서(220) 및 메모리 소자들(230)을 포함할 수 있다. 상기 모듈 기판(210)의 적어도 한 변에는 전도성 입출력 터미널들(240)이 배치될 수 있다. 상기 프로세서(220) 또는 상기 메모리 소자들(230)은 본 발명의 기술적 사상의 일 실시예에 의한 상기 반도체 소자를 포함할 수 있다.
도 19b 및 도 19c의 각각은 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
우선, 도 19b를 참조하면, 본 발명의 실시예에 의한 전자 시스템(300)은 바디(310), 디스플레이 유닛(360), 및 외부 장치(370)를 포함할 수 있다. 상기 바디(310)는 마이크로 프로세서 유닛(320), 파워 공급부(330), 기능 유닛(340), 및/또는 디스플레이 컨트롤 유닛(350)을 포함할 수 있다. 상기 바디(310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(320), 상기 파워 공급부(330), 상기 기능 유닛(340), 및 상기 디스플레이 컨트롤 유닛(350)은 상기 바디(310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(310)의 상면 혹은 상기 바디(310)의 내/외부에 디스플레이 유닛(360)이 배치될 수 있다. 상기 디스플레이 유닛(360)은 디스플레이 컨트롤 유닛(350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(320), 상기 기능 유닛(340), 상기 디스플레이 컨트롤 유닛(350) 등으로 공급할 수 있다. 상기 파워 공급부(330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(320)은 상기 파워 공급부(330)로부터 전압을 공급받아 상기 기능 유닛(340)과 상기 디스플레이 유닛(360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
상기 마이크로 프로세서 유닛(320) 또는 상기 기능 유닛(340)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다.
다음으로, 도 19c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(400)은 버스(420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(414), 메모리 시스템(412) 및 유저 인터페이스(418)를 포함할 수 있다. 상기 마이크로프로세서(414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(400)은 상기 마이크로프로세서(414)와 직접적으로 통신하는 상기 램(416)을 더 포함할 수 있다. 상기 마이크로프로세서(414) 및/또는 상기 램(416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(418)는 상기 전자 시스템(400)으로 정보를 입력하거나 또는 상기 전자 시스템(400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(412)은 상기 마이크로프로세서(414) 동작용 코드들, 상기 마이크로프로세서(414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(414), 상기 램(416), 및/또는 상기 메모리 시스템(412)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 7 : 소자분리 영역
9 : 활성 영역들 34a : 내측 스페이서
35a : 외측 스페이서 36a : 게이트 스페이서
36b : 제1 활성 스페이서 36c : 제2 활성 스페이서
39a : 제1 리세스 영역들 39b : 제2 리세스 영역들
42 : 핀 돌출부들
42e_1, 42e_2 : 제1 및 제2 엣지 돌출부들
45a : 제1 반도체 구조체들 45b : 제2 반도체 구조체들
AGa1, AGa2 : 에어 갭 48 : 스토퍼 층
51 : 하부 층간 절연 층 54 : 제1 게이트 유전체
56 : 제2 게이트 유전체 58 : 게이트 유전체
60 : 도전성 패턴 63g_1, …, 63g_n : 게이트 패턴들
63e_1, 63e_2 : 엣지 패턴들 66 : 상부 층간 절연 층
69a : 제1 실리사이드 69b : 제2 실시사이드
72a : 제1 콘택 구조체들 72b : 제2 콘택 구조체들

Claims (20)

  1. 반도체 기판 상에 배치되는 복수의 활성 영역들을 한정하는 소자분리 영역, 상기 복수의 활성 영역들은 상기 소자분리 영역 상부로 돌출되고;
    상기 복수의 활성 영역들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들, 상기 복수의 패턴들은 제1 엣지 패턴, 제2 엣지 패턴, 및 상기 제1 및 제2 엣지 패턴들 사이에 배치되는 복수의 게이트 패턴들을 포함하고; 및
    상기 복수의 패턴들 사이에 배치되는 복수의 반도체 구조체들을 포함하되,
    상기 복수의 활성 영역들의 각각은 복수의 돌출부들 및 상기 복수의 돌출부들 사이에 배치되는 복수의 리세스 영역들을 갖고,
    상기 복수의 리세스 영역들은 제1 리세스 영역 및 제2 리세스 영역을 포함하고,
    상기 복수의 게이트 패턴들과 교차하는 상기 복수의 활성 영역들의 상기 복수의 돌출부들에 채널 영역들이 정의되고,
    상기 제1 리세스 영역 및 상기 제2 리세스 영역은 상기 돌출부들 각각의 상기 채널 영역의 양 측에서 서로 인접하고,
    상기 제1 리세스 영역 및 상기 제2 리세스 영역은 상기 복수의 패턴들 사이의 서로 다른 간격에 대응하여 서로 다른 폭과 서로 다른 깊이를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 구조체들의 각각은 상기 복수의 활성 영역들과 접촉하는 바닥면을 갖고,
    상기 복수의 반도체 구조체들은 제1 반도체 구조체 및 제2 반도체 구조체를 포함하고,
    상기 제1 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이는 상기 제2 반도체 구조체의 바닥면과 상기 돌출부들의 상부면 사이의 높이 차이와 다르고,
    상기 제1 반도체 구조체는 상기 제2 반도체 구조체 보다 작은 폭을 갖는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 반도체 구조체는 상기 복수의 활성 영역들을 가로지르며 상기 복수의 활성 영역들과 접촉하고,
    상기 제2 반도체 구조체는 상기 복수의 활성 영역들을 가로지르며 상기 복수의 활성 영역들과 접촉하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 복수의 활성 영역들 사이에 위치하는 상기 소자분리 영역과, 상기 제1 반도체 구조체 사이에 배치되는 제1 에어 갭; 및
    상기 복수의 활성 영역들 사이에 위치하는 상기 소자분리 영역과, 상기 제2 반도체 구조체 사이에 배치되는 제2 에어 갭을 더 포함하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제1 및 제2 반도체 구조체들은 상기 복수의 활성 영역들과 다른 도전형을 갖는 에피택시얼 층인 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제1 반도체 구조체는 상기 제2 반도체 구조체 보다 작은 폭을 갖고,
    상기 제1 반도체 구조체는 상기 제2 반도체 구조체 보다 작은 길이를 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 복수의 돌출부들은 제1 엣지 돌출부, 제2 엣지 돌출부 및 상기 제1 및 제2 엣지 돌출부들 사이의 복수의 활성 돌출부들을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 엣지 돌출부들은 상기 복수의 활성 돌출부들 보다 작은 폭을 갖는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제1 엣지 패턴은 상기 제1 엣지 돌출부와 중첩하고,
    상기 제2 엣지 패턴은 상기 제2 엣지 돌출부와 중첩하고,
    상기 복수의 게이트 패턴들은 상기 복수의 활성 돌출부들과 중첩하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 엣지 패턴들은 상기 제1 및 제2 엣지 돌출부들 보다 큰 폭을 갖는 반도체 소자.
  11. 반도체 기판 상에 배치되는 활성 영역, 상기 활성 영역은 복수의 돌출부들 및 복수의 리세스 영역들을 포함하고;
    상기 활성 영역의 상기 복수의 돌출부들과 중첩하며 서로 동일한 폭을 갖는 복수의 패턴들;
    상기 리세스 영역들 상에 배치되는 복수의 반도체 구조체들; 및
    상기 복수의 패턴들과 교차하는 상기 활성 영역의 상기 돌출부들에 정의되는 채널 영역들;을 포함하되,
    상기 리세스 영역들은 서로 인접하며 상기 돌출부들의 상기 채널 영역들의 양 측에서 서로 다른 깊이의 제1 리세스 영역 및 제2 리세스 영역을 포함하고,
    상기 복수의 반도체 구조체들은 상기 제1 리세스 영역 상에 배치되는 제1 반도체 구조체 및 상기 제2 리세스 영역 상에 배치되며 상기 제1 반도체 구조체와 다른 폭을 갖는 제2 반도체 구조체를 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제2 리세스 영역은 상기 제1 리세스 영역 보다 깊은 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 리세스 영역은 상기 제1 리세스 영역 보다 큰 폭을 갖는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 복수의 돌출부들은 제1 방향으로 차례로 배열되는 제1 엣지 돌출부, 복수의 활성 돌출부들 및 제2 엣지 돌출부를 포함하고,
    상기 복수의 패턴들은 상기 제1 엣지 돌출부와 중첩하는 제1 엣지 패턴, 상기 복수의 활성 돌출부들과 중첩하는 복수의 게이트 패턴들, 및 상기 제2 엣지 돌출부와 중첩하는 제2 엣지 패턴을 포함하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 리세스 영역과 접촉하면서 상기 제1 리세스 영역을 채우고,
    상기 제2 반도체 구조체는 상기 제2 리세스 영역과 접촉하면서 상기 제2 리세스 영역을 채우되,
    상기 제1 반도체 구조체의 상부면은 상기 제2 반도체 구조체의 상부면과 동일 평면에 배치되지 않는 반도체 소자.
  16. 반도체 기판 상의 소자분리 영역;
    상기 반도체 기판 상의 복수의 활성 영역들, 상기 복수의 활성 영역들은 상기 소자분리 영역을 관통하며 상기 소자분리 영역의 상부로 돌출되고, 상기 복수의 활성 영역들의 각각은 제1 방향으로 연장되는 라인 모양이고;
    상기 복수의 활성 영역들을 가로지르며 서로 동일한 폭을 갖는 복수의 패턴들; 및
    상기 복수의 활성 영역들과 중첩하는 복수의 반도체 구조체들을 포함하되,
    상기 복수의 활성 영역들은 복수의 돌출부들 및 복수의 리세스 영역들을 포함하고,
    상기 복수의 돌출부들은 상기 제1 방향으로 차례로 배열되는 제1 엣지 돌출부, 복수의 활성 돌출부들 및 제2 엣지 돌출부를 포함하고,
    상기 복수의 패턴들은 상기 제1 엣지 돌출부와 중첩하는 제1 엣지 패턴, 상기 복수의 활성 돌출부들과 중첩하는 복수의 게이트 패턴들, 및 상기 제2 엣지 돌출부와 중첩하는 제2 엣지 패턴을 포함하고,
    상기 복수의 게이트 패턴들과 교차하는 상기 복수의 활성 영역들의 상기 복수의 돌출부들에 채널 영역들이 정의되고,
    상기 복수의 리세스 영역들은 상기 복수의 돌출부들의 상기 채널 영역들의 양 측에서 서로 다른 깊이를 갖는 제1 리세스 영역 및 제2 리세스 영역을 포함하고,
    상기 복수의 반도체 구조체들은 상기 제1 리세스 영역 상의 제1 반도체 구조체 및 상기 제2 리세스 영역 상의 제2 반도체 구조체를 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 리세스 영역 및 제2 리세스 영역은 서로 인접하고,
    상기 제1 리세스 영역은 상기 제2 리세스 영역 보다 작은 폭을 갖고,
    상기 제1 리세스 영역은 상기 제2 리세스 영역보다 얕은 깊이로 배치되는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 제1 반도체 구조체는 상기 복수의 활성 영역들과 접촉하며 제1 길이를 갖고,
    상기 제2 반도체 구조체는 상기 복수의 활성 영역들과 접촉하는 상기 제1 길이 보다 긴 제2 길이를 갖는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 복수의 활성 영역들 사이에 배치되며 상기 제1 반도체 구조체 하부에 배치되는 제1 에어 갭; 및
    상기 복수의 활성 영역들 사이에 배치되며 상기 제2 반도체 구조체 하부에 배치되는 제2 에어 갭을 더 포함하는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 복수의 반도체 구조체들 상에 배치되는 복수의 콘택 구조체들;
    상기 복수의 콘택 구조체들과 상기 상기 복수의 패턴들 사이에 배치되는 게이트 스페이서들; 및
    상기 게이트 스페이서들과 상기 복수의 콘택 구조체들 사이에 배치되는 절연성의 스토퍼 층을 더 포함하되,
    상기 게이트 스페이서들의 각각은 내측 스페이서 및 외측 스페이서를 포함하고, 상기 내측 스페이서는 상기 외측 스페이서 보다 상기 복수의 패턴들에 가까운 반도체 소자.
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