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KR102363670B1 - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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KR102363670B1
KR102363670B1 KR1020170106407A KR20170106407A KR102363670B1 KR 102363670 B1 KR102363670 B1 KR 102363670B1 KR 1020170106407 A KR1020170106407 A KR 1020170106407A KR 20170106407 A KR20170106407 A KR 20170106407A KR 102363670 B1 KR102363670 B1 KR 102363670B1
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complementary bit
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Abstract

메모리 장치는 단일 비트를 저장하는 메모리 셀, 상기 메모리 셀에 연결되는 워드라인, 상기 메모리 셀에 연결되는 비트라인, 상기 메모리 셀에 연결되는 상보 비트라인, 보조 비트라인, 보조 상보 비트라인 및 스위치 회로를 포함한다. 상기 스위치 회로는 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작 동안에 상기 비트라인과 상기 상보 비트라인을 통하여 메모리 셀에 기입될 데이터의 로직 레벨에 응답하여 상기 비트라인 및 상기 상보 비트라인 중 하나를 상기 보조 비트라인 및 상기 보조 상보 비트라인 중 하나에 전기적으로 연결한다.

Description

메모리 장치 및 메모리 장치의 동작 방법{Memory devices and methods of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 SRAM(Static Random Access Memory) 장치는 기입 동작 시 데이터를 비트라인과 상보 비트라인을 통해 메모리 셀의 래치 회로에 저장하고, 독출 동작 시, 상기 래치 회로에 저장된 데이터에 기초하여 결정되는 상기 비트라인과 상기 상보 비트라인 사이의 전압 차이를 센싱하여 상기 래치 회로에 저장된 데이터를 독출한다.
SRAM 장치의 경우, 기입 성능을 향상시키기 위하여 기입 어시시트 동작을 수행한다.
본 발명의 일 목적은 점유 면적의 증가 없이 기입 성능을 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 점유 면적의 증가 없이 기입 성능을 향상시킬 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 단일 비트를 저장하는 메모리 셀, 상기 메모리 셀에 연결되는 워드라인, 상기 메모리 셀에 연결되는 비트라인, 상기 메모리 셀에 연결되는 상보 비트라인, 보조 비트라인, 보조 상보 비트라인 및 스위치 회로를 포함한다. 상기 스위치 회로는 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작 동안에 상기 비트라인과 상기 상보 비트라인을 통하여 메모리 셀에 기입될 데이터의 로직 레벨에 응답하여 상기 비트라인 및 상기 상보 비트라인 중 하나를 상기 보조 비트라인 및 상기 보조 상보 비트라인 중 하나에 전기적으로 연결한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이, 복수의 보조 비트라인들, 복수의 보조 상보 비트라인들 및 스위치 회로를 포함한다. 상기 메모리 셀 어레이는 제1 방향으로 연장되는 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함한다. 상기 보조 비트라인들은 상기 제2 방향으로 연장된다. 상기 보조 상보 비트라인들은 상기 제2 방향으로 연장된다. 상기 스위치 회로는 데이터 비트를 저장하지 않는 복수의 더미 셀들 각각의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작 동안에 상기 복수의 비트라인들 각각과 상기 복수의 상보 비트라인들 각각을 통하여 상기 메모리 셀들에 기입될 데이터의 로직 레벨에 응답하여 상기 복수의 비트라인들 중 상응하는 비트라인과 상기 복수의 상보 비트라인들 중 상응하는 상보 비트라인 중 하나를 상기 복수의 보조 비트라인들 중 상응하는 보조 비트라인과 상기 복수의 보조 상보 비트라인들 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결한다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 제1 방향으로 연장되는 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 제2 방향으로 연장되는 복수의 보조 비트라인들 및 상기 제2 방향으로 연장되는 복수의 보조 상보 비트라인들을 포함하는 메모리 장치의 동작 방법에서는, 상기 비트라인들과 상기 상보 비트라인들을 프리차지하고, 외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신하고, 상기 메모리 장치의, 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 상기 데이터의 로직 레벨에 응답하여 상기 복수의 비트라인들 중 상응하는 비트라인과 상기 복수의 상보 비트라인들 중 상응하는 상보 비트라인 중 하나를 상기 복수의 보조 비트라인들 중 상응하는 보조 비트라인과 상기 복수의 보조 상보 비트라인들 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결하고, 상기 데이터를 상기 메모리 셀들 중 상응하는 메모리 셀에 저장한다.
본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이에 구비되는, 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작에서 비트라인과 상기 상보 비트라인을 통하여 메모리 셀에 기입될 데이터의 로직 레벨에 응답하여 상기 비트라인 및 상기 상보 비트라인 중 하나를 상기 보조 비트라인 및 상기 보조 상보 비트라인 중 하나에 전기적으로 연결한다. 따라서, 기입 동작 동안에 보조 비트라인 및 보조 상보 비트라인 중 하나에 전기적으로 연결되는 비트라인 및 상보 비트라인 중 하나의 실질적인 저항이 감소되어, 점유 면적을 증가시키지 않으면서 기입 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3은 도 2의 메모리 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 7은 도 1의 메모리 장치에서 메모리 셀 어레이를 나타낸다.
도 8은 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
도 9는 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
도 10은 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
도 11은 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타낸다.
도 12는 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 다른 예를 나타낸다.
도 13은 도 1의 메모리 장치에 포함되는 복수의 워드라인들, 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타낸다.
도 14는 메모리 셀(101)에 논리 하이 레벨의 비트가 저장된 상태에서 논리 로우 레벨의 비트를 기입하는 과정을 나타낸다.
도 15는 도 1의 메모리 장치에 포함되는 멀티플렉서 회로의 일 예를 나타내는 블록도이다.
도 16은 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 적용한 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100), 컨트롤러(210), 로우 디코더(220), 멀티플렉서 회로(300), 복수의 기입 드라이버들(400), 복수의 감지 증폭기들(500) 및 데이터 입출력 버퍼(230)를 포함한다.
일 실시예에 있어서, 메모리 장치(10)는 SRAM(Static Random Access Memory) 장치일 수 있다.
메모리 셀 어레이(100)는 제1 내지 제n 워드라인들(WL1~WLn), 제1 내지 제m 비트라인들(BL1~BLm), 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)에 연결되어 로우들 및 칼럼들로 배치되는 복수의 메모리 셀들을 포함할 수 있다. 여기서, n 및 m은 양의 정수를 나타낸다. 상기 복수의 메모리 셀들 각각은 단일 비트를 저장할 수 있는 SRAM(Static Random Access Memory) 셀(또는 비트 셀)일 수 있다.
컨트롤러(210)는 외부로부터 수신되는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
컨트롤러(210)는 어드레스 신호(ADDR)에 기초하여 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 생성하고, 로우 어드레스(RA)를 로우 디코더(220)에 제공하고, 칼럼 어드레스(CA)를 멀티플렉서 회로(300)에 제공할 수 있다. 또한, 컨트롤러(210)는 커맨드 신호(CMD)에 기초하여 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)를 생성하고, 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)를 멀티플렉서 회로(300)에 제공할 수 있다
로우 디코더(220)는 제1 내지 제n 워드라인들(WL1~WLn)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 로우 디코더(220)는 컨트롤러(210)로부터 제공되는 로우 어드레스(RA)를 디코딩하여 제1 내지 제n 워드라인들(WL1~WLn) 중에서 로우 어드레스(RA)에 상응하는 워드라인을 활성화시킴으로써 메모리 셀 어레이(100)에 포함되는 복수의 로우들 중의 하나를 선택할 수 있다. 예를 들어, 로우 디코더(220)는 로우 어드레스(RA)에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
멀티플렉서 회로(300)는 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 멀티플렉서 회로(300)는 컨트롤러(210)로부터 제공되는 칼럼 어드레스(CA)를 디코딩하여 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중에서 칼럼 어드레스(CA)에 상응하는 비트라인 및 상보 비트라인을 선택할 수 있다.
또한, 멀티플렉서 회로(300)는 컨트롤러(210)로부터 제공되는 기입 인에이블 신호(W_EN)가 활성화되는 경우, 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 상응하는 칼럼의 기입 드라이버(400) 및 감지 증폭기(500) 중에서 기입 드라이버(400)를 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 연결할 수 있다.
이 경우, 데이터 입출력 버퍼(230)는 외부 장치로부터 수신되는 기입 데이터(DT)를 기입 드라이버(400)에 제공하고, 기입 드라이버(400)는 상기 선택된 비트라인 및 상기 선택된 상보 비트라인을 통해 기입 데이터(DT)를 메모리 셀 어레이(100)에 저장할 수 있다.
한편, 멀티플렉서 회로(300)는 컨트롤러(210)로부터 제공되는 독출 인에이블 신호(R_EN)가 활성화되는 경우, 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 상응하는 칼럼의 기입 드라이버(400) 및 감지 증폭기(500) 중에서 감지 증폭기(500)를 상기 선택된 비트라인 및 상기 선택된 상보 비트라인에 연결할 수 있다.
이 경우, 감지 증폭기(500)는 상기 선택된 비트라인의 전압 및 상기 선택된 상보 비트라인의 전압에 기초하여 독출 데이터(DT)를 생성하고, 데이터 입출력 버퍼(230)는 감지 증폭기(500)로부터 제공되는 독출 데이터(DT)를 상기 외부 장치에 제공할 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 수평한 방향으로 형성되는 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 수평한 방향으로 형성되는 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)을 더 포함할 수 있다.
또한, 본 발명에 따른 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 사이 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 사이에 연결되는 스위치 회로(180)를 더 포함할 수 있다.
스위치 회로(180)는, 기입 동작 동안에, 상응하는 비트라인과 상응하는 상보 비트라인을 통하여 메모리 셀에 기입될 데이터의 로직 레벨에 응답하여, 제1 내지 제m 비트라인들(BL1~BLm) 중 상응하는 비트라인과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중 상응하는 상보 비트라인 중 하나를 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 중 상응하는 보조 비트라인과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결할 수 있다.
기입 동작에서, 상응하는 비트라인과 상응하는 상보 비트라인 중 하나가 상응하는 보조 비트라인과 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결되는 경우, 상응하는 비트라인과 상응하는 상보 비트라인의 저항이 실질적으로 감소되어 메모리 장치(10)의 기입 성능이 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
설명의 편의 상, 도 2에는 메모리 셀 어레이(100)에 포함되는 제1 내지 제m 칼럼들 중에서 제k 칼럼에 상응하는 구성요소들만이 도시된다. 여기서, k는 m 이하의 양의 정수를 나타낸다.
도 2를 참조하면, 메모리 셀 어레이(100)의 상기 제k 칼럼은 제1 내지 제n 워드라인들(WL1~WLn)에 각각 연결되는 n개의 메모리 셀들(101)을 포함할 수 있다.
메모리 셀 어레이(100)에 포함되는 복수의 메모리 셀들(101)의 구조는 동일하므로, 예시적으로 상기 제k 칼럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(101)의 구조에 대해서만 설명한다.
메모리 셀(101)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 데이터 저장 회로(103)를 포함할 수 있다.
데이터 저장 회로(103)는 하나의 비트를 저장할 수 있다. 데이터 저장 회로(103)는 제1 인버터(INV11) 및 제2 인버터(INV12)를 포함할 수 있다. 제1 인버터(INV11)의 출력 단자는 제2 인버터(INV12)의 입력 단자에 연결되고, 제2 인버터(INV12)의 출력 단자는 제1 인버터(INV11)의 입력 단자에 연결되어 래치 회로를 구성할 수 있다.
제1 트랜지스터(M1)는 제k 비트라인(BLk)과 제1 인버터(INV11)의 입력 단자 사이에 연결될 수 있다. 또한, 제1 트랜지스터(M1)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다. 제2 트랜지스터(M2)는 제k 상보 비트라인(BLBk)과 제2 인버터(INV12)의 입력 단자 사이에 연결될 수 있다. 또한, 제2 트랜지스터(M2)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다.
메모리 셀 어레이(100)에 포함되는 복수의 메모리 셀들(101) 각각은 상술한 상기 제k 칼럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(101)과 동일한 구조를 가질 수 있다.
한편, 상술한 바와 같이, 메모리 셀 어레이(100)는 제1 내지 제m 비트라인들(BL1~BLm)과 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 사이 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 사이에 연결되는 스위치 회로(180)를 더 포함할 수 있다.
도 2에 도시된 바와 같이, 스위치 회로(180)는 복수의 제1 스위치들(SW11), 복수의 제2 스위치들(SW12), 복수의 제3 스위치들(SW13) 및 복수의 제4 스위치들(SW14)을 포함할 수 있다. 메모리 셀 어레이(100)의 상기 제1 내지 제k 칼럼들 각각에는 제1 스위치(SW11), 제2 스위치(SW12), 제3 스위치(SW13), 제4 스위치(SW4), 제1 인버터(121), 제2 인버터(122), 제3 인버터(123) 및 제4 인버터(124)가 포함될 수 있다.
도 2를 참조하면, 제1 인버터(121)는 제k 비트라인(BLk)의 제1 종단에 연결될 수 있다. 제1 스위치(SW11)는 제k 비트라인(BLk)의 제1 종단에 연결되는 제1 전극, 제k 보조 비트라인(ABLk)의 제1 종단에 연결되는 제2 전극 및 제1 인버터(121)의 출력 단자에 연결되는 게이트를 구비하는 제1 트랜지스터일 수 있다.
제2 인버터(122)는 제k 비트라인(BLk)의 제2 종단에 연결될 수 있다. 제2 스위치(SW12)는 제k 비트라인(BLk)의 제2 종단에 연결되는 제1 전극, 제k 보조 비트라인(ABLk)의 제2 종단에 연결되는 제2 전극 및 제2 인버터(122)의 출력 단자에 연결되는 게이트를 구비하는 제2 트랜지스터일 수 있다.
제3 인버터(123)는 제k 상보 비트라인(BLBk)의 제1 종단에 연결될 수 있다. 제3 스위치(SW13)는 제k 상보 비트라인(BLBk)의 제1 종단에 연결되는 제1 전극, 제k 보조 상보 비트라인(ABLBk)의 제1 종단에 연결되는 제2 전극 및 제3 인버터(123)의 출력 단자에 연결되는 게이트를 구비하는 제3 트랜지스터일 수 있다.
제4 인버터(124)는 제k 상보 비트라인(BLBk)의 제2 종단에 연결될 수 있다. 제4 스위치(SW12)는 제k 상보 비트라인(BLBk)의 제2 종단에 연결되는 제1 전극, 제k 보조 상보 비트라인(ABLBk)의 제2 종단에 연결되는 제2 전극 및 제4 인버터(124)의 출력 단자에 연결되는 게이트를 구비하는 제2 트랜지스터일 수 있다.
도 2에서 제1 내지 제4 스위치들(SW11~SW14)은 각각 엔모스 트랜지스터일 수 있고, 제k 비트라인(BLk)을 통하여 제k 데이터 비트(DTk)가 제공되고, 제k 상보 비트라인(BLBk)을 통하여 제k 상보 데이터 비트(DTBk)가 제공될 수 있다.
따라서, 제k 데이터 비트(DTk)가 로우 레벨인 경우, 제k 비트라인(BLk)은 제k 상보 비트라인(BLBk)에 전기적으로 연결되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)으로부터 전기적으로 차단된다. 또한, 제k 데이터 비트(DTk)가 하이 레벨인 경우, 제k 비트라인(BLk)은 제k 상보 비트라인(BLBk)로부터 전기적으로 차단되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)에 전기적으로 연결된다.
SRAM은 스탠바이 모드에서 비트라인과 상보 비트라인이 모두 하이 레벨(로직 '1')을 유지하고 있다가, 기입 동작에서 비트라인 및 상보 비트라인 중 로우 레벨(로직 '0')의 데이터가 전달되는 하나에 의하여 기입 동작이 수행되는, 로우 레벨의 데이터가 지배하는(dominant) 특성이 있다. 따라서 기입 동작에서 비트라인 및 상보 비트라인 중 로우 레벨의 기입 데이터를 전달하는 하나를 보조 비트라인 및 상보 보조 비트라인 중 하나에 전기적으로 연결하여 로우 레벨의 기입 데이터를 전달하는 라인의 저항을 감소시키는 것이 기입 성능을 향상시키는데 도움이 된다.
실시예에 있어서, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭 보다 클 수 있다. 또한, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭보다 클 수 있다. 이 때, 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭은 서로 동일하고, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 서로 동일할 수 있다.
제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 폭은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 폭 보다 크고, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 폭은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 폭보다 크므로, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 각각의 저항은 제1 내지 제m 비트라인들(BL1~BLm) 각각의 저항보다 작고, 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 각각의 저항은 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 저항보다 작을 수 있다.
도 3은 도 2의 메모리 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 3을 참조하면, 제1 인버터(INV11)는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)를 포함할 수 있고, 제2 인버터(INV12)는 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)는 전원 전압(VDD)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인 및 제2 노드(N2)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제1 풀다운 트랜지스터(PD1)는 제1 노드(N1)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제2 노드(N2)에 연결되는 엔모스 트랜지스터일 수 있다.
제2 풀업 트랜지스터(PU2)는 전원 전압(VDD)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인 및 제1 노드(N1)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제2 풀다운 트랜지스터(PD2)는 제2 노드(N2)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제1 노드(N1)에 연결되는 엔모스 트랜지스터일 수 있다. 제1 노드(N1)는 도 2의 제2 트랜지스터(M2)에 연결될 수 있고, 제2 노드(N2)는 도 2의 제1 트랜지스터(M1)에 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(100)의 상기 제1 내지 제k 칼럼들 각각에는 제1 스위치(SW11), 제2 스위치(SW12), 제3 스위치(SW13) 및 제4 스위치(SW14)가 포함될 수 있다.
도 4의 메모리 셀 어레이는 제1 내지 제4 인버터들(121, 122, 123, 124)을 포함하지 않고, 제1 스위치(SW11)의 게이트가 제k 상보 비트라인(BLBk)의 제1 종단에 연결되고, 제2 스위치(SW12)의 게이트가 제k 상보 비트라인(BLBk)의 제2 종단에 연결되고, 제3 스위치(SW13)의 게이트가 제k 비트라인(BLk)의 제1 종단에 연결되고, 제4 스위치(SW14)의 게이트가 제k 비트라인(BLk)의 제2 종단에 연결된다는 점에서 도 2의 메모리 셀 어레이와 차이가 있다.
따라서, 제k 데이터 비트(DTk)가 로우 레벨인 경우, 제k 비트라인(BLk)은 제k 상보 보조 비트라인(ABLBk)과 전기적으로 차단되고, 제k 상보 비트라인(BLBk)은 제k 보조 비트라인(BLBk)과 전기적으로 연결되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다. 또한, 제k 데이터 비트(DTk)가 하이 레벨인 경우, 제k 비트라인(BLk)은 제k 상보 보조 비트라인(ABLBk)과 전기적으로 연결되고, 제k 상보 비트라인(BLBk)은 제k 보조 비트라인(BLBk)과 전기적으로 차단되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(100)의 상기 제1 내지 제k 칼럼들 각각에는 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23) 및 제4 스위치(SW24)가 포함될 수 있다. 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23) 및 제4 스위치(SW24) 각각은 피모스 트랜지스터로 구현될 수 있다.
도 5의 메모리 셀 어레이는 제1 내지 제4 인버터들(121, 122, 123, 124)을 포함하지 않고, 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23) 및 제4 스위치(SW24) 각각이 피모스 트랜지스터로 구현된다는 점이 도 2의 메모리 셀 어레이와 차이가 있다.
따라서, 제k 데이터 비트(DTk)가 로우 레벨인 경우, 제k 비트라인(BLk)은 제k 보조 비트라인(ABLk)과 전기적으로 차단되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)과 전기적으로 연결되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다. 또한, 제k 데이터 비트(DTk)가 하이 레벨인 경우, 제k 비트라인(BLk)은 제k 보조 비트라인(ABLk)과 전기적으로 연결되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)과 전기적으로 차단되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다.
도 6은 본 발명의 실시예들에 따른 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 6을 참조하면, 메모리 셀 어레이(100)의 상기 제1 내지 제k 칼럼들 각각에는 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23), 제4 스위치(SW24), 제1 인버터(131), 제2 인버터(132), 제3 인버터(133) 및 제4 인버터(134)가 포함될 수 있다. 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23) 및 제4 스위치(SW24) 각각은 피모스 트랜지스터로 구현될 수 있다.
도 6의 메모리 셀 어레이는 제1 스위치(SW21), 제2 스위치(SW22), 제3 스위치(SW23) 및 제4 스위치(SW24) 각각이 피모스 트랜지스터로 구현되고, 제1 스위치(SW21)의 게이트가 제1 인버터(131)를 통하여 제k 상보 비트라인(BLBk)의 제1 종단에 연결되고, 제2 스위치(SW12)의 게이트가 제2 인버터(132)를 통하여 제k 상보 비트라인(BLBk)의 제2 종단에 연결되고, 제3 스위치(SW13)의 게이트가 제3 인버터(133)를 통하여 제k 비트라인(BLk)의 제1 종단에 연결되고, 제4 스위치(SW14)의 게이트가 제4 인버터(134)를 통하여 제k 비트라인(BLk)의 제2 종단에 연결된다는 점에서 도 2의 메모리 셀 어레이와 차이가 있다.
따라서, 제k 데이터 비트(DTk)가 로우 레벨인 경우, 제k 비트라인(BLk)은 제k 보조 비트라인(ABLk)과 전기적으로 연결되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)과 전기적으로 차단되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다. 또한, 제k 데이터 비트(DTk)가 하이 레벨인 경우, 제k 비트라인(BLk)은 제k 보조 비트라인(ABLk)과 전기적으로 차단되고, 제k 상보 비트라인(BLBk)은 제k 보조 상보 비트라인(ABLBk)과 전기적으로 연결되어 메모리 장치(10)의 기입 성능을 향상시킬 수 있다.
도 7은 도 1의 메모리 장치에서 메모리 셀 어레이를 나타낸다.
도 7을 참조하면, 메모리 셀 어레이(100)는 메모리 셀들(101)이 배치되는 데이터 셀 영역(140), 데이터 셀 영역(140)의 제1 에지(141)와 제2 방향(D2)으로 인접하는 제1 더미 셀 영역(150) 및 데이터 셀 영역(140)의 제2 에지(142)와 제2 방향(D2)으로 인접하는 제2 더미 셀 영역(160)을 포함한다. 제1 더미 셀 영역(150)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되는 제1 더미 워드라인(DWL1)에 연결되는 제1 더미 셀들(DC1)을 포함할 수 있다. 제2 더미 셀 영역(160)은 제1 방향(D1)으로 연장되는 제2 더미 워드라인(DWL2)에 연결되는 제2 더미 셀들(DC2)을 포함할 수 있다.
워드라인들(WL1~WLn)은 제1 방향(D1)으로 연장될 수 있고, 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm)은 제2 방향(D2)으로 연장될 수 있다.
도 8은 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
설명의 편의상 도 8에는 도 7의 메모리 셀 어레이(100)에 포함되는 제1 내지 제m 칼럼들 중에서 제k 칼럼에 상응하는 구성요소들만이 도시된다. 데이터 셀 영역(140)의 구조에 대하여는 도 2를 참조하여 설명하였으므로 이에 대한 상세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 제1 더미 셀(DC1)은 메모리 셀(101)과 마찬가지로, 제1 트랜지스터(DM11), 제2 트랜지스터(DM12), 래치 회로를 구성하는 제1 인버터(DINV11) 및 제2 인버터(DINV12)로 구성되는 저장 회로(151)를 포함한다. 제2 더미 셀(DC2)은 메모리 셀(101)과 마찬가지로, 제1 트랜지스터(DM21), 제2 트랜지스터(DM22), 래치 회로를 구성하는 제1 인버터(DINV21) 및 제2 인버터(DINV22)로 구성되는 저장 회로(153)를 포함한다.
인버터들(DINV11, DINV12, DINV21, DINV22)은 각각, 도 3을 참조하여 설명한 바와 같이, 풀업 트랜지스터와 풀다운 트랜지스터로 구성될 수 있다.
제1 트랜지스터(DM11)는 제k 비트라인(BLk)의 제1 종단에 연결되는 제1 전극, 제k 보조 비트라인(ABLk)의 제1 종단에 연결되는 제2 전극, 인버터(121)를 통하여 제k 비트라인(BLk)의 제1 종단에 연결되는 게이트를 구비할 수 있다. 제1 트랜지스터(DM21)는 제k 비트라인(BLk)의 제2 종단에 연결되는 제1 전극, 제k 보조 비트라인(ABLk)의 제2 종단에 연결되는 제2 전극, 인버터(122)를 통하여 제k 비트라인(BLk)의 제2 종단에 연결되는 게이트를 구비할 수 있다.
제2 트랜지스터(DM12)는 제k 상보 비트라인(BLBk)의 제1 종단에 연결되는 제1 전극, 제k 보조 상보 비트라인(ABLBk)의 제1 종단에 연결되는 제2 전극, 인버터(123)를 통하여 제k 보조 비트라인(BLBk)의 제1 종단에 연결되는 게이트를 구비할 수 있다. 제2 트랜지스터(DM22)는 제k 상보 비트라인(BLBk)의 제2 종단에 연결되는 제1 전극, 제k 보조 상보 비트라인(ABLBk)의 제2 종단에 연결되는 제2 전극, 인버터(124)를 통하여 제k 상보 비트라인(BLBk)의 제2 종단에 연결되는 게이트를 구비할 수 있다.
즉 도 8의 메모리 셀 어레이에서는 제1 더미 셀(DC1)의 제1 트랜지스터(DM11)와 제2 트랜지스터(DM12)를 도 2 및 도 4를 참조하여 상술한 제1 스위치와 제3 스위치로 이용하고, 제2 더미 셀(DC2)의 제1 트랜지스터(DM21)와 제2 트랜지스터(DM22)를 상술한 제2 스위치와 제4 스위치로 이용하여 면적의 증가 없이 기입 어시시트 동작을 수행할 수 있다.
또한, 인버터들(DINV11, DINV12, DINV21, DINV22)의 풀업 트랜지스터들을 도 5 및 도 6을 참조하여 상술한 제1 내지 제4 스위치들로 이용하여 면적의 증가 없이 기입 어시시트 동작을 수행할 수 있다.
도 9는 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
도 9의 메모리 셀 어레이는 제1 내지 제4 인버터들(121~124)을 포함하지 않고, 제1 트랜지스터(DM11)의 게이트가 제k 상보 비트라인(BLBk)의 제1 종단에 연결되고, 제1 트랜지스터(DM21)의 게이트가 제k 상보 비트라인(BLBk)의 제2 종단에 연결되고, 제2 트랜지스터(DM12)의 게이트가 제k 비트라인(BLk)의 제1 종단에 연결되고, 제2 트랜지스터(DM22)의 게이트가 제k 비트라인(BLk)의 제2 종단에 연결된다는 점에서 도 8의 메모리 셀 어레이와 차이가 있다.
도 10은 도 7의 메모리 셀 어레이의 예를 나타내는 회로도이다.
도 10의 메모리 셀 어레이는 제1 내지 제4 인버터들(121~124)을 포함하지 않고, 제1 트랜지스터들(DM11, DM12)의 게이트들에 연결되는 제1 더미 워드라인(DWL1)을 통하여 기입 신호(WS)를 제1 트랜지스터들(DM11, DM12)의 게이트들에 전달하고, 제2 트랜지스터들(DM21, DM22)의 게이트들에 연결되는 제2 더미 워드라인(DWL2)을 통하여 기입 신호(WS)를 제2 트랜지스터들(DM21, DM22)의 게이트들에 전달한다는 점에서 도 8의 메모리 셀 어레이와 차이가 있다. 또한 기입 신호(WS)를 통하여 제k 비트라인(BLk)을 제k 보조 비트라인(ABLk)에 연결하고, 제k 상보 비트라인(BLBk)을 제k 보조 비트라인(ABBk)에 연결한다는 점에서 도 8의 메모리 셀 어레이와 차이가 있다.
도 11은 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 11에 도시된 바와 같이, 제1 내지 제m 비트라인들(BL1~BLm), 제1 내지 제m 상보 비트라인들(BLB1~BLBm), 제1 내지 제m 보조 비트라인들(ABL1~ABLm), 및 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 동일한 레이어(L1)에 형성될 수 있다.
이 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm) 중 상응하는 비트라인과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중 상응하는 상보 비트라인 중 하나와 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 중 상응하는 보조 비트라인과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 중 상응하는 보조 상보 비트라인 중 하나는 제1 레이어(L1)에 형성되는 스위치 회로(180)를 통해 서로 전기적으로 연결될 수 있다.
도 12는 도 1의 메모리 장치에 포함되는 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 다른 예를 나타내는 도면이다.
도 12 도시된 바와 같이, 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)은 제1 레이어(L1)에 형성되고, 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 및 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm)은 제1 레이어(L1)의 상부에 위치하는 제3 레이어(L3)에 형성될 수 있다.
이 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm) 중 상응하는 비트라인과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중 상응하는 상보 비트라인 중 하나와 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 중 상응하는 보조 비트라인과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 중 상응하는 보조 상보 비트라인 중 하나는 제1 레이어(L1)와 제3 레이어(L3) 사이에 형성되는 스위치 회로(180)을 통해 서로 전기적으로 연결될 수 있다.
도 13은 도 1의 메모리 장치에 포함되는 복수의 워드라인들, 복수의 비트라인들, 복수의 상보 비트라인들, 복수의 보조 비트라인들, 및 복수의 보조 상보 비트라인의 배치의 일 예를 나타내는 도면이다.
도 13에 도시되는 제1 레이어(L1) 및 제3 레이어(L3)는 도 12에 도시되는 제1 레이어(L1) 및 제3 레이어(L3)와 동일하다. 다만, 설명의 편의를 위해 도 13에서는 스위치 회로(180)가 생략된다.
도 13을 참조하면, 메모리 장치(10)에 포함되는 제1 내지 제n 워드라인들(WL1~WLn), 제1 더미 워드라인(DWL1) 및 제2 더미 워드라인(DWL2)는 제1 레이어(L1)의 상부에 위치하고 제3 레이어(L3)의 하부에 위치하는 제2 레이어(L2)에 형성될 수 있다. 이 경우, 제1 레이어(L1)와 제3 레이어(L3) 사이에 형성되는 스위치 회로(180)는 제2 레이어(L2)에 형성되는 제1 내지 제n 워드라인들(WL1~WLn)과 접하지 않도록 형성될 수 있다.
도 14는 도 1에 도시된 메모리 장치의 기입 성능 향상 효과를 설명하기 위한 도면이다.
기입 동작 시, 기입 인에이블 신호(W_EN)가 활성화되는 동안 메모리 장치(10)에 포함되는 기입 드라이버(400)은 하나의 데이터 비트를 비트라인(BLk)과 상보 비트라인(BLBk)을 통해 메모리 셀(101)의 데이터 저장 회로에 저장할 수 있다.
도 14는 메모리 셀(101)에 논리 하이 레벨의 비트가 저장된 상태에서 논리 로우 레벨의 비트를 기입하는 과정을 나타낸다.
기입 인에이블 신호(W_EN)가 활성화된 후 기입 드라이버(400)이 로우 레벨의 전압을 비트라인(BLk)에 인가하면, 비트라인의 전압(V_BL)은 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
이 때, 비트라인(BLk)의 저항 및 상보 비트라인(BLBk)의 저항이 상대적으로 낮은 경우, 제1 그래프(G1)와 같이 비트라인의 전압(V_BL)은 논리 하이 레벨에서 논리 로우 레벨로 충분히 하강할 수 있다.
이에 반해, 비트라인(BLk)의 저항 및 상보 비트라인(BLBk)의 저항이 상대적으로 높은 경우, 높은 저항으로 인한 전압 강하의 폭이 작아서 제2 그래프(G2)와 같이 비트라인의 전압(V_BL)은 논리 하이 레벨에서 논리 로우 레벨로 하강하지 못하고 논리 로우 레벨보다 높은 레벨로 하강할 수 있다. 따라서 기입 인에이블 신호(W_EN)가 비활성화되기 전에 논리 로우 레벨로 하강하지 않고 기입 동작이 완료되지 않아 기입 능력이 감소될 수 있다.
상술한 바와 같이, 본 발명에 따른 메모리 장치(10)의 경우, 기입 동작 시, 제1 내지 제m 비트라인들(BL1~BLm) 중 상응하는 비트라인과 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중 상응하는 상보 비트라인 중 하나와 제1 내지 제m 보조 비트라인들(ABL1~ABLm) 중 상응하는 보조 비트라인과 제1 내지 제m 보조 상보 비트라인들(ABLB1~ABLBm) 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결하여 기입 드라이버(400)와 메모리 셀(101) 사이의 비트라인의 실질적인 저항을 감소시킬 수 있다. 따라서 본 발명에 따른 메모리 장치(10)는 점유 면적을 증가시키지 않으면서 기입 성능을 효과적으로 향상시킬 수 있다.
도 15는 도 1의 메모리 장치에 포함되는 멀티플렉서 회로의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 멀티플렉서 회로(300)는 비트라인(BLk)과 제1 기입 드라이버(400-1) 사이에 연결되는 제3 트랜지스터(M3), 비트라인(BLk)과 감지 증폭기(500) 사이에 연결되는 제4 트랜지스터(M4), 상보 비트라인(BLBk)과 제2 기입 드라이버(400-2) 사이에 연결되는 제5 트랜지스터(M5), 및 상보 비트라인(BLBk)과 감지 증폭기(500) 사이에 연결되는 제6 트랜지스터(M6)를 포함할 수 있다.
실시예에 있어서, 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)는 엔모스 트랜지스터로 구현되고, 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)는 피모스 트랜지스터로 구현될 수 있다. 한편, 멀티플렉서 회로(300)은 컨트롤러(210)로부터 제공되는 칼럼 어드레스(CA), 기입 인에이블 신호(W_EN) 및 독출 인에이블 신호(R_EN)에 기초하여 기입 선택 신호(WRS) 및 독출 선택 신호(RDS)를 내부적으로 생성할 수 있다.
예를 들어, 칼럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 기입 인에이블 신호(W_EN)가 활성화되는 동안 기입 선택 신호(WRS)가 활성화되고, 독출 인에이블 신호(R_EN)가 활성화되는 동안 독출 선택 신호(RDS)가 활성화될 수 있다. 따라서 칼럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 기입 인에이블 신호(W_EN)가 활성화되는 동안 제1 기입 드라이버(400-1)가 비트라인(BLk)에 연결되고 제2 기입 드라이버(400-2)가 상보 비트라인(BLBk)에 연결되어 기입 동작이 수행될 수 있다.
반면에, 칼럼 어드레스(CA)에 기초하여 비트라인(BLk) 및 상보 비트라인(BLBk)이 선택된 경우, 독출 인에이블 신호(R_EN)가 활성화되는 동안 감지 증폭기(500)가 비트라인(BLk) 및 상보 비트라인(BLBk)에 연결되어 독출 동작이 수행될 수 있다.
도 16은 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 데이터 비트(DTk)와 상보 데이터 비트(DTBk)의 놀리 레벨에 따라 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4)은 비트라인(BLk)과 상보 비트라인(BLBk) 중 하나와 보조 비트라인(ABLk)과 보조 상보 비트라인(ABLBk) 중 하나에 전기적으로 연결시킬 수 있다.
한편, 멀티플렉서 회로(300)는 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)를 턴온시켜 제1 기입 드라이버(400-1)를 비트라인(BLk)에 연결시키고 제2 기입 드라이버(400-2)를 상보 비트라인(BLBk)에 연결시킬 수 있다. 따라서 제1 기입 드라이버(400-1) 및 제2 기입 드라이버(400-2)는 비트라인(BLk) 및 상보 비트라인(BLBk)을 각각 통해 메모리 셀(101)에 데이터를 저장할 수 있다.
독출 동작에서, 메모리 셀(101)에 로우 레벨의 데이터가 저장되어 있는 경우, 비트라인(BLk) 상의 데이터에 의하여 제3 스위치(SW13)와 제4 스위치(SW14)가 턴오프되어, 상보 비트라인(BLBk)은 보조 상보 비트라인(ABLBk)과 전기적으로 차단되고, 상보 비트라인(BLBk) 상의 데이터에 의하여 제1 스위치(SW11)와 제2 스위치(SW12)가 턴온되어, 비트라인(BLk)은 보조 상보 비트라인(ABLBk)과 전기적으로 연결될 수 있다. 따라서, 메모리 셀(101)에 저장된 로우 레벨의 데이터를 전달하는 비트라인(BLk)의 실질 저항이 감소될 수 있다.
한편, 멀티플렉서 회로(300)는 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)를 턴온시켜 감지 증폭기(500)를 비트라인(BLk) 및 상보 비트라인(BLBk)에 연결시킬 수 있다. 따라서 감지 증폭기(500)는 비트라인(BLk)의 전압(V_BL) 및 상보 비트라인(BLBk)의 전압의 차이에 기초하여 메모리 셀(101)에 저장된 데이터를 독출할 수 있다.
이 때, 상보 비트라인(BLBk)은 보조 상보 비트라인(ABLBk)과 전기적으로 차단되므로, 상보 비트라인(BLBk)의 실질적인 커패시턴스는 감소될 수 있다. 따라서 메모리 장치(10)의 독출 성능은 효과적으로 향상될 수 있다.
독출 동작에서, 메모리 셀(101)에 하이 레벨의 데이터가 저장되어 있는 경우, 비트라인(BLk) 상의 데이터에 의하여 제3 스위치(SW13)와 제4 스위치(SW14)가 턴온되어, 상보 비트라인(BLBk)은 보조 상보 비트라인(ABLBk)과 전기적으로 연결되고, 상보 비트라인(BLBk) 상의 데이터에 의하여 제1 스위치(SW11)와 제2 스위치(SW12)가 턴오프되어, 비트라인(BLk)은 보조 상보 비트라인(ABLBk)과 전기적으로 차단될 수 있다. 따라서, 메모리 셀(101)에 저장된 하이 레벨의 데이터를 전달하는 비트라인(BLk)의 실질적인 커패시턴스는 감소될 수 있고, 로우 레벨의 데이터를 전달하는 상보 비트라인(BLBk)의 실질적인 저항은 감소될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 17을 참조하면, 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL1~WLn), 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 비트라인들(BL1~BLm) 및 상기 제2 방향(D2)으로 연장되는 복수의 상보 비트라인들(BLB1~BLBm)에 연결되는 복수의 메모리 셀들101)(을 포함하는 메모리 셀 어레이(100), 상기 제2 방향(D2)으로 연장되는 복수의 보조 비트라인들(ABL1~ABLm) 및 상기 제2 방향(D2)으로 연장되는 복수의 보조 상보 비트라인들(ABLB1~ABLBm)을 포함하는 메모리 장치(10)의 동작 방법에서는, 상기 비트라인들(BL1~BLm)과 상기 상보 비트라인들(BLB1~BLBm)을 프리차지한다(S710). 예를 들어, 상기 비트라인들(BL1~BLm)과 상기 상보 비트라인들(BLB1~BLBm)은 전원 전압 레벨(하이 레벨)로 프리차지될 수 있다.
외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신한다(S720). 메모리 장치(10)의, 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀(DC1, DC2)의 하나 이상의 트랜지스터들을 스위치로 사용하여, 상기 데이터의 로직 레벨에 응답하여 상기 복수의 비트라인들(BL1~BLm) 중 상응하는 비트라인과 상기 복수의 상보 비트라인들(BLB1~BLBm) 중 상응하는 상보 비트라인 중 하나를 상기 복수의 보조 비트라인들(ABL1~ABLm) 중 상응하는 보조 비트라인과 상기 복수의 보조 상보 비트라인들(ABLB1~ABLBm) 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결한다(S730).
상기 데이터를 상기 메모리 셀들(101) 중 상응하는 메모리 셀에 저장한다(S740). 상기 상응하는 비트라인과 상기 상응하는 상보 비트라인 중 로우 레벨의 데이터 비트를 전달하는 하나가 상기 상응하는 보조 비트라인과 상기 상응하는 보조 상보 비트라인에 전기적으로 연결되어, 실질적인 저항이 감소될 수 있다. 따라서 기입 성능이 효과적으로 향상될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 적용한 예를 나타내는 도면이다.
도 18을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신 회로(Connectivity circuit)(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(SRAM)(850) 및 파워 서플라이(860)를 포함한다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 회로(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.
휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 도 1에 도시된 메모리 장치(10)로 구현되어 기입 동작에서 기입 성능을 향상시킬 수 있다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 메모리 장치의 기입 성능을 모두 향상시키는 데에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 단일 비트를 저장하는 메모리 셀;
    상기 메모리 셀에 연결되는 워드라인;
    상기 메모리 셀에 연결되는 비트라인;
    상기 메모리 셀에 연결되는 상보 비트라인;
    보조 비트라인;
    보조 상보 비트라인; 및
    데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작 동안에 상기 비트라인과 상기 상보 비트라인을 통하여 메모리 셀에 기입될 데이터의 로직 레벨에 응답하여 상기 비트라인 및 상기 상보 비트라인 중 하나를 상기 보조 비트라인 및 상기 보조 상보 비트라인 중 하나에 전기적으로 연결하는 스위치 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 스위치 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 인버터;
    상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 제1 인버터의 출력에 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 비트라인의 제2 종단에 연결되는 제2 인버터;
    상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 제2 인버터의 출력에 연결되는 게이트를 구비하는 제2 트랜지스터;
    상기 상보 비트라인의 제1 종단에 연결되는 제3 인버터;
    상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 제3 인버터의 출력에 연결되는 게이트를 구비하는 제3 트랜지스터;
    상기 상보 비트라인의 제2 종단에 연결되는 제4 인버터; 및
    상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 제4 인버터의 출력에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 비트라인 상의 데이터의 로직 레벨에 응답하여 턴온되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 상보 비트라인 상의 데이터의 로직 레벨에 응답하여 턴온되고,
    상기 제1 내지 제4 트랜지스터들은 각각 엔모스 트랜지스터이고,
    상기 워드라인은 제1 방향으로 연장되고,
    상기 메모리 장치는 상기 메모리 셀이 형성되는 데이터 셀 영역의 제1 에지에 제2 방향으로 인접하여 형성되는 제1 더미 셀 영역과 상기 데이터 셀 영역의 제2 에지에 상기 제2 방향으로 인접하여 형성되는 제2 더미 셀 영역을 더 포함하고,
    상기 제1 더미 셀 영역은 데이터 비트를 저장하지 않는 적어도 하나의 제1 더미 셀을 포함하고,
    상기 제2 더미 셀 영역은 데이터 비트를 저장하지 않는 적어도 하나의 제2 더미 셀을 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 상기 제1 더미 셀의 트랜지스터들이고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터는 상기 제2 더미 셀의 트랜지스터들이고,
    상기 제2 방향은 상기 제1 방향과 교차하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 스위치 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 상보 비트라인의 제1 종단에 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 상보 비트라인의 제2 종단에 연결되는 게이트를 구비하는 제2 트랜지스터;
    상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 비트라인의 제1 종단에 연결되는 게이트를 구비하는 제3 트랜지스터; 및
    상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 비트라인의 제2 종단에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 상보 비트라인 상의 데이터의 로직 레벨에 응답하여 턴온되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 비트라인 상의 데이터의 로직 레벨에 응답하여 턴온되고,
    상기 제1 내지 제4 트랜지스터들은 각각 엔모스 트랜지스터이고,
    상기 워드라인은 제1 방향으로 연장되고,
    상기 메모리 장치는 상기 메모리 셀이 형성되는 데이터 셀 영역의 제1 에지에 제2 방향으로 인접하여 형성되는 제1 더미 셀 영역과 상기 데이터 셀 영역의 제2 에지에 상기 제2 방향으로 인접하여 형성되는 제2 더미 셀 영역을 더 포함하고,
    상기 제1 더미 셀 영역은 데이터를 저장하지 않는 적어도 하나의 제1 더미 셀을 포함하고,
    상기 제2 더미 셀 영역은 데이터를 저장하지 않는 적어도 하나의 제2 더미 셀을 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 상기 제1 더미 셀의 트랜지스터들이고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터는 상기 제2 더미 셀의 트랜지스터들이고,
    상기 제2 방향은 상기 제1 방향과 교차하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 스위치 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 비트라인의 제1 종단에 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 비트라인의 제2 종단에 연결되는 게이트를 구비하는 제2 트랜지스터;
    상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 상보 비트라인의 제1 종단에 연결되는 게이트를 구비하는 제3 트랜지스터; 및
    상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 상보 비트라인의 제2 종단에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하고,
    상기 제1 내지 제4 트랜지스터들은 상기 적어도 하나의 더미 셀의 피모스 트랜지스터들인 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 워드라인은 제1 방향으로 연장되고,
    상기 메모리 장치는 상기 메모리 셀이 형성되는 데이터 셀 영역의 제1 에지에 제2 방향으로 인접하여 형성되는 제1 더미 셀 영역과 상기 데이터 셀 영역의 제2 에지에 상기 제2 방향으로 인접하여 형성되는 제2 더미 셀 영역을 더 포함하고,
    상기 제1 더미 셀 영역은 데이터를 저장하지 않고, 제1 더미 워드라인에 연결되는 적어도 하나의 제1 더미 셀을 포함하고,
    상기 제2 더미 셀 영역은 데이터를 저장하지 않고, 제2 더미 워드라인에 연결되는 적어도 하나의 제2 더미 셀을 포함하고,
    상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 제1 더미 워드라인에 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 제2 더미 워드라인에 연결되는 게이트를 구비하는 제2 트랜지스터;
    상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제1 종단에 연결되는 제2 전극 및 상기 제1 더미 워드라인에 연결되는 게이트를 구비하는 제3 트랜지스터; 및
    상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 보조 상보 비트라인의 제2 종단에 연결되는 제2 전극 및 상기 제2 더미 워드라인에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 상기 제1 더미 셀의 트랜지스터들이고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터는 상기 제2 더미 셀의 트랜지스터들이고,
    상기 제1 내지 제4 트랜지스터들은 상기 제1 더미 워드라인 및 상기 제2 더미 워드라인에 인가되는 기입 신호에 응답하여 턴온되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 비트라인과 상기 상보 비트라인은 제1 레이어에 형성되고, 상기 워드라인은 상기 제1 레이어의 상부에 위치하는 제2 레이어에 형성되고, 상기 보조 비트라인 및 상기 보조 상보 비트라인은 상기 제2 레이어의 상부에 위치하는 제3 레이어에 형성되는 것을 특징으로 하는 메모리 장치.
  9. 제1 방향으로 연장되는 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 제2 방향으로 연장되는 복수의 보조 비트라인들;
    상기 제2 방향으로 연장되는 복수의 보조 상보 비트라인들; 및
    데이터 비트를 저장하지 않는 복수의 더미 셀들 각각의 하나 이상의 트랜지스터들을 스위치로 사용하여, 기입 동작 동안에 상기 복수의 비트라인들 각각과 상기 복수의 상보 비트라인들 각각을 통하여 상기 메모리 셀들에 기입될 데이터의 로직 레벨에 응답하여 상기 복수의 비트라인들 중 상응하는 비트라인과 상기 복수의 상보 비트라인들 중 상응하는 상보 비트라인 중 하나를 상기 복수의 보조 비트라인들 중 상응하는 보조 비트라인과 상기 복수의 보조 상보 비트라인들 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결하는 스위치 회로를 포함하는 메모리 장치.
  10. 제1 방향으로 연장되는 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 제2 방향으로 연장되는 복수의 보조 비트라인들 및 상기 제2 방향으로 연장되는 복수의 보조 상보 비트라인들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 비트라인들과 상기 상보 비트라인들을 프리차지하는 단계;
    외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신하는 단계;
    상기 메모리 장치의, 데이터 비트를 저장하지 않는 적어도 하나의 더미 셀의 하나 이상의 트랜지스터들을 스위치로 사용하여, 상기 데이터의 로직 레벨에 응답하여 상기 복수의 비트라인들 중 상응하는 비트라인과 상기 복수의 상보 비트라인들 중 상응하는 상보 비트라인 중 하나를 상기 복수의 보조 비트라인들 중 상응하는 보조 비트라인과 상기 복수의 보조 상보 비트라인들 중 상응하는 보조 상보 비트라인 중 하나에 전기적으로 연결하는 단계; 및
    상기 데이터를 상기 메모리 셀들 중 상응하는 메모리 셀에 저장하는 단계를 포함하는 메모리 장치의 동작 방법.
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