KR102357957B1

KR102357957B1 - Semiconductor device

Info

Publication number: KR102357957B1
Application number: KR1020150162674A
Authority: KR
Inventors: 송태중; 김하영; 도정호; 백상훈; 임진영; 정광옥
Original assignee: 삼성전자주식회사
Priority date: 2015-08-28
Filing date: 2015-11-19
Publication date: 2022-02-07
Anticipated expiration: 2035-11-19
Also published as: KR20170027241A

Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 더욱 상세하게는 제1 활성 영역 및 제2 활성 영역을 갖는 기판, 상기 제1 및 제2 활성 영역들은 서로 다른 도전형을 갖고 서로 제1 방향으로 이격되며; 상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들; 상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제1 얕은 분리 패턴; 및 상기 제2 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 깊은 분리 패턴을 포함한다. 상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴은 상기 제1 방향으로 나란히 배치되고, 상기 깊은 분리 패턴은 상기 제2 활성 영역을 제1 영역 및 제2 영역으로 양분한다.The present invention relates to a semiconductor device including a field effect transistor, and more particularly, to a substrate having a first active region and a second active region, wherein the first and second active regions have different conductivity types and first spaced apart in the direction; gate electrodes crossing the first and second active regions and extending in the first direction; a first shallow isolation pattern provided on the first active region and extending in the first direction; and a deep isolation pattern provided on the second active region and extending in the first direction. The first shallow isolation pattern and the deep isolation pattern are arranged side by side in the first direction, and the deep isolation pattern divides the second active region into a first region and a second region.

Description

semiconductor device

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a field effect transistor.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to characteristics such as miniaturization, multifunctionality, and/or low manufacturing cost, a semiconductor device is in the spotlight as an important element in the electronic industry. The semiconductor devices may be classified into a semiconductor memory device for storing logic data, a semiconductor logic device for processing logic data, and a hybrid semiconductor device including a storage element and a logic element. As the electronic industry is highly developed, demands for characteristics of semiconductor devices are increasing. For example, there is an increasing demand for high reliability, high speed and/or multifunctionality of semiconductor devices. In order to satisfy these required characteristics, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.

본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device including a field effect transistor having improved electrical characteristics.

본 발명의 개념에 따른, 반도체 소자는, 제1 활성 영역 및 제2 활성 영역을 갖는 기판, 상기 제1 및 제2 활성 영역들은 서로 다른 도전형을 갖고 서로 제1 방향으로 이격되며; 상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들; 상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제1 얕은 분리 패턴; 및 상기 제2 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 깊은 분리 패턴을 포함할 수 있다. 상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴은 상기 제1 방향으로 나란히 배치되고, 상기 깊은 분리 패턴은 상기 제2 활성 영역을 제1 영역 및 제2 영역으로 양분할 수 있다.According to a concept of the present invention, a semiconductor device includes: a substrate having a first active region and a second active region, wherein the first and second active regions have different conductivity types and are spaced apart from each other in a first direction; gate electrodes crossing the first and second active regions and extending in the first direction; a first shallow isolation pattern provided on the first active region and extending in the first direction; and a deep isolation pattern provided on the second active region and extending in the first direction. The first shallow isolation pattern and the deep isolation pattern may be arranged side by side in the first direction, and the deep isolation pattern may divide the second active region into a first region and a second region.

상기 반도체 소자는, 상기 제1 활성 영역의 상기 기판으로부터 돌출되고, 제2 방향으로 연장되는 제1 활성 패턴들; 및 상기 제2 활성 영역의 상기 기판으로부터 돌출되고, 상기 제2 방향으로 연장되는 제2 활성 패턴들을 더 포함하되, 상기 제2 방향은 상기 제1 방향과 교차할 수 있다.The semiconductor device may include: first active patterns protruding from the substrate in the first active region and extending in a second direction; and second active patterns protruding from the substrate in the second active region and extending in the second direction, wherein the second direction may intersect the first direction.

상기 반도체 소자는, 상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함할 수 있다. 상기 제1 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 일 측벽과 상기 제1 방향으로 정렬되고, 상기 제2 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 다른 측벽과 상기 제1 방향으로 정렬될 수 있다.The semiconductor device may further include a second shallow isolation pattern provided on the first active region and extending in the first direction. One sidewall of the first shallow separation pattern is aligned with one sidewall of the deep separation pattern in the first direction, and one sidewall of the second shallow separation pattern is aligned with the other sidewall of the deep separation pattern in the first direction can be

상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 가질 수 있다.The first active region may have a first adjacent region between the first and second shallow isolation patterns.

상기 반도체 소자는, 상기 제1 활성 영역의 상부 및 상기 제1 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함하되, 상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 갖고, 상기 제2 활성 영역의 상기 제1 영역은, 상기 제2 얕은 분리 패턴과 상기 깊은 분리 패턴 사이에 제2 인접 영역을 가질 수 있다.The semiconductor device may further include a second shallow isolation pattern provided on an upper portion of the first active region and an upper portion of the first region and extending in the first direction, wherein the first active region includes the first and second regions. A first adjacent region may be provided between the two shallow isolation patterns, and the first region of the second active region may have a second adjacent region between the second shallow isolation pattern and the deep isolation pattern.

적어도 하나의 상기 게이트 전극들은, 상기 제1 인접 영역과 상기 깊은 분리 패턴의 위를 가로지를 수 있다.At least one of the gate electrodes may cross over the first adjacent region and the deep isolation pattern.

상기 깊은 분리 패턴의 폭은 상기 제1 얕은 분리 패턴의 폭보다 더 크고, 상기 깊은 분리 패턴의 깊이는 상기 제1 얕은 분리 패턴의 깊이보다 더 깊을 수 있다.A width of the deep isolation pattern may be greater than a width of the first shallow isolation pattern, and a depth of the deep isolation pattern may be greater than a depth of the first shallow isolation pattern.

상기 제1 얇은 분리 패턴 및 상기 깊은 분리 패턴은 서로 인접하는 한 쌍의 표준 셀들 사이의 경계에 배치되어, 상기 한 쌍의 표준 셀들을 서로 분리할 수 있다.The first thin isolation pattern and the deep isolation pattern may be disposed at a boundary between a pair of standard cells adjacent to each other to isolate the pair of standard cells from each other.

적어도 두 개의 상기 게이트 전극들은 상기 깊은 분리 패턴의 위를 가로지를 수 있다.At least two of the gate electrodes may cross over the deep isolation pattern.

본 발명의 다른 개념에 따른, 반도체 소자는, 서로 평행하게 제1 방향으로 연장되는 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극들; 및 서로 인접하는 표준 셀들 사이의 경계에 배치되어, 상기 표준 셀들을 서로 분리하는 분리 구조체를 포함할 수 있다. 상기 분리 구조체는: 상기 제1 활성 패턴의 상부에 제공된 제1 얕은 분리 패턴; 및 상기 제2 활성 패턴의 상부에 제공된 깊은 분리 패턴을 포함하고, 상기 제1 및 제2 활성 패턴들은 수직하게 돌출된 상기 기판의 부분들이고, 상기 제1 및 제2 활성 패턴들은 서로 다른 도전형을 가질 수 있다.According to another concept of the present invention, a semiconductor device includes: a substrate having a first active pattern and a second active pattern extending in a first direction parallel to each other; gate electrodes crossing the first and second active patterns and extending in a second direction crossing the first direction; and a separation structure disposed at a boundary between adjacent standard cells to separate the standard cells from each other. The separation structure may include: a first shallow separation pattern provided on the first active pattern; and a deep isolation pattern provided on an upper portion of the second active pattern, wherein the first and second active patterns are portions of the substrate that protrude vertically, and the first and second active patterns have different conductivity types. can have

어느 하나의 상기 게이트 전극은 상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴의 위를 동시에 가로지를 수 있다.Any one of the gate electrodes may cross over the first shallow isolation pattern and the deep isolation pattern at the same time.

상기 분리 구조체는, 상기 제1 활성 패턴의 상부들에 제공된 제2 얕은 분리 패턴을 더 포함하고, 상기 제1 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 일 측벽과 상기 제2 방향으로 정렬되고, 상기 제2 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 다른 측벽과 상기 제2 방향으로 정렬될 수 있다.The separation structure may further include a second shallow isolation pattern provided on upper portions of the first active pattern, wherein one sidewall of the first shallow isolation pattern is aligned with one sidewall of the deep isolation pattern in the second direction; , one sidewall of the second shallow separation pattern may be aligned with the other sidewall of the deep separation pattern in the second direction.

상기 제1 및 제2 얕은 분리 패턴들 사이의 공간에 제1 인접 영역이 정의되고, 상기 제1 활성 패턴은 상기 제1 인접 영역을 가로지를 수 있다.A first adjacent region may be defined in a space between the first and second shallow isolation patterns, and the first active pattern may cross the first adjacent region.

상기 분리 구조체는, 상기 제1 및 제2 활성 패턴들의 상부들에 제공된 제2 얕은 분리 패턴을 더 포함하고, 상기 제2 얕은 분리 패턴 및 상기 깊은 분리 패턴은 상기 제1 방향으로 서로 이격될 수 있다.The isolation structure may further include a second shallow isolation pattern provided on upper portions of the first and second active patterns, and the second shallow isolation pattern and the deep isolation pattern may be spaced apart from each other in the first direction. .

상기 제1 및 제2 얕은 분리 패턴들 사이의 공간에 제1 인접 영역이 정의되고, 상기 제2 얕은 분리 패턴과 상기 깊은 분리 패턴 사이의 공간에 제2 인접 영역이 정의되며, 상기 제1 활성 패턴은 상기 제1 인접 영역을 가로지르고, 상기 제2 활성 패턴은 상기 제2 인접 영역을 가로지를 수 있다.A first adjacent area is defined in a space between the first and second shallow isolation patterns, a second adjacent area is defined in a space between the second shallow isolation pattern and the deep isolation pattern, and the first active pattern may cross the first adjacent area, and the second active pattern may cross the second adjacent area.

본 발명에 따른 반도체 소자는, 표준 셀들간의 PMOS의 경계 및 NMOS의 경계에 얕은 분리 패턴 및/또는 깊은 분리 패턴을 적절히 배치하여, 소자의 전기적 특성을 향상시킬 수 있다.In the semiconductor device according to the present invention, by appropriately disposing a shallow isolation pattern and/or a deep isolation pattern at the boundary of PMOS and NMOS between standard cells, electrical characteristics of the device can be improved.

도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다.
도 4는 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다.
도 5a는 본 발명의 실시예들에 따라 재설계(redesign)된 표준 셀 레이아웃을 나타낸 평면도이다.
도 5b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 5b의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 대응하는 단면도들이다.
도 7a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다.
도 7b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 7b의 I-I'선 및 II-II'선에 대응하는 단면도들이다.
도 9a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다.
도 9b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention.
2 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.
3 is a plan view showing the arrangement of standard cell layouts.
4 is a flowchart specifically illustrating the layout design method of FIG. 2 according to embodiments of the present invention.
5A is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.
5B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.
6A to 6D are cross-sectional views for explaining a semiconductor device according to embodiments of the present invention, and are line I-I', II-II', III-III', and IV-IV' of FIG. 5B, respectively. are cross-sectional views corresponding to
7A is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.
7B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.
8A and 8B are cross-sectional views for explaining a semiconductor device according to embodiments of the present invention, and are cross-sectional views corresponding to lines I-I' and II-II' of FIG. 7B, respectively.
9A is a plan view illustrating a redesigned standard cell layout according to embodiments of the present invention.
9B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the configuration and effect of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various forms and various modifications may be made. However, it is provided so that the disclosure of the present invention is complete through the description of the present embodiments, and to fully inform those of ordinary skill in the art to which the present invention belongs, the scope of the invention.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when a component is referred to as being on another component, it means that it may be directly formed on the other component or a third component may be interposed therebetween. In addition, in the drawings, the thickness of the components is exaggerated for effective description of the technical content. Parts indicated with like reference numerals throughout the specification indicate like elements.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional and/or plan views, which are ideal illustrative views of the present invention. In the drawings, thicknesses of films and regions are exaggerated for effective description of technical content. Accordingly, the regions illustrated in the drawings have a schematic nature, and the shapes of the illustrated regions in the drawings are intended to illustrate specific shapes of regions of the device and not to limit the scope of the invention. In various embodiments of the present specification, terms such as first, second, third, etc. are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, the terms 'comprises' and/or 'comprising' do not exclude the presence or addition of one or more other components.

도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention. Referring to FIG. 1 , a computer system may include a CPU 10 , a working memory 30 , an input/output device 50 , and a storage device 70 . Here, the computer system may be provided as a dedicated device for layout design of the present invention. Furthermore, the computer system may include various design and verification simulation programs.

상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.The CPU 10 may execute software (application programs, operating systems, device drivers) to be executed in a computer system. The CPU 10 may execute an operating system (OS, not shown) loaded into the working memory 30 . The CPU 10 may execute various application programs to be driven based on the operating system (OS). For example, the CPU 10 may execute the layout design tool 32 loaded in the working memory 30 .

상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다. The operating system (OS) or the application programs may be loaded into the working memory 30 . When the computer system is booted, an OS image (not shown) stored in the storage device 70 may be loaded into the working memory 30 based on a booting sequence. All input/output operations of the computer system may be supported by the operating system (OS). Similarly, the application programs may be loaded into the working memory 30 to be selected by a user or to provide a basic service. In particular, the layout design tool 32 for designing a layout of the present invention may also be loaded into the working memory 30 from the storage device 70 .

상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.The layout design tool 32 may have a biasing function that can change the shape and position of specific layout patterns to be different from those defined by a design rule. In addition, the layout design tool 32 may perform a design rule check (DRC) in the changed biasing data condition. The working memory 30 may be a volatile memory such as static random access memory (SRAM) or dynamic random access memory (DRAM), or a nonvolatile memory such as PRAM, MRAM, ReRAM, FRAM, or NOR flash memory.

나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다. Furthermore, the working memory 30 may further include a simulation tool 34 that performs optical proximity correction (OPC) on the designed layout data.

상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다. The input/output device 50 controls user input and output from user interface devices. For example, the input/output device 50 may include a keyboard or a monitor to receive information from a designer. By using the input/output device 50 , a designer may receive information about a semiconductor region or data paths requiring adjusted operating characteristics. In addition, the processing process and processing result of the simulation tool 34 may be displayed through the input/output device 50 .

상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.The storage device 70 is provided as a storage medium of a computer system. The storage device 70 may store application programs, an operating system image, and various data. The storage device 70 may be provided as a memory card (MMC, eMMC, SD, MicroSD, etc.) or a hard disk drive (HDD). The storage device 70 may include a NAND-type flash memory having a large-capacity storage capacity. Alternatively, the storage device 70 may include a next-generation nonvolatile memory such as PRAM, MRAM, ReRAM, or FRAM or NOR flash memory.

시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다. The system interconnector 90 may be a system bus for providing a network inside the computer system. Through the system interconnector 90 , the CPU 10 , the working memory 30 , the input/output device 50 , and the storage device 70 may be electrically connected and data may be exchanged with each other. However, the configuration of the system interconnector 90 is not limited to the above description, and may further include mediation means for efficient management.

도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.2 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.

도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.Referring to FIG. 2 , a high level design of the semiconductor integrated circuit may be performed using the computer system described with reference to FIG. 1 ( S110 ). High-level design may mean describing a design target integrated circuit in a language higher than a computer language. For example, a higher-level language such as C language can be used. Circuits designed by high-level design can be expressed more specifically by Register Transfer Level (RTL) coding or simulation. Furthermore, the code generated by the register transfer level coding may be converted into a netlist and synthesized into an entire semiconductor device. The synthesized schematic circuit is verified by a simulation tool, and an adjustment process may be accompanied according to the verification result.

논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 적어도 하나의 상기 표준 셀들의 경계에, 이의 전기적 특성에 적합한 확산 방지 패턴을 도입할 수 있다. 이와 같이 재설계된 표준 셀을 상기 셀 라이브러리 내에 제공할 수 있다. A layout design for implementing a logically completed semiconductor integrated circuit on a silicon substrate may be performed ( S120 ). For example, layout design may be performed by referring to a schematic circuit synthesized in a higher-level design or a netlist corresponding thereto. Layout design may include a routing procedure of placing and connecting various standard cells provided from a cell library according to a prescribed design rule. In the layout design related to the embodiments of the present invention, a diffusion prevention pattern suitable for electrical characteristics thereof may be introduced at the boundary of at least one of the standard cells. The redesigned standard cell can be provided in the cell library.

레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.The cell library for layout design may also include information on the operation, speed, and power consumption of a standard cell. A cell library for expressing a specific gate level circuit as a layout is defined in most layout design tools. Layout may actually be a procedure for defining the shape or size of a pattern for configuring transistors and metal wirings to be formed on a silicon substrate. For example, in order to actually form an inverter circuit on a silicon substrate, it is possible to appropriately arrange layout patterns such as PMOS, NMOS, N-WELL, gate electrode, and metal wirings to be disposed thereon. For this, first, a suitable one can be searched and selected from among inverters already defined in the cell library. In addition, routing to selected and deployed standard cells may be performed. Most of these series of processes may be performed automatically or manually by the layout design tool. Furthermore, placement and routing of standard cells may be performed automatically using a separate Place & Routing tool.

라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.After routing, verification of the layout may be performed whether there is a part that violates the design rule. The items to be verified include DRC (Design Rule Check) that verifies that the layout is properly aligned with the design rule, ERC (Electronical Rule Check) that verifies that the layout is correct without electrical breakage, and whether the layout matches the gate-level netlist It may include LVS (Layout vs Schematic) to check.

광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.An optical proximity correction (OPC) procedure may be performed (S130). Layout patterns obtained through layout design may be implemented on a silicon substrate by using a photolithography process. In this case, optical proximity correction may be a technique for correcting distortion that may occur in a photolithography process. That is, through the optical proximity correction, it is possible to correct distortions such as refraction or process effects that occur due to the characteristics of light during exposure using the laid out pattern. While performing optical proximity correction, the shape and position of the designed layout patterns may be slightly changed.

광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.A photomask may be manufactured based on the layout changed by the optical proximity correction (S140). In general, a photomask may be manufactured in a manner that depicts layout patterns using a thin chrome film applied on a glass substrate.

생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.A semiconductor device may be manufactured using the generated photomask (S150). In a manufacturing process of a semiconductor device using a photomask, various types of exposure and etching processes may be repeated. Through these processes, shapes of patterns configured during layout design may be sequentially formed on a silicon substrate.

도 3은 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다.3 is a plan view showing the arrangement of standard cell layouts.

도 3을 참조하면, 레이아웃 디자인 툴을 이용하여 표준 셀 레이아웃들이 나란히 배치될 수 있다. 일 예로, 상기 표준 셀 레이아웃들은 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)을 포함할 수 있다. 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은 제2 방향(D2)으로 배열될 수 있다. 각각의 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은, 로직 트랜지스터들을 포함하는 로직 레이아웃, 및 이의 상에 배치된 배선 레이아웃을 포함할 수 있다. Referring to FIG. 3 , standard cell layouts may be arranged side by side using a layout design tool. For example, the standard cell layouts may include first to third standard cell layouts STD1 , STD2 , and STD3 . The first to third standard cell layouts STD1 , STD2 , and STD3 may be arranged in a second direction D2 . Each of the first to third standard cell layouts STD1 , STD2 , and STD3 may include a logic layout including logic transistors and a wiring layout disposed thereon.

상기 로직 레이아웃은 활성 영역들을 정의하는 레이아웃 패턴들을 포함할 수 있다. 상기 활성 영역들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.The logic layout may include layout patterns defining active areas. The active regions may include a PMOSFET region PR and an NMOSFET region NR. The PMOSFET region PR and the NMOSFET region NR may be spaced apart from each other in a first direction D1 crossing the second direction D2 .

상기 PMOSFET 영역(PR) 상에, 상기 제2 방향(D2)으로 연장되는 복수개의 제1 활성 패턴들(FN1)이 배치될 수 있다. 상기 제1 활성 패턴들(FN1)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 NMOSFET 영역(NR) 상에, 상기 제2 방향(D2)으로 연장되는 복수개의 제2 활성 패턴들(FN2)이 배치될 수 있다. 상기 제2 활성 패턴들(FN2)은 상기 제1 방향(D1)으로 서로 이격될 수 있다.A plurality of first active patterns FN1 extending in the second direction D2 may be disposed on the PMOSFET region PR. The first active patterns FN1 may be spaced apart from each other in the first direction D1 . A plurality of second active patterns FN2 extending in the second direction D2 may be disposed on the NMOSFET region NR. The second active patterns FN2 may be spaced apart from each other in the first direction D1 .

상기 로직 레이아웃은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장되는 게이트 패턴들(GP)을 포함할 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR) 및 상기 게이트 패턴들(GP)은 반도체 기판 상에 형성되는 로직 트랜지스터들을 구성할 수 있다.The logic layout may include gate patterns GP crossing the PMOSFET region PR and the NMOSFET region NR and extending in the first direction D1 . The gate patterns GP may be spaced apart from each other in the second direction D2 . The PMOSFET region PR, the NMOSFET region NR, and the gate patterns GP may constitute logic transistors formed on a semiconductor substrate.

나아가, 상기 로직 레이아웃은 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)과 연결되는 활성 콘택 패턴들(CA), 및 상기 게이트 패턴들(GP)과 연결되는 게이트 콘택 패턴들(CB)을 포함할 수 있다.Further, the logic layout includes active contact patterns CA connected to each of the PMOSFET region PR and the NMOSFET region NR, and gate contact patterns CB connected to the gate patterns GP. may include

상기 배선 레이아웃은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 및 제2 배선 패턴들(M1, M2)을 포함할 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다. 상기 제1 배선 패턴들(M1)은 제1 비아 패턴들(V1)을 통해 상기 게이트 콘택 패턴들(CB)과 각각 연결될 수 있다. 상기 제2 배선 패턴들(M2)은 상기 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다.The wiring layout may include first and second power patterns PL1 and PL2 , and first and second wiring patterns M1 and M2 . The first and second power patterns PL1 and PL2 may have a line shape extending in the second direction D2 . The first and second power patterns PL1 and PL2 may be connected to some of the active contact patterns CA through second via patterns V2 . The first wiring patterns M1 may be respectively connected to the gate contact patterns CB through first via patterns V1 . The second wiring patterns M2 may be connected to some of the active contact patterns CA through the second via patterns V2 .

각각의 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)의 경계에는 단일 확산 방지 패턴(DB1)이 배치될 수 있다. 상기 단일 확산 방지 패턴(DB1)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 단일 확산 방지 패턴들(DB1)은 상기 게이트 패턴들(GP) 중 일부들과 중첩되도록 배치될 수 있다.A single diffusion prevention pattern DB1 may be disposed at a boundary of each of the first to third standard cell layouts STD1 , STD2 , and STD3 . The single diffusion prevention pattern DB1 may cross the PMOSFET region PR and the NMOSFET region NR and extend in the first direction D1 . The single diffusion prevention patterns DB1 may be disposed to overlap some of the gate patterns GP.

상기 단일 확산 방지 패턴들(DB1)은 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)의 활성 영역들간의 캐리어들의 이동 및 확산을 방지하여, 이들을 서로 전기적으로 분리시킬 수 있다. 일 예로, 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이의 상기 단일 확산 방지 패턴(DB1)은, 상기 제1 표준 셀 레이아웃(STD1)의 상기 PMOSFET 영역(PR)과 상기 제2 표준 셀 레이아웃(STD2)의 상기 PMOSFET 영역(PR)을 서로 전기적으로 분리시킬 수 있다. 또한, 상기 단일 확산 방지 패턴(DB1)은 상기 제1 표준 셀 레이아웃(STD1)의 상기 NMOSFET 영역(NR)과 상기 제2 표준 셀 레이아웃(STD2)의 상기 NMOSFET 영역(NR)을 서로 전기적으로 분리시킬 수 있다.The single diffusion prevention patterns DB1 may prevent movement and diffusion of carriers between active regions of the first to third standard cell layouts STD1 , STD2 , and STD3 to electrically isolate them from each other. For example, the single diffusion prevention pattern DB1 between the first and second standard cell layouts STD1 and STD2 may be the PMOSFET region PR of the first standard cell layout STD1 and the second standard The PMOSFET region PR of the cell layout STD2 may be electrically isolated from each other. In addition, the single diffusion prevention pattern DB1 electrically separates the NMOSFET region NR of the first standard cell layout STD1 and the NMOSFET region NR of the second standard cell layout STD2 from each other. can

한편, 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)은, 셀들의 경계에 배치되는 확산 방지 패턴의 종류에 따라, 이들의 전기적 특성에 서로 다른 영향을 받을 수 있다. 따라서, 도 3에 나타난 바와 같이 일률적으로 단일 확산 방지 패턴들(DB1)을 사용하기 보다는, 설계하는 반도체 소자에 따라 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 각각 적합한 확산 방지 패턴을 사용할 수 있다. 이로써, 반도체 소자의 성능을 향상시킬 수 있다.Meanwhile, the PMOSFET region PR and the NMOSFET region NR may be differently affected by their electrical characteristics according to the type of diffusion prevention pattern disposed at the boundary of the cells. Therefore, rather than uniformly using single diffusion prevention patterns DB1 as shown in FIG. 3 , a diffusion prevention pattern suitable for each of the PMOSFET region PR and the NMOSFET region NR may be used depending on the semiconductor device to be designed. can Accordingly, the performance of the semiconductor device can be improved.

도 4는 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다. 도 5a는 본 발명의 실시예들에 따라 재설계(redesign)된 표준 셀 레이아웃을 나타낸 평면도이다. 도 5b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.4 is a flowchart specifically illustrating the layout design method of FIG. 2 according to embodiments of the present invention. 5A is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention. 5B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention.

도 4를 참조하면, 앞서 도 3에 나타난 제2 표준 셀 레이아웃(STD2)에 대해 셀 경계 특성을 테스트할 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 셀 경계의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)상에 배치되는 확산 방지 패턴의 종류에 따라 PMOS의 전기적 특성과 NMOS의 전기적 특성이 서로 다르게 영향을 받을 수 있다.Referring to FIG. 4 , a cell boundary characteristic may be tested for the second standard cell layout STD2 shown in FIG. 3 . As described above with reference to FIG. 3, the electrical characteristics of the PMOS and the electrical characteristics of the NMOS may be affected differently depending on the type of diffusion prevention pattern disposed on the PMOSFET region PR and the NMOSFET region NR at the cell boundary. can

구체적으로, 반도체 소자의 제조 공정(도 1의 S150)을 통해, 상기 확산 방지 패턴은 기판의 활성 영역의 상부에 제공된 절연막으로 구현될 수 있다. 이때, 상기 절연막의 폭과 깊이에 따라, 상기 절연막과 인접하는 셀의 PMOS 또는 NMOS는 서로 다른 영향을 받을 수 있다. 상기 확산 방지 패턴은, 폭이 좁고 얕은 절연막을 정의하는 단일 확산 방지 패턴(DB1), 및 폭이 넓고 깊은 절연막을 정의하는 이중 확산 방지 패턴(DB2)을 포함할 수 있다.Specifically, through the semiconductor device manufacturing process ( S150 of FIG. 1 ), the diffusion prevention pattern may be implemented as an insulating layer provided on the active region of the substrate. In this case, depending on the width and depth of the insulating layer, the PMOS or NMOS of a cell adjacent to the insulating layer may be affected differently. The diffusion barrier pattern may include a single diffusion barrier pattern DB1 defining a narrow and shallow insulating layer, and a double diffusion barrier pattern DB2 defining a wide and deep insulating layer.

상기 제2 표준 셀 레이아웃(STD2)의 경계의 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 상에, 상기 단일 확산 방지 패턴(DB1) 또는 상기 이중 확산 방지 패턴(DB2)을 배치해가며 PMOS와 NMOS의 전기적 특성을 테스트해볼 수 있다. 일 예로, 상기 테스트 결과를 아래 표 1과 같이 얻을 수 있다.PMOS by disposing the single diffusion prevention pattern DB1 or the double diffusion prevention pattern DB2 on the PMOSFET region PR and the NMOSFET region NR at the boundary of the second standard cell layout STD2 and NMOS electrical characteristics can be tested. As an example, the test results may be obtained as shown in Table 1 below.

TRTR CMOSCMOS NMOSNMOS PMOSPMOS SpeedSpeed AreaArea 실험예 1Experimental Example 1 단일 확산 방지single spread prevention 단일 확산 방지single spread prevention 보통usually 우수Great 실험예 2Experimental Example 2 이중 확산 방지double diffusion prevention 이중 확산 방지double diffusion prevention 보통usually 나쁨bad 실험예 3Experimental Example 3 단일 확산 방지single spread prevention 이중 확산 방지double diffusion prevention 나쁨bad 보통usually 실험예 4Experimental Example 4 이중 확산 방지double diffusion prevention 단일 확산 방지single spread prevention 우수Great 보통usually

표 1의 Area의 경우, 표준 셀의 넓이를 의미하는 것이다. 따라서, 단일 확산 방지만을 적용하였을 경우 셀의 크기는 가장 작을 수 있고(실험예 1, 도 2 참조), 이중 확산 방지만을 적용하였을 경우 셀의 크기는 가장 커질 수 있다(실험예 2).In the case of Area in Table 1, it means the width of a standard cell. Accordingly, when only single diffusion prevention is applied, the cell size may be the smallest (see Experimental Example 1, FIG. 2 ), and when only double diffusion prevention is applied, the cell size may be the largest (Experimental Example 2).

표 1을 참조하면, 상기 NMOSFET 영역(NR) 상에 이중 확산 방지 패턴(DB2)을 배치하고, 상기 PMOSFET 영역(PR) 상에 단일 확산 방지 패턴(DB1)을 배치하는 경우(실험예 4), PMOS와 NMOS의 소자 특성(speed)이 다른 경우보다 월등히 향상됨을 확인할 수 있다. 나아가, 셀의 크기(Area) 역시 실험예 2에 비해 과도하게 크지 않음을 확인할 수 있다.Referring to Table 1, when a double diffusion prevention pattern DB2 is disposed on the NMOSFET region NR and a single diffusion prevention pattern DB1 is disposed on the PMOSFET region PR (Experimental Example 4), It can be seen that the device characteristics (speed) of PMOS and NMOS are significantly improved compared to other cases. Furthermore, it can be confirmed that the size of the cell (Area) is also not excessively large compared to Experimental Example 2.

도 4 및 도 5a를 참조하면, 상기 테스트 결과에 따라 상기 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 재설계된 상기 제2 표준 셀 레이아웃(STD2)은 셀 라이브러리에 추가적으로 저장될 수 있다.4 and 5A , the second standard cell layout STD2 may be redesigned according to the test result ( S122 ). The redesigned second standard cell layout STD2 may be additionally stored in a cell library.

상기 표 1에서 실험예 4의 결과가 우수하였으므로, 상기 PMOSFET 영역(PR)의 경계에는 상기 단일 확산 방지 패턴(DB1)이 배치될 수 있고, 상기 NMOSFET 영역(NR)의 경계에는 상기 이중 확산 방지 패턴(DB2)이 배치될 수 있다.Since the results of Experimental Example 4 in Table 1 were excellent, the single diffusion prevention pattern DB1 may be disposed on the boundary of the PMOSFET region PR, and the double diffusion prevention pattern may be disposed on the boundary of the NMOSFET region NR. (DB2) can be deployed.

상기 이중 확산 방지 패턴(DB2)은 상기 단일 확산 방지 패턴(DB1)보다 더 큰 폭을 가질 수 있다. 따라서, 상기 단일 확산 방지 패턴(DB1)은 한 쌍으로 제공될 수 있으며, 상기 한 쌍의 단일 확산 방지 패턴들(DB1)은 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)을 포함할 수 있다. 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)은 상기 이중 확산 방지 패턴(DB2)과 제1 방향(D1)으로 나란히 정렬될 수 있다. 구체적으로, 상기 이중 확산 방지 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있고, 상기 이중 확산 방지 패턴(DB2)의 반대 측벽은 상기 제2 단일 확산 방지 패턴(DB1b)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The double diffusion prevention pattern DB2 may have a greater width than the single diffusion prevention pattern DB1 . Accordingly, the single diffusion prevention pattern DB1 may be provided as a pair, and the pair of single diffusion prevention patterns DB1 includes a first single diffusion prevention pattern DB1a and a second single diffusion prevention pattern DB1b. ) may be included. The first and second single diffusion prevention patterns DB1a and DB1b may be aligned with the double diffusion prevention pattern DB2 in a first direction D1. Specifically, one sidewall of the double diffusion prevention pattern DB2 may be aligned with one sidewall of the first single diffusion prevention pattern DB1a in the first direction D1 , and the double diffusion prevention pattern DB2 may be aligned in the first direction D1 . The opposite sidewall of , may be aligned with one sidewall of the second single diffusion prevention pattern DB1b in the first direction D1 .

상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(local area, LL1)이 정의될 수 있다. 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다.A first local area LL1 may be defined in the PMOSFET region PR between the first and second single diffusion barrier patterns DB1a and DB1b. First active patterns FN1 may cross the first adjacent region LL1 .

도 4 및 도 5b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 상기 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 도 3에서 설명한 것과 달리, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이에 상기 이중 확산 방지 패턴(DB2) 및 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)이 배치될 수 있다. 또한, 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 이중 확산 방지 패턴(DB2) 및 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)이 배치될 수 있다.4 and 5B , first to third standard cell layouts STD1 , STD2 , and STD3 may be arranged side by side in the second direction D2 using a layout design tool ( S123 ). 3 , the double diffusion prevention pattern DB2 and the first and second single diffusion prevention patterns DB1a and DB1b are formed between the first and second standard cell layouts STD1 and STD2. can be placed. Also, the double diffusion prevention pattern DB2 and the first and second single diffusion prevention patterns DB1a and DB1b may be disposed between the second and third standard cell layouts STD2 and STD3 .

상기 제2 표준 셀 레이아웃(STD2)은 배치된 셀들 중 고속의 동작이 필요한 셀일 수 있다. 이때, 상기 제2 표준 셀 레이아웃(STD2)의 경계에 PMOS 및 NMOS 특성에 적합한 확산 방지 패턴들이 각각 배치됨으로써, 전체적인 소자의 속도가 향상될 수 있다.The second standard cell layout STD2 may be a cell requiring high-speed operation among the arranged cells. In this case, since diffusion prevention patterns suitable for PMOS and NMOS characteristics are respectively disposed at the boundary of the second standard cell layout STD2, the overall device speed may be improved.

이후, 배치된 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 상위 배선들과의 라우팅이 수행될 수 있다(S124). 도시되진 않았지만, 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 추가적인 배선층들과 비아들이 순차적으로 적층되어 구성될 수 있다. 이러한 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 상기 라우팅 절차는 레이아웃 디자인 툴을 이용하여, 표준 셀들의 연결 관계를 고려해 자동적으로 수행될 수 있다.Thereafter, routing with upper wirings on the first to third standard cell layouts STD1 , STD2 , and STD3 may be performed ( S124 ). Although not shown, additional wiring layers and vias may be sequentially stacked on the first to third standard cell layouts STD1 , STD2 , and STD3 . Through this routing procedure, standard cells can be connected to each other according to the design. The routing procedure may be performed automatically by using a layout design tool in consideration of the connection relationship between standard cells.

본 실시예에서 예시한 것과 달리, 소자의 종류에 따라 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 적합한 확산 방지 패턴의 종류가 변경될 수 있다. 즉, 소자의 종류에 따라 앞서 표 1에 나타난 실험예 1, 실험예 2 또는 실험예 3의 결과가 실험예 4의 결과보다 우수할 수 있다. 결론적으로, 소자의 종류 별로 셀 경계 특성을 테스트하여, 본 실시예에서 예시한 것과는 다르게 상기 단일 확산 방지 패턴(DB1) 및/또는 상기 이중 확산 방지 패턴(DB2)이 배치될 수 있다.Unlike the example illustrated in this embodiment, the type of diffusion prevention pattern suitable for the PMOSFET region PR and the NMOSFET region NR may be changed according to the type of device. That is, the results of Experimental Example 1, Experimental Example 2, or Experimental Example 3 shown in Table 1 above may be superior to the results of Experimental Example 4 according to the type of device. In conclusion, by testing cell boundary characteristics for each type of device, the single diffusion prevention pattern DB1 and/or the double diffusion prevention pattern DB2 may be disposed differently from that illustrated in the present embodiment.

도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 5b의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 대응하는 단면도들이다. 구체적으로, 도 6a 내지 도 6d는 앞서 도 5b를 참조하여 설명한 표준 셀 레이아웃들을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 6A to 6D are cross-sectional views for explaining a semiconductor device according to embodiments of the present invention, and are line I-I', II-II', III-III', and IV-IV' of FIG. 5B, respectively. are cross-sectional views corresponding to Specifically, FIGS. 6A to 6D show an example of a semiconductor device implemented through the standard cell layouts described with reference to FIG. 5B above.

도 6a 내지 도 6d에 있어서, 앞서 본 발명의 실시예들에 따른 표준 셀 레이아웃들에 대응하는 구성들에 대하여는 동일한 참조번호가 제공될 수 있다. 그러나, 반도체 소자의 구성들은 앞서 설명한 포토리소그래피 공정을 통하여 반도체 기판 상에 구현된 것으로, 앞서 설명한 표준 셀 레이아웃의 구성 패턴들과 완전히 동일한 것이 아닐 수 있다. 일 예로, 상기 반도체 소자는 시스템 온 칩일 수 있다.6A to 6D , the same reference numerals may be provided to components corresponding to the standard cell layouts according to embodiments of the present invention. However, the configurations of the semiconductor devices are implemented on the semiconductor substrate through the photolithography process described above, and may not be completely identical to the configuration patterns of the standard cell layout described above. For example, the semiconductor device may be a system-on-chip.

도 5b 및 도 6a 내지 도 6d를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 제공될 수 있다. 상기 제2 소자 분리막들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.5B and 6A to 6D , second device isolation layers ST2 defining the PMOSFET region PR and the NMOSFET region NR may be provided on the substrate 100 . The second device isolation layers ST2 may be formed on the substrate 100 . For example, the substrate 100 may be a silicon substrate, a germanium substrate, or a silicon on insulator (SOI) substrate.

상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제2 소자 분리막들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.The PMOSFET region PR and the NMOSFET region NR may be spaced apart from each other in a first direction D1 parallel to the top surface of the substrate 100 with the second device isolation layers ST2 interposed therebetween. For example, although the PMOSFET region PR and the NMOSFET region NR are each illustrated as one region, the PMOSFET region PR and the NMOSFET region NR may include a plurality of regions separated by the second device isolation layers ST2. .

상기 PMOSFET 영역(PR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있고, 상기 NMOSFET 영역(NR) 상에 상기 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 기판(100)의 일부로써, 상기 기판(100)에서 돌출된 부분들일 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다. 일 예로, 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 상기 핀 부분들은, 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.A plurality of first active patterns FN1 extending in a second direction D2 crossing the first direction D1 may be provided on the PMOSFET region PR, and on the NMOSFET region NR A plurality of second active patterns FN2 extending in the second direction D2 may be provided. The first and second active patterns FN1 and FN2 are a part of the substrate 100 and may be portions protruding from the substrate 100 . The first and second active patterns FN1 and FN2 may be arranged in the first direction D1 . First device isolation layers ST1 extending in the second direction D2 may be disposed on both sides of each of the first and second active patterns FN1 and FN2 . For example, a plurality of fin portions may be provided on upper portions of the first and second active patterns FN1 and FN2 , respectively. The fin portions may have a fin shape protruding between the first isolation layers ST1 .

상기 제2 소자 분리막들(ST2)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제2 소자 분리막들(ST2)의 두께는 상기 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.The second device isolation layers ST2 and the first device isolation layers ST1 may be substantially connected to one insulating layer. A thickness of the second device isolation layers ST2 may be greater than a thickness of the first device isolation layers ST1 . In this case, the first device isolation layers ST1 may be formed by a process separate from the second device isolation layers ST2 . The first and second device isolation layers ST1 and ST2 may be formed on the substrate 100 . For example, the first and second device isolation layers ST1 and ST2 may include a silicon oxide layer.

상기 제1 및 제2 활성 패턴들(FN1, FN2) 상에, 상기 제1 및 제2 활성 패턴들(FN1, FN2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GP)이 제공될 수 있다. 상기 게이트 전극들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(GP)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리막들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. Gate electrodes GP extending in the first direction D1 intersecting the first and second active patterns FN1 and FN2 on the first and second active patterns FN1 and FN2 can be provided. The gate electrodes GP may be spaced apart from each other in the second direction D2 . Each of the gate electrodes GP may extend in the first direction D1 to cross the PMOSFET region PR, the second device isolation layers ST2 and the NMOSFET region NR.

각각의 상기 게이트 전극들(GP)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(GP)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 전극들(GP)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 게이트 전극(GP)의 일부분 상에는 상기 캐핑 패턴(CP)이 제거되어 있을 수 있다. 상기 게이트 전극들(GP)을 덮는 제1 내지 제3 층간 절연막들(110-130)이 제공될 수 있다.A gate insulating pattern GI may be provided under each of the gate electrodes GP, and gate spacers GS may be provided on both sides of each of the gate electrodes GP. Furthermore, a capping pattern CP covering the top surface of each of the gate electrodes GP may be provided. However, as an example, the capping pattern CP may be removed on a portion of the gate electrode GP to which the gate contact CB is connected. First to third interlayer insulating layers 110 to 130 covering the gate electrodes GP may be provided.

상기 게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 층간 절연막들(110-130)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.The gate electrodes GP may include at least one of a doped semiconductor, a metal, and a conductive metal nitride. The gate insulating pattern GI may include a silicon oxide layer, a silicon oxynitride layer, or a high dielectric constant having a higher dielectric constant than that of the silicon oxide layer. Each of the capping pattern CP and the gate spacers GS may include at least one of a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer. The first to third interlayer insulating layers 110 to 130 may each include a silicon oxide layer or a silicon oxynitride layer.

각각의 상기 게이트 전극들(GP)의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(FN1, FN2)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(GP)의 각각의 아래에 위치하고, 상기 게이트 전극들(GP)의 각각과 중첩하는 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.Source/drain regions SD may be provided in the first and second active patterns FN1 and FN2 positioned on both sides of each of the gate electrodes GP. The source/drain regions SD in the PMOSFET region PR may be p-type impurity regions, and the source/drain regions SD in the NMOSFET region NR may be n-type impurity regions. The fin portions positioned under each of the gate electrodes GP and overlapping each of the gate electrodes GP may be used as channel regions AF.

상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다. The source/drain regions SD may be epitaxial patterns formed by a selective epitaxial growth process. Accordingly, upper surfaces of the source/drain regions SD may be positioned at a higher level than upper surfaces of the fin portions. The source/drain regions SD may include a semiconductor element different from that of the substrate 100 . For example, the source/drain regions SD may include a semiconductor element having a lattice constant greater or less than a lattice constant of the semiconductor element of the substrate 100 . Since the source/drain regions SD include a semiconductor element different from that of the substrate 100 , compressive stress or tensile stress may be applied to the channel regions AF.

상기 게이트 전극들(GP)과 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 복수개의 로직 트랜지스터들을 구성할 수 있다. 즉, 이들은 앞서 도 3을 참조하여 설명한 로직 레이아웃에 대응할 수 있다.The gate electrodes GP and the first and second active patterns FN1 and FN2 may constitute a plurality of logic transistors. That is, they may correspond to the logic layout described above with reference to FIG. 3 .

제1 표준 셀(STD1)과 제2 표준 셀(STD2) 사이의 경계, 및 제2 표준 셀(STD2)과 제3 표준 셀(STD3) 사이의 경계에 각각 분리 구조체가 제공될 수 있다. 상기 분리 구조체는 얕은 분리 패턴(DB1) 및 깊은 분리 패턴(DB2)을 포함할 수 있다. 구체적으로, 상기 얕은 분리 패턴(DB1)은 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)을 포함할 수 있다.Separation structures may be provided at a boundary between the first standard cell STD1 and the second standard cell STD2 and at a boundary between the second standard cell STD2 and the third standard cell STD3, respectively. The separation structure may include a shallow separation pattern DB1 and a deep separation pattern DB2. Specifically, the shallow separation pattern DB1 may include first and second shallow separation patterns DB1a and DB1b.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 PMOSFET 영역(PR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있고, 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 깊은 분리 패턴(DB2)과 상기 제1 방향(D1)으로 나란히 정렬될 수 있다. 평면적 관점에서, 상기 깊은 분리 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있고, 상기 이중 확산 방지 패턴(DB2)의 반대 측벽은 상기 제2 단일 확산 방지 패턴(DB1b)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The first and second shallow isolation patterns DB1a and DB1b may extend in the first direction D1 while crossing the PMOSFET region PR, and the deep isolation pattern DB2 may include the NMOSFET region ( NR) and may extend in the first direction D1. The first and second shallow separation patterns DB1a and DB1b may be aligned with the deep separation pattern DB2 in the first direction D1 . In a plan view, one sidewall of the deep isolation pattern DB2 may be aligned with the one sidewall of the first single diffusion prevention pattern DB1a in the first direction D1 , and the double diffusion prevention pattern DB2 may be aligned in the first direction D1 . The opposite sidewall of , may be aligned with one sidewall of the second single diffusion prevention pattern DB1b in the first direction D1 .

상기 얕은 분리 패턴(DB1)은 상기 PMOSFET 영역(PR)의 상부에 제공된 절연막으로, 실질적으로 상기 제1 소자 분리막들(ST1)과 동일한 두께를 가질 수 있다. 따라서, 상기 얕은 분리 패턴(DB1)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제1 활성 패턴의 상부를 관통하는 상기 얕은 분리 패턴(DB1)에 의해, 상기 얕은 분리 패턴(DB1)의 일 측의 상기 제1 활성 패턴과 상기 얕은 분리 패턴(DB1)의 다른 일 측의 상기 제1 활성 패턴은 서로 전기적으로 분리될 수 있다.The shallow isolation pattern DB1 is an insulating layer provided on the PMOSFET region PR, and may have substantially the same thickness as the first device isolation layers ST1 . Accordingly, the shallow isolation pattern DB1 and the first device isolation layers ST1 may be substantially connected to one insulating layer. The first active pattern at one side of the shallow isolation pattern DB1 and the first active pattern at the other side of the shallow isolation pattern DB1 by the shallow isolation pattern DB1 passing through an upper portion of the first active pattern DB1 The first active patterns may be electrically isolated from each other.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 상기 제1 인접 영역(LL1)은 상기 표준 셀들(STD1, STD2, STD3)이 서로에게 미치는 전기적 영향을 완충해 주는 기능을 수행할 수 있다. 상기 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다. 즉, 상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 PMOSFET 영역(PR)을 물리적으로 완전하게 분리시키지 않을 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second shallow isolation patterns DB1a and DB1b. The first adjacent region LL1 may perform a function of buffering an electrical influence of the standard cells STD1 , STD2 , and STD3 on each other. The first active patterns FN1 may cross the first adjacent region LL1 . That is, the first and second shallow isolation patterns DB1a and DB1b may not physically completely separate the PMOSFET region PR.

상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)의 상부에 제공된 절연막으로, 실질적으로 상기 제2 소자 분리막들(ST2)과 동일한 두께를 가질 수 있다. 따라서, 상기 깊은 분리 패턴(DB2)과 상기 제2 소자 분리막들(ST2)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 물리적으로 양분할 수 있다. 일 예로, 어느 하나의 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 관통하면서 이를 제1 NMOSFET 영역(NR1)과 제2 NMOSFET 영역(NR2)으로 나눌 수 있다. 또한, 다른 하나의 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 관통하면서 이를 상기 제2 NMOSFET 영역(NR2)과 제3 NMOSFET 영역(NR3)으로 나눌 수 있다.The deep isolation pattern DB2 is an insulating layer provided on the NMOSFET region NR, and may have substantially the same thickness as the second device isolation layers ST2. Accordingly, the deep isolation pattern DB2 and the second device isolation layers ST2 may be substantially connected to one insulating layer. The deep isolation pattern DB2 may physically bisect the NMOSFET region NR. For example, any one of the deep isolation patterns DB2 may pass through the NMOSFET region NR and may be divided into a first NMOSFET region NR1 and a second NMOSFET region NR2 . Also, the other deep isolation pattern DB2 passes through the NMOSFET region NR and may be divided into the second NMOSFET region NR2 and the third NMOSFET region NR3 .

상기 깊은 분리 패턴(DB2)은 상기 얕은 분리 패턴(DB1)에 비해 더 큰 폭과 더 깊은 깊이를 가짐으로써, 상기 NMOSFET 영역들(NR1, NR2, NR3) 간의 절연을 보다 효과적으로 수행할 수 있다. 즉, 상기 깊은 분리 패턴(DB2)은, 이의 양 측에 배치된 소스/드레인 영역들(SD) 간의 절연 파괴 전압(break-down voltage)을 높일 수 있다.Since the deep isolation pattern DB2 has a greater width and a greater depth than the shallow isolation pattern DB1 , insulation between the NMOSFET regions NR1 , NR2 , and NR3 may be more effectively performed. That is, the deep isolation pattern DB2 may increase a breakdown-down voltage between the source/drain regions SD disposed on both sides thereof.

일 예로, 상기 제1 얕은 분리 패턴(DB1a) 또는 상기 제2 얕은 분리 패턴(DB1b) 위를 가로지르는 어느 하나의 게이트 전극(GP)은 상기 깊은 분리 패턴(DB2) 위도 가로지를 수 있다. 나아가, 두 개의 게이트 전극들(GP)이 상기 깊은 분리 패턴(DB2) 위를 가로지를 수 있다.For example, any one of the gate electrodes GP crossing over the first shallow isolation pattern DB1a or the second shallow isolation pattern DB1b may also cross over the deep isolation pattern DB2 . Furthermore, two gate electrodes GP may cross over the deep isolation pattern DB2 .

상기 게이트 전극들(GP) 사이에 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 및 제2 활성 패턴들(FN1, FN2)을 따라 상기 제2 방향(D2)으로 배열될 수 있다. 또한, 일 예로, 상기 게이트 전극들(GP) 사이에서, 상기 소스/드레인 콘택들(CA)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다(도 5b 참조). 상기 소스/드레인 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.Source/drain contacts CA may be provided between the gate electrodes GP. The source/drain contacts CA may be arranged in the second direction D2 along the first and second active patterns FN1 and FN2 . Also, for example, between the gate electrodes GP, the source/drain contacts CA are disposed on the PMOSFET region PR and the NMOSFET region NR, respectively, in the first direction D1 ) can be arranged (see FIG. 5b ). The source/drain contacts CA may be directly connected to and electrically connected to the source/drain regions SD. The source/drain contacts CA may be provided in the first interlayer insulating layer 110 .

한편, 상기 게이트 전극들(GP) 상에 게이트 콘택들(CB)이 제공될 수 있다. 평면적 관점에서, 상기 게이트 콘택들(CB)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이에 제공될 수 있다. 상기 게이트 콘택들(CB)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.Meanwhile, gate contacts CB may be provided on the gate electrodes GP. In a plan view, the gate contacts CB may be provided between the PMOSFET region PR and the NMOSFET region NR. The gate contacts CB may be provided in the first interlayer insulating layer 110 .

상기 제1 층간 절연막(110) 상의 상기 제2 층간 절연막(120) 내에 제1 및 제2 비아들(V1, V2)이 제공될 수 있다. 상기 제2 층간 절연막(120) 상의 상기 제3 층간 절연막(130) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은 제1 및 제2 전원 배선들(PL1, PL2), 및 제1 및 제2 금속 배선들(M1, M2)을 포함할 수 있다.First and second vias V1 and V2 may be provided in the second interlayer insulating layer 120 on the first interlayer insulating layer 110 . A first metal layer may be provided in the third interlayer insulating layer 130 on the second interlayer insulating layer 120 . The first metal layer may include first and second power lines PL1 and PL2 , and first and second metal lines M1 and M2 .

일 예로, 상기 제1 금속 배선(M1)은 상기 제1 비아(V1)를 통해 상기 게이트 콘택(CB)과 전기적으로 연결될 수 있다. 상기 제2 금속 배선(M2)은 상기 제2 비아(V2)를 통해 적어도 하나의 상기 소스/드레인 콘택들(CA)과 전기적으로 연결될 수 있다.For example, the first metal line M1 may be electrically connected to the gate contact CB through the first via V1 . The second metal interconnection M2 may be electrically connected to at least one of the source/drain contacts CA through the second via V2 .

상기 제1 및 제2 전원 배선들(PL1, PL2)은 상기 PMOSFET 영역(PR)의 외곽 및 상기 NMOSFET 영역(NR)의 외곽에 각각 제공될 수 있다. 상기 제1 전원 배선(PL1)은 상기 제2 비아(V2)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 PMOSFET 영역(PR)에 드레인 전압(Vdd), 즉, 파워 전압을 인가할 수 있다. 상기 제2 전원 배선(PL2)은 상기 제2 비아(V2)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 NMOSFET 영역(NR)에 소스 전압(Vss), 즉, 접지 전압을 인가할 수 있다.The first and second power lines PL1 and PL2 may be provided outside the PMOSFET region PR and outside the NMOSFET region NR, respectively. The first power line PL1 is connected to the source/drain contact CA through the second via V2 to apply a drain voltage Vdd, ie, a power voltage, to the PMOSFET region PR. can The second power line PL2 is connected to the source/drain contact CA through the second via V2 to apply a source voltage Vss, that is, a ground voltage, to the NMOSFET region NR. can

도 7a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다. 도 7b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.7A is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention. 7B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention. In the present embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 5A and 5B will be omitted, and differences will be described in detail.

도 4 및 도 7a를 참조하면, 앞서 도 4 및 표 1을 참조하여 설명한 테스트 결과에 따라 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 재설계된 상기 제2 표준 셀 레이아웃(STD2)은 셀 라이브러리에 추가적으로 저장될 수 있다.Referring to FIGS. 4 and 7A , the second standard cell layout STD2 may be redesigned according to the test results described with reference to FIGS. 4 and 1 above ( S122 ). The redesigned second standard cell layout STD2 may be additionally stored in a cell library.

구체적으로, 표 1의 실험예 4에 따라 PMOSFET 영역(PR)의 경계에는 단일 확산 방지 패턴(DB1)이 배치될 수 있고, NMOSFET 영역(NR)의 경계에는 이중 확산 방지 패턴(DB2)이 배치될 수 있다.Specifically, according to Experimental Example 4 of Table 1, a single diffusion prevention pattern DB1 may be disposed on the boundary of the PMOSFET region PR, and a double diffusion prevention pattern DB2 may be disposed on the boundary of the NMOSFET region NR. can

상기 단일 확산 방지 패턴(DB1)은 한 쌍으로 제공될 수 있으며, 상기 한 쌍의 단일 확산 방지 패턴들(DB1)은 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)을 포함할 수 있다. 상기 제1 단일 확산 방지 패턴(DB1a)은 상기 이중 확산 방지 패턴(DB2)과 제1 방향(D1)으로 나란히 정렬될 수 있다. 즉, 상기 이중 확산 방지 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The single diffusion prevention pattern DB1 may be provided as a pair, and the pair of single diffusion prevention patterns DB1 includes a first single diffusion prevention pattern DB1a and a second single diffusion prevention pattern DB1b. may include The first single diffusion prevention pattern DB1a may be aligned with the double diffusion prevention pattern DB2 in a first direction D1. That is, one sidewall of the double diffusion prevention pattern DB2 may be aligned with one sidewall of the first single diffusion prevention pattern DB1a in the first direction D1 .

한편, 상기 제2 단일 확산 방지 패턴(DB1b)은 상기 이중 확산 방지 패턴(DB2)과 제2 방향(D2)으로 이격될 수 있다. 이로써, 상기 제2 단일 확산 방지 패턴(DB1b)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 모두 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다.Meanwhile, the second single diffusion prevention pattern DB1b may be spaced apart from the double diffusion prevention pattern DB2 in the second direction D2 . Accordingly, the second single diffusion prevention pattern DB1b may extend in the first direction D1 while crossing both the PMOSFET region PR and the NMOSFET region NR.

상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 상기 제1 인접 영역(LL1)은 앞서 도 5a를 참조하여 설명한 제1 인접 영역(LL1)보다 더 넓은 면적을 가질 수 있다. 따라서, 적어도 하나의 게이트 패턴(GP)이 상기 제1 인접 영역(LL1)을 가로지르며, 상기 이중 확산 방지 패턴(DB2) 상으로 연장될 수 있다. 나아가, 제1 활성 패턴들(FN1)이 상기 적어도 하나의 게이트 패턴(GP)과 교차하며 상기 제1 인접 영역(LL1)을 가로지를 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second single diffusion barrier patterns DB1a and DB1b. The first adjacent area LL1 may have a larger area than the first adjacent area LL1 described above with reference to FIG. 5A . Accordingly, at least one gate pattern GP may cross the first adjacent region LL1 and extend onto the double diffusion prevention pattern DB2 . Furthermore, the first active patterns FN1 may cross the at least one gate pattern GP and cross the first adjacent region LL1 .

상기 제2 단일 확산 방지 패턴(DB1b)과 상기 이중 확산 방지 패턴(DB2) 사이의 상기 NMOSFET 영역(NR)에 제2 인접 영역(LL2)이 정의될 수 있다. 제2 활성 패턴들(FN2)이 상기 제2 인접 영역(LL2)을 가로지를 수 있다.A second adjacent region LL2 may be defined in the NMOSFET region NR between the second single diffusion barrier pattern DB1b and the double diffusion barrier pattern DB2 . The second active patterns FN2 may cross the second adjacent region LL2 .

도 4 및 도 7b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 상기 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 도 3에서 설명한 것과 유사하게, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이와 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 제2 단일 확산 방지 패턴(DB1b)이 배치될 수 있다. 추가적으로, 도 5b에서 설명한 것과 유사하게, 제1 단일 확산 방지 패턴(DB1a) 및 이중 확산 방지 패턴(DB2)이 더 배치될 수 있다.4 and 7B , first to third standard cell layouts STD1 , STD2 , and STD3 may be arranged side by side in the second direction D2 using a layout design tool ( S123 ). Similar to that described in FIG. 3 , the second single diffusion barrier pattern ( DB1b) may be deployed. Additionally, similar to that described with reference to FIG. 5B , a first single diffusion prevention pattern DB1a and a double diffusion prevention pattern DB2 may be further disposed.

앞서 도 5b를 참조하여 설명한 것과 달리, 셀들의 경계들에 각각 상기 제1 인접 영역(LL1)과 상기 제2 인접 영역(LL2)이 배치될 수 있다. 상기 제1 인접 영역(LL1)을 통해 셀들의 PMOS들이 서로에게 미치는 전기적 영향을 완충해줄 수 있고, 상기 제2 인접 영역(LL2)을 통해 셀들의 NMOS들이 서로에게 미치는 전기적 영향을 완충해줄 수 있다. 이로써, 소자의 전기적 특성을 향상시킬 수 있다.Unlike described above with reference to FIG. 5B , the first adjacent area LL1 and the second adjacent area LL2 may be respectively disposed at the boundaries of the cells. An electrical influence of the PMOSs of the cells on each other may be buffered through the first adjacent region LL1 , and an electrical influence of the NMOSs of the cells on each other may be buffered through the second adjacent region LL2 . Accordingly, it is possible to improve the electrical characteristics of the device.

이후, 배치된 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 상위 배선들과의 라우팅이 수행될 수 있다(S124).Thereafter, routing with upper wirings on the first to third standard cell layouts STD1 , STD2 , and STD3 may be performed ( S124 ).

도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 7b의 I-I'선 및 II-II'선에 대응하는 단면도들이다. 구체적으로, 도 8a 및 도 8b는 앞서 도 7b를 참조하여 설명한 표준 셀 레이아웃들을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 본 실시예에서는, 앞서 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.8A and 8B are cross-sectional views illustrating semiconductor devices according to embodiments of the present invention, and are cross-sectional views corresponding to lines I-I' and II-II' of FIG. 7B, respectively. Specifically, FIGS. 8A and 8B show an example of a semiconductor device implemented through the standard cell layouts described with reference to FIG. 7B above. In this embodiment, a detailed description of technical features overlapping with those previously described with reference to FIGS. 6A to 6D will be omitted, and differences will be described in detail.

도 7b, 도 8a 및 도 8b를 참조하면, 제1 표준 셀(STD1)과 제2 표준 셀(STD2) 사이의 경계, 및 제2 표준 셀(STD2)과 제3 표준 셀(STD3) 사이의 경계에 각각 분리 구조체가 제공될 수 있다. 상기 분리 구조체는 얕은 분리 패턴(DB1) 및 깊은 분리 패턴(DB2)을 포함할 수 있다. 구체적으로, 상기 얕은 분리 패턴(DB1)은 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)을 포함할 수 있다.7B, 8A, and 8B, the boundary between the first standard cell STD1 and the second standard cell STD2, and the boundary between the second standard cell STD2 and the third standard cell STD3 Separation structures may be provided, respectively. The separation structure may include a shallow separation pattern DB1 and a deep separation pattern DB2. Specifically, the shallow separation pattern DB1 may include first and second shallow separation patterns DB1a and DB1b.

상기 제1 얕은 분리 패턴(DB1a)은 상기 PMOSFET 영역(PR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있고, 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 평면적 관점에서, 상기 깊은 분리 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다. 한편, 상기 제2 얕은 분리 패턴(DB1b)은 상기 깊은 분리 패턴(DB2)과 상기 제2 방향(D2)으로 이격되며, 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 모두 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다.The first shallow isolation pattern DB1a may cross the PMOSFET region PR and may extend in the first direction D1 , and the deep isolation pattern DB2 may cross the NMOSFET region NR and may extend in the first direction D1 . It may extend in the first direction D1. In a plan view, one sidewall of the deep isolation pattern DB2 may be aligned with one sidewall of the first single diffusion prevention pattern DB1a in the first direction D1 . Meanwhile, the second shallow isolation pattern DB1b is spaced apart from the deep isolation pattern DB2 in the second direction D2 and crosses both the PMOSFET region PR and the NMOSFET region NR, and It may extend in one direction D1.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다. 나아가, 적어도 하나의 게이트 전극(GP)이 상기 제1 활성 패턴들(FN1)과 교차하며, 상기 제1 인접 영역(LL1)으로부터 상기 깊은 분리 패턴(DB2) 상으로 연장될 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second shallow isolation patterns DB1a and DB1b. First active patterns FN1 may cross the first adjacent region LL1 . Furthermore, at least one gate electrode GP may cross the first active patterns FN1 and may extend from the first adjacent region LL1 onto the deep isolation pattern DB2 .

상기 제2 얕은 분리 패턴(DB1b)과 상기 깊은 분리 패턴(DB2) 사이의 제1 NMOSFET 영역(NR1)에 제2 인접 영역(LL2)이 정의될 수 있다. 제2 활성 패턴들(FN2)이 상기 제2 인접 영역(LL2)을 가로지를 수 있다.A second adjacent region LL2 may be defined in the first NMOSFET region NR1 between the second shallow isolation pattern DB1b and the deep isolation pattern DB2 . The second active patterns FN2 may cross the second adjacent region LL2 .

도 9a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다. 도 9b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.9A is a plan view illustrating a redesigned standard cell layout according to embodiments of the present invention. 9B is a plan view illustrating a standard cell layout redesigned according to embodiments of the present invention. In this embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 5A and 5B will be omitted, and differences will be described in detail.

도 4 및 도 9a를 참조하면, 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 상기 제2 표준 셀 레이아웃(STD2)은 PMOSFET 영역(PR)의 경계에 단일 확산 방지 패턴(DB1)이 배치될 수 있다. 한편, 앞서 도 5a를 참조하여 설명한 제2 표준 셀 레이아웃(STD2)과는 다르게, 상기 단일 확산 방지 패턴(DB1)의 양 측벽들은 NMOSFET 영역(NR)의 경계에 배치된 이중 확산 방지 패턴(DB2)의 양 측벽들과 제1 방향(D1)으로 정렬될 수 있다. 즉, 상기 단일 확산 방지 패턴(DB1)의 폭은 상기 이중 확산 방지 패턴(DB2)의 폭과 실질적으로 동일할 수 있다.4 and 9A , the second standard cell layout STD2 may be redesigned ( S122 ). In the second standard cell layout STD2 , a single diffusion prevention pattern DB1 may be disposed at a boundary of the PMOSFET region PR. Meanwhile, unlike the second standard cell layout STD2 described above with reference to FIG. 5A , both sidewalls of the single diffusion barrier pattern DB1 have a double diffusion barrier pattern DB2 disposed at the boundary of the NMOSFET region NR. may be aligned with both sidewalls of , in the first direction D1 . That is, the width of the single diffusion prevention pattern DB1 may be substantially the same as the width of the double diffusion prevention pattern DB2 .

다만, 도 9a에 도시된 상기 단일 확산 방지 패턴(DB1)은, 레이아웃 설계 시 추후 얕은 분리 패턴들이 형성될 영역을 표시하는 것일 수 있다. 따라서, 상기 단일 확산 방지 패턴(DB1)은 도 5a를 참조하여 설명한 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)과 실질적으로 동일한 기능을 수행하며, 단지 상기 제2 표준 셀 레이아웃(STD2) 상에서의 형태만 다른 것일 수 있다. 따라서, 상기 제2 표준 셀 레이아웃(STD2)을 통해 반도체 소자가 구현될 때, 상기 단일 확산 방지 패턴(DB1)과 중첩되는 게이트 패턴들(GP) 아래에는 각각 상기 얕은 분리 패턴들이 형성될 수 있다.However, the single diffusion prevention pattern DB1 illustrated in FIG. 9A may indicate an area in which shallow isolation patterns will be formed later when designing a layout. Accordingly, the single diffusion prevention pattern DB1 performs substantially the same function as the first single diffusion prevention pattern DB1a and the second single diffusion prevention pattern DB1b described with reference to FIG. 5A, only the second standard Only the shape on the cell layout STD2 may be different. Accordingly, when a semiconductor device is implemented through the second standard cell layout STD2 , the shallow isolation patterns may be respectively formed under the gate patterns GP overlapping the single diffusion prevention pattern DB1 .

도 4 및 도 9b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 앞서 도 5b에서 설명한 것과 달리, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이에 상기 이중 확산 방지 패턴(DB2), 및 상기 이중 확산 방지 패턴(DB2)과 실질적으로 동일한 폭을 갖는 상기 단일 확산 방지 패턴들(DB1)이 배치될 수 있다. 또한, 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 이중 확산 방지 패턴(DB2), 및 상기 이중 확산 방지 패턴(DB2)과 실질적으로 동일한 폭을 갖는 상기 단일 확산 방지 패턴들(DB1)이 배치될 수 있다.4 and 9B , first to third standard cell layouts STD1 , STD2 , and STD3 may be arranged side by side in the second direction D2 using a layout design tool ( S123 ). 5B , the double diffusion prevention pattern DB2 between the first and second standard cell layouts STD1 and STD2 has substantially the same width as the double diffusion prevention pattern DB2 The single diffusion prevention patterns DB1 may be disposed. In addition, the double diffusion prevention pattern DB2 between the second and third standard cell layouts STD2 and STD3, and the single diffusion prevention patterns having substantially the same width as the double diffusion prevention pattern DB2 (DB1) may be deployed.

한편, 도 9b에 나타난 레이아웃을 통해 반도체 소자가 구현될 경우, 앞서 도 6a 내지 도 6d를 참조하여 설명한 반도체 소자와 실질적으로 동일할 수 있다. 이는 앞서 설명한 바와 같이, 도 9b의 상기 단일 확산 방지 패턴들(DB1)은 도 5b의 상기 제1 단일 확산 방지 패턴(DB1a) 및 상기 제2 단일 확산 방지 패턴(DB1b)과 실질적으로 동일한 기능을 수행하기 때문이다.Meanwhile, when a semiconductor device is implemented through the layout shown in FIG. 9B , it may be substantially the same as the semiconductor device described with reference to FIGS. 6A to 6D . As described above, the single diffusion prevention patterns DB1 of FIG. 9B perform substantially the same functions as the first single diffusion prevention pattern DB1a and the second single diffusion prevention pattern DB1b of FIG. 5B. because it does

Claims

a substrate having a first active region and a second active region, wherein the first and second active regions have different conductivity types and are spaced apart from each other in a first direction;
gate electrodes crossing the first and second active regions and extending in the first direction;
a first shallow isolation pattern and a second shallow isolation pattern provided on the first active region and extending in the first direction parallel to each other; and
a deep isolation pattern provided on the second active region and extending in the first direction;
The first shallow separation pattern and the deep separation pattern are arranged side by side in the first direction,
the deep isolation pattern divides the second active region into a first region and a second region;
the first active region crosses a first adjacent region between the first and second shallow isolation patterns in a second direction intersecting the first direction;
One sidewall of the first shallow isolation pattern is aligned with one sidewall of the deep isolation pattern in the first direction.

According to claim 1,
first active patterns protruding from the substrate in the first active region and extending in the second direction; and
Further comprising second active patterns protruding from the substrate in the second active region and extending in the second direction,
The first active patterns cross the first adjacent region in the second direction.

According to claim 1,
A semiconductor device in which one sidewall of the second shallow isolation pattern is aligned with a sidewall opposite to the one sidewall of the deep isolation pattern in the first direction.

delete

According to claim 1,
The first region of the second active region has a second adjacent region between the second shallow isolation pattern and the deep isolation pattern.

6. The method of claim 5,
At least one of the gate electrodes crosses over the first adjacent region and the deep isolation pattern.

According to claim 1,
a width of the deep separation pattern is greater than a width of the first shallow separation pattern;
A depth of the deep isolation pattern is greater than a depth of the first shallow isolation pattern.

According to claim 1,
The first and second thin isolation patterns and the deep isolation pattern are disposed at a boundary between a pair of adjacent standard cells to separate the pair of standard cells from each other.

According to claim 1,
At least two of the gate electrodes cross over the deep isolation pattern.

Board;
first active patterns extending in a second direction on the substrate;
second active patterns extending in the second direction on the substrate, the second active patterns having a conductivity type different from that of the first active patterns;
device isolation layers disposed between the first active patterns adjacent to each other in a first direction crossing the second direction and between the second active patterns adjacent to each other in the first direction;
gate electrodes crossing the first and second active patterns and extending in the first direction; and
A separation structure disposed at a boundary between a first standard cell and a second standard cell adjacent to the first standard cell in the second direction,
The separation structure separates the first standard cell from the second standard cell,
The separation structure comprises:
a first shallow isolation pattern and a second shallow isolation pattern disposed between the first active patterns of the first standard cell and the first active patterns of the second standard cell; and
a deep separation pattern disposed between the second active patterns of the first standard cell and the second active patterns of the second standard cell,
The first and second shallow separation patterns and the deep separation pattern extend in the first direction,
one sidewall of the first shallow separation pattern is aligned with one sidewall of the deep separation pattern in the first direction;
The first active patterns cross a first adjacent region between the first and second shallow isolation patterns in the second direction.

11. The method of claim 10,
A semiconductor device in which one sidewall of the second shallow isolation pattern is aligned with a sidewall opposite to the one sidewall of the deep isolation pattern in the first direction.

11. The method of claim 10,
One of the gate electrodes is disposed on the first shallow isolation pattern and the deep isolation pattern.

11. The method of claim 10,
The second shallow isolation pattern is spaced apart from the deep isolation pattern in the second direction.

14. The method of claim 13,
The second active patterns cross a second adjacent region between the second shallow isolation pattern and the deep isolation pattern in the second direction.

Board;
first active patterns extending in a second direction on the substrate;
second active patterns extending in the second direction on the substrate, the second active patterns having a conductivity type different from that of the first active patterns;
a first separation pattern disposed between the first active patterns and extending in a first direction crossing the second direction; and
a second separation pattern disposed between the second active patterns and extending in the first direction,
The first separation pattern has a first depth and a first width,
the second separation pattern has a second depth greater than the first depth and a second width greater than the first width;
The first separation pattern includes:
a first shallow separation pattern aligned with one sidewall of the deep separation pattern in the first direction; and
a second shallow separation pattern aligned in the first direction with a sidewall opposite to the one sidewall of the deep separation pattern;
The substrate may include a first adjacent region in which the first active patterns are disposed between the first and second shallow isolation patterns.

16. The method of claim 15,
a first gate electrode disposed on the first separation pattern and the second separation pattern and extending in the first direction;
and the first gate electrode is aligned with the first isolation pattern and the second isolation pattern in the first direction.

17. The method of claim 16,
Further comprising a second gate electrode extending in the first direction,
The second gate electrode is aligned with at least one of the first isolation pattern and the second isolation pattern in the first direction.