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KR102324219B1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR102324219B1
KR102324219B1 KR1020170052408A KR20170052408A KR102324219B1 KR 102324219 B1 KR102324219 B1 KR 102324219B1 KR 1020170052408 A KR1020170052408 A KR 1020170052408A KR 20170052408 A KR20170052408 A KR 20170052408A KR 102324219 B1 KR102324219 B1 KR 102324219B1
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transistor
insulating layer
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semiconductor layer
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김선호
박주찬
설영국
이선희
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삼성디스플레이 주식회사
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Abstract

표시 장치는 화소 영역 및 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되며 영상을 표시하는 복수의 화소들; 각 화소에 제공되며 상기 영상에 대응되는 광을 방출하는 발광 소자; 각 화소에 제공되며 상기 발광 소자를 구동하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터; 상기 제2 트랜지스터의 반도체층과 상기 기판 사이에 배치되는 절연층; 및 상기 절연층과 상기 제2 트랜지스터의 반도체층 사이에 배치되는 크랙 차단층을 포함할 수 있다. 여기서, 상기 제1 트랜지스터의 반도체층과 상기 제2 트랜지스터의 반도체층은 서로 상이한 층에 제공될 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근에는 유연성이 없는 기판 대신 유연성이 있는 재료를 사용하여 폴딩이나 롤링이 가능한 표시 장치가 개발되고 있다.
폴딩이나 롤링이 가능한 표시 장치는 폴딩이나 롤링시 그 내부에 응력이 인가될 수 있으며, 이러한 응력에 의해 크랙이 발생할 수 있다. 또한, 폴딩이나 롤링이 가능한 표시 장치는 외부의 충격에 의해서도 크랙이 발생할 수 있다. 이러한 크랙은 절연층과 상기 표시 장치의 트랜지스터의 반도체층 사이의 계면으로 전파되어 표시 장치의 불량을 야기할 수 있다.
본 발명은 크랙 발생을 최소화하여 신뢰성이 향상될 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역 및 주변 영역을 포함한 기판; 상기 기판의 화소 영역에 제공되며 영상을 표시하는 복수의 화소들; 각 화소에 제공되며 상기 영상에 대응되는 광을 방출하는 발광 소자; 각 화소에 제공되며 상기 발광 소자를 구동하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터; 상기 제2 트랜지스터의 반도체층과 상기 기판 사이에 배치되는 절연층; 및 상기 절연층과 상기 제2 트랜지스터의 반도체층 사이에 배치되는 크랙 차단층을 포함할 수 있다. 여기서, 상기 제1 트랜지스터의 반도체층과 상기 제2 트랜지스터의 반도체층은 서로 상이한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 크랙 차단층은 상기 제1 트랜지스터의 일부와 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는, 상기 기판 상에 제공되는 상기 반도체층; 제1 게이트 절연층을 사이에 두고 상기 반도체층 상에 배치되는 하부 게이트 전극; 제2 게이트 절연층을 사이에 두고 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극; 및 상기 반도체층에 각각 연결된 소스 전극 및 드레인 전극을 포함할 수 있다. 여기서, 상기 크랙 차단층은 상기 상부 게이트 전극과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 절연층은 상기 기판 전면에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 절연층은 아일랜드 형태로 패터닝되어 상기 제1 트랜지스터가 배치되는 상기 기판의 일부에만 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 아일랜드 형태로 패터닝된 상기 절연층 상에 유기 물질을 포함하는 평탄화층이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 평탄화층 상에 상기 제2 트랜지스터의 반도체층이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터의 반도체층은 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘 중 어느 하나로 이루어진 반도체 패턴을 포함할 수 있다. 여기서, 상기 제2 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 크랙 차단층은 연성(Ductile)의 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 크랙 차단층은 1000Å 내지 10000Å 정도의 두께를 가질 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 화소 영역 및 주변 영역을 포함한 기판; 상기 기판의 화소 영역에 제공되며 영상을 표시하는 복수의 화소들; 각 화소에 제공되며 상기 영상에 대응되는 광을 방출하는 발광 소자; 각 화소에 제공되며 상기 발광 소자를 구동하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및 상기 제2 트랜지스터의 반도체층과 상기 기판 사이에 배치되고, 유기 절연 물질을 포함하는 크랙 방지층을 포함할 수 있다. 여기서, 상기 제1 트랜지스터의 반도체층과 상기 제2 트랜지스터의 반도체층은 서로 상이한 층에 제공될 수 있다.
상기한 표시 장치는 기판 상에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 제1 게이트 절연층을 형성하고, 상기 제1 게이트 절연층 상에 제1 게이트 하부 전극을 형성하는 단계; 상기 제1 게이트 하부 전극 상에 제2 게이트 절연층을 형성하고, 상기 제2 게이트 절연층 상에 제1 게이트 상부 전극 및 크랙 차단층을 형성하는 단계; 상기 제1 게이트 상부 전극 및 상기 크랙 차단층 상에 절연층을 형성하고, 상기 절연층 상에 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 상에 상기 제2 반도체층의 일부와 중첩되는 제3 게이트 절연층을 형성하고, 상기 제3 게이트 절연층 상에 제2 게이트 전극을 형성하는 단계; 상기 제2 게이트 전극을 포함하는 상기 기판 전면에 상기 제1 및 제2 반도체층 각각의 일부를 노출시키는 개구부를 포함하는 층간 절연층을 형성하는 단계; 상기 층간 절연층 상에 상기 제1 반도체층에 각각 접속되는 제1 소스 및 제1 드레인 전극과 상기 제2 반도체층에 각각 접속되는 제2 소스 및 제2 드레인 전극을 형성하는 단계; 및 상기 제1 드레인 전극과 연결되어 광을 방출하는 발광 소자를 형성하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 제1 반도체층과 상기 제2 반도체층은 서로 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 크랙을 최소화하여 신뢰성이 향상된 표시 장치를 제공할 수 있다.
또한, 상기한 표시 장치를 제조하는 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3a 및 도 3b는 도 1에 도시된 화소가 발광 소자인 경우를 도시한 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 5a 내지 도 5k는 도 4에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 8a 내지 도 8l은 도 7에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 포함할 수 있다. 상기 화소 영역(PXA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 표시 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 비표시 영역일 수 있다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 상기 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 화소 영역(PXA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 화소 영역(PXA)은 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에서는, 상기 화소 영역(PXA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 상기 주변 영역(PPA)은 제1 방향(DR1)으로 연장된 가로부와, 상기 제1 방향(DR1)에 교차한 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 상기 주변 영역(PPA)의 상기 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 화소 영역(PXA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 표시 소자를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 상기 제1 방향(DR1)으로 연장된 행과 상기 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)의 일부는 상기 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 상기 화소들(PXL) 중 다른 일부는 상기 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다. 또는, 상기 화소들(PXL)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사진 방향이 열 방향이 되고, 상기 열 방향에 교차하는 방향이 행 방향이 되도록 배열될 수도 있다. 여기서, 상기 열 방향도 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사질 수 있다.
상기 구동부는 스캔 배선(미도시)을 통해 각 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 배선(미도시)을 통해 각 화소(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 데이터 배선(미도시)을 통해 각 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 상기 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 스캔 구동부(SDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 제한되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수 있다. 또한, 상기 스캔 구동부(SDV)는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)와 상기 발광 구동부(EDV)는 서로 인접하며, 상기 주변 영역(PPA)의 상기 세로부 쌍 중 어느 한쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다.
상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)에 배치될 수 있다. 특히, 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공될 수 있다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서, 광을 출사하는 표시 소자를 포함할 수 있다. 예를 들면, 상기 표시 소자는 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 발명의 일 실시예에서는 설명의 편의를 위하여 상기 표시 소자로 상기 유기 발광 표시 소자를 예로서 설명한다.
각 화소(PXL)는 적색, 녹색, 및 청색 중 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 화소들 각각은 시안, 마젠타, 옐로우, 화이트 등의 색을 출사할 수도 있다.
상기 구동부는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 상기 주사 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(S1 내지 Sn), 데이터 배선들(D1 내지 Dm), 발광 제어 배선들(E1 내지 En), 전원 배선(PL) 및 초기화 전원 배선(미도시)를 포함할 수 있다.
상기 화소들(PXL)은 화소 영역(PXA)에 배치될 수 있다. 상기 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn), 상기 발광 제어 배선들(E1 내지 En), 상기 데이터 배선들(D1 내지 Dm), 및 상기 전원 배선(PL)에 연결될 수 있다. 상기 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원(Vint)을 공급받을 수 있다. 여기서, 상기 제1 전원(ELVDD)은 상기 전원 배선(PL)을 통하여 상기 화소들(PXL)로 공급될 수 있다.
상기 화소들(PXL) 각각은 도시되지 않은 구동 트랜지스터 및 표시 소자를 구비할 수 있다. 상기 데이터 신호에 대응하여, 상기 구동 트랜지스터는 상기 제1 전원(ELVDD)으로부터 상기 표시 소자를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 여기서, 상기 데이터 신호가 공급되기 전에 상기 구동 트랜지스터의 게이트 전극은 상기 초기화 전원(Vint)의 전압에 의하여 초기화될 수 있다. 이를 위하여, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 주사 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호를 공급할 수 있다. 일례로, 상기 주사 구동부(SDV)는 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 배선들(E1 내지 En)로 상기 발광 제어 신호를 공급할 수 있다. 일례로, 상기 발광 구동부(EDV)는 상기 발광 제어 배선들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다. 여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 내지 Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 배선들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 상기 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 상기 제1 게이트 제어 신호(GSC1)를 상기 주사 구동부(SDV)로 공급하고, 상기 제2 게이트 제어 신호(GCS2)를 상기 발광 구동부들(EDV)로 공급하며, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 제1 및 제2 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 3a 및 도 3b는 도 1에 도시된 화소가 발광 소자인 경우를 도시한 등가 회로도이다.
우선, 도 1 및 도 3a를 참조하면, 각 화소(PXL)는 배선부에 연결된 화소 회로부 및 상기 화소 회로부에 연결된 발광 소자(OLED)를 포함할 수 있다.
상기 화소 회로부는 상기 발광 소자(OLED)를 제어하기 위한 구동 트랜지스터(TR2)와, 상기 구동 트랜지스터(TR2)를 스위칭하는 스위칭 트랜지스터(TR1), 및 상기 배선부 중 제1 및 제2 전원 배선(ELVDD, ELVSS)에 연결된 커패시터(Cst)를 포함할 수 있다.
상기 스위칭 트랜지스터(TR1)는 게이트 전극과, 소스 전극, 및 드레인 전극을 포함할 수 있다. 상기 스위칭 트랜지스터(TR1)에 있어서, 상기 게이트 전극은 i번째 스캔 배선(Si)에 연결되며, 상기 소스 전극은 제j 번째 데이터 배선(Dj)에 연결될 수 있다. 상기 드레인 전극은 상기 구동 트랜지스터(TR2)의 게이트 전극에 연결될 수 있다. 상기 스위칭 트랜지스터(TR1)는 상기 i번째 스캔 배선(Si)에 인가되는 주사 신호에 따라 상기 제j 번째 데이터 배선(Dj)에 인가되는 데이터 신호를 상기 구동 트랜지스터(TR2)에 전달할 수 있다.
상기 구동 트랜지스터(TR2)는 상기 게이트 전극과, 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 구동 트랜지스터(TR2)에 있어서, 상기 게이트 전극은 상기 스위칭 트랜지스터(TR1)에 연결되고, 상기 소스 전극은 상기 제1 전원 배선(ELVDD)에 연결되며, 상기 드레인 전극은 상기 발광 소자(OLED)에 연결될 수 있다.
상기 발광 소자(OLED)는 발광층과, 상기 발광층을 사이에 두고 서로 대향하는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 상기 애노드 전극은 상기 구동 트랜지스터(TR2)의 상기 드레인 전극에 연결될 수 있다. 상기 캐소드 전극은 상기 제2 전원 배선(ELVSS)에 연결되어 공통 전압이 인가될 수 있다. 상기 발광층은 상기 구동 트랜지스터(TR2)의 출력 신호에 따라 발광함으로써 광을 출사하거나 출하하지 않음으로써 영상을 표시할 수 있다. 여기서, 상기 발광층으로부터 출사되는 광은 상기 발광층의 재료에 따라 달라질 수 있으며, 컬러의 광 또는 백색의 광일 수 있다.
상기 커패시터(Cst)는 상기 구동 트랜지스터(TR2)의 상기 게이트 전극과 상기 소스 전극 사이에 연결되며, 상기 구동 트랜지스터(TR2)의 상기 게이트 전극에 입력되는 상기 데이터 신호를 충전하고 유지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부가 두 개의 트랜지스터(TR1, TR2)를 포함하는 것으로 설명하나, 이에 한정되는 것은 아니며, 상기 화소 회로부에 하나의 박막 트랜지스터와 커패시터, 또는 상기 화소 회로부에 셋 이상의 트랜지스터와 둘 이상의 커패시터를 구비할 수 있다. 예를 들어, 도 3b에 도시된 바와 같이 상기 화소 회로부는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 커패시터(Cst)를 포함할 수 있다. 상기 화소 회로부가 상기 제1 내지 제7 트랜지스터(T1 ~ T7)와 상기 커패시터(Cst)를 포함하는 경우, 각 화소(PXL)에 포함된 구성 요소들의 연결 관계는 다음과 같을 수 있다.
도 3b를 참조하면, 각 화소(PXL)는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 및 상기 커패시터(Cst)를 포함한 상기 화소 회로부 및 상기 화소 회로부에 연결된 상기 발광 소자(OLED)를 포함할 수 있다.
상기 발광 소자(OLED)의 애노드 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 전원 배선(ELVSS)에 접속될 수 있다. 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 광을 생성할 수 있다.
상기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원 배선(ELVDD)에 제공되는 제1 전원은 상기 제2 전원 배선(ELVSS)에 제공된 제2 전원보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원 배선(Vint)과 상기 발광 소자(OLED)의 상기 애노드 전극 사이에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 배선(Si+1)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 배선(Si+1)으로 스캔 신호가 공급될 때 턴-온 되어 상기 초기화 전원 배선(Vint)에 제공된 초기화 전원을 상기 발광 소자(OLED)의 상기 애노드 전극으로 공급할 수 있다. 여기서, 상기 초기화 전원은 제j 번째 데이터 배선(Dj)으로 제공된 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 발광 소자(OLED) 사이에 접속될 수 있다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 배선(Ei)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프 되고, 그 외의 경우에 턴-온 될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 전원 배선(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 상기 i번째 발광 제어 배선(Ei)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프 되고, 그 외의 경우에 턴-온 될 수 있다.
상기 제1 트랜지스터(T1: 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원 배선(ELVSS)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(OLED)의 상기 애노드 전극에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원 배선(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원 배선(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 배선(Si)에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 상기 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원 배선(Vint) 사이에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 배선(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 배선(Si-1)으로 스캔 신호가 공급될 때 턴-온 되어 상기 제1 노드(N1)로 상기 초기화 전원을 공급할 수 있다.
상기 제2 트랜지스터(T2)는 상기 제j 번째 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 i번째 스캔 배선(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온 되어 상기 제j 번째 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 상기 제1 전극을 전기적으로 접속시킬 수 있다.
상기 커패시터(Cst)는 상기 제1 전원 배선(ELVDD)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다. 도 4에 있어서, 설명의 편의를 위해 각 화소에 제공된 제1 및 제2 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 위주로 도시하였다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(Tdr, Tsw), 및 발광 소자(OLED)를 포함할 수 있다.
상기 기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화 플라스틱(FRP, Fiber glass reinforced plastic) 등으로도 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 기판(SUB)은 가요성(flexibility)을 갖는 재료로 이루어질 수 있다.
상기 기판(SUB)과 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 사이에는 제1 버퍼층(BFL1)이 배치될 수 있다. 상기 제1 버퍼층(BFL1)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 제1 버퍼층(BFL1)은 무기 절연 물질 및 유기 절연 물질 중 어느 하나를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제1 버퍼층(BFL1)은 유기 절연 물질에 비해 취성(brittle)인 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 버퍼층(BFL1)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다. 상기 제1 버퍼층(BFL1)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
상기 제1 트랜지스터(Tdr)는 상기 발광 소자(OLED)에 연결되어 상기 발광 소자(OLED)를 구동하는 구동 트랜지스터일 수 있다. 상기 제2 트랜지스터(Tsw)는 상기 제1 트랜지스터(Tdr)의 스위칭을 위한 스위칭 트랜지스터일 수 있다. 예를 들어, 상기 제1 트랜지스터(Tdr)는 도 3a에 도시된 구동 트랜지스터(TR2)이고, 상기 제2 트랜지스터(Tsw)는 도 3a에 도시된 스위칭 트랜지스터(TR1)일 수 있다. 또한, 상기 제1 트랜지스터(Tdr)는 도 3b에 도시된 제1 트랜지스터(T1)이고, 상기 제2 트랜지스터(Tsw)는 도 3b에 도시된 제2 트랜지스터(T2)일 수 있다.
상기 제1 트랜지스터(Tdr)는 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
상기 제1 반도체층(SCLD)은 상기 제1 버퍼층(BFL1) 상에 배치될 수 있다. 상기 제1 반도체층(SCLD)은 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)과 각각 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 상기 제1 반도체층(SCLD)은 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘 중 어느 하나를 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 제1 게이트 절연층(GI1)을 사이에 두고 상기 제1 반도체층(SCLD) 상에 제공된 제1 게이트 하부 전극(GE1_L) 및 제2 게이트 절연층(GI2)을 사이에 두고 상기 제1 게이트 하부 전극(GE1_L) 상에 제공된 제1 게이트 상부 전극(GE1_U)을 포함할 수 있다. 상기 제1 게이트 하부 전극(GE1_L)과 상기 제1 게이트 상부 전극(GE1_U)은 상기 제2 게이트 절연층(GI2)을 사이에 두고 중첩될 수 있다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1) 각각은 제2 버퍼층(BFL2), 층간 절연층(ILD), 상기 제2 및 제1 게이트 절연층(GI2, GI1)을 차례로 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)의 소스 영역 및 드레인 영역에 연결될 수 있다. 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 서로 이격되어 배치될 수 있다.
상기 제2 트랜지스터(Tsw)는 상기 기판(SUB) 상의 상기 제2 버퍼층(BFL2) 상에 제공될 수 있다. 상기 제2 트랜지스터(Tsw)는 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 반도체층(SCLS)은 상기 제2 버퍼층(BFL2) 상에 제공될 수 있다. 상기 제2 반도체층(SCLS)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계 금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
또한, 상기 제2 반도체층(SCLS)은 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)과 각각 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역과 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
상기 제2 게이트 전극(GE2)은 제3 게이트 절연층(GI3)을 사이에 두고 상기 제2 반도체층(SCLS) 상에 제공될 수 있다.
상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2) 각각은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLS)의 소스 영역 및 드레인 영역에 연결될 수 있다. 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 서로 이격되어 배치될 수 있다.
상기 발광 소자(OLED)는 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 상에 제공될 수 있다. 상기 발광 소자(OLED)는 제1 및 제2 전극(AD, CD)과, 두 전극(AD, CD) 사이에 제공된 발광층(EML)을 포함할 수 있다. 여기서, 상기 제1 및 제2 전극(AD, CD) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode)전극일 수 있다. 예를 들어, 상기 제1 전극(AD)이 애노드 전극일 수 있으며 상기 제2 전극(CD)이 캐소드 전극일 수 있다. 상기 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD)이 반사형 전극이고, 상기 제2 전극(CD)이 투과형 전극일 수 있다. 본 발명의 일 실시예에서는, 상기 발광 소자(OLED)가 전면 발광형 유기 발광 소자이며, 상기 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
상기 제1 전극(AD)은 보호층(PSV)을 관통하는 컨택 홀을 통해 상기 제1 트랜지스터(Tdr)의 상기 제1 드레인 전극(DE1)에 연결될 수 있다. 상기 발광층(EML)은 화소 정의막(PDL)에 의해 표면이 노출된 상기 제1 전극(AD) 상에 제공되며 컬러의 광 및/또는 백색의 광을 출사할 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML) 상에 제공될 수 있다.
한편, 상기 기판(SUB)과 상기 제2 트랜지스터(Tsw) 사이에는 크랙 차단층(CBL)이 배치될 수 있다.
상기 크랙 차단층(CBL)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 크랙 차단층(CBL)은 상기 크랙 차단층(CBL)의 하부에 배치되는 상기 제1 버퍼층(BFL1), 상기 제1 및 제2 게이트 절연층(GI1, GI2)에 크랙이 발생하는 경우, 방벽의 역할을 하여 상기 크랙의 전파를 차단할 수 있다. 이로 인해, 상기 크랙이 상기 제2 트랜지스터(Tsw)로 진행하는 것을 차단할 수 있다.
상기 크랙 차단층(CBL)은 상기 기판(SUB) 상에서 상기 제2 트랜지스터(Tsw)가 제공되는 영역에만 배치되어 상기 제2 트랜지스터(Tsw)의 상기 제2 반도체층(SCLS)과 중첩될 수 있다. 상기 크랙 차단층(CBL)은 상기 제1 트랜지스터(Tdr)의 상기 제1 게이트 상부 전극(GE1_U)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 예를 들어, 상기 크랙 차단층(CBL) 및 상기 제1 게이트 상부 전극(GE1_U)은 도전성 재료를 포함할 수 있다. 예를 들어, 상기 도전성 재료로는 최대 탄성 변형이 이루어지는 영역에서도 크랙이 발생하지 않고 가소성(plasticity) 변형만 일어나는 연성(Ductile)의 금속을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 연성(Ductile)의 금속으로는 티타늄(Ti), 구리(Cu), 알루미늄(Al), 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 본 발명의 일 실시예에 있어서, 상기 크랙 차단층(CBL)은 단일막 또는 다중막으로 이루어질 수 있다. 예를 들어, 상기 다중막으로는 TiNx/Al, TiNx/Al-alloy, Ti/Cu 등을 포함하는 이중막 또는 Ti/TiNx/Al, Ti/TiNx/Al-alloy 등을 포함하는 삼중막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 크랙 차단층(CBL)은 1000Å 내지 10000Å 정도의 두께를 가질 수 있다.
한편, 상기 표시 장치는 상기 제1 트랜지스터(Tdr)의 상기 제1 게이트 전극(GE1)과 상기 제1 소스 전극(SE1) 사이에 연결되는 커패시터(미도시)를 포함할 수 있다. 상기 커패시터는 상기 제1 트랜지스터(Tdr)의 상기 제1 게이트 전극(GE1)에 입력되는 데이터 신호를 충전하고 유지할 수 있다. 이러한 상기 커패시터는 상기 제1 게이트 하부 전극(GE1_L)과 동일한 층에 제공되는 제1 커패시터 전극(미도시) 및 상기 제1 게이트 상부 전극(GE1_U)과 동일한 층에 제공되는 제2 커패시터 전극(미도시)을 포함할 수 있다.
하기에서는, 다시 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 상기 제1 버퍼층(BFL1)이 제공될 수 있다. 상기 제1 버퍼층(BFL1)은 상기 제1 트랜지스터(Tdr)에 불순물이 확산되는 것을 방지할 수 있다. 상기 제1 버퍼층(BFL1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 제1 버퍼층(BFL1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다. 상기 제1 버퍼층(BFL1)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 버퍼층(BFL1)은 상기 기판(SUB)을 보호하는 배리어층을 더 포함할 수 있다.
상기 제1 버퍼층(BFL1) 상에는 상기 제1 반도체층(SCLD)이 제공될 수 있다. 상기 제1 반도체층(SCLD)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 이루어진 반도체 패턴을 포함할 수 있다.
상기 제1 반도체층(SCLD) 상에 상기 제1 게이트 절연층(GI1)이 제공될 수 있다. 상기 제1 게이트 절연층(GI1)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 상기 제1 게이트 절연층(GI1)은 실리콘 질화물, 실리콘, 산화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 제1 게이트 절연층(GI1) 상에 상기 제1 게이트 하부 전극(GE1_L)이 제공될 수 있다. 상기 제1 게이트 하부 전극(GE1_L)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제1 게이트 하부 전극(GE1_L)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 게이트 하부 전극(GE1_L) 상에 상기 제2 게이트 절연층(GI2)이 제공될 수 있다. 상기 제2 게이트 절연층(GI2)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 상기 제2 게이트 절연층(GI2)은 실리콘 질화물, 실리콘, 산화물, 실리콘 산질화물 등을 포함할 수 있다. 또한, 상기 제2 게이트 절연층(GI2)은 상기 제1 게이트 절연층(GI1)과 동일한 물질을 포함할 수 있다.
상기 제2 게이트 절연층(GI2) 상에 상기 제1 게이트 상부 전극(GE1_U) 및 상기 크랙 차단층(CBL)이 제공될 수 있다. 상기 제1 게이트 상부 전극(GE1_U)과 상기 크랙 차단층(CBL)은 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 게이트 상부 전극(GE1_U)과 상기 크랙 차단층(CBL)은 연성(Ductile)의 금속을 포함하는 도전성 재료로 구성될 수 있다.
상기 제1 게이트 상부 전극(GE1_U) 및 상기 크랙 차단층(CBL)이 제공된 상기 기판(SUB) 상에 상기 제2 버퍼층(BFL2)이 제공될 수 있다. 상기 제2 버퍼층(BFL2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막일 수 있다.
상기 제2 버퍼층(BFL2) 상에 상기 제2 반도체층(SCLS)이 제공될 수 있다. 상기 제2 반도체층(SCLS)은 산화물 반도체를 포함할 수 있다.
상기 제2 반도체층(SCLS) 상에는 상기 제3 게이트 절연층(GI3)이 제공될 수 있다. 상기 제3 게이트 절연층(GI3)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 제3 게이트 절연층(GI3)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. 여기서, 상기 제3 게이트 절연층(GI3)은 상기 제2 반도체층(SCLS)의 일부 영역, 예를 들어, 상기 채널 영역과 중첩되도록 패터닝될 수 있다.
상기 제3 게이트 절연층(GI3) 상에 상기 제2 게이트 전극(GE2)이 제공될 수 있다. 상기 제2 게이트 전극(GE2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제2 게이트 전극(GE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제2 게이트 전극(GE2)이 제공된 상기 기판(SUB) 상에 상기 층간 절연층(ILD)이 제공될 수 있다. 상기 층간 절연층(ILD)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막일 수 있다. 본 발명의 일 실시예에 있어서, 상기 층간 절연층(ILD)은 유기 절연막일 수 있다.
상기 층간 절연층(ILD) 상에 상기 제1 및 제2 소스 전극(SE1, SE2)과 상기 제1 및 제2 드레인 전극(DE1, DE2)이 제공될 수 있다. 상기 제1 및 제2 소스 전극(SE1, SE2)과 상기 제1 및 제2 드레인 전극(DE1, DE2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 제1 및 제2 소스 전극(SE1, SE2)과 상기 제1 및 제2 드레인 전극(DE1, DE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 및 제2 게이트 절연층(GI1, GI2), 상기 제2 버퍼층(BFL2), 및 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)의 상기 소스 영역에 접촉될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제1 및 제2 게이트 절연층(GI1, GI2), 상기 제2 버퍼층(BFL2), 및 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)의 상기 드레인 영역에 접촉될 수 있다.
상기 제2 소스 전극(SE2)은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLS)의 상기 소스 영역에 접촉될 수 있다. 상기 제2 드레인 전극(DE2)은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLS)의 상기 드레인 영역에 접촉될 수 있다.
상기 제1 및 제2 트랜지스터(Tdr, Tsw) 상에는 상기 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호층(PSV)은 무기 보호층 및 유기 보호층 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호층(PSV)은 상기 제1 및 제2 트랜지스터(Tdr, Tsw)를 커버하는 상기 무기 보호층 및 상기 무기 보호층 상에 배치되는 유기 보호층을 포함할 수 있다.
상기 무기 보호층은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호층은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 유기 보호층은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 제1 전극(AD)이 제공될 수 있다. 상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 컨택 홀을 통해 상기 제1 드레인 전극(DE1)에 연결될 수 있다. 상기 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 제1 드레인 전극(DE1)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 전극(AD)이 배치된 상기 보호층(PSV) 상에는 상기 제1 전극(AD)의 일부, 예를 들면, 상기 제1 전극(AD)의 상면을 노출시키는 상기 화소 정의막(PDL)이 배치될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 제1 전극(AD)의 노출된 표면 상에 상기 발광층(EML)이 제공될 수 있다.
상기 발광층(EML)은 저분자 또는 고분자 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
상기 발광층(EML)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 상기 발광층(EML)이 다중층으로 제공되는 경우, 홀 주입층(Hole Injection Layer), 홀 수송층(Hole Transport Layer), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer), 전자 주입층(Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 물론 상기 발광층(EML)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 상기 발광층(EML)의 적어도 일부는 복수 개의 제1 전극(AD)들에 걸쳐서 일체로 형성될 수 있으며, 복수 개의 제1 전극(AD)들 각각에 대응하도록 개별적으로 제공될 수도 있다. 상기 발광층(EML)에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 발광층(EML) 상에 상기 제2 전극(CD)이 제공될 수 있다. 상기 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광의 일부는 투과시키고, 상기 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
상기 제2 전극(CD)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)에서 출사된 광 중 일부는 상기 제2 전극(CD)을 투과하지 못하고, 상기 제2 전극(CD)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 상기 반사막 및 상기 제2 전극(CD) 사이에서, 상기 발광층(EML)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 상기 표시 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 상기 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 상기 발광층(EML)에서 출사된 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 봉지 부재(SLM)가 제공될 수 있다. 상기 봉지 부재(SLM)는 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지 부재(SLM)는 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 봉지 부재(SLM)는 무기막, 및 상기 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(OLED)를 외부 환경과 격리하기 위해 상기 봉지 부재(SLM)를 적용함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 발광 소자(OLED)를 외부 환경과 격리하기 위해 상기 봉지 부재(SLM) 대신 봉지 기판이 적용될 수도 있다. 상기 봉지 기판을 이용하여 상기 발광 소자(OLED)를 외부 환경과 격리하는 경우, 상기 봉지 부재(SLM)는 생략될 수 있다.
일반적으로, 상기 제1 및 제2 트랜지스터(Tdr, Tsw)로의 불순물 확산을 차단하는 상기 제1 버퍼층(BFL1)은 무기 절연 물질로 이루어질 수 있다. 상기 무기 절연 물질은 유기 절연 물질에 비해 취성(brittle)이므로, 상기 표시 장치로 가해지는 외부의 충격에 의해 상기 제1 버퍼층(BFL1)에서 크랙이 발생할 수 있다. 또한, 상기 표시 장치의 폴딩 또는 롤링 시에 가해지는 응력에 의해 상기 제1 버퍼층(BFL1)에서 상기 크랙이 발생할 수 있다.
상기 제1 버퍼층(BFL1)에서 발생된 상기 크랙은 무기 절연 물질로 이루어진 상기 제1 및 제2 게이트 절연층(GI1, GI2)으로 진행되어 상기 제2 트랜지스터(Tsw)의 상기 제2 반도체층(SCLS)까지 전파될 수 있다. 상기 제2 반도체층(SCLS)으로 전파된 상기 크랙으로 인해, 상기 제2 반도체층(SCLS)에 불량이 발생하여 상기 제2 트랜지스터(Tsw)의 소자 특성이 저하될 수 있다. 결국, 상기 표시 장치의 신뢰성이 저하될 수 있다.
이에, 본 발명에서는 상기 크랙 차단층(CBL)을 상기 제2 반도체층(SCLS) 하부에 배치하여, 상기 제1 버퍼층(BFL1)에서 발생된 상기 크랙이 상기 제2 반도체층(SCLS)으로 진행하는 것을 차단할 수 있다. 이를 위해, 상기 크랙 차단층(CBL)은 최대 탄성 변형이 이루어지는 영역에서도 크랙이 발생되지 않고 가소성(plasticity) 변형만 일어나는 연성(Ductile)의 금속으로 이루어질 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 상기 크랙 차단층(CBL)을 이용하여 상기 제1 버퍼층(BFL1)에서 발생된 상기 크랙이 상기 제2 반도체층(SCLS)으로 진행되는 것을 차단하여 상기 제2 트랜지스터(Tsw)의 고유한 소자 특성을 유지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치의 신뢰성이 향상될 수 있다.
도 5a 내지 도 5k는 도 4에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4 및 도 5a를 참조하면, 기판(SUB) 상에 무기 절연 물질을 포함하는 제1 버퍼층(BFL1)을 형성한다. 이어, 상기 제1 버퍼층(BFL1) 상에 제1 반도체 물질층(SCM1)을 형성한다.
도 4 및 도 5b를 참조하면, 제1 반도체 물질층(도 5a의 SCM1 참고) 상에 제1 게이트 절연층(GL1)을 형성한다. 이어, 상기 제1 게이트 절연층(GL1) 상에 상기 제1 반도체 물질층(SCM1)의 일부와 중첩하는 제1 게이트 하부 전극(GE1_L)을 형성한다.
상기 제1 게이트 하부 전극(GE1_L)을 도핑 방지층으로 사용하여 상기 제1 반도체 물질층(SCM1)에 불순물을 도핑하여 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 제1 반도체층(SCLD)을 형성한다.
도 4 및 도 5c를 참조하면, 제1 반도체층(SCLD) 상에 제2 게이트 절연층(GI)을 형성한다. 상기 제2 게이트 절연층(GI2) 상에 제1 게이트 상부 전극(GE1_U) 및 크랙 차단층(CBL)을 형성한다.
도 4 및 도 5d를 참조하면, 제1 게이트 상부 전극(GE1_U) 및 크랙 차단층(CBL) 상에 제2 버퍼층(BFL2)을 형성한다. 상기 제2 버퍼층(BFL2) 상에 제2 반도체 물질층(SCM2)을 형성한다. 상기 제2 반도체 물질층(SCM2)은 상기 크랙 차단층(CBL)에 대응되도록 상기 제2 버퍼층(BFL2) 상에 형성될 수 있다.
도 4 및 도 5e를 참조하면, 제2 반도체 물질층(도 5d의 SCM2 참고) 상에 제3 게이트 절연층(GI3)을 형성한다. 상기 제3 게이트 절연층(GI3)은 상기 제2 반도체 물질층(SCM2)의 일부와 중첩되도록 패터닝될 수 있다. 상기 제3 게이트 절연층(GI3) 상에 제2 게이트 전극(GE2)을 형성한다. 상기 제2 게이트 전극(GE2)을 도핑 방지층으로 이용하여 불순물을 주입하여 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 제2 반도체층(SCLS)을 형성한다.
도 4 및 도 5f를 참조하면, 제2 게이트 전극(GE2)이 형성된 상기 기판(SUB) 상에 층간 절연층(ILD)을 형성한다. 상기 층간 절연층(ILD)은 제2 반도체층(SCLS)의 소스 영역 및 드레인 영역을 각각 노출시키는 컨택 홀을 포함하도록 패터닝될 수 있다. 또한, 상기 층간 절연층(ILD), 제2 버퍼층(BFL2), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)은 제1 반도체층(SCLD)의 소스 영역 및 드레인 영역을 각각 노출시키는 컨택 홀을 포함하도록 동시에 패터닝될 수 있다.
도 4 및 도 5g를 참조하면, 층간 절연층(ILD) 상에 제1 및 제2 소스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)을 형성한다. 상기 제1 소스 전극(SE1)은 제1 반도체층(SCLD)의 소스 영역에 접촉되고, 상기 제1 드레인 전극(DE1)은 상기 제1 반도체층(SCLD)의 드레인 영역에 접촉될 수 있다. 상기 제2 소스 전극(SE2)은 제2 반도체층(SCLS)의 소스 영역에 접촉되고, 상기 제2 드레인 전극(DE2)은 상기 제2 반도체층(SCLS)의 드레인 영역에 접촉될 수 있다.
도 4 및 도 5h를 참조하면, 제1 및 제2 소스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2) 상에 보호층(PSV)을 형성한다. 상기 보호층(PSV)은 상기 제1 드레인 전극(DE1)의 일부를 노출시키는 컨택 홀을 포함하도록 패터닝될 수 있다.
도 4 및 도 5i를 참조하면, 보호층(PSV) 상에 제1 전극(AD)을 형성한다. 상기 제1 전극(AD)은 상기 보호층(PSV)에 제공된 컨택 홀을 통해 제1 드레인 전극(DE1)에 연결될 수 있다.
도 4 및 도 5j를 참조하면, 제1 전극(AD)이 형성된 기판(SUB) 상에 화소 정의막(PDL)을 형성한다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 표면 일부를 노출하도록 패터닝될 수 있다.
도 4 및 도 5k를 참조하면, 표면 일부가 노출된 제1 전극(AD) 상에 발광층(EML)을 형성한다. 이어, 상기 발광층(EML) 상에 제2 전극(CD)을 형성하고, 상기 제2 전극(CD)을 커버하는 봉지 부재(SLM)를 형성한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(Tdr, Tsw), 및 발광 소자(OLED)를 포함할 수 있다.
상기 기판(SUB)과 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 사이에는 제1 버퍼층(BFL1)이 배치될 수 있다. 상기 제1 버퍼층(BFL1)은 무기 절연 물질을 포함할 수 있다.
상기 제1 트랜지스터(Tdr)는 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 제1 반도체층(SCLD)은 상기 제1 버퍼층(BFL1) 상에 배치되며 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 이루어진 반도체 패턴을 포함할 수 있다. 상기 제1 게이트 전극(GE1)은 제1 게이트 절연층(GI1)을 사이에 두고 상기 제1 반도체층(SCLD) 상에 제공된 제1 게이트 하부 전극(GE1_L) 및 제2 게이트 절연층(GI2)을 사이에 두고 상기 제1 게이트 하부 전극(GE1_L) 상에 제공된 제1 게이트 상부 전극(GE1_U)을 포함할 수 있다. 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1) 각각은 층간 절연층(ILD), 제2 버퍼층(BFL2), 상기 제2 및 제1 게이트 절연층(GI2, GI1)을 차례로 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)에 연결될 수 있다.
상기 제2 트랜지스터(Tsw)는 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 상기 제2 반도체층(SCLS)은 제2 버퍼층(BFL2) 상에 제공되며 산화물 반도체를 포함할 수 있다. 상기 제2 게이트 전극(GE2)은 제3 게이트 절연층(GI3)을 사이에 두고 상기 제2 반도체층(SCLS) 상에 제공될 수 있다. 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2) 각각은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLS)에 연결될 수 있다.
상기 발광 소자(OLED)는 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 상에 제공될 수 있다. 상기 발광 소자(OLED) 상에는 상기 발광 소자(OLED)를 커버하는 봉지 부재(SLM)가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 버퍼층(BFL2)은 상기 제2 게이트 절연층(GI2)과 상기 제2 반도체층(SCLS) 사이에서 상기 기판(SUB) 전면에 제공될 수 있다. 상기 제2 버퍼층(BFL2)은 상기 제2 트랜지스터(Tsw) 하부에 배치되는 상기 제1 버퍼층(BFL1)에서 크랙이 발생하는 경우, 방벽의 역할을 하여 상기 크랙의 전파를 차단하는 크랙 차단층일 수 있다. 또한, 상기 제2 버퍼층(BFL2)은 5000Å 내지 30000Å 정도의 두께를 가질 수 있다.
특히, 상기 제2 버퍼층(BFL2)은 유기 재료를 포함하는 유기 절연 물질을 포함할 수 있다. 상기 유기 절연 물질로는 최대 탄성 변형이 이루어지는 영역에서도 크랙이 발생하지 않고 가소성(plasticity) 변형만 일어나는 가소성 유기 재료를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 가소성 유기 재료는 폴리이미드(PI, polyimide) 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin), 폴리아미드(polyamide), 폴리아릴에테르(PAE, polyarylether), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocylobutene), 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile) 중 적어도 어느 하나를 포함할 수 있다.
취성(brittle)인 상기 제1 버퍼층(BFL1)에서 크랙이 발생하더라도, 상기 제2 버퍼층(BFL2)의 재료적 특성으로 인해 상기 크랙이 상기 제2 반도체층(SCLS)까지 진행되는 것이 차단될 수 있다. 이로 인해, 상기 제2 트랜지스터(Tsw)의 고유한 소자 특성이 유지될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다. 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(Tdr, Tsw), 및 발광 소자(OLED)를 포함할 수 있다.
상기 기판(SUB)과 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 사이에는 제1 버퍼층(BFL1)이 배치될 수 있다. 상기 제1 버퍼층(BFL1)은 무기 절연 물질을 포함할 수 있다.
상기 제1 트랜지스터(Tdr)는 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 제2 트랜지스터(Tsw)는 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 두 전극(AD, CD) 사이에 배치된 발광층(EML)을 포함할 수 있다.
이하, 다시 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 상기 제1 버퍼층(BFL1)이 제공될 수 있다. 상기 제1 버퍼층(BFL1)은 상기 제1 및 제2 트랜지스터(Tdr, Tsw)에 불순물이 확산되는 것을 방지할 수 있다.
상기 제1 버퍼층(BFL1) 상에는 상기 제1 반도체층(SCLD)이 제공될 수 있다. 상기 제1 반도체층(SCLD)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 이루어진 반도체 패턴을 포함할 수 있다.
상기 제1 반도체층(SCLD) 상에는 제1 게이트 절연층(GI1)이 제공될 수 있다.상기 제1 게이트 절연층(GI1) 상에는 제1 게이트 하부 전극(GE1_L)이 제공될 수 있다. 상기 제1 게이트 하부 전극(GE1_L) 상에는 제2 게이트 절연층(GI2)이 제공될 수 있다. 상기 제2 게이트 절연층(GI2) 상에는 제1 게이트 상부 전극(GE1_U)이 제공될 수 있다. 상기 제1 게이트 상부 전극(GE1_U) 상에는 제2 버퍼층(BFL2)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 아일랜드 형태로 패터닝되어 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB)의 일부 영역에만 배치될 수 있다. 즉, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB)의 일부 영역을 제외하고 나머지 영역에서 제거될 수 있다. 이로 인해, 상기 제1 버퍼층(BFL1)의 표면을 노출시키는 개구부가 상기 기판(SUB) 상에 제공될 수 있다.
상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)이 제거된 상기 기판(SUB) 상에 상기 제2 반도체층(SCLS)이 제공될 수 있다. 즉, 상기 제2 반도체층(SCLS)은 상기 개구부에 의해 표면이 노출된 상기 제1 버퍼층(BFL1) 상에 제공될 수 있다. 이로 인해, 상기 제1 트랜지스터(Tdr)의 상기 제1 반도체층(SCLD)과 상기 제2 트랜지스터(Tsw)의 상기 제2 반도체층(SCLS)은 동일한 층, 즉, 상기 제1 버퍼층(BFL1) 상에 제공될 수 있다.
상기 제2 반도체층(SCLS) 상에는 제3 게이트 절연층(GI3)이 제공될 수 있다. 상기 제3 게이트 절연층(GI3)은 상기 제2 반도체층(SCLS)의 일부 영역, 예를 들어, 채널 영역과 중첩되도록 패터닝될 수 있다.
상기 제3 게이트 절연층(GI3) 상에 상기 제2 게이트 전극(GE2)이 제공될 수 있다.
상기 제2 게이트 전극(GE2)이 제공된 상기 기판(SUB) 상에 층간 절연층(ILD)이 제공될 수 있다.
상기 층간 절연층(ILD) 상에 상기 제1 및 제2 소스 전극(SE1, SE2)과 상기 제1 및 제2 드레인 전극(DE1, DE2)이 제공될 수 있다.
상기 제1 소스 전극(SE1)은 상기 층간 절연층(ILD), 상기 제2 버퍼층(BFL2), 상기 제2 및 제1 게이트 절연층(GI2, GI1)을 차례로 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)의 소스 영역에 접촉될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 층간 절연층(ILD), 상기 제2 버퍼층(BFL2), 상기 제2 및 제1 게이트 절연층(GI2, GI1)을 차례로 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)의 드레인 영역에 접촉될 수 있다.
상기 제2 소스 전극(SE2)은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLD)의 소스 영역에 접촉될 수 있다. 상기 제2 드레인 전극(DE2)은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLD)의 드레인 영역에 접촉될 수 있다.
상기 제1 및 제2 트랜지스터(Tdr, Tsw) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 발광 소자(OLED)가 제공될 수 있다.
본 발명의 일 실시예에서, 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB)의 일부 영역에만 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)이 배치되도록 하기 위해, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 패터닝될 수 있다. 이러한 경우, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB) 상에서 아일랜드 형태를 가지며 상기 제2 트랜지스터(Tsw)가 제공되는 상기 기판(SUB) 상에서 제거될 수 있다. 이하, 설명의 편의를 위해 상기 기판(SUB) 상에서 아일랜드 형태를 갖는 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)을 아일랜드 절연 패턴이라고 지칭한다.
본 발명의 일 실시예에 있어서, 상기 제2 트랜지스터(Tsw)가 제공되는 상기 기판(SUB) 상에는 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)이 제거된 개구부가 제공될 수 있다.
상술한 바와 같이, 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB) 상에는 상기 아일랜드 절연 패턴이 제공되고, 상기 제2 트랜지스터(Tsw)가 제공되는 상기 기판(SUB) 상에는 상기 개구부가 제공될 수 있다. 상기 기판(SUB) 상에 제공된 상기 아일랜드 절연 패턴과 상기 개구부는 외부의 충격에 의해 상기 표시 장치에 가해지는 응력과 폴딩에 의해 상기 표시 장치에 가해지는 응력을 구조적으로 완화시켜 상기 제1 버퍼층(BFL1)에서의 크랙 발생을 최소화할 수 있다.
도 8a 내지 도 8l은 도 7에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7 및 도 8a를 참조하면, 기판(SUB) 상에 제1 버퍼층(BFL1)을 형성한다. 이어, 상기 제1 버퍼층(BFL1) 상에 제1 반도체 물질층(SCM1)을 형성한다.
도 7 및 도 8b를 참조하면, 제1 반도체 물질층(도 8a의 SCM1 참고) 상에 제1 게이트 절연 물질층(GL1')을 형성한다. 이어, 상기 제1 게이트 절연 물질층(GL1') 상에 상기 제1 반도체 물질층(SCM1)의 일부와 중첩하는 제1 게이트 하부 전극(GE1_L)을 형성한다.
상기 제1 게이트 하부 전극(GE1_L)을 도핑 방지층으로 사용하여 상기 제1 반도체 물질층(SCM1)에 불순물을 도핑하여 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 제1 반도체층(SCLD)을 형성한다.
도 7 및 도 8c를 참조하면, 제1 반도체층(SCLD) 상에 제2 게이트 절연 물질층(GI2')을 형성한다. 상기 제2 게이트 절연 물질층(GI2') 상에 제1 게이트 상부 전극(GE1_U)을 형성한다. 이어, 상기 제1 게이트 상부 전극(GE1_U) 상에 제2 버퍼 물질층(BFL2')을 형성한다.
도 7 및 도 8d를 참조하면, 제2 버퍼 물질층(도 8c의 BFL2' 참고), 제2 게이트 절연 물질층(도 8c의 GI2' 참고), 및 제1 게이트 절연 물질층(도 8c의 GI1' 참고)을 제1 반도체층(SCLD)이 제공되는 기판(SUB) 상에만 배치되도록 동시에 패터닝한다. 상기 기판(SUB)의 일부 영역에만 제공되도록 패터닝된 상기 제1 게이트 절연 물질층(GI1')은 제1 게이트 절연층(GI1)이 되고, 상기 제2 게이트 절연 물질층(GI2')은 제2 게이트 절연층(GI2)이 되며, 상기 제2 버퍼 물질층(BFL2')은 제2 버퍼층(BFL2)이 될 수 있다. 여기서, 후속 공정에 의해 형성될 제2 반도체층이 제공되는 상기 기판(SUB) 상에는 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)이 제거된 개구부가 제공될 수 있다.
도 7 및 도 8e를 참조하면, 제2 버퍼층(BFL2)을 포함하는 기판(SUB) 상에 제2 반도체 물질층(SCM2)을 형성한다. 상기 제2 반도체 물질층(SCM2)은 개구부에 의해 표면이 노출된 제1 버퍼층(BFL1) 상에 형성될 수 있다. 상기 제2 반도체 물질층(SCM2)은 제1 반도체층(SCLD)과 동일한 층, 즉, 상기 제1 버퍼층(BFL1) 상에 배치될 수 있다.
도 7 및 도 8f를 참조하면, 제2 반도체 물질층(도 8e의 SCM2 참고) 상에 제3 게이트 절연층(GI3)을 형성한다. 상기 제3 게이트 절연층(GI3)은 상기 제2 반도체 물질층(SCM2)의 일부와 중첩되도록 패터닝될 수 있다. 상기 제3 게이트 절연층(GI3) 상에 제2 게이트 전극(GE2)을 형성한다. 상기 제2 게이트 전극(GE2)을 도핑 방지층으로 이용하여 불순물을 주입하여 소스 영역, 드레인 영역, 및 채널 영역을 포함하는 제2 반도체층(SCLS)을 형성한다.
도 7 및 도 8g를 참조하면, 제2 게이트 전극(GE2)을 포함하는 기판(SUB) 전면에 층간 절연층(ILD)을 형성한다.
여기서, 제2 반도체층(SCLS)에 대응되는 상기 층간 절연층(ILD)은 상기 제2 반도체층(SCLS)의 소스 영역 및 드레인 영역을 각각 노출시키는 컨택 홀을 포함하도록 패터닝될 수 있다. 또한, 제1 반도체층(SCLD)에 대응되는 상기 층간 절연층(ILD), 제2 버퍼층(BFL2), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)은 상기 제1 반도체층(SCLD)의 소스 영역 및 드레인 영역을 각각 노출시키는 컨택 홀을 포함하도록 동시에 패터닝될 수 있다.
도 7 및 도 8h를 참고하면, 층간 절연층(ILD) 상에 제1 및 제2 소스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)을 형성한다.
도 7 및 도 8i를 참고하면, 제1 및 제2 소스 전극(SE1, SE2), 제1 및 제2 드레인 전극(SE2, DE2) 상에 보호층(PSV)을 형성한다. 상기 보호층(PSV)은 상기 제1 드레인 전극(DE1)의 일부를 노출시키는 컨택 홀을 포함하도록 패터닝될 수 있다.
도 7 및 도 8j를 참고하면, 보호층(PSV) 상에 제1 전극(AD)을 형성한다. 상기 제1 전극(AD)은 상기 보호층(PSV)에 제공된 컨택 홀을 통해 제1 드레인 전극(DE1)에 연결될 수 있다.
도 7 및 도 8k를 참고하면, 제1 전극(AD)이 형성된 기판(SUB) 상에 화소 정의막(PDL)을 형성한다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 표면 일부를 노출하도록 패터닝될 수 있다.
도 7 및 도 8l을 참고하면, 표면 일부가 노출된 제1 전극(AD) 상에 발광층(EML)을 형성한다. 이어, 상기 발광층(EML) 상에 제2 전극(CD)을 형성하고, 상기 제2 전극(CD)을 커버하는 봉지 부재(SLM)을 형성한다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(Tdr, Tsw), 및 발광 소자(OLED)를 포함할 수 있다.
상기 기판(SUB)과 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 사이에는 제1 버퍼층(BFL1)이 배치될 수 있다. 상기 제1 버퍼층(BFL1)은 무기 절연 물질을 포함할 수 있다.
상기 제1 트랜지스터(Tdr)는 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
상기 제1 반도체층(SCLD)은 상기 제1 버퍼층(BFL1) 상에 배치되며 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 이루어진 반도체 패턴을 포함할 수 있다. 상기 제1 게이트 전극(GE1)은 제1 게이트 절연층(GI1)을 사이에 두고 상기 제1 반도체층(SCLD) 상에 제공된 제1 게이트 하부 전극(GE1_L) 및 제2 게이트 절연층(GI2)을 사이에 두고 상기 제1 게이트 하부 전극(GE1_L) 상에 제공된 제1 게이트 상부 전극(GE1_U)을 포함할 수 있다. 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1) 각각은 층간 절연층(ILD), 평탄화층(PLL), 제2 버퍼층(BFL2), 상기 제2 및 제1 게이트 절연층(GI2, GI1)을 차례로 관통하는 컨택 홀을 통해 상기 제1 반도체층(SCLD)에 연결될 수 있다.
상기 제2 트랜지스터(Tsw)는 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 반도체층(SCLS)은 상기 평탄화층(PLL) 상에 제공되며 산화물 반도체를 포함할 수 있다. 상기 제2 게이트 전극(GE2)은 제3 게이트 절연층(GI3)을 사이에 두고 상기 제2 반도체층(SCLS) 상에 제공될 수 있다. 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2) 각각은 상기 평탄화층(PLL)을 관통하는 컨택 홀을 통해 상기 제2 반도체층(SCLS)에 연결될 수 있다.
상기 발광 소자(OLED)는 상기 제1 및 제2 트랜지스터(Tdr, Tsw) 상에 제공될 수 있다. 상기 발광 소자(OLED) 상에는 상기 발광 소자(OLED)를 커버하는 봉지 부재(SLM)가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 무기 절연 물질을 포함하며, 아일랜드 형태로 패터닝되어 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB)이 일부 영역에만 배치될 수 있다. 즉, 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 및 상기 제2 버퍼층(BFL2)은 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB)의 일부 영역을 제외하고 나머지 영역, 예를 들어, 상기 제2 트랜지스터(Tsw)가 제공되는 영역에서 제거될 수 있다. 이로 인해, 상기 제1 버퍼층(BFL1)의 표면을 노출시키는 개구부가 상기 기판(SUB) 상에 제공될 수 있다.
상술한 바와 같이, 상기 제1 트랜지스터(Tdr)가 제공되는 상기 기판(SUB) 상에는 아일랜드 형태로 패터닝된 상기 제1 및 제2 게이트 절연층(GI1, GI), 상기 제2 버퍼층(BFL2)이 제공되고, 상기 제2 트랜지스터(Tsw)가 제공되는 상기 기판(SUB) 상에는 상기 개구부가 제공될 수 있다. 이러한 구조는 외부의 충격에 의해 상기 표시 장치에 가해지는 응력과 폴딩에 의해 상기 표시 장치에 가해지는 응력을 완화시킬 수 있다.
또한, 본 발명의 일 실시예에 있어서, 상기 평탄화층(PLL)은 상기 제2 반도체층(SCLS)과 상기 기판(SUB) 사이에 배치되어 상기 기판(SUB) 전면에 제공될 수 있다. 상기 평탄화층(PLL)은 상기 기판(SUB) 상에서 상기 아일랜드 형태로 패터닝된 상기 제1 및 제2 게이트 절연층(GI1, GI), 상기 제2 버퍼층(BFL2)과 상기 개구부에 의해 발생되는 단차를 완만하게 하여 상기 제2 반도체층(SCLS)이 제공되는 계면을 평탄화시킬 수 있다.
이러한 평탄화층(PLL)은 상기 제1 버퍼층(BFL1)에서 크랙이 발생하는 경우, 방벽의 역할을 하여 상기 크랙의 전파를 차단하는 크랙 차단층일 수 있다. 이를 위해, 상기 평탄화층(PLL)은 최대 탄성 변형이 이루어지는 영역에서도 크랙이 발생하지 않고 가소성(plasticity) 변형만 일어나는 가소성 유기 재료를 포함하는 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 가소성 유기 재료는 폴리이미드(PI, polyimide) 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin), 폴리아미드(polyamide), 폴리아릴에테르(PAE, polyarylether), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocylobutene), 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile) 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 버퍼층(BFL1)에서 크랙이 발생하더라도, 상기 평탄화층(PLL)의 재료적 특성으로 인해 상기 크랙이 상기 제2 반도체층(SCLS)까지 진행되는 것이 차단될 수 있다. 따라서, 상기 제2 트랜지스터(Tsw)의 고유한 소자 특성을 유지하여 상기 표시 장치의 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 Tdr: 제1 트랜지스터
Tsw: 제2 트랜지스터 CBL: 크랙 차단층
BFL1: 제1 버퍼층 GI1: 제1 게이트 절연층
GI2: 제2 게이트 절연층 BFL2: 제2 버퍼층
ILD: 층간 절연층 PLL: 평탄화층
OLED: 발광 소자

Claims (18)

  1. 화소 영역 및 주변 영역을 포함한 기판;
    상기 기판의 화소 영역에 제공되며 영상을 표시하는 복수의 화소들;
    각 화소에 제공되며 상기 영상에 대응되는 광을 방출하는 발광 소자;
    각 화소에 제공되며 상기 발광 소자를 구동하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터;
    상기 제2 트랜지스터의 반도체층과 상기 기판 사이에 배치되는 절연층; 및
    상기 절연층과 상기 제2 트랜지스터의 반도체층 사이에 배치되는 크랙 차단층을 포함하고,
    상기 제1 트랜지스터의 반도체층과 상기 제2 트랜지스터의 반도체층은 서로 상이한 층에 제공되고,
    상기 제1 트랜지스터는,
    상기 기판 상에 제공되는 반도체층;
    제1 게이트 절연층을 사이에 두고 상기 반도체층 상에 배치되는 하부 게이트 전극;
    제2 게이트 절연층을 사이에 두고 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극; 및
    상기 반도체층에 각각 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 크랙 차단층은 상기 상부 게이트 전극과 동일한 층에 제공되며 동일한 물질을 포함하는 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 절연층은 상기 기판 전면에 제공되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 절연층은 아일랜드 형태로 패터닝되어 상기 제1 트랜지스터가 배치되는 상기 기판의 일부에만 제공되는 표시 장치.
  6. 제5 항에 있어서,
    상기 아일랜드 형태로 패터닝된 상기 절연층 상에 유기 물질을 포함하는 평탄화층이 제공되는 표시 장치.
  7. 제6 항에 있어서,
    상기 평탄화층 상에 상기 제2 트랜지스터의 반도체층이 제공되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 트랜지스터의 반도체층은 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘 중 어느 하나로 이루어진 반도체 패턴을 포함하고,
    상기 제2 트랜지스터의 반도체층은 산화물 반도체를 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 크랙 차단층은 연성(Ductile)의 금속 물질을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 크랙 차단층은 1000Å 내지 10000Å 정도의 두께를 갖는 표시 장치.
  11. 화소 영역 및 주변 영역을 포함한 기판;
    상기 기판의 화소 영역에 제공되며 영상을 표시하는 복수의 화소들;
    각 화소에 제공되며 상기 영상에 대응되는 광을 방출하는 발광 소자;
    각 화소에 제공되며 상기 발광 소자를 구동하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터의 반도체층과 상기 기판 사이에 배치되고, 유기 절연 물질을 포함하는 크랙 방지층을 포함하고,
    상기 제1 트랜지스터의 반도체층과 상기 제2 트랜지스터의 반도체층은 서로 상이한 층에 제공되고,
    상기 제1 트랜지스터는,
    상기 기판 상에 제공되는 반도체층;
    제1 게이트 절연층을 사이에 두고 상기 반도체층 상에 배치되는 하부 게이트 전극;
    제2 게이트 절연층을 사이에 두고 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극; 및
    상기 반도체층에 각각 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 크랙 방지층은 상기 상부 게이트 전극과 동일한 층에 제공되며 동일한 물질을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 크랙 방지층은 상기 기판 전면에 제공되는 표시 장치.
  13. 제11 항에 있어서,
    상기 크랙 방지층은 폴리이미드(PI, polyimide) 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin), 폴리아미드(polyamide), 폴리아릴에테르(PAE, polyarylether), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocylobutene), 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile) 중 적어도 어느 하나를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 크랙 방지층은 5000Å 내지 30000Å 정도의 두께를 갖는 표시 장치.
  15. 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 제1 게이트 절연층을 형성하고, 상기 제1 게이트 절연층 상에 제1 게이트 하부 전극을 형성하는 단계;
    상기 제1 게이트 하부 전극 상에 제2 게이트 절연층을 형성하고, 상기 제2 게이트 절연층 상에 제1 게이트 상부 전극 및 크랙 차단층을 형성하는 단계;
    상기 제1 게이트 상부 전극 및 상기 크랙 차단층 상에 절연층을 형성하고, 상기 절연층 상에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 상기 제2 반도체층의 일부와 중첩되는 제3 게이트 절연층을 형성하고, 상기 제3 게이트 절연층 상에 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극을 포함하는 상기 기판 전면에 상기 제1 및 제2 반도체층 각각의 일부를 노출시키는 개구부를 포함하는 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 상기 제1 반도체층에 각각 접속되는 제1 소스 및 제1 드레인 전극과 상기 제2 반도체층에 각각 접속되는 제2 소스 및 제2 드레인 전극을 형성하는 단계; 및
    상기 제1 드레인 전극과 연결되어 광을 방출하는 발광 소자를 형성하는 단계를 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층은 서로 상이한 물질을 포함하고,
    상기 크랙 차단층은 상기 제1 게이트 상부 전극과 동일한 층에 제공되며 동일한 물질을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 반도체층은 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘 중 어느 하나로 이루어진 반도체 패턴을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 크랙 차단층은 상기 제2 반도체층과 상기 절연층 사이에 제공되는 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 절연층을 아일랜드 형태로 동시에 패터닝하는 단계를 포함하는 표시 장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
US20190252637A1 (en) * 2018-02-13 2019-08-15 Innolux Corporation Foldable display device
KR102782858B1 (ko) 2019-02-08 2025-03-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102690987B1 (ko) * 2019-02-25 2024-08-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210027654A (ko) 2019-08-30 2021-03-11 삼성디스플레이 주식회사 표시 장치
KR102885296B1 (ko) 2019-08-30 2025-11-12 삼성디스플레이 주식회사 표시 장치
KR102856056B1 (ko) * 2019-10-02 2025-09-05 삼성디스플레이 주식회사 표시 장치
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
KR20210109083A (ko) 2020-02-26 2021-09-06 삼성디스플레이 주식회사 표시 장치
JP7522136B2 (ja) * 2020-03-27 2024-07-24 京東方科技集團股▲ふん▼有限公司 表示基板及び表示方法、表示装置
KR102501143B1 (ko) * 2020-10-27 2023-02-17 엘지디스플레이 주식회사 표시 장치의 제조방법
KR102798047B1 (ko) * 2020-12-04 2025-04-22 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220088574A (ko) 2020-12-18 2022-06-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20230000508A (ko) 2021-06-24 2023-01-03 삼성디스플레이 주식회사 표시 장치
KR20230156203A (ko) 2022-05-04 2023-11-14 삼성디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090078939A1 (en) * 2007-09-20 2009-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR100965242B1 (ko) * 2008-02-05 2010-06-22 서울옵토디바이스주식회사 복수의 절연층들이 적층된 발광 다이오드 및 그 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6828584B2 (en) * 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4526771B2 (ja) * 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101155907B1 (ko) 2009-06-04 2012-06-20 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102060536B1 (ko) * 2013-04-26 2019-12-31 삼성디스플레이 주식회사 유기 발광 표시 장치
US9818765B2 (en) * 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
KR102180037B1 (ko) * 2013-11-06 2020-11-18 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조 방법
JP6440457B2 (ja) * 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US9881986B2 (en) * 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10147747B2 (en) * 2014-08-21 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US10083990B2 (en) * 2014-08-29 2018-09-25 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
KR102404393B1 (ko) * 2014-12-26 2022-06-03 엘지디스플레이 주식회사 플렉서블 유기발광 다이오드 표시장치
KR102408898B1 (ko) * 2015-06-19 2022-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
JP6986831B2 (ja) * 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
CN108140675B (zh) * 2015-10-14 2020-12-25 夏普株式会社 半导体装置及其制造方法
KR102424108B1 (ko) * 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102400022B1 (ko) * 2015-12-30 2022-05-19 엘지디스플레이 주식회사 측부 구부림 구조를 갖는 플렉서블 유기발광 다이오드 표시장치
JP6863803B2 (ja) * 2016-04-07 2021-04-21 株式会社半導体エネルギー研究所 表示装置
US10191345B2 (en) * 2016-11-01 2019-01-29 Innolux Corporation Display device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090078939A1 (en) * 2007-09-20 2009-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR100965242B1 (ko) * 2008-02-05 2010-06-22 서울옵토디바이스주식회사 복수의 절연층들이 적층된 발광 다이오드 및 그 제조방법

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Publication number Publication date
US20180308916A1 (en) 2018-10-25
US10622432B2 (en) 2020-04-14
KR20180119192A (ko) 2018-11-02

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