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KR102311487B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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KR102311487B1
KR102311487B1 KR1020180039326A KR20180039326A KR102311487B1 KR 102311487 B1 KR102311487 B1 KR 102311487B1 KR 1020180039326 A KR1020180039326 A KR 1020180039326A KR 20180039326 A KR20180039326 A KR 20180039326A KR 102311487 B1 KR102311487 B1 KR 102311487B1
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semiconductor
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영석 김
병득 장
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가부시기가이샤 디스코
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Abstract

(과제) 반도체 패키지의 픽업시에 버의 발생을 억제하는 것.
(해결 수단) 배선 기판 (11) 상의 반도체 칩 (12) 을 봉지제로 봉지한 반도체 패키지 (10) 의 제조 방법으로서, 반도체 패키지 기판 (15) 의 수지층 (13) 측으로부터 V 블레이드 (28) 로 분할 예정 라인을 따라 V 홈 (29) 을 형성하고, V 홈을 따라 배선 기판을 분할하여 개개의 반도체 패키지로 분할하여 패키지 측면 (23) 에 경사면 (25) 과 연직면 (26) 을 형성하고, 패키지 상면 (22) 및 패키지 측면에 실드층 (16) 을 형성하였다. 이 때, 패키지 간격의 연직면측에서 애스펙트비를 조정함으로써, 패키지 상면 및 패키지 경사면에 적당한 실드층을 형성하여 실드 효과를 확보하고, 패키지의 연직면 및 패키지 사이의 홈 바닥에 실드층을 얇게 형성하여 버의 발생을 억제하도록 하였다.

Description

반도체 패키지의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은, 실드 기능을 갖는 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로, 휴대전화 등의 휴대 통신 기기에 사용되는 반도체 패키지에는, 통신 특성의 악영향을 방지하는 데에 외부로의 전자 노이즈의 누설을 억제하는 것이 요구되고 있다. 이 때문에, 반도체 패키지에 실드 기능을 갖게 할 필요가 있어, 실드 기능을 가진 반도체 패키지로서, 인터포저 기판 상에 탑재된 반도체 칩을 봉지제로 봉지하고, 봉지제층의 외면을 따라 실드층을 형성한 것이 알려져 있다. 실드층은, 판금 실드로 형성되는 경우도 있지만, 판두께가 두꺼워짐으로써 기기의 소형화나 박형화의 저해 요인이 된다. 이 때문에, 스퍼터법, 스프레이 도포법, CVD (Chemical Vapor Deposition) 법, 잉크젯법, 스크린 인쇄법 등에 의해 실드층을 얇게 형성하는 기술이 제안되어 있다 (예를 들어, 특허문헌 1 참조).
일본 특허 제3923368호
그런데, 분할 후에 반도체 패키지를 정렬시키고, 상방으로부터 스퍼터 등에 의해 반도체 패키지에 실드층을 형성하면, 인접하는 패키지 사이에 실드층이 퇴적된다. 이 반도체 패키지를 픽업할 때에, 패키지 사이의 실드층이 뜯어지거나 하여 큰 버가 되거나, 패키지 사이가 미분할이 되거나 한다는 문제가 있었다. 별도로, 가공 공구 등에 의해 반도체 패키지로부터 버를 제거할 필요가 있지만, 버 제거 작업에 다대한 시간을 요함과 함께, 가공 공구를 사용해도 반도체 패키지로부터 완전히 제거할 수 없는 버가 존재한다.
따라서, 본 발명의 목적은, 반도체 패키지의 픽업시에 버의 발생을 억제할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 하나의 측면에 의하면, 교차하는 복수의 분할 예정 라인에 의해 구획된 배선 기판 상의 복수 영역에 복수의 반도체 칩이 마운트되고 봉지제에 의해 봉지된 반도체 패키지 기판을 그 분할 예정 라인을 따라 분할된 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서, 그 반도체 패키지 기판의 그 배선 기판측을, 점착층을 갖는 지지 부재 상에 첩착 (貼着) 하는 첩착 공정과, 그 첩착 공정을 실시한 후에, 그 봉지제측으로부터 그 분할 예정 라인을 따라 가공 공구로 적어도 그 봉지제의 도중까지 절입하고, 그 봉지제의 적어도 상면이 제 1 폭인 홈을 형성하는 홈 형성 공정과, 그 홈 형성 공정을 실시한 후에, 그 봉지제측으로부터 그 제 1 폭보다 가는 제 2 폭의 절삭 블레이드를 사용하여 그 홈을 따라 그 지지 부재의 도중까지 절입하고, 인접하는 그 반도체 패키지 사이가 소정 간격 X ㎜ 이간되도록 분할하는 분할 공정과, 그 분할 공정을 실시한 후에, 그 봉지제측 상방으로부터 도전성 재료로, 그 반도체 패키지의 측면 및 그 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과, 그 실드층 형성 공정을 실시한 후에, 그 실드층이 형성된 반도체 패키지를 픽업하는 픽업 공정을 구비하고, 그 제 1 폭과 그 제 2 폭은, 분할 후의 각 반도체 패키지의 그 봉지제 상면으로부터 하면을 향하는 도중에, 그 봉지제 상면보다 외형 사이즈가 커지도록 각 측면에 경사 또는 단차가 발생하는 폭으로 설정되고, 그 반도체 패키지의 그 경사 또는 그 단차의 하단으로부터 그 지지 부재에 절입한 홈 바닥까지의 측면 길이를 Y ㎜ 로 했을 때에, 그 실드층 형성시에 그 측면에는 형성되지만 그 반도체 패키지 사이의 그 홈 바닥에 형성되는 양이 저감되는 애스펙트비 Y/X 가 되도록, 그 제 1 폭, 그 제 2 폭, 그 측면 길이 Y ㎜ 및 실드층 형성 조건이 설정되는 것을 특징으로 하는 반도체 패키지의 제조 방법이 제공된다.
본 발명의 다른 측면에 의하면, 교차하는 복수의 분할 예정 라인에 의해 구획된 배선 기판 상의 복수 영역에 복수의 반도체 칩이 마운트되고 봉지제에 의해 봉지된 반도체 패키지 기판을 그 분할 예정 라인을 따라 분할된 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서, 그 반도체 패키지 기판을 그 분할 예정 라인을 따라 분할함과 함께, 각 반도체 패키지의 그 봉지제 상면으로부터 하면을 향하는 도중에, 그 봉지제 상면보다 외형 사이즈가 커지도록 각 측면에 경사 또는 단차를 형성하는 분할 공정과, 그 분할된 개개의 반도체 패키지의 인접하는 그 반도체 패키지끼리를 소정 간격 X ㎜ 이간시켜 정렬하고, 그 배선 기판측을 유지 지그에 유지 또는 지지 부재에 첩착하는 반도체 패키지 정렬 공정과, 그 봉지제측 상방으로부터 도전성 재료로, 그 반도체 패키지의 측면 및 그 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과, 그 실드층 형성 공정을 실시한 후에, 그 실드층이 형성된 반도체 패키지를 픽업하는 픽업 공정을 구비하고, 그 반도체 패키지의 그 경사 또는 그 단차의 하단으로부터 그 유지 지그 또는 그 지지 부재까지의 측면 길이를 Y ㎜ 로 했을 때에, 그 실드층 형성시에 그 측면에는 형성되지만 그 반도체 패키지 사이 바닥면에 형성되는 양이 저감되는 애스펙트비 Y/X 가 되도록, 그 경사 또는 그 단차, 그 측면 길이 Y ㎜, 그 소정 간격 X ㎜ 및 실드층 형성 조건이 설정되는 반도체 패키지의 제조 방법이 제공된다.
이들 구성에 의하면, 분할 후의 반도체 패키지의 봉지제 상면으로부터 하면을 향하는 도중에, 반도체 패키지의 상면보다 외형 사이즈가 커지도록 측면에 경사 또는 단차가 형성된다. 이 경사 또는 단차에 의해 측면이 상하로 나뉘어져 있고, 측면의 상하의 경계 위치에서 이웃하는 반도체 패키지의 간격을 X ㎜, 측면의 하측의 깊이를 Y ㎜ 로 했을 때의 애스펙트비 (종횡비) Y/X 의 조정에 의해 반도체 패키지의 하면측에 실드층이 형성되기 어렵게 되어 있다. 반도체 패키지의 측면의 실드층과 홈 바닥의 실드층이 분리되기 쉬워져, 반도체 패키지를 픽업했을 때의 버를 억제할 수 있다. 따라서, 버의 제거 작업이 불필요해지기 때문에, 가공 품질 및 가공 시간을 개선할 수 있다.
본 발명의 다른 측의 반도체 패키지의 제조 방법에 있어서, 그 반도체 패키지 정렬 공정에서는, 그 유지 지그 또는 그 지지 부재의 유지면을 격자상의 홈으로 구획한 각 영역에 그 반도체 패키지가 재치 (載置) 되고, 인접하는 그 반도체 패키지끼리가 그 소정 간격 X ㎜ 이간되어 정렬되고, 그 홈의 홈 폭이 그 반도체 패키지끼리의 그 소정 간격 X ㎜ 보다 크게 형성되어 있다.
본 발명에 의하면, 이웃하는 반도체 패키지 사이에서 애스펙트비를 조정함으로써, 홈 바닥에 실드층을 형성하기 어렵게 하여, 반도체 패키지의 픽업시에 버의 발생을 억제할 수 있다.
도 1 은 본 실시형태의 반도체 패키지의 모식적 단면도이다.
도 2 는 비교예의 반도체 패키지의 제조 방법을 나타내는 모식적 단면도이다.
도 3 은 제 1 실시형태의 반도체 패키지의 제조 방법을 나타내는 모식적 단면도이다.
도 4 는 제 1 실시형태의 반도체 패키지의 제조 방법을 나타내는 모식적 단면도이다.
도 5 는 제 2 실시형태의 반도체 패키지의 제조 방법을 나타내는 모식적 단면도이다.
도 6 은 제 2 실시형태의 반도체 패키지의 제조 방법을 나타내는 모식적 단면도이다.
도 7 은 반도체 패키지의 측면 형상의 바리에이션의 일례를 나타내는 모식적 단면도이다.
도 8 은 시험체의 모식적 단면도이다.
도 9 는 시험체의 스텝 커버리지와 애스펙트비의 관계를 나타내는 도면이다.
도 10 은 반도체 패키지의 변형예를 나타내는 모식적 단면도이다.
도 11 은 반도체 패키지 기판에 대한 홈 형성의 변형예를 나타내는 모식적 단면도이다.
도 12 는 반도체 패키지의 변형예를 나타내는 모식적 단면도이다.
도 13 은 절삭 블레이드의 변형예를 나타내는 단면도이다.
이하, 첨부 도면을 참조하여, 본 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 도 1 은, 본 실시형태의 반도체 패키지의 단면 모식도이다. 도 2 는, 비교예의 반도체 패키지의 제조 방법의 설명도이다. 또한, 이하의 실시형태는 어디까지나 일례를 나타내는 것으로, 각 공정 사이에 다른 공정을 구비해도 되고, 공정의 순서를 적절히 바꿔 넣어도 된다.
도 1 에 나타내는 바와 같이, 반도체 패키지 (10) 는, 이른바 EMI (Electro-Magnetic Interference) 로 차단을 요하는 모든 패키지의 반도체 장치이고, 외면의 실드층 (16) 에 의해 주위로의 전자 노이즈의 누설을 억제하도록 구성되어 있다. 실드층 (16) 의 내측에서는, 배선 기판 (인터포저 기판) (11) 의 상면에 실장된 반도체 칩 (12) 이 수지층 (봉지제) (13) 으로 봉지되고, 배선 기판 (11) 의 하면에 범프 (14) 가 배치 형성되어 있다. 배선 기판 (11) 에는, 반도체 칩 (12) 에 접속되는 전극이나 그라운드 라인 (17) 을 포함하는 각종 배선이 형성되어 있다.
반도체 칩 (12) 은, 반도체 기판 상의 디바이스마다 반도체 웨이퍼를 개편화 (個片化) 하여 형성되고, 배선 기판 (11) 의 소정의 위치에 마운트되어 있다. 또, 패키지 측면 (23) 에는 패키지 상면 (22) 으로부터 하방을 향하여 외측으로 넓어지는 경사면 (25) 이 형성되어 있고, 이 경사면 (25) 에 대해 스퍼터법 등에 의해 상방으로부터 실드층 (16) 이 형성되어 있다. 일반적인 반도체 패키지의 연직인 패키지 측면과는 달리, 패키지 측면 (23) 의 경사면 (25) 이 실드층 (16) 의 형성 방향에 대해 비스듬하게 교차하고 있기 때문에, 경사면 (25) 에 실드층 (16) 이 형성되기 쉽게 되어 있다.
그런데, 도 2A 에 나타내는 바와 같이, 비교예의 반도체 패키지 (100) 는, 배선 기판 (101) 상의 반도체 칩 (102) 을 수지층 (103) 으로 봉지한 반도체 패키지 기판 (105) 을, 절삭 블레이드 (111) 를 사용하여 풀 커트함으로써 형성된다. 분할 후의 반도체 패키지 (100) 에는, 테이프 (106) 로 정렬되어 스퍼터 등에 의해 상방으로부터 실드층 (107) (도 2B 참조) 이 형성된다. 이 경우, 패키지 상면 (108) 에 대해 패키지 측면 (109) 이 직교하고 있기 때문에, 패키지 간격을 충분히 두지 않으면 적당한 두께의 실드층 (107) 을 형성할 수 없다. 따라서, 실드층 (107) 의 형성 시간이 길어짐과 함께, 재료 및 장치 비용이 높아져 있었다.
도 2B 에 나타내는 바와 같이, 실드층 (107) 의 형성 후에 테이프 (106) 로부터 반도체 패키지 (100) 를 픽업하면, 패키지 사이의 홈 바닥 (110) 에도 실드층 (107) 이 두껍게 퇴적되어 있기 때문에, 반도체 패키지 (100) 와 함께 패키지 사이의 실드층 (107) 이 테이프 (106) 로부터 박리된다. 반도체 패키지 (100) 의 픽업에 의해 패키지 사이에서 실드층 (107) 이 뜯어지고, 패키지 측면 (109) 의 하측에 버 (112) 가 잔존되거나, 패키지 사이에서 실드층 (107) 이 절단되지 않거나 하는 경우가 있다. 이 때문에, 반도체 패키지 (100) 의 수율이 낮아짐과 함께, 추가로 버 제거 작업이 필요해져 다대한 시간을 필요로 한다는 문제가 발생한다.
여기서, 본건 발명자들이 실드층의 두께와 패키지 사이의 애스펙트비 (종횡비) 의 관계를 조사한 결과, 버가 발생하기 쉬운 패키지 측면의 하측에서는 실드층의 두께가 패키지 사이의 애스펙트비의 영향을 강하고 받는 것을 발견하였다. 그래서, 본 실시형태에서는, 패키지 측면의 상측에서는 측면을 경사지게 하거나, 패키지 간격을 넓히거나 하여 적당한 두께의 실드층을 형성하고, 패키지 측면의 하측에서는 패키지 간격을 좁혀 (애스펙트비를 크게 하여) 실드층의 두께를 감소시키고 있다. 패키지 측면의 하측에서 실드층을 얇게 함으로써, 패키지 하부의 버의 발생을 억제하는 것이 가능하게 되었다.
이하, 도 3 및 도 4 를 참조하여, 제 1 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 도 3 및 도 4 는, 제 1 실시형태의 반도체 패키지의 제조 방법의 설명도이다. 또한, 도 3A 는 마운트 공정, 도 3B 는 기판 제조 공정, 도 3C 는 첩착 공정, 도 3D 는 홈 형성 공정의 각각 일례를 나타내는 도면이다. 또, 도 4A 는 분할 공정, 도 4B 및 도 4C 는 실드층 형성 공정, 도 4D 는 픽업 공정의 각각 일례를 나타내는 도면이다.
도 3A 에 나타내는 바와 같이, 먼저 마운트 공정이 실시된다. 마운트 공정에서는, 배선 기판 (11) 의 표면이 교차하는 분할 예정 라인에서 격자상으로 구획되어 있고, 구획된 복수의 영역에 복수의 반도체 칩 (12) 이 마운트된다. 배선 기판 (11) 내에는 그라운드 라인 (17) 등의 배선이 형성되고, 배선 기판 (11) 의 하면에는 범프 (14) 가 배치 형성되어 있다. 이 경우, 반도체 칩 (12) 의 상면의 전극에 와이어 (19) 의 일단이 접속되고, 배선 기판 (11) 의 표면의 전극 (18) 에 와이어 (19) 의 타단이 접속된다. 또한, 와이어 본딩에 한정하지 않고, 반도체 칩 (12) 의 하면의 전극을 배선 기판 (11) 의 표면의 전극에 직접 접속하는 플립 칩 본딩이 실시되어도 된다.
도 3B 에 나타내는 바와 같이, 마운트 공정이 실시된 후에 기판 제조 공정이 실시된다. 기판 제조 공정에서는, 복수의 반도체 칩 (12) 이 마운트된 배선 기판 (11) 의 표면측에 봉지제 (24) 가 공급되고, 각 반도체 칩 (12) 이 봉지제 (24) 로 봉지되어 반도체 패키지 기판 (15) (도 3C 참조) 이 제조된다. 이 경우, 반도체 칩 (12) 이 실장된 배선 기판 (11) 의 하면이 유지 지그 (도시 생략) 에 유지되어 있고, 배선 기판 (11) 의 상면을 덮도록 프레임형 (32) 이 배치되어 있다. 프레임형 (32) 의 상벽에는 주입구 (33) 가 개구되어 있고, 주입구 (33) 의 상방에는 봉지제 (24) 의 공급 노즐 (34) 이 위치되어 있다.
그리고, 공급 노즐 (34) 로부터 주입구 (33) 를 통해서 배선 기판 (11) 의 상면에 봉지제 (24) 가 공급되어 반도체 칩 (12) 이 봉지된다. 이 상태에서, 봉지제 (24) 가 가열 또는 건조됨으로써 경화되고, 배선 기판 (11) 의 상면에 수지층 (13) (도 3C 참조) 을 형성한 반도체 패키지 기판 (15) 이 제조된다. 또한, 봉지제 (24) 는, 경화성을 갖는 것이 사용되고, 예를 들어, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르수지, 아크릴우레탄 수지, 또는 폴리이미드 수지 등에서 선택할 수 있다. 또, 봉지제 (24) 는 액상에 한정하지 않고, 시트상, 파우더상의 수지를 사용할 수도 있다. 이와 같이 하여, 배선 기판 (11) 상의 복수의 반도체 칩 (12) 이 일괄로 봉지된다.
또한, 기판 제조 공정 후에 반도체 패키지 기판 (15) (수지층 (13) (도 3C 참조)) 의 표면을 연삭에 의해 평탄화해도 된다. 반도체 패키지 기판 (15) 을 연삭 장치 (도시 생략) 로 연삭함으로써, 반도체 칩 (12) 을 피복하는 수지층 (13) 을 원하는 두께로 조정할 수 있다. 이와 같이, 기판 제조 공정 후에 평탄화 공정이 실시되어도 된다. 또, 반도체 패키지 기판 (15) 이 미리 준비되어 있는 경우에는, 마운트 공정, 기판 제조 공정을 생략해도 된다.
도 3C 에 나타내는 바와 같이, 기판 제조 공정이 실시된 후에 점착 공정이 실시된다. 점착 공정에서는, 점착층을 갖는 지지 부재로서 링 프레임 (도시 생략) 의 중앙의 개구부를 막도록 점착 테이프 (35) 가 첩착되고, 이 점착 테이프 (35) 상에 반도체 패키지 기판 (15) 의 배선 기판 (11) 측이 첩착된다. 이 경우, 반도체 패키지 기판 (15) 의 범프 (14) 가 점착 테이프 (35) 의 점착층에 들어가, 점착 테이프 (35) 를 통하여 반도체 패키지 기판 (15) 이 링 프레임에 양호하게 지지된다. 또한, 점착 공정에서는, 상면에서 보았을 때 원형상의 링 프레임이 사용되어도 되고, 상면에서 보았을 때 사각형상의 링 프레임이 사용되어도 된다.
도 3D 에 나타내는 바와 같이, 점착 공정이 실시된 후에 홈 형성 공정이 실시된다. 홈 형성 공정에서는, 반도체 패키지 기판 (15) 의 배선 기판 (11) 측이 점착 테이프 (35) 를 통하여 척 테이블 (도시 생략) 에 유지된다. 선단이 V 자 형상으로 형성된 V 블레이드 (28) (가공 공구) 에 의해 수지층 (봉지제) (13) 측으로부터 배선 기판 (11) (반도체 패키지 기판 (15)) 의 두께 방향 도중까지 절입되고, 분할 예정 라인에 대응하는 영역을 따라 V 홈 (29) 이 형성된다. V 블레이드 (28) 는, 다이아몬드 지립 등을 결합제로 단단하게 하여, 선단이 V 자 형상인 원판상으로 성형되어 있고, 스핀들 (도시 생략) 의 선단에 장착되어 있다.
이 경우, V 블레이드 (28) 는, 반도체 패키지 기판 (15) 의 외측에서 분할 예정 라인에 위치 맞춤되고, 반도체 패키지 기판 (15) 의 외측에서 배선 기판 (11) 의 두께 방향 도중까지의 깊이까지 내려진다. 그리고, 이 V 블레이드 (28) 에 대해 반도체 패키지 기판 (15) 이 수평 방향으로 절삭 이송되고, 분할 예정 라인을 따라 반도체 패키지 기판 (15) 이 하프 커트되어, 수지층 (13) 의 적어도 상면에 제 1 폭 (t1) 인 V 홈 (29) 이 형성된다. 이 하프 커트가 반복됨으로써, 반도체 패키지 기판 (15) 의 상면에 분할 예정 라인을 따라 복수의 V 홈 (29) 이 형성된다.
또한, 본 실시형태에서는, V 블레이드 (28) 의 선단이 뾰족한 V 자 형상으로 형성되었지만, 이 구성에 한정되지 않는다. V 블레이드 (28) 의 선단은, 반도체 패키지 기판 (15) 에 대해 V 홈 (29) 을 형성할 수 있는 형상이면 된다. 예를 들어, 도 13 에 나타내는 바와 같이, 절삭 블레이드 (99) 의 선단이 평탄한 V 자 형상으로 형성되어 있어도 된다. 따라서, 절삭 블레이드의 선단이 V 자 형상이란, 절삭 블레이드의 선단까지 뾰족한 완전한 V 자 형상에 한정하지 않고, 절삭 블레이드의 선단이 평탄한 대략 V 자 형상을 포함하는 형상이다. 또, V 블레이드의 선단의 V 자면은 직선적으로 경사져 있을 필요는 없고, 약간 둥그스름함을 띠고 있어도 된다.
도 4A 에 나타내는 바와 같이, 홈 형성 공정이 실시된 후에 분할 공정이 실시된다. 분할 형성 공정에서는, 제 1 폭 (t1) 보다 좁은 제 2 폭 (t2) 의 절삭 블레이드 (36) 가 사용되고, V 홈 (29) 을 따라 수지층 (13) 측으로부터 점착 테이프 (35) 의 도중까지 절입되어 개개의 반도체 패키지 (10) 로 분할된다. 절삭 블레이드 (36) 는, 다이아몬드 지립 등을 결합제로 단단하게 하여, 선단이 사각형 형상인 원판상으로 성형되어 있고, 스핀들 (도시 생략) 의 선단에 장착되어 있다. 절삭 블레이드 (36) 의 선단이 사각형 형상이기 때문에, V 홈 (29) 의 홈 바닥으로부터 점착 테이프 (35) 를 향하여 연직인 사각형 홈 (37) 이 형성된다.
이 경우, 절삭 블레이드 (36) 는, 반도체 패키지 기판 (15) 의 외측에서 분할 예정 라인에 위치 맞춤되고, 반도체 패키지 기판 (15) 의 외측에서 점착 테이프 (35) 의 두께 방향 도중까지의 깊이까지 절삭 블레이드 (36) 가 내려진다. 그리고, 이 절삭 블레이드 (36) 에 대해 반도체 패키지 기판 (15) 이 수평 방향으로 절삭 이송되고, 분할 예정 라인을 따라 반도체 패키지 기판 (15) 이 풀 커트되어, 인접하는 반도체 패키지 (10) 가 소정 간격 X ㎜ 이간되도록 분할된다. 이 풀 커트가 반복됨으로써, 반도체 패키지 기판 (15) 이 분할 예정 라인을 따라 개편화된다.
또, 절삭 블레이드 (36) 의 제 2 폭 (t2) 은 V 홈 (29) 의 제 1 폭 (t1) 보다 좁기 때문에, 패키지 상면 (봉지제 상면) (22) 으로부터 하면을 향하는 도중에, 패키지 상면 (22) 보다 외형 사이즈가 커지도록 패키지 측면 (23) 에 경사면 (25) 이 형성된다. 패키지 측면 (23) 에서는, 경사면 (25) 측에서는 패키지 간격이 넓어지고, 연직면 (26) 측에서는 패키지 간격이 좁아지고 있다. 상세한 것은 후술하지만, 패키지 측면 (23) 의 하측 (연직면 (26) 측) 에서 패키지 간격을 좁게 함으로써, 애스펙트비를 크게 하여 패키지 사이의 홈 바닥 (38) 에 실드층 (16) (도 4B 참조) 을 퇴적되기 어렵게 하고 있다.
도 4B 에 나타내는 바와 같이, 분할 공정이 실시된 후에 실드층 형성 공정이 실시된다. 실드층 형성 공정에서는, 수지층 (13) 의 상방으로부터 도전성 재료로 패키지 상면 (22) 및 패키지 측면 (23) 에 실드층 (16) 이 형성된다. 이 경우, 각 반도체 패키지 (10) 가 점착 테이프 (35) 를 통하여 유지 지그 (도시 생략) 에 유지된다. 그리고, 소정의 실드층 형성 조건에 의해 반도체 패키지 (10) 에 대해 상방으로부터 스퍼터 등에 의해 도전성 재료가 성막되고, 패키지 상면 (22) 및 패키지 측면 (23) 에 원하는 두께의 실드층 (16) 이 형성된다.
이 때, 패키지 측면 (23) 의 경사면 (25) 이 패키지 상면 (22) 으로부터 하방을 향하여 외측으로 넓어지도록 경사져 있고, 경사면 (25) 이 실드층 (16) 의 형성 방향 (연직 방향) 에 대해 비스듬하게 교차하고 있다. 따라서, 반도체 패키지 (10) 에 실드층 (16) 을 형성할 때에, 패키지 상면 (22) 뿐만 아니라 경사면 (25) 에도, 충분한 실드 효과를 발휘할 수 있는 두께로 실드층 (16) 이 형성된다. 패키지 측면 (23) 의 연직면 (26) 이나 패키지 사이의 홈 바닥 (38) 에도 실드층 (16) 이 형성되지만, 패키지 사이 (사각형 홈 (37)) 의 애스펙트비에 따라 실드층 (16) 의 두께가 조정된다.
보다 상세하게는, 도 4C 에 나타내는 바와 같이, 패키지 사이의 애스펙트비(종횡비) 는, 경사면 (25) 의 하단으로부터 점착 테이프 (35) 에 절입된 홈 바닥 (38) 까지의 깊이 (측면 길이) 를 Y ㎜, 연직면 (26) 의 대향 간격을 X ㎜ 로 했을 때에 Y/X 로 나타낸다. 실드층 형성시에는 패키지 측면 (23) 에 실드층 (16) 이 형성되지만, 패키지 사이의 홈 바닥 (38) 에 형성되는 실드층 (16) 의 두께가 저감되는 애스펙트비가 되도록, 제 1 폭 (t1), 제 2 폭 (t2) (도 4A 참조), 깊이 Y ㎜, 실드층 형성 조건이 설정되어 있다. 또한, 이들 각 조건에는, 실험적, 경험적 또는 이론적으로 구해진 값이 설정된다.
패키지 측면 (23) 의 경사면 (25) 이나 연직면 (26) 의 상측은 애스펙트비의 영향을 받기 어렵고, 패키지 측면 (23) 의 연직면 (26) 의 하측이나 패키지 사이의 홈 바닥 (38) 은 애스펙트비의 영향을 받기 쉽게 되어 있다. 이 때문에, 경사면 (25) 이나 연직면 (26) 의 상측은 애스펙트비에 상관없이 적당한 두께로 실드층 (16) 을 형성할 수 있다. 이에 반해, 연직면 (26) 의 하측이나 홈 바닥 (38) 은 패키지 사이의 애스펙트비에 따라 실드층 (16) 의 두께가 가변된다. 애스펙트비가 크면 연직면 (26) 의 하측이나 홈 바닥 (38) 의 실드층 (16) 의 두께가 작아지고, 애스펙트비가 작으면 연직면 (26) 의 하측이나 홈 바닥 (38) 의 실드층 (16) 의 두께가 커진다.
애스펙트비의 조정은, 연직면 (26) 의 대향 간격 X ㎜ 가 분할 예정 라인의 라인 폭에 의존하고 있기 때문에, 주로 경사면 (25) 의 하단에서 홈 바닥 (38) 까지의 깊이 Y ㎜ 를 가변함으로써 실시된다. 연직면 (26) 측에서 애스펙트비를 크게 함으로써, 애스펙트비의 영향을 받기 어려운 경사면 (25) 이나 연직면 (26) 의 상측에는 실드층 (16) 이 적당한 두께로 형성되고, 애스펙트비의 영향을 받기 쉬운 연직면 (26) 의 하측이나 홈 바닥 (38) 에는 실드층 (16) 이 얇게 형성된다. 따라서, 반도체 패키지 (10) 의 상측에서는 실드층 (16) 에서 전자 노이즈의 누설이 억제되고, 반도체 패키지 (10) 의 하측에서는 실드층 (16) 을 얇게 하여 버의 발생이 억제된다.
배선 기판 (11) 의 그라운드 라인 (17) 은, 패키지 측면 (23) 의 경사면 (25) 의 하측에서 외부로 노출되어 있다. 경사면 (25) 의 하측에는 적당한 두께로 실드층 (16) 이 형성되고, 실드층 (16) 이 그라운드 라인 (17) 에 접속되기 때문에, 반도체 패키지 (10) 에서 발생한 전자 노이즈가 그라운드 라인 (17) 을 통해서 반도체 패키지 (10) 밖으로 빠져나가게 된다. 또한, 패키지 측면 (23) 의 연직면 (26) 의 하측에서는 실드층 (16) 이 얇아지지만, 배선 기판 (11) 의 다수의 배선에 의해 전자 노이즈가 커트되어 있다. 따라서, 반도체 패키지 (10) 의 주위의 전자 부품에 대한 전자 노이즈의 누설이 전체적으로 방지된다.
또한, 실드층 (16) 은, 구리, 티탄, 니켈, 금 등 중에서 하나 이상의 금속에 의해 성막된 두께 수 ㎛ 이상의 다층막이고, 예를 들어, 스퍼터법, 이온 플레이팅법, 스프레이 도포법, CVD (Chemical Vapor Deposition) 법, 잉크젯법, 스크린 인쇄법에 의해 형성된다. 또, 실드층 (16) 은, 진공 분위기하에서 상기 다층막을 갖는 금속 필름을 패키지 상면 (22) 및 패키지 측면 (23) 에 접착하는 진공 라미네이트에 의해 형성해도 된다. 이와 같이 하여, 패키지 상면 (22) 및 패키지 측면 (23) 이 실드층 (16) 에 의해 커버된 반도체 패키지 (10) 가 제조된다.
도 4D 에 나타내는 바와 같이, 실드층 형성 공정이 실시된 후에 픽업 공정이 실시된다. 픽업 공정에서는, 실드층 (16) 이 형성된 반도체 패키지 (10) 가 피커 (도시 생략) 등에 의해 픽업된다. 이 경우, 패키지 사이의 애스펙트비의 조정에 의해, 패키지 측면 (23) 의 연직면 (26) 의 하측이나 패키지 사이의 홈 바닥 (38) 에서 실드층 (16) 의 퇴적이 억제되어 있다. 따라서, 반도체 패키지 (10) 의 픽업시에, 점착 테이프 (35) 의 홈 바닥 (38) 으로부터 실드층 (16) 이 박리되지 않아, 패키지 하부에 버가 발생하기 어렵게 되어 있다.
이상과 같이, 제 1 실시형태의 반도체 패키지 (10) 의 제조 방법에 의하면, 애스펙트비의 조정에 의해 반도체 패키지 (10) 의 하면측에 실드층 (16) 이 형성되기 어려워짐으로써, 반도체 패키지를 픽업했을 때의 버를 억제할 수 있다. 따라서, 버의 제거 작업이 불필요해지기 때문에, 가공 품질 및 가공 시간을 개선할 수 있다. 또, 점착 테이프 (35) 상에서 홈 형성 공정에서 픽업 공정까지의 일련의 공정이 실시되기 때문에, 점착 테이프 (35) 로부터 트레이 등에 반도체 패키지 (10) 를 바꾸어 옮길 필요가 없어, 작업 공수를 줄일 수 있다.
다음으로, 도 5 및 도 6 을 참조하여, 제 2 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 제 2 실시형태는, 보호 테이프에 반도체 패키지를 정렬시킨 상태로 실드층을 형성하는 점에 대해 제 1 실시형태와 상이하다. 따라서, 제 1 실시형태의 반도체 패키지의 제조 방법과 동일한 구성에 대해서는 간략화하여 설명한다. 도 5 및 도 6 은, 제 2 실시형태의 반도체 패키지의 제조 방법의 설명도이다. 도 5A 는 마운트 공정, 도 5B 는 기판 제조 공정, 도 5C 는 분할 공정, 도 6A 는 반도체 패키지 정렬 공정, 도 6B 및 도 6C 는 실드층 형성 공정, 도 6D 는 픽업 공정의 각각 일례를 나타내는 도면이다.
도 5A 에 나타내는 바와 같이, 먼저 마운트 공정이 실시된다. 마운트 공정에서는, 배선 기판 (11) 의 분할 예정 라인에 의해 구획된 복수의 영역에 복수의 반도체 칩 (12) 이 마운트된다. 이 배선 기판 (11) 내에는 그라운드 라인 (17) 등의 배선이 형성되고, 배선 기판 (11) 의 하면에는 범프 (14) 가 배치 형성되어 있다. 그리고, 반도체 칩 (12) 의 상면의 전극에 와이어 (19) 의 일단이 접속되고, 배선 기판 (11) 의 표면의 전극 (18) 에 와이어 (19) 의 타단이 접속된다. 또한, 와이어 본딩에 한정하지 않고, 반도체 칩 (12) 의 하면의 전극을 배선 기판 (11) 의 표면의 전극에 직접 접속하는 플립 칩 본딩이 실시되어도 된다.
도 5B 에 나타내는 바와 같이, 마운트 공정이 실시된 후에 기판 제조 공정이 실시된다. 기판 제조 공정에서는, 유지 지그 (도시 생략) 상의 배선 기판 (11) 에 대해 프레임형 (32) 의 주입구 (33) 를 통해서 공급 노즐 (34) 로부터 봉지제 (24) 가 공급되고, 배선 기판 (11) 상의 복수의 반도체 칩 (12) 이 봉지제 (24) 에 의해 봉지된다. 이 상태에서, 봉지제 (24) 가 가열 또는 건조에 의해 경화되고, 배선 기판 (11) 의 상면에 수지층 (13) (도 5C 참조) 이 형성된 반도체 패키지 기판 (15) 이 제조된다. 또한, 봉지 기판 제조 공정 후에는, 수지층 (13) 을 연삭에 의해 평탄화하는 평탄화 공정이 실시되어도 된다. 또, 반도체 패키지 기판 (15) 이 미리 준비되어 있는 경우에는, 마운트 공정, 기판 제조 공정을 생략해도 된다.
도 5C 에 나타내는 바와 같이, 기판 제조 공정이 실시된 후에 분할 공정이 실시된다. 분할 공정에서는, 제 1 실시형태의 홈 형성 공정과 동일하게 하여, V 블레이드 (28) 에 의해 수지층 (13) 측이 하프 커트되고, 분할 예정 라인을 따라 V 홈 (29) 이 형성된다. 또한, 제 1 실시형태의 분할 공정과 동일하게 하여, 절삭 블레이드 (36) 에 의해 배선 기판 (11) 이 풀 커트되고, 반도체 패키지 기판 (15) 이 분할 예정 라인을 따라 개개의 반도체 패키지 (10) 로 분할된다. 이와 같이, V 블레이드 (28) 와 절삭 블레이드 (36) 를 사용한 스텝 커트에 의해, 반도체 패키지 기판 (15) 이 개편화된다.
반도체 패키지 기판 (15) 에는 V 홈 (29) 이 형성됨과 함께, V 홈 (29) 의 홈 바닥에 폭이 좁은 사각형 홈 (37) 이 형성되어 있다. 이 때문에, 패키지 상면 (22) 으로부터 하면을 향하는 도중에, 패키지 상면 (22) 보다 외형 사이즈가 커지도록 패키지 측면 (23) 에 경사면 (25) 이 형성된다. 패키지 측면 (23) 에서는, 경사면 (25) 측에서는 패키지 간격이 넓어지고, 연직면 (26) 측에서는 패키지 간격이 좁게 되어 있다. 따라서, 후단의 반도체 패키지 정렬 공정에서, 반도체 패키지 (10) 의 하측에서 패키지 간격이 좁아지도록 정렬시킬 수 있다.
도 6A 에 나타내는 바와 같이, 분할 공정이 실시된 후에 반도체 패키지 정렬 공정이 실시된다. 반도체 패키지 정렬 공정에서는, 분할 후의 반도체 패키지 (10) 가 지지 부재로서의 보호 테이프 (41) 상에 정렬된다. 이 경우, 보호 테이프 (41) 의 유지면에는 격자상의 얕은 홈 (홈) (42) 이 형성되어 있고, 얕은 홈 (42) 에 의해 유지면이 복수의 영역으로 구획되어 있다. 각 영역에 반도체 패키지 (10) 가 재치되고, 인접하는 반도체 패키지 (10) 끼리가 소정 간격 X ㎜ 만큼 이간되어 정렬된다. 얕은 홈 (42) 의 홈 폭 W ㎜ 가 패키지 간격 X ㎜ 보다 크기 때문에, 얕은 홈 (42) 의 내측에 반도체 패키지 (10) 의 연직면 (26) 이 비어져 나와 있다. 또한, 보호 테이프 (41) 대신에, 유지 지그 상에 반도체 패키지 (10) 가 유지되어도 된다.
도 6B 에 나타내는 바와 같이, 반도체 패키지 정렬 공정이 실시된 후에 실드층 형성 공정이 실시된다. 실드층 형성 공정에서는, 수지층 (13) 의 상방으로부터 도전성 재료로 패키지 상면 (22) 및 패키지 측면 (23) 에 실드층 (16) 이 형성된다. 이 때, 패키지 측면 (23) 의 경사면 (25) 이 패키지 상면 (22) 으로부터 하방을 향하여 외측으로 넓어지도록 경사져 있으므로, 패키지 상면 (22) 뿐만 아니라 경사면 (25) 에도 실드층 (16) 이 원하는 두께로 형성된다. 패키지 측면 (23) 의 연직면 (26) 이나 보호 테이프 (41) 의 얕은 홈 (42) 의 홈 바닥 (43) 에도 실드층 (16) 이 형성되지만, 패키지 하측의 패키지 사이의 애스펙트비에 따라 실드층 (16) 의 두께가 조정된다.
보다 상세하게는, 도 6C 에 나타내는 바와 같이, 패키지 사이의 애스펙트비(종횡비) 는, 경사면 (25) 의 하단으로부터 보호 테이프 (41) 의 얕은 홈 (42) 의 홈 바닥 (43) 까지의 깊이 (측면 길이) 를 Y ㎜, 연직면 (26) 의 대향 간격을 X ㎜ 로 했을 때에 Y/X 로 나타낸다. 실드층 형성시에는 패키지 측면 (23) 에 실드층 (16) 이 형성되지만, 패키지 사이의 홈 바닥 (43) 에 형성되는 실드층 (16) 의 두께가 저감되는 애스펙트비가 되도록, 경사면 (25) 의 경사, 깊이 Y ㎜, 소정 간격 X ㎜, 실드층 형성 조건이 설정되어 있다. 또한, 이들 각 조건에는, 실험적, 경험적 또는 이론적으로 구해진 값이 설정된다.
애스펙트비의 조정은, 주로 보호 테이프 (41) 에 대한 정렬시에, 연직면 (26) 의 대향 간격 X ㎜ 와 보호 테이프 (41) 의 얕은 홈 (42) 의 깊이 Y ㎜ 를 가변함으로써 실시된다. 연직면 (26) 측에서 애스펙트비를 크게 함으로써, 애스펙트비의 영향을 받기 어려운 경사면 (25) 이나 연직면 (26) 의 상측에는 실드층 (16) 이 적당한 두께로 형성되고, 애스펙트비의 영향을 받기 쉬운 연직면 (26) 의 하측이나 홈 바닥 (43) 에는 실드층 (16) 이 얇게 형성된다. 또한, 반도체 패키지 (10) 의 연직면 (26) 이 얕은 홈 (42) 의 내측으로 비어져 나와 있기 때문에, 연직면 (26) 과 얕은 홈 (42) 사이에서 실드층 (16) 이 분리되어 있다. 따라서, 반도체 패키지 (10) 의 픽업시에 버의 발생이 억제되었다.
배선 기판 (11) 의 그라운드 라인 (17) 은, 패키지 측면 (23) 의 경사면 (25) 의 하측에서 외부로 노출되어 있다. 경사면 (25) 의 하측에는 적당한 두께로 실드층 (16) 이 형성되고, 실드층 (16) 이 그라운드 라인 (17) 에 접속되기 때문에, 반도체 패키지 (10) 에서 발생한 전자 노이즈가 그라운드 라인 (17) 을 통해서 반도체 패키지 (10) 밖으로 빠져나가게 된다. 또한, 반도체 패키지 (10) 의 연직면 (26) 의 하측에서는 실드층 (16) 이 얇아지지만, 배선 기판 (11) 의 다수의 배선에 의해 전자 노이즈가 커트되었다. 따라서, 반도체 패키지 (10) 의 주위의 전자 부품에 대한 전자 노이즈의 누설이 전체적으로 방지된다.
또한, 실드층 (16) 은, 구리, 티탄, 니켈, 금 등 중의 하나 이상의 금속에 의해 성막된 두께 수 ㎛ 이상의 다층막이고, 예를 들어, 스퍼터법, 이온 플레이팅법, 스프레이 도포법, CVD (Chemical Vapor Deposition) 법, 잉크젯법, 스크린 인쇄법에 의해 형성된다. 또, 실드층 (16) 은, 진공 분위기하에서 상기 다층막을 갖는 금속 필름을 패키지 상면 (22) 및 패키지 측면 (23) 에 접착하는 진공 라미네이트에 의해 형성해도 된다. 이와 같이 하여, 패키지 상면 (22) 및 패키지 측면 (23) 이 실드층 (16) 에 의해 커버된 반도체 패키지 (10) 가 제조된다.
도 6D 에 나타내는 바와 같이, 실드층 형성 공정이 실시된 후에 픽업 공정이 실시된다. 픽업 공정에서는, 실드층 (16) 이 형성된 반도체 패키지 (10) 가 피커 (도시 생략) 등에 의해 픽업된다. 이 경우, 패키지 사이의 애스펙트비의 조정에 의해, 패키지 측면 (23) 의 연직면 (26) 의 하측이나 패키지 사이의 홈 바닥 (43) 에서 실드층 (16) 의 퇴적이 억제되어 있다. 또한, 연직면 (26) 과 얕은 홈 (42) 사이에서 실드층 (16) 이 분리되어 있기 때문에, 반도체 패키지 (10) 의 픽업시에 얕은 홈 (42) 내에 실드층 (16) 이 남아 버가 발생하기 어렵게 되어 있다.
이상과 같이, 제 2 실시형태의 반도체 패키지 (10) 의 제조 방법에 의하면, 제 1 실시형태와 동일하게, 애스펙트비의 조정에 의해 반도체 패키지 (10) 의 하면측에 실드층 (16) 이 형성되기 어려워짐으로써, 반도체 패키지를 픽업했을 때의 버를 억제할 수 있다. 따라서, 버의 제거 작업이 불필요해지기 때문에, 가공 품질 및 가공 시간을 개선할 수 있다.
또한, 상기 제 1, 제 2 실시형태의 반도체 패키지의 측면 형상은, 상기 구성에 한정되지 않는다. 반도체 패키지의 측면 형상은, 이웃하는 반도체 패키지의 패키지 간격이, 반도체 패키지의 상면으로부터 하면을 향하는 도중에 좁아지는 측면 형상이면 된다. 이하, 변형예의 반도체 패키지의 측면 형상에 대해 설명한다. 도 7 은, 반도체 패키지의 측면 형상의 바리에이션의 일례를 나타내는 도면이다.
도 7A 에 나타내는 바와 같이, 제 1, 제 2 실시형태의 반도체 패키지에서는, 수지층 (13) 과 배선 기판 (11) 에 걸쳐 패키지 측면 (23) 에 경사면 (25) 이 형성되는 구성으로 하였으나, 이 구성에 한정되지 않는다. 예를 들어, 도 7B 에 나타내는 바와 같이, 수지층 (13) 에만 경사면 (25) 이 형성되는 구성으로 해도 된다. 이 경우, 비교적 블레이드의 소모가 적은 수지층 (13) 만을 V 블레이드로 절삭함으로써, V 블레이드의 소모를 억제하여 블레이드 라이프를 길게 할 수 있다. V 블레이드의 소모에 의한 형상 변경을 억제함으로써, V 홈의 각도 관리를 용이하게 할 수 있다.
또, 도 7C 에 나타내는 바와 같이, 패키지 상면 (22) 으로부터 하면을 향하는 도중에, 패키지 상면 (22) 보다 외형 사이즈가 커지도록 패키지 측면 (23) 에 단차 (55) 가 형성되는 구성으로 해도 된다. 이 경우, 폭이 넓은 절삭 블레이드와 폭이 좁은 절삭 블레이드의 스텝 커트에 의해, 패키지 측면 (23) 에 단차 (55) 가 형성된다. 패키지 측면 (23) 의 상단측에서 패키지 간격을 넓게 취함으로써, 패키지 측면 (23) 의 상단측에 적당한 두께로 실드층 (16) 이 형성된다. 또, 패키지 측면 (23) 의 하단측에서 패키지 사이의 애스펙트비를 조정함으로써, 패키지 사이의 홈 바닥 (38) 의 실드층 (16) 을 얇게 형성하여 버의 발생이 억제된다.
또, 도 7D 에 나타내는 바와 같이, 패키지 상면 (22) 으로부터 하면을 향하는 도중에, 패키지 상면 (22) 보다 외형 사이즈가 커지도록 패키지 측면 (23) 에 만곡면 (56) 이 형성되는 구성으로 해도 된다. 이 경우, 폭이 넓은 만곡 블레이드와 폭이 좁은 절삭 블레이드의 스텝 커트에 의해, 패키지 측면 (23) 에 만곡면 (56) 과 연직면 (26) 이 형성된다. 만곡면 (56) 이 실드층 (16) 의 형성 방향 (연직 방향) 으로 교차하기 때문에, 만곡면 (56) 에 적당한 두께로 실드층 (16) 을 형성할 수 있다. 또, 반도체 패키지 (10) 의 연직면 (26) 측에서 패키지 사이의 애스펙트비를 조정함으로써, 패키지 사이의 홈 바닥 (38) 의 실드층 (16) 을 얇게 형성하여 버의 발생이 억제된다.
또한, 도 7E 에 나타내는 바와 같이, 패키지 상면 (22) 으로부터 하면을 향하는 도중에, 외경 사이즈가 가장 커지도록 패키지 측면 (23) 에 경사면 (58, 59) 이 형성되는 구성으로 해도 된다. 이 경우, V 블레이드로 상하 양면으로부터 절삭함으로써, 패키지 측면 (23) 에 경사면 (58, 59) 이 형성된다. 경사면 (58, 59) 의 경계 위치의 패키지 간격을 X ㎜ 로 하여, 경계 위치보다 하측에서 패키지 사이의 애스펙트비를 조정함으로써, 반도체 패키지의 하측에서 실드층 (16) 을 얇게 하여 픽업시의 버의 발생이 억제된다.
계속해서, 반도체 패키지의 스텝 커버리지 (step coverage) 와 애스펙트비의 관계에 대해 설명한다. 도 8 은, 시험체의 단면 모식도이다. 도 9 는, 시험체의 스텝 커버리지와 애스펙트비의 관계를 나타내는 도면이다.
도 8 에 나타내는 바와 같이, V 홈 (62) 과 사각형 홈 (63) 이 형성된 4 종류의 시험체 (61) 에 대해, 180 ℃, 8 × 10-4 ㎩ 의 조건하에서 이온 플레이팅법에 의해 실드층을 형성하였다. 4 종류의 시험체 (61) 로서, 홈 폭 X ㎜, 홈 깊이 Y ㎜ 로 했을 때의 애스펙트비 Y/X 가 1, 2, 3, 4 가 되는 사각형 홈 (63) 을 형성한 시험체 (61) 를 준비하였다. 각 시험체 (61) 에 대해, 상면 (64) 의 실드층의 두께, V 홈 하부 (65) 의 실드층의 두께, 사각형 홈 상부 (66) 의 실드층의 두께, 사각형 홈 하부 (67) 의 실드층의 두께, 홈 바닥 (68) 의 실드층의 두께를, 각각 전자 현미경의 관찰 화상에 기초하여 측정하였다.
그리고, 시험체 (61) 의 상면 (64) 의 실드층의 두께를 기준으로 하여, V 홈 하부 (65), 사각형 홈 상부 (66), 사각형 홈 하부 (67), 홈 바닥 (68) 의 실드층의 두께의 스텝 커버리지를 도 9 에 정리하였다. 또한, V 홈 하부 (65), 사각형 홈 상부 (66), 사각형 홈 하부 (67), 홈 바닥 (68) 등의 특정 부분의 스텝 커버리지는, 각 특정 부분의 실드층의 두께와 상면의 실드층의 두께로부터, 다음 식 (1) 로 산출된다. 또, 애스펙트비는 사각형 홈 (63) 의 홈 폭과 깊이로부터, 다음 식 (2) 로 산출된다.
식 (1)
step coverage ＝ (특정 부분 두께/상면 두께) × 100 [％]
식 (2)
애스펙트비 ＝ 사각형 홈의 홈 폭/사각형 홈의 깊이
도 9A 에 나타내는 바와 같이, 시험체 (61) 의 상면 (64) 에 대한 V 홈 하부 (65) 의 스텝 커버리지는, 사각형 홈 (63) 의 애스펙트비의 변화에 상관없이 약 90 ％ 를 유지하고 있었다. 또, 도 9B 에 나타내는 바와 같이, 시험체 (61) 의 상면 (64) 에 대한 사각형 홈 상부 (66) 의 스텝 커버리지는, 사각형 홈 (63) 의 애스펙트비의 변화에 상관없이 약 60 ％ 를 유지하고 있었다. 따라서, V 홈 하부 (65) 와 사각형 홈 상부 (66) 의 실드층의 두께는, 사각형 홈 (63) 의 애스펙트비에 의존하지 않는 것이 판명되었다. 이 때문에, 사각형 홈 (63) 의 애스펙트비를 높게 해도, V 홈 (62) 에서는 약 90 ％ 의 스텝 커버리지가 얻어져 실드성을 높일 수 있고, 사각형 홈 상부 (66) 에서도 약 60 ％ 의 스텝 커버리지가 얻어져 배선 기판 내의 그라운드 라인에 접지 가능하게 되어 있다.
도 9C 에 나타내는 바와 같이, 시험체 (61) 의 상면 (64) 에 대한 사각형 홈 하부 (67) 의 스텝 커버리지는, 사각형 홈 (63) 의 애스펙트비가 2 이하인 낮은 동안에는 약 60 ％ 를 유지하고 있었지만, 애스펙트비가 4 까지 증가하면 약 35 ％ 까지 저하되었다. 도 9D 에 나타내는 바와 같이, 시험체 (61) 의 상면 (64) 에 대한 홈 바닥 (68) 의 스텝 커버리지는, 사각형 홈 (63) 의 애스펙트비가 증가하는 것에 수반하여 감소하고, 애스펙트비가 4 까지 증가하면 약 40 ％ 까지 저하되었다. 따라서, 사각형 홈 하부 (67) 와 홈 바닥 (68) 의 실드층의 두께는, 사각형 홈 (63) 의 애스펙트비에 강하게 의존하는 것이 판명되었다. 이 때문에, 사각형 홈 (63) 의 애스펙트비를 높게 함으로써, 사각형 홈 하부 (67) 및 홈 바닥 (68) 의 스텝 커버리지를 작게 하여 버의 발생을 억제하는 것이 가능하게 되었다. 이와 같이 하여, V 홈 (62) 과 사각형 홈 (63) 의 비율을 조정함으로써, 실드성의 향상과 버의 억제를 실현하는 것이 가능하게 되었다.
또한, 제 1, 제 2 실시형태에 있어서는, 배선 기판에 1 개의 반도체 칩을 실장한 반도체 패키지를 예시하였지만, 이 구성에 한정되지 않는다. 배선 기판에 복수의 반도체 칩을 실장한 반도체 패키지를 제조해도 된다. 예를 들어, 도 10A 에 나타내는 바와 같이, 배선 기판 (71) 에 복수 (예를 들어, 3 개) 의 반도체 칩 (72a-72c) 을 실장하고, 반도체 칩 (72a-72c) 을 모아서 실드한 반도체 패키지 (70) 를 제조하도록 해도 된다. 이 경우, 패키지 단위로 반도체 패키지 기판 (75) 에 V 홈이 형성되고, 패키지 단위로 반도체 패키지 기판 (75) 이 분할된다. 또한, 반도체 칩 (72a-72c) 은 동일 기능을 가져도 되고, 상이한 기능을 가져도 된다.
또, 도 10B 에 나타내는 바와 같이, 배선 기판 (82) 에 복수 (예를 들어, 2 개) 의 반도체 칩 (82a, 82b) 을 실장하고, 반도체 칩 (82a, 82b) 을 개별적으로 실드한 반도체 패키지 (SIP) (80) 를 제조하도록 해도 된다. 이 경우, 칩 단위로 반도체 패키지 기판 (80) 에 V 홈이 형성되고, 패키지 단위로 반도체 패키지 기판이 분할된다. 이로써, 반도체 칩 (82a, 82b) 사이에 실드층 (86) 이 형성되고, 반도체 칩 (82a, 82b) 의 상호 사이에서 전자 노이즈의 영향을 방지할 수 있다. 또한, 반도체 칩 (82a, 82b) 은 동일 기능을 가져도 되고, 상이한 기능을 가져도 된다.
또, 상기 제 1, 제 2 실시형태에 있어서는, 가공 공구로서 V 블레이드를 사용하여 V 홈이 형성되었지만, 이 구성에 한정되지 않는다. 예를 들어, 도 11A 에 나타내는 바와 같이, 가공 공구로서 통상적인 절삭 블레이드 (91) 를 사용하여 반도체 패키지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 이 경우, 반도체 패키지 기판 (15) 의 분할 예정 라인 상의 연직면 (P) 에 대해 절삭 블레이드 (91) 를 소정 각도만큼 일방측으로 기울여 절삭한 후에, 연직면 (P) 에 대해 절삭 블레이드 (91) 를 소정 각도만큼 타방측으로 기울여 절삭한다. 이로써, 절삭 블레이드 (91) 에 의해 반도체 패키지 기판 (15) 의 상면이 V 상으로 잘라내져, 분할 예정 라인을 따라 V 홈이 형성된다.
또, 도 11B 에 나타내는 바와 같이, 가공 공구로서 레이저 어블레이션용의 가공 헤드 (93) 를 사용하여 반도체 패키지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 이 경우, 반도체 패키지 기판 (15) 의 분할 예정 라인 상의 연직면 (P) 에 대해 가공 헤드 (93) 를 소정 각도만큼 일방향으로 기울여 어블레이션 가공을 실시한 후에, 연직면 (P) 에 대해 가공 헤드 (93) 를 소정 각도만큼 타방측으로 기울여 어블레이션 가공을 실시한다. 반도체 패키지 기판 (15) 에 대해 흡수성을 갖는 레이저 광선에 의해, 반도체 패키지 기판 (15) 의 상면이 V 자상으로 잘라내져, 분할 예정 라인을 따라 V 홈이 형성된다. 또한, 레이저 어블레이션이란, 레이저 광선의 조사 강도가 소정의 가공 임계값 이상이 되면, 고체 표면에서 전자, 열적, 광과학적 및 역학적 에너지로 변환되고, 그 결과, 중성 원자, 분자, 정부 (正負) 의 이온, 라디칼, 클러스터, 전자, 광이 폭발적으로 방출되어, 고체 표면이 에칭되는 현상을 말한다.
또, 도 11C 에 나타내는 바와 같이, 가공 공구로서 프로파일러 (95) 를 사용하여 반도체 패키지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 프로파일러 (95) 는 알루미늄 기대 (96) 의 대략 V 자상의 가공면에 다이아몬드 지립으로 이루어지는 지립층 (97) 을 전착하여 구성되어 있다. 프로파일러 (95) 는, V 블레이드와 비교하여 소모되기 어려워, V 자 형상을 계속 길게 유지할 수 있다. 또, 상기 도 7B-도 7E 에 나타내는 반도체 패키지를 제조하는 경우에도, 패키지 기판에 대한 홈 형성시나 분할시에, 가공 공구로서 레이저 가공의 가공 헤드나 프로파일러가 사용되어도 된다.
또, 상기 제 1, 제 2 실시형태 및 변형예에 있어서는, 반도체 칩이 와이어를 통하여 배선 기판의 전극에 와이어 본딩된 반도체 패키지를 제조하는 구성에 대해 설명했지만, 이 구성에 한정되지 않는다. 도 12 에 나타내는 바와 같이, 반도체 패키지 (89) 는, 반도체 칩 (12) 이 배선 기판 (11) 의 전극에 직접 접속되어 플립 칩 본딩되어 있어도 된다.
또, 제 1, 제 2 실시형태에서는, 반도체 패키지 기판에 대한 V 홈의 형성과 반도체 패키지 기판의 분할이 동일한 장치로 실시되어도 되고, 별개의 장치로 실시되어도 된다.
또, 상기 제 1, 제 2 실시형태에 있어서는, 반도체 패키지 기판의 분할이 절삭 블레이드를 사용하여 실시되었지만, 이 구성에 한정되지 않는다. 반도체 패키지 기판의 분할은, 반도체 패키지 기판을 개개의 반도체 패키지를 분할하는 구성이면 되고, 예를 들어, 어블레이션 가공에 의해 반도체 패키지 기판을 개개의 반도체 패키지로 분할해도 된다.
또, 상기 제 1 실시형태에 있어서는, 홈 형성 공정은 가공 공구로 배선 기판의 도중까지 절입하는 구성으로 하였으나, 이 구성에 한정되지 않는다. 홈 형성 공정은, 가공 공구로 적어도 수지층의 도중까지 절입하는 구성이면 된다.
또, 상기 제 1 실시형태에 있어서는, 지지 부재로서 점착 테이프를 예시하였지만 이 구성에 한정되지 않는다. 지지 부재는, 반도체 패키지 기판을 지지하는 것이면 되고, 예를 들어, 서브스트레이트로 구성되어 있어도 된다. 따라서, 첩착 공정에서는, 반도체 패키지 기판의 배선 기판측을 링 프레임에 첩착된 점착 테이프에 첩착하는 구성에 한정하지 않고, 반도체 패키지 기판의 배선 기판측을, 점착층을 개재하여 서브스트레이트로 첩착하는 구성으로 해도 된다.
또, 상기 제 2 실시형태에 있어서는, 반도체 패키지 정렬 공정은, 얕은 홈이 형성된 보호 테이프나 유지 지그에 반도체 패키지가 정렬되는 구성으로 하였으나, 이 구성에 한정되지 않는다. 반도체 패키지 정렬 공정은, 얕은 홈이 형성되어 있지 않은 평탄한 보호 테이프나 유지 지그에 반도체 패키지가 정렬되어도 된다. 이 경우, 반도체 패키지의 경사나 단차로부터 보호 테이프나 유지 지그의 유지면까지의 깊이에 의해, 패키지 사이의 애스펙트비가 조정된다.
또, 상기 제 2 실시형태에 있어서는, 지지 부재로서 보호 테이프를 예시하였지만 이 구성에 한정되지 않는다. 지지 부재는, 반도체 패키지를 점착층에서 지지하는 것이면 되고, 예를 들어, 서브스트레이트로 구성되어도 된다. 서브스트레이트에는 얕은 홈이 형성되어 있어도 되고, 얕은 홈이 형성되어 있지 않아도 된다. 따라서, 반도체 패키지 정렬 공정에서는, 반도체 패키지가 보호 테이프 상이나 유지 지그 상에 정렬되는 구성에 한정되지 않고, 반도체 패키지가 서브스트레이트 상에 왁스로 고정되어 정렬되어 있어도 된다.
또, 반도체 패키지는, 휴대전화 등의 휴대 통신 기기에 사용되는 구성에 한정되지 않고, 카메라 등의 다른 전자 기기에 사용되어도 된다.
또, 본 실시형태 및 변형예를 설명하였지만, 본 발명의 다른 실시형태로서, 상기 각 실시형태 및 변형예를 전체적 또는 부분적으로 조합한 것이이도 된다.
또, 본 발명의 실시형태는 상기 각 실시형태 및 변형예에 한정되는 것은 아니고, 본 발명의 기술적 사상의 취지를 일탈하지 않는 범위에 있어서 여러 가지로 변경, 치환, 변형되어도 된다. 나아가서는, 기술의 진보 또는 파생하는 다른 기술에 의해, 본 발명의 기술적 사상을 다른 방법으로 실현할 수 있으면, 그 방법을 사용하여 실시되어도 된다. 따라서, 특허 청구의 범위는, 본 발명의 기술적 사상의 범위 내에 포함될 수 있는 모든 실시형태를 커버하고 있다.
또, 본 실시형태에서는, 본 발명을 반도체 패키지의 제조 방법에 적용한 구성에 대해 설명하였지만, 소정의 막 두께의 실드층이 형성되는 다른 패키지 부품의 제조 방법에 적용하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명은, 반도체 패키지의 픽업시에 버의 발생을 억제할 수 있다는 효과를 갖고, 특히, 휴대 통신 기기에 사용되는 반도체 패키지의 제조 방법에 유용하다.
10 : 반도체 패키지
11 : 배선 기판
12 : 반도체 칩
13 : 수지층 (봉지제)
15 : 반도체 패키지 기판
16 : 실드층
22 : 패키지 상면 (봉지제 상면)
23 : 패키지 측면 (측면)
24 : 봉지제
25 : 경사면 (측면의 경사)
28 : V 블레이드 (가공 공구)
29 : V 홈 (홈)
35 : 점착 테이프
36 : 절삭 블레이드
37 : 사각형 홈
38 : 사각형 홈의 홈 바닥
41 : 보호 테이프
42 : 얕은 홈 (홈)
55 : 단차

Claims (3)

  1. 교차하는 복수의 분할 예정 라인에 의해 구획된 배선 기판 상의 복수 영역에 복수의 반도체 칩이 마운트되고 봉지제에 의해 봉지된 반도체 패키지 기판을 상기 분할 예정 라인을 따라 분할된 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서,
    상기 반도체 패키지 기판의 상기 배선 기판측을, 점착층을 갖는 지지 부재 상에 첩착하는 첩착 공정과,
    상기 첩착 공정을 실시한 후에, 상기 봉지제측으로부터 상기 분할 예정 라인을 따라 가공 공구로 적어도 상기 봉지제의 도중까지 절입하고, 상기 봉지제의 적어도 상면이 제 1 폭인 홈을 형성하는 홈 형성 공정과,
    상기 홈 형성 공정을 실시한 후에, 상기 봉지제측으로부터 상기 제 1 폭보다 가는 제 2 폭의 절삭 블레이드를 사용하여 상기 홈을 따라 상기 지지 부재의 도중까지 절입하고, 인접하는 상기 반도체 패키지 사이가 소정 간격 X ㎜ 이간되도록 분할하는 분할 공정과,
    상기 분할 공정을 실시한 후에, 상기 봉지제측 상방으로부터 도전성 재료로, 상기 반도체 패키지의 측면 및 상기 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과,
    상기 실드층 형성 공정을 실시한 후에, 상기 실드층이 형성된 반도체 패키지를 픽업하는 픽업 공정을 구비하고,
    상기 제 1 폭과 상기 제 2 폭은, 분할 후의 각 반도체 패키지의 상기 봉지제 상면으로부터 하면을 향하는 도중에, 상기 봉지제 상면보다 외형 사이즈가 커지도록 각 측면에 경사 또는 단차가 발생하는 폭으로 설정되고,
    상기 반도체 패키지의 상기 경사 또는 상기 단차의 하단으로부터 상기 지지 부재에 절입한 홈 바닥까지의 측면 길이를 Y ㎜ 로 했을 때에, 상기 실드층 형성시에 상기 실드층이 상기 측면에는 형성되지만 상기 반도체 패키지 사이의 상기 홈 바닥에 형성되는 실드층의 두께가 상기 경사 또는 상기 단차에 형성되는 실드층의 두께보다 얇게 되는 애스펙트비 Y/X 가 되도록, 상기 제 1 폭, 상기 제 2 폭, 상기 측면 길이 Y ㎜ 및 실드층 형성 조건이 설정되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 교차하는 복수의 분할 예정 라인에 의해 구획된 배선 기판 상의 복수 영역에 복수의 반도체 칩이 마운트되고 봉지제에 의해 봉지된 반도체 패키지 기판을 상기 분할 예정 라인을 따라 분할된 반도체 패키지를 제조하는 반도체 패키지의 제조 방법으로서,
    상기 반도체 패키지 기판을 상기 분할 예정 라인을 따라 분할함과 함께, 각 반도체 패키지의 상기 봉지제 상면으로부터 하면을 향하는 도중에, 상기 봉지제 상면보다 외형 사이즈가 커지도록 각 측면에 경사 또는 단차를 형성하는 분할 공정과,
    상기 분할된 개개의 반도체 패키지의 인접하는 상기 반도체 패키지끼리를 소정 간격 X ㎜ 이간시켜 정렬하고, 상기 배선 기판측을 유지 지그에 유지 또는 지지 부재에 첩착하는 반도체 패키지 정렬 공정과,
    상기 봉지제측 상방으로부터 도전성 재료로, 상기 반도체 패키지의 측면 및 상기 봉지제 상면에 실드층을 형성하는 실드층 형성 공정과,
    상기 실드층 형성 공정을 실시한 후에, 상기 실드층이 형성된 반도체 패키지를 픽업하는 픽업 공정을 구비하고,
    상기 반도체 패키지의 상기 경사 또는 상기 단차의 하단으로부터 상기 유지 지그 또는 상기 지지 부재까지의 측면 길이를 Y ㎜ 로 했을 때에, 상기 실드층 형성시에 상기 실드층이 상기 측면에는 형성되지만 상기 반도체 패키지 사이 바닥면에 형성되는 실드층의 두께가 상기 경사 또는 상기 단차에 형성되는 실드층의 두께보다 얇게 되는 애스펙트비 Y/X 가 되도록, 상기 경사 또는 상기 단차, 상기 측면 길이 Y ㎜, 상기 소정 간격 X ㎜ 및 실드층 형성 조건이 설정되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 패키지 정렬 공정에서는, 상기 유지 지그 또는 상기 지지 부재의 유지면을 격자상의 홈으로 구획한 각 영역에 상기 반도체 패키지가 재치되고, 인접하는 상기 반도체 패키지끼리가 상기 소정 간격 X ㎜ 이간되어 정렬되고,
    상기 홈의 홈 폭이 상기 반도체 패키지끼리의 상기 소정 간격 X ㎜ 보다 크게 형성되어 있는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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