[go: up one dir, main page]

KR102287515B1 - Frequency dividng circuit - Google Patents

Frequency dividng circuit Download PDF

Info

Publication number
KR102287515B1
KR102287515B1 KR1020150108933A KR20150108933A KR102287515B1 KR 102287515 B1 KR102287515 B1 KR 102287515B1 KR 1020150108933 A KR1020150108933 A KR 1020150108933A KR 20150108933 A KR20150108933 A KR 20150108933A KR 102287515 B1 KR102287515 B1 KR 102287515B1
Authority
KR
South Korea
Prior art keywords
signal
divider
divided
flip
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020150108933A
Other languages
Korean (ko)
Other versions
KR20170014905A (en
Inventor
김홍득
탁금영
송성식
최재혁
이용선
윤희인
Original Assignee
엘지전자 주식회사
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사, 울산과학기술원 filed Critical 엘지전자 주식회사
Priority to KR1020150108933A priority Critical patent/KR102287515B1/en
Publication of KR20170014905A publication Critical patent/KR20170014905A/en
Application granted granted Critical
Publication of KR102287515B1 publication Critical patent/KR102287515B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/48Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 주파수 분주 회로에 관한 것으로서, 본 발명의 일 실시예에 따른 주파수 분주 회로는, 듀티비 50%인 입력 신호의 주파수를 1/2 분주하여, 듀티비 50%인 제1 분주 신호 및 상기 제1 분주 신호와 차동 관계를 가지고 듀티비 50%인 제2 분주 신호를 생성하는 제1 분주기; 상기 제1 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 I상(In-phase)의 제3 분주 신호를 생성하고, 상기 제2 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 Q상(Quadrature-phase)의 제4 분주 신호를 생성하는 제2 분주기; 상기 제1 분주 신호 및 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 제1 리셋 신호를 상기 제1 분주기에 인가하는 제1 교정기; 및 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 제2 리셋 신호를 상기 제2 분주기에 인가하는 제2 교정기;를 포함할 수 있다.The present invention relates to a frequency divider circuit, wherein the frequency divider circuit according to an embodiment of the present invention divides the frequency of an input signal having a duty ratio of 50% by 1/2 to obtain a first divided signal having a duty ratio of 50% and the a first divider configured to have a differential relationship with the first divided signal and generate a second divided signal having a duty ratio of 50%; The frequency of the first divided signal is divided by 1/2 to generate a third divided signal of I-phase having a duty ratio of 50%, and the frequency of the second divided signal is divided by 1/2 to obtain a duty ratio of 50 a second divider for generating a fourth division signal of Q phase (Quadrature-phase) of %; a first calibrator for applying a first reset signal to the first divider when the first divided signal and the second divided signal do not satisfy a differential relationship; and a second calibrator configured to apply a second reset signal to the second divider when the phase of the third divided signal does not precede the phase of the fourth divided signal by 90 degrees.

Description

주파수 분주 회로{FREQUENCY DIVIDNG CIRCUIT}Frequency divider circuit {FREQUENCY DIVIDNG CIRCUIT}

본 발명은 주파수 분주 회로에 관한 것으로서, 보다 상세하게는 입력 신호를 듀티비 50% 및 I/Q(In-phase/Quadrature) 위상 관계를 가지는 신호 쌍으로 분주하여 출력하는 주파수 분주 회로에 관한 것이다.The present invention relates to a frequency divider circuit, and more particularly, to a frequency divider circuit for dividing and outputting an input signal into a signal pair having a 50% duty ratio and an In-phase/Quadrature (I/Q) phase relationship.

주파수 분주 회로란, VCO(Voltage Controlled Oscillator) 등으로부터 제공되는 입력 신호(예, RF 신호)의 주파수를 분주하여 출력 신호를 생성하는 회로를 말한다.The frequency division circuit refers to a circuit that generates an output signal by dividing the frequency of an input signal (eg, an RF signal) provided from a voltage controlled oscillator (VCO) or the like.

예컨대, 주파수 분주 회로는 단일 입력 신호 또는 차동(differential) 관계를 가지는 입력 신호 쌍을 1/4, 1/12, 1/6 등과 같이 분주할 수 있다. 또한, 분주된 결과인 두 출력 신호들은 듀티비 50%를 가지고, I/Q(In-phase/Quadrature) 위상 관계를 가지는 쌍일 수 있다. 여기서, I/Q(In-phase/Quadrature) 위상 관계란, 어느 하나의 출력 신호의 위상이 다른 하나의 출력 신호의 위상에 대하여 90도만큼 선행하는 관계 즉, 어느 하나의 출력 신호와 다른 하나의 출력 신호 간의 직교성이 확보되는 관계를 의미한다.For example, the frequency division circuit may divide a single input signal or a pair of input signals having a differential relationship, such as 1/4, 1/12, 1/6, or the like. In addition, the two output signals resulting from the division may be a pair having a duty ratio of 50% and an In-phase/Quadrature (I/Q) phase relationship. Here, the I/Q (In-phase/Quadrature) phase relationship is a relationship in which the phase of one output signal precedes the phase of the other output signal by 90 degrees, that is, the relationship between one output signal and the other. It means a relationship in which orthogonality between output signals is secured.

한편, 이러한 주파수 분주 회로는 플립플롭 등과 같은 하위 콤포넌트들을 포함할 수 있는데, 다양한 원인(예, 복수의 플립플롭들 중 적어도 어느 하나의 초기 상태)에 의해 오동작할 수 있으며, 이러한 오동작에 따라 주파수 분주 회로에 의해 생성된 출력 신호 쌍이 I/Q(In-phase/Quadrature) 위상 관계를 만족하지 못하게 될 수 있다.Meanwhile, the frequency division circuit may include lower components such as flip-flops, and may malfunction due to various causes (eg, the initial state of at least one of the plurality of flip-flops). The pair of output signals generated by the circuit may not satisfy the In-phase/Quadrature (I/Q) phase relationship.

주파수 분주 회로에 의해 생성되는 출력 신호 쌍이 I/Q(In-phase/Quadrature) 위상 관계를 만족하지 않는 경우, VCO(Voltage Controlled Oscillator) 등으로부터 제공되는 입력 신호(예, RF 신호)를 최종적으로 기저대역(baseband) 신호로 변환할 수 없다.When the output signal pair generated by the frequency divider circuit does not satisfy the I/Q (In-phase/Quadrature) phase relationship, the input signal (eg, RF signal) provided from the VCO (Voltage Controlled Oscillator), etc. is finally based It cannot be converted to a baseband signal.

이에 따라, 주파수 분주 회로에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 적절히 교정할 수 있는 기술이 요구된다.Accordingly, there is a technology capable of monitoring the status of signals generated and processed by the frequency division circuit and appropriately correcting the malfunction when a malfunction that shifts the I/Q (In-phase/Quadrature) phase relationship of the output pair occurs. is required

본 발명은 전술한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 일 실시예에 듀비티 50%인 단일 입력 신호 또는 차동 입력 신호 쌍을 인가받아 이를 1/4, 1/6, 1/12 등으로 분주하여, 듀티비 50%이고 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍을 생성하는 주파수 분주 회로를 제공하는 것으로 목적으로 한다.The present invention has been devised to solve the problems of the prior art described above, and in an embodiment of the present invention, a single input signal or a differential input signal pair having a duty cycle of 50% is applied to the input signal and the input signal is 1/4, 1/6, 1 An object of the present invention is to provide a frequency divider circuit for generating an output signal pair having a 50% duty ratio and an In-phase/Quadrature-phase (I/Q) phase relationship by dividing by /12 or the like.

또한, 임의의 입력 신호에 대한 분주 과정에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature-phase) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 교정하는 주파수 분주 회로를 제공하는 것으로 목적으로 한다.In addition, it monitors the status of signals generated and processed in the division process for an arbitrary input signal, and corrects any malfunction that shifts the I/Q (In-phase/Quadrature-phase) phase relationship of the output pair. An object of the present invention is to provide a frequency divider circuit for

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 듀티비 50%인 입력 신호의 주파수를 1/2 분주하여, 듀티비 50%인 제1 분주 신호 및 상기 제1 분주 신호와 차동 관계를 가지고 듀티비 50%인 제2 분주 신호를 생성하는 제1 분주기; 상기 제1 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 I상(In-phase)의 제3 분주 신호를 생성하고, 상기 제2 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 Q상(Quadrature-phase)의 제4 분주 신호를 생성하는 제2 분주기; 상기 제1 분주 신호 및 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 제1 리셋 신호를 상기 제1 분주기에 인가하는 제1 교정기; 및 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 제2 리셋 신호를 상기 제2 분주기에 인가하는 제2 교정기;를 포함하는 주파수 분주 회로가 제공된다.According to one aspect of the present invention in order to achieve the above or other object, the frequency of the input signal having a duty ratio of 50% is divided by 1/2, and a first divided signal having a duty ratio of 50% and a differential relationship with the first divided signal a first divider for generating a second division signal having a duty ratio of 50%; The frequency of the first divided signal is divided by 1/2 to generate a third divided signal of I-phase having a duty ratio of 50%, and the frequency of the second divided signal is divided by 1/2 to obtain a duty ratio of 50 a second divider for generating a fourth division signal of Q phase (Quadrature-phase) of %; a first calibrator for applying a first reset signal to the first divider when the first divided signal and the second divided signal do not satisfy a differential relationship; and a second calibrator for applying a second reset signal to the second divider when the phase of the third divided signal does not precede the phase of the fourth divided signal by 90 degrees. .

또한, 기 제1 분주기는, 상기 입력 신호를 입력받는 제1 클록 단자, 제1 데이터 단자, 상기 제1 분주 신호를 생성하는 제1 비반전 출력 단자 및 상기 제1 데이터 단자로 피드백되는 제1 반전 출력 단자를 포함하는 제1 D-플립플롭; 및 상기 입력 신호를 입력받는 제2 클록 단자, 제2 데이터 단자, 상기 제2 분주 신호를 생성하는 제2 출력 단자, 상기 제2 데이터 단자로 피드백되는 제2 반전 출력 단자 및 상기 제1 리셋 신호를 입력받는 제1 리셋 단자를 포함하는 제2 D-플립플롭;을 포함할 수 있다.In addition, the first divider includes a first clock terminal receiving the input signal, a first data terminal, a first non-inverting output terminal generating the first division signal, and a first data terminal fed back to the first data terminal. a first D-flip-flop including an inverting output terminal; and a second clock terminal receiving the input signal, a second data terminal, a second output terminal generating the second divided signal, a second inverted output terminal fed back to the second data terminal, and the first reset signal. and a second D-flip-flop including a first reset terminal receiving an input.

또한, 상기 제1 교정기는, 상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 상기 제1 리셋 신호를 생성하는 제1 리셋 신호 생성기; 및 상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족할 때까지, 상기 제1 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제1 분주기에 인가하는 제1 지연 선택기;를 포함할 수 있다.In addition, the first calibrator may include: a first reset signal generator configured to generate the first reset signal when the first divided signal and the second divided signal do not satisfy a differential relationship; and a first delay selector that sequentially delays the first reset signal by a predetermined time and applies the first reset signal to the first divider until the first divided signal and the second divided signal satisfy a differential relationship. can do.

또한, 상기 제2 분주기는, 상기 제1 분주 신호를 입력받는 제3 클록 단자, 제3 데이터 단자, 상기 제3 분주 신호를 생성하는 제3 비반전 출력 단자 및 상기 제3 데이터 단자로 피드백되는 제3 반전 출력 단자를 포함하는 제3 D-플립플롭; 및 상기 제2 분주 신호를 입력받는 제4 클록 단자, 제4 데이터 단자, 상기 제4 분주 신호를 생성하는 제4 비반전 출력 단자, 상기 제4 데이터 단자로 피드백되는 제4 반전 출력 단자 및 상기 제2 리셋 신호를 입력받는 제2 리셋 단자를 포함하는 제4 D-플립플롭;을 포함할 수 있다.In addition, the second divider is fed back to a third clock terminal receiving the first division signal, a third data terminal, a third non-inverting output terminal generating the third division signal, and the third data terminal. a third D-flip-flop including a third inverting output terminal; and a fourth clock terminal receiving the second divided signal, a fourth data terminal, a fourth non-inverting output terminal generating the fourth divided signal, a fourth inverting output terminal fed back to the fourth data terminal, and the fourth and a fourth D-flip-flop including a second reset terminal receiving the second reset signal.

또한, 상기 제2 교정기는, 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 상기 제2 리셋 신호를 생성하는 제2 리셋 신호 생성기; 및 상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행할 때까지, 상기 제2 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제2 분주기에 인가하는 제2 지연 선택기;를 포함할 수 있다.In addition, the second calibrator may include: a second reset signal generator configured to generate the second reset signal when the phase of the third divided signal does not precede the phase of the fourth divided signal by 90 degrees; and a second delay applied to the second divider after sequentially delaying the second reset signal by a predetermined time until the phase of the third division signal precedes the phase of the fourth division signal by 90 degrees It may include a selector;

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명의 일 실시예에 따른 주파수 분주 회로는 입력 신호에 대한 분주 과정에서 생성 및 처리되는 신호들의 상태를 모니터링하고, 출력 쌍의 I/Q(In-phase/Quadrature) 위상 관계를 어긋나게 하는 오동작이 발생하는 경우, 이를 적절히 교정할 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, the frequency division circuit according to an embodiment of the present invention monitors the states of signals generated and processed in a division process for an input signal, and I/Q (In- phase/Quadrature) When a malfunction that shifts the phase relationship occurs, there is an advantage in that it can be properly corrected.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1a는 본 발명의 실시예들에 따른 다양한 주파수 분주 회로들을 개략적으로 보여주고,
도 1b는 도 1a에 도시된 주파수 분주 회로가 정상적으로 동작하는 경우의 입력 신호와 출력 신호 간의 관계를 보여준다.
도 2는 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 3은 도 2에 도시된 분주기의 구조 및 동작에 대한 일 예를 보여준다.
도 4은 도 3의 (a)에 도시된 두 D-플립플롭의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 5는 도 4의 (c)에 도시된 비정상 동작 중, 리셋 신호의 인가에 따른 교정 결과를 설명하기 위해 참조되는 도면이다.
도 6은 도 2에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 7은 도 6에 도시된 리셋 신호 생성기의 입출력 동작에 따른 타이밍 다이어그램을 보여준다.
도 8은 도 6에 도시된 지연 선택기의 동작을 설명하기 위한 개념도이다.
도 9는 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.
도 10은 도 2에 도시된 분주기의 구조에 대한 일 예를 보여준다.
도 11은 도 10의 (a)에 도시된 두 D-플립플롭의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 12는 도 2에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 13은 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.
도 14는 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 15의 (a)는 도 14에 도시된 분주기의 구조의 일 예를 보여주고, 도 15의 (b)는 분주기의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 16은 도 1a의 (a)에 도시된 주파수 분주 회로의 구조에 대한 일 예를 보여준다.
도 17은 도 16에 도시된 분주기의 구조의 일 예를 보여준다.
도 18a는 도 17에 도시된 분주기의 정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 18b는 도 17에 도시된 분주기의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.
도 18c는 도 17에 도시된 분주기의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 다른 예를 보여준다.
도 19는 도 16에 도시된 교정기의 구조에 대한 일 예를 보여준다.
도 20은 도 19에 도시된 교정기에 의해 생성된 리셋 신호가 분주기에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.
1A schematically shows various frequency division circuits according to embodiments of the present invention;
FIG. 1B shows a relationship between an input signal and an output signal when the frequency division circuit shown in FIG. 1A operates normally.
FIG. 2 shows an example of the structure of the frequency division circuit shown in FIG. 1A (a).
FIG. 3 shows an example of the structure and operation of the divider shown in FIG. 2 .
FIG. 4 shows an example of a timing diagram according to an input/output operation of the two D-flip-flops shown in FIG. 3A .
FIG. 5 is a diagram referenced to explain a correction result according to application of a reset signal during the abnormal operation illustrated in FIG. 4C .
6 shows an example of the structure of the straightener shown in FIG.
FIG. 7 shows a timing diagram according to an input/output operation of the reset signal generator shown in FIG. 6 .
FIG. 8 is a conceptual diagram for explaining the operation of the delay selector shown in FIG. 6 .
9 shows a timing diagram before and after the reset signal is applied to the divider.
10 shows an example of the structure of the divider shown in FIG.
FIG. 11 shows an example of a timing diagram according to input/output operations of the two D-flip-flops shown in FIG. 10A.
12 shows an example of the structure of the straightener shown in FIG.
13 shows a timing diagram before and after the reset signal is applied to the divider.
14 shows an example of the structure of the frequency division circuit shown in (a) of FIG. 1A.
FIG. 15A shows an example of the structure of the divider shown in FIG. 14, and FIG. 15B shows an example of a timing diagram according to the input/output operation of the divider.
16 shows an example of the structure of the frequency division circuit shown in FIG. 1A (a).
FIG. 17 shows an example of the structure of the divider shown in FIG. 16 .
18A shows an example of a timing diagram according to a normal input/output operation of the divider shown in FIG. 17 .
18B shows an example of a timing diagram according to an abnormal input/output operation of the divider shown in FIG. 17 .
18C shows another example of a timing diagram according to an abnormal input/output operation of the divider shown in FIG. 17 .
19 shows an example of the structure of the straightener shown in FIG.
FIG. 20 shows a timing diagram before and after the reset signal generated by the calibrator shown in FIG. 19 is applied to the divider.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, the embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of reference numerals, and overlapping descriptions thereof will be omitted.

또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. In addition, in describing the embodiments disclosed in the present specification, if it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed in the present specification, the detailed description thereof will be omitted.

또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed herein is not limited by the accompanying drawings, and all changes included in the spirit and scope of the present invention , should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including an ordinal number, such as first, second, etc., may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being “connected” or “connected” to another component, it is understood that the other component may be directly connected or connected to the other component, but other components may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that no other element is present in the middle.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The singular expression includes the plural expression unless the context clearly dictates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, terms such as "comprises" or "have" are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

도 1a는 본 발명의 실시예들에 따른 다양한 주파수 분주 회로들을 개략적으로 보여주고, 도 1b는 도 1a에 도시된 주파수 분주 회로가 정상적으로 동작하는 경우의 입력 신호와 출력 신호 간의 관계를 보여준다.1A schematically shows various frequency division circuits according to embodiments of the present invention, and FIG. 1B shows a relationship between an input signal and an output signal when the frequency division circuit shown in FIG. 1A operates normally.

도 1a를 참조하면, 전압 제어 발진기(이하, "VCO"라고 칭함)(2)는 LDO레귤레이터(Low Drop Output regulator, 이하 "레귤레이터"라고 칭함)(1) 등으로부터 제공되는 전압을 통해 소정의 발진 주파수를 가지는 입력 신호(SVCO +, SVCO -)를 생성할 수 있다. 이때, 두 입력 신호(SVCO +, SVCO -)는 듀비티 50% 및 차동 관계를 가질 수 있다.Referring to FIG. 1A , a voltage controlled oscillator (hereinafter referred to as “VCO”) 2 is a predetermined oscillation through a voltage provided from an LDO regulator (Low Drop Output regulator, hereinafter referred to as “regulator”) 1 and the like. An input signal (S VCO + , S VCO - ) having a frequency may be generated. In this case, the two input signals S VCO + , S VCO may have a duty ratio of 50% and a differential relationship.

VCO(2)에 의해 생성된 입력 신호(SVCO +, SVCO -) 중 적어도 어느 하나는 스위치(3)를 통해 다양한 주파수 분주 회로들(10a, 10b, 10c) 중 적어도 어느 하나로 인가될 수 있다. At least one of the input signals S VCO + , S VCO - generated by the VCO 2 may be applied to at least any one of the various frequency division circuits 10a, 10b, and 10c through the switch 3 . .

예컨대, 입력 신호(SVCO -)는 스위치(3)를 통해 주파수 분주 회로(10a)에 인가될 수 있다. 주파수 분주 회로(10a)는 VCO(2)에서 출력되는 입력 신호(SVCO -)의 주파수를 1/4로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(SDIV4I, SDIV4Q)을 생성할 수 있다. For example, the input signal S VCO may be applied to the frequency division circuit 10a through the switch 3 . The frequency divider circuit 10a divides the frequency of the input signal S VCO , output from the VCO 2 by 1/4, so as to obtain a duty cycle of 50% and an In-phase/Quadrature-phase (I/Q) phase relationship. It is possible to generate an output signal pair S DIV4I , S DIV4Q having .

다른 예로, 입력 신호(SVCO +)는 스위치(3)를 통해 주파수 분주 회로(10b)에 인가될 수 있다. 주파수 분주 회로(10b)는 VCO(2)에서 출력되는 입력 신호(SVCO +)의 주파수를 1/12로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(SDIV12I, SDIV12Q)을 생성할 수 있다.As another example, the input signal S VCO + may be applied to the frequency division circuit 10b through the switch 3 . The frequency divider circuit 10b divides the frequency of the input signal (S VCO + ) output from the VCO 2 by 1/12, so as to obtain a 50% duty cycle and an In-phase/Quadrature-phase (I/Q) phase relationship It is possible to generate an output signal pair S DIV12I , S DIV12Q having .

다른 예로, 차동 관계의 입력 신호 쌍(SVCO +, SVCO -)은 스위치(3)를 통해 주파수 분주 회로(10c)에 인가될 수 있다. 주파수 분주 회로(10c)는 VCO(2)에서 출력되는 입력 신호 쌍(SVCO +, SVCO -)의 주파수를 1/6로 분주하여, 듀비티 50% 및 I/Q(In-phase/Quadrature-phase) 위상 관계를 가지는 출력 신호 쌍(SDIV6I, SDIV6Q)을 생성할 수 있다. As another example, the differential input signal pair S VCO + , S VCO may be applied to the frequency divider circuit 10c through the switch 3 . The frequency divider circuit 10c divides the frequency of the input signal pair (S VCO + , S VCO - ) output from the VCO (2) by 1/6 to achieve a 50% duty cycle and In-phase/Quadrature (I/Q). -phase) output signal pairs S DIV6I and S DIV6Q having a phase relationship may be generated.

도 1b를 참조하면, 도 1a에 도시된 주파수 분주 회로(10a)는, 예컨대 주파수가 7400MHz인 입력 신호(SVCO -)의 주파수를 1/4로 분주하여, 1850MHz의 주파수를 가지는 출력 신호 쌍(SDIV4I, SDIV4Q)을 생성할 수 있다. 이때, 출력 신호(SDIV4I)는 출력 신호(SDIV4Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.Referring to FIG. 1B, the frequency divider circuit 10a shown in FIG. 1A divides the frequency of the input signal S VCO - having a frequency of 7400 MHz by 1/4, for example, an output signal pair having a frequency of 1850 MHz ( S DIV4I , S DIV4Q ). At this time, the output signal (S DIV4I) may precede as the output signal in phase than the (S DIV4Q) π / 2 ( = 90 degrees).

또한, 주파수 분주 회로(10b)는 주파수가 8400MHz인 입력 신호(SVCO +)의 주파수를 1/12로 분주하여, 700MHz의 주파수를 가지는 출력 신호 쌍(SDIV12I, SDIV12Q)을 생성할 수 있다. 이때, 출력 신호(SDIV12I)는 출력 신호(SDIV12Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.In addition, the frequency division circuit 10b divides the frequency of the input signal S VCO + having a frequency of 8400 MHz by 1/12 to generate an output signal pair S DIV12I and S DIV12Q having a frequency of 700 MHz. . At this time, the output signal (S DIV12I) may precede as the output signal in phase than the (S DIV12Q) π / 2 ( = 90 degrees).

또한, 주파수 분주 회로(10c)는, 예컨대 주파수가 8520MHz인 입력 신호 쌍(SVCO+, SVCO -)의 주파수를 1/6로 분주하여, 1420MHz의 주파수를 가지는 출력 신호 쌍(SDIV6I, SDIV6Q)을 생성할 수 있다. 이때, 출력 신호(SDIV6I)는 출력 신호(SDIV6Q)보다 위상이 π/2(=90도)만큼 앞설 수 있다.In addition, the frequency division circuit 10c divides the frequency of the input signal pair S VCO+ , S VCO - having a frequency of 8520 MHz by 1/6, for example, the output signal pair S DIV6I , S DIV6Q having a frequency of 1420 MHz ) can be created. At this time, the output signal (S DIV6I) may precede as the output signal in phase than the (S DIV6Q) π / 2 ( = 90 degrees).

한편, 도 1a 및 도 1b에서는 입력 신호의 주파수를 각각 1/4, 1/12, 1/6으로 분주하는 3가지의 주파수 분주 회로(10a, 10b, 10c)만을 예시하였으나, 이에 한정되는 것은 아니며, 주파수 분주 회로의 목적에 따라 그 밖에 다양한 값으로 분주될 수 있는 것으로 이해되어야 할 것이다.Meanwhile, in FIGS. 1A and 1B, only three frequency divider circuits 10a, 10b, and 10c for dividing the frequency of an input signal by 1/4, 1/12, and 1/6, respectively, have been exemplified, but the present invention is not limited thereto. , it should be understood that the frequency division circuit may be divided into various other values depending on the purpose of the circuit.

도 2는 도 1a의 (a)에 도시된 주파수 분주 회로(10a)의 구조에 대한 일 예를 보여준다.FIG. 2 shows an example of the structure of the frequency division circuit 10a shown in FIG. 1A (a).

도 2를 참조하면, 분주인자 1/4인 주파수 분주 회로(10a)는 분주기(21, 22) 및 교정기(31, 32)를 포함할 수 있다.Referring to FIG. 2 , the frequency division circuit 10a having a division factor of 1/4 may include dividers 21 and 22 and correctors 31 and 32 .

분주기(21)는 입력 신호(SVCO -)의 주파수를 1/2로 분주하여, 분주 신호 쌍(SDIV2+, SDIV2 -)을 생성한다. 분주기(21)가 정상 동작하는 경우, 두 분주 신호(SDIV2+, SDIV2 -)는 차동 관계를 이루게 된다. 본 발명에서 어떤 두 신호가 차동 관계를 이루다는 것은, 어느 한 신호와 다른 한 신호 간의 위상차가 π(=180도)인 관계를 가짐을 의미한다. 예컨대, 분주기(21)가 생성한 어느 한 분주 신호(SDIV2 +)는 다른 한 분주 신호(SDIV2-)보다 위상이 180도 선행할 수 있다.The divider 21 divides the frequency of the input signal S VCO by 1/2 to generate a divided signal pair S DIV2+ , S DIV2 − . When the divider 21 operates normally, the two divider signals S DIV2+ and S DIV2 - form a differential relationship. In the present invention, when any two signals form a differential relationship, it means that the phase difference between one signal and the other signal has a relationship of π (=180 degrees). For example, one divided signal S DIV2 + generated by the divider 21 may have a phase 180 degrees ahead of the other divided signal S DIV2- .

교정기(31)는 입력 신호(SVCO -) 및 두 분주 신호(SDIV2 +, SDIV2 -)를 기초로, 리셋 신호(RSDIV2)를 생성한다. 이러한 리셋 신호(RSDIV2)는 두 분주 신호(SDIV2 +, SDIV2 -)가 차동 관계를 이루지 않는 경우에 생성되어 교정기(31)로부터 분주기(21)로 제공된다. 즉, 교정기(31)는 분주기(21)에 대하여 피드백 회로로 구성될 수 있다.The calibrator 31 generates a reset signal RS DIV2 based on the input signal S VCO and the two divided signals S DIV2 + , S DIV2 − . The reset signal RS DIV2 is generated when the two division signals S DIV2 + , S DIV2 - do not form a differential relationship and is provided from the calibrator 31 to the divider 21 . That is, the corrector 31 may be configured as a feedback circuit with respect to the divider 21 .

분주기(22)는 분주기(21)에 의해 생성된 두 분주 신호(SDIV2 +, SDIV2 -)의 주파수를 1/2로 분주하여 출력 신호 쌍(SDIV4I, SDIV4Q)을 생성한다. 출력 신호 쌍(SDIV4I, SDIV4Q)은 입력 신호(SVCO -)의 주파수가 1/2씩 두 번 분주된 것인바, 입력 신호(SVCO -)의 주파수의 1/4에 해당하는 주파수를 가지게 된다.The divider 22 divides the frequencies of the two divided signals S DIV2 + , S DIV2 - generated by the divider 21 by 1/2 to generate an output signal pair S DIV4I and S DIV4Q . The output signal pair (S DIV4I , S DIV4Q ) is a bar in which the frequency of the input signal (S VCO - ) is divided twice by 1/2, and the frequency corresponding to 1/4 of the frequency of the input signal (S VCO - ) will have

분주기(22)가 정상 동작하는 경우, 분주 신호 쌍(SDIV4I, SDIV4Q)은 분주 신호(SDIV4I)의 위상이 분주 신호(SDIV4Q)의 위상보다 90도 앞서는 I/Q 위상 관계를 이루게 된다. The frequency divider 22 is led to the normal operation, the division signal pairs (S DIV4I, S DIV4Q) is 90 degrees ahead of I / Q phase relationships than the phase of the divided signal the frequency division signal (S DIV4Q) phase (S DIV4I) if do.

교정기(32)는 분주 신호 쌍(SDIV4I, SDIV4Q)을 기초로, 리셋 신호(RSIQ)를 생성한다. 이러한 리셋 신호(RSIQ)는 분주 신호 쌍(SDIV4I, SDIV4Q)이 I/Q 위상 관계를 만족하지 않는 경우에 생성되어 교정기(32)로부터 분주기(22)로 제공된다. 즉, 교정기(32)는 분주기(22)에 대하여 피드백 회로로 구성될 수 있다.The calibrator 32 generates a reset signal RS IQ based on the divided signal pair S DIV4I , S DIV4Q . The reset signal RS IQ is generated when the division signal pair S DIV4I and S DIV4Q does not satisfy the I/Q phase relationship and is provided from the calibrator 32 to the divider 22 . That is, the corrector 32 may be configured as a feedback circuit with respect to the divider 22 .

도 3은 도 2에 도시된 분주기(21)의 구조 및 동작에 대한 일 예를 보여준다.3 shows an example of the structure and operation of the divider 21 shown in FIG.

도 3의 (a)를 참조하면, 분주기(21)는 두 D-플립플롭(101, 102)을 포함할 수 있고, 두 D-플립플롭(101, 102) 각각은 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다. 본 발명에서 D-플립플롭이란, 지연(delay)형 플립플롭을 의미하며, 임의의 입력 신호를 클록 펄스의 시간 간격만큼 지연시켜 출력한다. Referring to (a) of FIG. 3 , the divider 21 may include two D-flip-flops 101 and 102 , and each of the two D-flip-flops 101 and 102 is illustrated in (b) of FIG. 3 . It operates according to the logic table shown in Fig. In the present invention, the D-flip-flop refers to a delay-type flip-flop, and outputs an arbitrary input signal by delaying it by the time interval of the clock pulse.

D-플립플롭은 클록 단자(C), 데이터 단자(D) 및 비반전 출력 단자(Q)를 포함하고, 실시예에 따라 반전 출력 단자(Qb)나 리셋 단자(R)를 더 포함할 수 있다.The D flip-flop includes a clock terminal (C), a data terminal (D), and a non-inverting output terminal (Q), and may further include an inverting output terminal (Q b ) or a reset terminal (R) according to an embodiment. there is.

클록 단자(C)는 다른 구성 요소(예, 전압 제어 발진기)로부터 클록 신호를 수신한다. 예컨대, 플립플롭(101) 또는 플립플롭(102)에 대한 클록 신호로서 입력 신호(SVCO-)가 이용될 수 있다. The clock terminal C receives a clock signal from another component (eg, a voltage controlled oscillator). For example, the input signal S VCO- may be used as a clock signal for the flip-flop 101 or the flip-flop 102 .

비반전 출력 단자(Q)는 클록 단자(C)에 인가되는 클록 신호의 펄스에 따라, 데이터 단자(D)의 값과 동일한 값을 출력한다. 예를 들어, 데이터 단자(D)가 "0" 상태일 때 클록 단자(C)에 클록 펄스 "1"이 인가되면, 비반전 출력 단자(Q)는 "0"을 출력하고, 데이터 단자(D)에 "1" 상태일 때 클록 단자(C)에 클록 펄스 "1"이 인가되면, 비반전 출력 단자(Q)는 "1"을 출력한다.The non-inverting output terminal Q outputs the same value as the value of the data terminal D according to the pulse of the clock signal applied to the clock terminal C. For example, when a clock pulse "1" is applied to the clock terminal C when the data terminal D is in the "0" state, the non-inverting output terminal Q outputs "0", and the data terminal D ), when the clock pulse "1" is applied to the clock terminal C when in the "1" state, the non-inverting output terminal Q outputs "1".

또한, 반전 출력 단자(Qb)는 비반전 출력 단자(Q)의 출력 값의 반전 값을 출력한다. 예를 들어, 비반전 출력 단자(Q)가 "1"을 출력하면 반전 출력 단자(Qb)는 "0"을 출력하고, 비반전 출력 단자(Q)가 "0"을 출력하면 반전 출력 단자(Qb)는 "1"을 출력한다.In addition, the inverted output terminal Q b outputs an inverted value of the output value of the non-inverted output terminal Q . For example, when the non-inverting output terminal Q outputs "1", the inverting output terminal Q b outputs "0", and when the non-inverting output terminal Q outputs "0", the inverting output terminal (Q b ) outputs "1".

한편, 반전 출력 단자(Qb)는 데이터 단자(D)로 피드백되도록 연결되는 바, 클록 단자(C)에 "1"이 인가될 때마다, 비반전 출력 단자(Q)의 출력 값은 반전된다. 이에 따라, 클록 단자(C)에 인가되는 클록 신호의 듀티비가 50%인 경우, 클록 신호의 주파수의 1/2에 해당하는 주파수를 가지고 듀티비 50%인 출력 신호가 반전 출력 단자(Qb)로부터 출력될 수 있다.On the other hand, the inverting output terminal Q b is connected to be fed back to the data terminal D, and whenever “1” is applied to the clock terminal C, the output value of the non-inverting output terminal Q is inverted. . Accordingly, when the duty ratio of the clock signal applied to the clock terminal C is 50%, the output signal having a frequency corresponding to 1/2 of the frequency of the clock signal and having a duty ratio of 50% is the inverted output terminal Q b . can be output from

또한, 리셋 단자(R)에 리셋 펄스가 인가되지 않으면(즉, 리셋 신호가 "0"이면), 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 변화하지 않는 한, 비반전 출력 단자(Q)의 출력 값과 반전 출력 단자(Qb)의 출력 값은 각각 일정하게 유지될 수 있다. 예를 들어, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호에 따라 비반전 출력 단자(Q)가 n번째 출력 값(Qn)을 출력한 후, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 그대로 유지되면, 비반전 출력 단자(Q)는 n+1번째 출력 값(Qn + 1)으로서 n번째 출력 값(Qn)과 동일한 값을 출력하게 된다. 또한, 반전 출력 단자(Qb)가 n번째 출력 값(Qbn)을 출력한 후, 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호가 그대로 그대로 유지되면, 반전 출력 단자(Qb)는 n+1번째 출력 값(Qbn + 1)으로서 n번째 출력 값(Qbn)과 동일한 값을 출력하게 된다. 위 예시에서, n은 자연수일 수 있다.In addition, unless a reset pulse is applied to the reset terminal R (that is, when the reset signal is “0”), as long as the signal applied to the clock terminal C and the signal applied to the data terminal D do not change. , the output value of the non-inverting output terminal Q and the output value of the inverting output terminal Q b may be maintained constant, respectively. For example, after the non-inverting output terminal Q outputs an n-th output value Q n according to a signal applied to the clock terminal C and a signal applied to the data terminal D, the clock terminal C ) and the signal applied to the data terminal D are maintained as they are, the non-inverting output terminal Q is an n+1-th output value (Q n + 1 ) and an n-th output value (Q n ) and will output the same value. In addition, when the signal applied to the clock terminal C and the signal applied to the data terminal D are maintained as they are after the inverted output terminal Q b outputs the n-th output value Q bn , the inverted output The terminal Q b outputs the same value as the n-th output value Q bn as the n+1-th output value (Q bn + 1 ). In the above example, n may be a natural number.

또한, 리셋 단자(R)에 리셋 펄스가 인가되면(즉, 리셋 신호가 "1"이면), 클록 단자(C)에 인가되는 신호 및 데이터 단자(D)에 인가되는 신호와는 무관하게, 비반전 출력 단자(Q)는 "1"을 출력할 수 있다.In addition, when a reset pulse is applied to the reset terminal R (that is, when the reset signal is “1”), regardless of the signal applied to the clock terminal C and the signal applied to the data terminal D, the The inverted output terminal Q may output “1”.

도 3의 (a)에 도시된 바와 같이, 입력 신호(SVCO -)는 클록 신호로서 D-플립플롭(101) 및 D-플립플롭(102) 각각의 클록 단자(C)에 동시에 인가될 수 있으며, 도 3의 (b)에 도시된 로직 테이블에 따라, D-플립플롭(101)은 입력 신호(SVCO -)의 주파수가 1/2 분주된 분주 신호(SDIV2 +)를 생성하고, D-플립플롭(102)은 입력 신호(SVCO -)의 주파수가 1/2 분주된 분주 신호(SDIV2 -)를 생성한다. 이때, 입력 신호(SVCO -)의 듀티비가 50%인 경우, 분주 신호(SDIV2 +)와 분주 신호(SDIV2 -) 각각의 듀티비 역시 50%일 수 있다.As shown in (a) of FIG. 3 , the input signal S VCO may be simultaneously applied to the clock terminal C of each of the D-flip-flop 101 and the D-flip-flop 102 as a clock signal. And, according to the logic table shown in (b) of FIG. 3, the D-flip-flop 101 generates a divided signal (S DIV2 + ) in which the frequency of the input signal (S VCO − ) is divided by 1/2, The D-flip-flop 102 generates a divided signal S DIV2 - obtained by dividing the frequency of the input signal S VCO - by 1/2. In this case, when the duty ratio of the input signal S VCO - is 50%, the duty ratio of each of the divided signal S DIV2 + and the divided signal S DIV2 - may also be 50%.

한편, D-플립플롭(101) 및 D-플립플롭(102) 각각의 반전 출력 단자(Qb)의 초기 상태에 따라, 분주 신호(SDIV2 +)와 분주 신호(SDIV2 -)는 차동 관계를 이루거나 이루지 못할 수 있다.Meanwhile, according to the initial state of the inverted output terminal Q b of each of the D-flip-flop 101 and the D-flip-flop 102 , the division signal S DIV2 + and the division signal S DIV2 - have a differential relationship. may or may not be achieved.

도 4은 도 3의 (a)에 도시된 두 D-플립플롭(101, 102)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.FIG. 4 shows an example of a timing diagram according to input/output operations of the two D-flip-flops 101 and 102 shown in FIG. 3A.

도 4의 (a)는 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Qb)의 초기 상태가 서로 다른 경우의 타이밍 다이어 그램을 예시하고, 도 4의 (b)는 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Qb)의 초기 상태가 서로 같은 경우의 타이밍 다이어 그램을 예시한다. Figure 4 (a) illustrates a timing diagram when the initial state of the inverted output terminal (Q b ) of each of the two D-flip-flops ( 101 , 102 ) is different from each other, and (b) of Figure 4 is two D -Illustrating a timing diagram when the initial states of the inverted output terminals Q b of each of the flip-flops 101 and 102 are equal to each other.

도 4의 (a)는, D-플립플롭(101)의 반전 출력 단자(Qb)의 초기 값이 "0"이고, D-플립플롭(102)의 반전 출력 단자(Qb)의 초기 값이 "1"인 상태에서, 두 D-플립플롭(101, 102) 각각의 클록 단자(C)에 듀티비 50%의 입력 신호(SVCO -)가 동시에 인가되는 경우의 타이밍 다이어그램이다. Of Figure 4 (a), the initial value of the D- flip-flop 101, the inverted output terminal (Q b) The initial value is "0", and the inverted output of the D- flip-flop 102 terminal (Q b) of the It is a timing diagram when the input signal S VCO with a duty ratio of 50% is simultaneously applied to the clock terminal C of each of the two D flip-flops 101 and 102 in a state of “1”.

D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 +)와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 -)는 클록 신호(SVCO -)의 상승 에지마다 반전되는바, 도시된 바와 같이, 출력 신호(SDIV2 +) 및 출력 신호(SDIV2 -)는 클록 신호(SVCO-)의 주파수가 1/2 분주된 주파수를 가진다. 또한, 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Qb)의 초기 값이 서로 다르므로, D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 +)와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(SDIV2-)는 듀티비 50%를 가지고 상호 차동 관계를 이루게 된다. The output signal S DIV2 + of the non-inverting output terminal Q of the D flip-flop 101 and the output signal S DIV2 - of the non-inverting output terminal Q of the D flip-flop 102 are clock signals Inverted at every rising edge of (S VCO - ), as shown, the output signal (S DIV2 + ) and the output signal (S DIV2 - ) are frequencies obtained by dividing the frequency of the clock signal (S VCO- ) by 1/2 have In addition, since the initial value of the inverting output terminal Q b of each of the two D flip-flops 101 and 102 is different from each other, the output signal S DIV2 of the non-inverting output terminal Q of the D flip-flop 101 is different. + ) and the output signal S DIV2- of the non-inverting output terminal Q of the D- flip-flop 102 form a differential relationship with each other with a duty ratio of 50%.

한편, 도 4의 (b)는, D-플립플롭(101)의 반전 출력 단자(Qb)의 초기 값이 "0"이고, D-플립플롭(102)의 반전 출력 단자(Qb)의 초기 값도 "0"인 상태에서, 두 D-플립플롭(101, 102) 각각의 클록 단자(C)에 듀티비 50%의 클록 신호(SVCO -)가 동시에 인가되는 경우의 타이밍 다이어그램이다. On the other hand, in FIG. 4B , the initial value of the inverting output terminal Q b of the D- flip-flop 101 is “0”, and the inverting output terminal Q b of the D- flip-flop 102 is This is a timing diagram when a clock signal S VCO having a duty ratio of 50% is simultaneously applied to the clock terminal C of each of the two D flip-flops 101 and 102 in a state where the initial value is also “0”.

D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 +)와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 -)는 클록 신호(SVCO -)의 상승 에지마다 반전되는바, 도시된 바와 같이, 출력 신호(SDIV2 +) 및 출력 신호(SDIV2 -)는 클록 신호(SVCO-)의 주파수가 1/2 분주된 주파수 및 듀티비 50%를 가진다는 점에서 도 4의 (a)와 동일하다. 하지만, 두 D-플립플롭(101, 102) 각각의 반전 출력 단자(Qb)의 초기 값이 서로 동일하므로, D-플립플롭(101)의 비반전 출력 단자(Q)의 출력 신호(SDIV2+)와 D-플립플롭(102)의 비반전 출력 단자(Q)의 출력 신호(SDIV2 -)는 서로 차동 관계를 만족하지 못하게 된다. The output signal S DIV2 + of the non-inverting output terminal Q of the D flip-flop 101 and the output signal S DIV2 - of the non-inverting output terminal Q of the D flip-flop 102 are clock signals Inverted at every rising edge of (S VCO - ), as shown, the output signal (S DIV2 + ) and the output signal (S DIV2 - ) are frequencies obtained by dividing the frequency of the clock signal (S VCO- ) by 1/2 and a duty ratio of 50%, which is the same as in (a) of FIG. 4 . However, since the initial value of the inverting output terminal Q b of each of the two D flip-flops 101 and 102 is the same, the output signal S DIV2+ of the non-inverting output terminal Q of the D flip-flop 101 is ) and the output signal S DIV2 - of the non-inverting output terminal Q of the D flip-flop 102 do not satisfy a differential relationship with each other.

도 4의 (c)는 리셋 신호(RSDIV2)를 이용하여, 도 4의 (b)와 같은 분주기(21)의 오작동을 교정하는 동작을 설명하기 위한 타이밍 다이어그램이다.FIG. 4C is a timing diagram for explaining an operation of correcting a malfunction of the divider 21 as shown in FIG. 4B by using the reset signal RS DIV2 .

도 4의 (c)와 같이 D-플립플롭(101)의 출력 신호(SDIV2 +)와 D-플립플롭(102)의 출력 신호(SDIV2 -)가 모두 "1"인 상태일 때, 클록 신호(SVCO -)의 다음 상승 에지(positive edge)가 오기 전, D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RSDIV2)를 인가할 수 있다.As shown in (c) of FIG. 4 , when the output signal S DIV2 + of the D-flip-flop 101 and the output signal S DIV2 - of the D-flip-flop 102 are both “1”, the clock Before the next positive edge of the signal S VCO - comes , the reset signal RS DIV2 may be applied to the reset terminal R of the D-flip-flop 102 .

도 3의 (b)을 참조하여 전술한 바와 같이 D-플롭플롭은 리셋 단자(R)에 리셋 펄스 "1"이 인가될 때마다, 비반전 출력 단자(Q)는 항상 "0"을 출력하는 특성을 가지므로, D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RSDIV2)가 인가되면, 도시된 바와 같이 출력 신호(SDIV2 -)는 "1"에서 "0"으로 반전되어, D-플립플롭(101)의 출력 신호(SDIV2+)와 서로 다른 값을 가지게 된다. 즉, 리셋 신호(RSDIV2)의 상승 에지 직전에는 두 출력 신호(SDIV2 +, SDIV2 -)가 차동 관계를 만족하지 않으나, 리셋 신호(RSDIV2)의 상승 에지 후에는 두 출력 신호(SDIV2 +, SDIV2 -)가 차동 관계를 정상적으로 만족하게 된다.As described above with reference to FIG. 3(b), the D-flop-flop always outputs “0” to the non-inverting output terminal Q whenever a reset pulse “1” is applied to the reset terminal R. characteristic, when the reset signal RS DIV2 is applied to the reset terminal R of the D-flip-flop 102, the output signal S DIV2 - is inverted from “1” to “0” as shown Thus, the output signal S DIV2+ of the D- flip-flop 101 has a different value. That is, immediately before the rising edge of the reset signal RS DIV2 , the two output signals S DIV2 + , S DIV2 - do not satisfy the differential relationship, but after the rising edge of the reset signal RS DIV2 , the two output signals S DIV2 + , S DIV2 - ) satisfies the differential relationship normally.

한편, 두 출력 신호(SDIV2 +, SDIV2 -)가 차동 관계를 만족시키는 교정 동작을 위해서는, 두 출력 신호(SDIV2 +, SDIV2 -)가 모두 "1"인 시점에 D-플립플롭(102)의 리셋 단자(R)로 리셋 신호(RSDIV2)가 인가되어야 한다. 즉, 두 출력 신호(SDIV2 +, SDIV2 -) 중 적어도 하나가 "0"인 시점에 리셋 신호(RSDIV2)가 인가되면, 교정 동작이 정상적으로 이루어지지 않을 수 있다.On the other hand, two output signals (S + DIV2, DIV2 S -) in order that a calibration operation, the two output signals (S + DIV2, S DIV2 -) satisfying the differential between both the D- flip to "1" point-flop ( 102), a reset signal RS DIV2 must be applied to the reset terminal R. That is, when the reset signal RS DIV2 is applied when at least one of the two output signals S DIV2 + , S DIV2 - is “0”, the calibration operation may not be normally performed.

이러한 리셋 신호(RSDIV2)는 도 2에 도시된 교정기(31)로부터 인가되는 것일 수 있는바, 이하 도 5 및 도 6을 참조하여 보다 상세히 살펴보기로 한다.This reset signal RS DIV2 may be applied from the calibrator 31 shown in FIG. 2 , and will be described in more detail with reference to FIGS. 5 and 6 below.

도 5는 도 4의 (c)에 도시된 비정상 동작 중, 리셋 신호(RSDIV2)의 인가에 따른 교정 결과를 설명하기 위해 참조되는 도면이다.FIG. 5 is a diagram referenced to explain a calibration result according to the application of the reset signal RS DIV2 during the abnormal operation shown in FIG. 4C .

도 5를 참조하면, 듀티비 50%인 클록 신호(SVCO -)의 어느 한 상승 에지(positive edge)(Pk)에서 바로 다음 상승 에지(Pk + 1)까지는 시간 폭(TCLK)이 존재한다.Referring to FIG. 5 , the time width T CLK from one positive edge P k to the next rising edge P k + 1 of the clock signal S VCO - having a duty ratio of 50% is exist.

또한, 리셋 신호(RSDIV2)는 펄스폭(TPW)을 가진다. 또한, 리셋 신호(RSDIV2)는 클록 신호(SVCO -)를 적어도 한 번 이상 분주한 후에야 생성할 수 있는 것이므로, 리셋 신호(RSDIV2)의 상승 에지는 클록 신호(SVCO -)의 상승 에지로부터 어느 정도의 시간(Tc2q)만큼 딜레이된다. 딜레이되는 시간(Tc2q)은 주파수 분주 회로(10a)의 물리적 특성(즉, 어떤 입력으로부터 출력을 얻는 데에 발생하는 딜레이)에 기인한 값으로서, 여러 요인에 따라 증감할 수 있다. 이에 따라, 도시된 바와 같이, 리셋 신호(RSDIV2)의 하강 에지는 클록 신호(SVCO -)의 어느 한 상승 에지)(Pk)로부터 적어도 Tc2q+TPW 만큼 지연된 시점에 위치할 수 있다. In addition, the reset signal RS DIV2 has a pulse width T PW . In addition, since the reset signal RS DIV2 can be generated only after the clock signal S VCO - is divided at least once, the rising edge of the reset signal RS DIV2 is the rising edge of the clock signal S VCO - . It is delayed by a certain amount of time (T c2q ) from The delay time T c2q is a value due to the physical characteristics of the frequency division circuit 10a (ie, a delay occurring in obtaining an output from a certain input), and may increase or decrease according to various factors. Accordingly, as shown, the falling edge of the reset signal RS DIV2 may be located at a point in time delayed by at least T c2q +T PW from any rising edge of the clock signal S VCO - P k . .

또한, 리셋 신호(RSDIV2)의 하강 에지(falling edge)는 클록 신호(SVCO -)의 다음 상승 에지(Pk + 1)로부터 적어도 셋업 시간(Tsetup) 이전의 어느 한 시점(예, ①번 시점)에 위치하여야 한다. 즉, 정상적인 교정이 이루어지기 위해서는 Tmargin=TCLK- (Tc2q+TPW+ Tsetup) > 0 이어야 한다.In addition, the falling edge of the reset signal RS DIV2 is at least from the next rising edge (P k + 1 ) of the clock signal S VCO - at any point before the setup time (T setup ) (eg, ① time point) should be located. That is, in order for normal calibration to occur, T margin =T CLK - (T c2q +T PW + T setup ) > 0.

하지만, 예를 들어 입력 신호(SVCO -)의 주파수가 11GHz와 같이 고속 동작을 하게 될 경우, TCLK은 매우 짧아지게 되고, 프로세스 변화(process variation)에 의해 회로의 동작 특성이 악화되는 경우 Tc2q와 TPW는 길어져, Tmargin 은 0보다 작아질 수 있다.However, for example , when the frequency of the input signal S VCO is operated at a high speed such as 11 GHz, T CLK becomes very short, and when the operating characteristics of the circuit are deteriorated due to process variation, T c2q and T PW become longer, so that T margin can be smaller than 0.

만약, 리셋 신호(RSDIV2)의 하강 에지가 클록 신호(SVCO -)의 다음 상승 에지)(Pk+1)로부터 셋업 시간(Tsetup) 이전을 넘어선 시점(예, ②번 시점)에 위치하게 되면(즉, Tmargin < 0에 해당하는 시점), 클록 신호(SVCO -)의 다음 상승 에지가 D-플립플롭(102)에 인가되더라도, D-플립플롭(102)의 출력 신호(SDIV2 -)는 계속 "0"로 유지되어, 정상적인 교정이 이루어지지 않을 수 있다.If the falling edge of the reset signal (RS DIV2 ) is the next rising edge of the clock signal (S VCO - )) (P k+1 ), it is located at a time point (eg, time point ②) beyond the setup time (T setup ) (ie, a time point corresponding to T margin < 0), even if the next rising edge of the clock signal S VCO is applied to the D flip-flop 102, the output signal S of the D- flip-flop 102 DIV2 - ) is continuously maintained at "0", so normal correction may not be made.

따라서, 본 발명은 입력 신호(SVCO -)의 주파수, Tc2q, TPW 등에 관계없이, 분주기(21)의 입출력 상태를 모니터링하고, 오동작이 검출된 경우 이를 교정할 수 있는 교정기(31)를 포함하는 회로를 제안하고자 하는바, 도 6을 참조하여 상세히 설명하기로 한다.Therefore, the present invention is the frequency of the input signal (S VCO - ), T c2q , T PW Regardless of the like, it is intended to propose a circuit including a calibrator 31 capable of monitoring the input/output state of the divider 21 and correcting it when a malfunction is detected, which will be described in detail with reference to FIG. 6 . .

도 6은 도 2에 도시된 교정기(31)의 구조에 대한 일 예를 보여준다.6 shows an example of the structure of the straightener 31 shown in FIG.

도 6을 참조하면, 교정기(31)는 리셋 신호 생성기(111) 및 지연 선택기(112)를 포함할 수 있다.Referring to FIG. 6 , the calibrator 31 may include a reset signal generator 111 and a delay selector 112 .

리셋 신호 생성기(111)는 분주기(21)에 의해 생성된 두 분주 신호(SDIV2 +, SDIV2-)들의 상태를 모니터링하여, 두 분주 신호(SDIV2 +, SDIV2 -)들이 서로 차동 관계를 이루지 않는 경우, 초기 리셋 신호(RS1)를 생성한다. The reset signal generator 111 monitors the states of the two division signals S DIV2 + , S DIV2- generated by the divider 21 so that the two division signals S DIV2 + , S DIV2 - have a differential relationship with each other. If not, an initial reset signal RS1 is generated.

리셋 신호 생성기(111)는 XNOR 게이트(121), 분주기(122), 딜레이 유닛(123) 및 D-플립플롭(124)을 포함할 수 있다.The reset signal generator 111 may include an XNOR gate 121 , a divider 122 , a delay unit 123 , and a D-flip-flop 124 .

XNOR 게이트(121)는 두 분주 신호(SDIV2 +, SDIV2 -)를 인가받아, 이에 대응하는 신호(SXORb)를 출력한다. 예컨대, XNOR 게이트(121)는 두 분주 신호(SDIV2 +, SDIV2 -)가 같은 상태(예, ("1", "1") 또는 ("0", "0"))인 경우에는, "1"을 생성하고, 두 분주 신호(SDIV2+, SDIV2 -)가 다른 상태(예, ("1", "0") 또는 ("0", "1"))인 경우에는, "0"을 생성한다. 이러한 신호(SXORb)는 후술할 플립플롭(124)의 데이터 단자(D)에 인가될 수 있다.The XNOR gate 121 receives the two divided signals S DIV2 + , S DIV2 - , and outputs a signal S XOR b corresponding thereto. For example, when the two division signals S DIV2 + , S DIV2 - are in the same state (eg, ("1", "1") or ("0", "0")), the XNOR gate 121 is, Generates "1", and if the two divide signals (S DIV2+ , S DIV2 - ) are in different states (eg ("1", "0") or ("0", "1")), "0" create " This signal S XOR b may be applied to the data terminal D of the flip-flop 124 to be described later.

분주기(122)는 분주 신호(SDIV2 +)의 주파수를 1/2 분주한 신호(CKSDPC)를 생성한 후 이를 D-플립플롭(124)의 클록 단자(C)에 인가한다. 이 과정에서, 분주 신호(SDIV2+)와 출력 신호(CKSDPC) 간에는 소정 시간(TCK)만큼의 딜레이가 발생할 수 있다.The divider 122 generates a signal CK SDPC obtained by dividing the frequency of the divided signal S DIV2 + by 1/2 and applies it to the clock terminal C of the D-flip-flop 124 . In this process, a delay by a predetermined time T CK may occur between the divided signal S DIV2+ and the output signal CK SDPC .

딜레이 유닛(123)은 분주기(122)로부터 인가되는 신호(CKSDPC)를 소정 시간(TPW)만큼 지연시킨 후 D-플립플롭(124)의 리셋 단자(R)에 인가한다.The delay unit 123 delays the signal CK SDPC applied from the divider 122 by a predetermined time T PW and applies it to the reset terminal R of the D-flip-flop 124 .

D-플립플롭(124)은 데이터 단자(D), 클록 단자(C) 및 리셋 단자(R) 각각에 인가되는 신호에 따라, 소정의 펄스폭(TPW)을 가지는 초기 리셋 신호(RS1)를 생성한다.The D-flip-flop 124 receives an initial reset signal RS1 having a predetermined pulse width T PW according to signals applied to each of the data terminal D, the clock terminal C, and the reset terminal R. create

예컨대, 두 분주 신호(SDIV2 +, SDIV2 -)가 서로 같은 상태인 경우, D-플립플롭(124)의 데이터 단자(D)는 XNOR 게이트(121)에 의해 "1" 상태가 된다. 이때, 신호(CKSDPC)가 D-플립플롭(124)의 클록 단자(C)에 인가되면, D-플립플롭(124)의 데이터 단자(D)의 상태와 동일한 "1"이 비반전 출력 단자(Q)로부터 출력된다. 이때, 딜레이 유닛(123)에 의해 소정 시간(TPW)만큼 딜레이된 신호(CKSDPC)가 D-플립플롭(123)의 리셋 단자(R)에 인가됨에 따라, 비반전 출력 단자(Q)로부터 출력되던 "1"은 다시 "0"으로 반전된다. 즉, D-플립플롭(123)의 비반전 출력 단자(Q)로부터 출력되는 초기 리셋 신호(RS1)의 폭(TPW)은, 신호(CKSDPC)가 딜레이 유닛(123)에 의해 지연된 시간에 대응하는 폭(TPW)을 가지게 된다. 즉, 전술한 딜레이 유닛(123)은 초기 리셋 신호(RS1)의 펄스폭(TPW)을 결정하는 동작을 담당하게 된다. 딜레이 유닛(123)이 어느 정도로 신호(CKSDPC)를 딜레이시킬지는 미리 정의된 상태일 수 있다.For example, when the two divided signals S DIV2 + , S DIV2 - are in the same state, the data terminal D of the D-flip-flop 124 becomes “1” by the XNOR gate 121 . At this time, when the signal CK SDPC is applied to the clock terminal C of the D-flip-flop 124 , “1” equal to the state of the data terminal D of the D-flip-flop 124 is a non-inverting output terminal. It is output from (Q). At this time, as the signal CK SDPC delayed by the delay unit 123 for a predetermined time T PW is applied to the reset terminal R of the D-flip-flop 123 , from the non-inverting output terminal Q The output “1” is reversed back to “0”. That is, the width T PW of the initial reset signal RS1 output from the non-inverting output terminal Q of the D-flip-flop 123 is at a time at which the signal CK SDPC is delayed by the delay unit 123 . It has a corresponding width (T PW ). That is, the aforementioned delay unit 123 is responsible for determining the pulse width T PW of the initial reset signal RS1 . How much the delay unit 123 delays the signal CK SDPC may be in a predefined state.

지연 선택기(112)는 리셋 신호 생성기(111)로부터 인가되는 초기 리셋 신호(RS1)의 하강 에지가, 도 5에 도시된 Tmargin > 0을 만족하는 시점에 위치하도록, 초기 리셋 신호(RS1)를 지연시킨 신호(RSDIV2)를, 분주기(21)에 인가한다. 지연 선택기(112)의 동작에 대하여는 이하 도 8을 참조하여 구체적으로 살펴보기로 한다.The delay selector 112 sets the initial reset signal RS1 so that the falling edge of the initial reset signal RS1 applied from the reset signal generator 111 is located at a time point that satisfies T margin > 0 shown in FIG. 5 . The delayed signal RS DIV2 is applied to the divider 21 . The operation of the delay selector 112 will be described in detail below with reference to FIG. 8 .

도 7은 도 6에 도시된 리셋 신호 생성기(111)의 입출력 동작에 따른 타이밍 다이어그램을 보여준다. 이해를 돕기 위해, 지연 선택기(112)의 동작은 고려하지 않으며, 초기 리셋 신호(RS1)는 분주기(21)로 피드백되지 않는 것으로 가정한다.FIG. 7 shows a timing diagram according to an input/output operation of the reset signal generator 111 shown in FIG. 6 . For better understanding, it is assumed that the operation of the delay selector 112 is not considered, and the initial reset signal RS1 is not fed back to the divider 21 .

도 7을 참조하면, 듀티비 50%를 가지는 두 분주 신호(SDIV2 +, SDIV2 -)가 리셋 신호 생성기(111)에 인가된다. Referring to FIG. 7 , two divided signals S DIV2 + , S DIV2 - having a duty ratio of 50% are applied to the reset signal generator 111 .

이때, 두 분주 신호(SDIV2 +, SDIV2 -)는 도시된 바와 같이 서로 같은 상태이므로, XNOR 게이트(121)에서 생성되는 신호(SXORb)는 계속 "1"을 유지하게 된다. 또한, 두 분주 신호(SDIV2 +, SDIV2 -)는 서로 차동 관계를 이루지 않아 교정이 필요한 상태이다. At this time, since the two divided signals S DIV2 + , S DIV2 - are in the same state as shown, the signal S XOR b generated by the XNOR gate 121 continues to maintain “1”. In addition, since the two division signals S DIV2 + , S DIV2 - do not form a differential relationship with each other, calibration is required.

또한, 두 분주 신호(SDIV2 +, SDIV2 -) 각각은 분주기(21)가 클록 신호(SVCO -)를 1/2 분주한 후의 신호들이다. 따라서, 도시된 바와 같이 두 분주 신호(SDIV2 +, SDIV2 -) 각각의 최초 상승 에지는 클록 신호(SVCO -)의 최초 상승 에지로부터 어느 정도의 시간(예, Tc2q, 도 5 참조)만큼 딜레이될 수 있다.In addition, each of the two division signals S DIV2 + , S DIV2 are signals after the divider 21 divides the clock signal S VCO − by 1/2. Therefore, as shown , the first rising edge of each of the two divided signals S DIV2 + , S DIV2 - is a certain amount of time from the first rising edge of the clock signal S VCO - (eg, T c2q , see FIG. 5 ) It can be delayed by

D-플립플롭(124)은 신호(SXORb)의 상태가 "1"인 경우에 인가되는 클록 신호(CKSDPC)에 반응하여 리셋 신호(RS1)를 생성하는데, 클록 신호(CKSDPC)는 입력 신호(SVCO-)가 1/2씩 2번 분주된 후의 신호이므로, D-플립플롭(124)은 22TVCO마다 펄스를 생성할 수 있다. 여기서, TVCO는 입력 신호(SVCO -)의 한 주기에 해당하는 시간일 수 있다.The D-flip-flop 124 generates a reset signal RS1 in response to the clock signal CK SDPC applied when the state of the signal S XOR b is “1”, and the clock signal CK SDPC is Since the input signal S VCO- is a signal after being divided by 1/2 twice, the D-flip-flop 124 may generate a pulse every 2 2 T VCO. Here, T VCO may be a time corresponding to one period of the input signal S VCO − .

한편, 초기 리셋 신호(RS1)를 살펴보면, 신호 처리 시에 필수적으로 동반되는 딜레이 현상에 의해, 클록 신호(SVCO -)의 첫번째 상승 에지에 따라 생성되는 초기 리셋 신호(RS1)의 하강 에지는, 클록 신호(SVCO -)의 첫번째 상승 에지가 발생한 시점으로부터 소정 시간(TC2R)만큼 딜레이된 시점에 위치할 수 있다. 구체적으로, 클록 신호(SVCO-)의 첫번째 상승 에지에 대한 결과로 생성된 리셋 신호(RS1)의 하강 에지는 클록 신호(SVCO -)의 두번째 상승 에지를 지난 시점에 위치할 수 있는바, 이는 도 5를 참조하여 전술한 Tmargin < 0에 해당하므로, 리셋 신호(RS1)가 생성되었음에도, 두 분주 신호(SDIV2 +, SDIV2 -)가 차동 관계를 이루도록 하는 교정 과정이 제대로 이뤄어지지 않을 수 있다. On the other hand, looking at the initial reset signal RS1, the falling edge of the initial reset signal RS1 generated according to the first rising edge of the clock signal S VCO - due to a delay phenomenon necessarily accompanied during signal processing is, It may be located at a point in time delayed by a predetermined time (T C2R ) from a point in time when the first rising edge of the clock signal (S VCO - ) occurs. Specifically, the falling edge of the clock signal of a reset signal (RS1) generated as a result to the first rising edge of the (S VCO-) is a clock signal (S VCO -) bar which may be located a second rising edge of the last in time, This corresponds to the T margin < 0 described above with reference to FIG. 5 , so even though the reset signal RS1 is generated, the calibration process for forming a differential relationship between the two division signals S DIV2 + , S DIV2 - is not properly performed. may not be

즉, 리셋 신호(RS1)의 하강 에지가 위치하는 시점에는 분주 신호(SDIV2 -)가 "0"인 상태이므로, 리셋 신호(RS1)가 분주기(21)에 포함된 D-플립플롭(102)의 리셋 단자(R)에 인가되더라도, 두 분주 신호(SDIV2 +, SDIV2 -)는 계속하여 차동 쌍을 이루지 않게 된다. 이러한 문제는, 리셋 신호(RS1)의 하강 에지를 i)Tmargin > 0이고, ii)분주 신호(SDIV2 -)가 "1"인 시점에 위치하도록, 리셋 신호(RS1)를 적어도 TCORRECT만큼 시간 지연시키는 지연 선택기(112)의 도입으로 해결할 수 있는바, 도 8을 살펴보기로 한다.That is, when the falling edge of the reset signal RS1 is positioned, the division signal S DIV2 - is in a state of “0”, so the D-flip-flop 102 in which the reset signal RS1 is included in the divider 21 . ) is applied to the reset terminal R, the two divided signals S DIV2 + , S DIV2 - do not continuously form a differential pair. In this problem, the reset signal RS1 is set at least as much as T CORRECT so that the falling edge of the reset signal RS1 is positioned at a point where i) T margin > 0 and ii) the division signal S DIV2 − is “1”. This can be solved by the introduction of the delay selector 112 for delaying the time. Referring to FIG. 8 .

도 8은 도 6에 도시된 지연 선택기(112)의 동작을 설명하기 위한 개념도이다. 8 is a conceptual diagram for explaining the operation of the delay selector 112 shown in FIG.

도 8의 (a)를 참조하면, 지연 선택기(112)는 2n개(n은 자연수)의 딜레이 유닛(delay unit), 카운터(141), 디코더(142) 및 스위치(143)를 포함할 수 있다.Referring to (a) of FIG. 8 , the delay selector 112 may include 2 n (n is a natural number) delay unit, a counter 141, a decoder 142, and a switch 143. there is.

2n개의 딜레이 유닛(delay unit)들은 순차적으로 직렬 연결된다. 각각의 딜레이 유닛(delay unit)은, 입력되는 신호를 소정 시간(τ)만큼 딜레이시킨 후 이와 인접하게 연결된 다른 딜레이 유닛(delay unit)으로 제공한다.2 n delay units are sequentially connected in series. Each delay unit delays an input signal by a predetermined time τ, and then provides it to another delay unit adjacent thereto.

카운터(141)는 D-플립플롭(124, 도 6 참조)로부터 리셋 신호(RS1)의 상승 에지가 인가될 때마다, 그 횟수를 카운트하여 n비트의 2진코드를 생성한다. 예컨대, n이 2인 경우, 카운터(141)는 카운트 수가 1번이면 (0,1), 2번이면 (1, 0), 3번이면 (1, 1), 4번이면 (0,0)의 2진코드를 생성할 수 있다. 물론, 카운트 수가 5번이면 다시 (0, 1)의 2진코드를 생성할 수 있다.Each time the rising edge of the reset signal RS1 is applied from the D-flip-flop 124 (refer to FIG. 6), the counter 141 counts the number of times to generate an n-bit binary code. For example, when n is 2, the counter 141 counts once (0,1) if the number is 1, (1, 0) if it is 2, (1, 1) if it is 3, (0,0) if it is 4 of binary code can be generated. Of course, if the count is 5, a binary code of (0, 1) can be generated again.

디코더(142)는 카운터(141)로부터 제공되는 n비트의 2진코드를 2n비트의 2진코드로 변환할 수 있다. 예컨대, 디코더(142)는 2비트의 2진코드 (0,0)를 4비트의 2진코드 (0, 0, 0, 1)로 변환하고, 2비트의 2진코드 (0,1)를 4비트의 2진코드 (0, 0, 1, 0)로 변환하며, 2비트의 2진코드 (1,0)를 4비트의 2진코드 (0, 1, 0, 0)로 변환하고, 2비트의 2진코드 (1,1)를 4비트의 2진코드 (1, 0, 0, 0)로 변환할 수 있다. The decoder 142 may convert the n- bit binary code provided from the counter 141 into a 2 n-bit binary code. For example, the decoder 142 converts a 2-bit binary code (0,0) into a 4-bit binary code (0, 0, 0, 1), and converts a 2-bit binary code (0,1) Converts a 4-bit binary code (0, 0, 1, 0), converts a 2-bit binary code (1,0) into a 4-bit binary code (0, 1, 0, 0), A 2-bit binary code (1,1) can be converted into a 4-bit binary code (1, 0, 0, 0).

스위치(143)는 디코더(142)로부터 제공되는 2n비트의 2진코드에 따라, 2n개(n은 자연수)의 딜레이 유닛(delay unit) 중 어느 하나의 출력 신호를 선택할 수 있다. 예를 들어, n이 2라고 가정할 때, 스위치(143)가 4개의 딜레이 유닛(delay unit)들 중, 1번째 딜레이 유닛(delay unit)을 선택할 경우, 초기 리셋 신호(RS1)가 τ만큼 딜레이된 리셋 신호(RSDIV2)가 출력되고, 2번째 딜레이 유닛(delay unit)을 선택할 경우, 초기 리셋 신호(RS1)가 2τ만큼 딜레이된 리셋 신호(RSDIV2)가 출력된다. The switch 143 may select an output signal from any one of 2 n delay units (n is a natural number) according to the 2 n bit binary code provided from the decoder 142 . For example, assuming that n is 2, when the switch 143 selects a first delay unit among four delay units, the initial reset signal RS1 is delayed by τ. The reset signal RS DIV2 is output, and when a second delay unit is selected, the reset signal RS DIV2 delayed by the initial reset signal RS1 by 2τ is output.

도 9는 리셋 신호(RSDIV2)가 분주기(21)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.9 shows a timing diagram before and after the reset signal RS DIV2 is applied to the divider 21 .

도 9를 참조하면, 초기 리셋 신호(RS1)를 Nτ만큼 딜레이시킨 신호인 리셋 신호(RSDIV2)의 인가 시점 전까지는 분주 신호(SDIV2 +)와 분주 신호(SDIV2 -)는 서로 동일한 상태를 가지며, 이에 따라 XNOR 게이트(121)의 출력 신호(SXORb) 역시 "1" 상태를 유지한다. Referring to FIG. 9 , the division signal S DIV2 + and the division signal S DIV2 - have the same state until the application time of the reset signal RS DIV2 , which is a signal delaying the initial reset signal RS1 by Nτ. Accordingly, the output signal S XOR b of the XNOR gate 121 also maintains a “1” state.

한편, 도 8을 참조하여 전술한 지연 선택기(112)의 동작에 따라, 도 7에 도시된 바와 달리, 리셋 신호(RSDIV2)의 하강 에지는 분주 신호(SDIV2 +)가 "1"인 시점에 위치하게 된다.On the other hand, according to the operation of the delay selector 112 described above with reference to FIG. 8 , unlike that shown in FIG. 7 , the falling edge of the reset signal RS DIV2 is a time point at which the divided signal S DIV2 + is “1”. will be located in

이에 따라, 분주기(21)의 D-플립플롭(102)의 리셋 단자(R)에 리셋 신호(RSDIV2)가 인가되어, 분주 신호(SDIV2 -)가 "1" 상태가 되지 않고 "0" 상태로 유지되며, 결과적으로 분주 신호(SDIV2+)와 차동 관계를 이루게 된다. Accordingly, the reset signal RS DIV2 is applied to the reset terminal R of the D-flip-flop 102 of the divider 21, so that the frequency divider signal S DIV2 - does not become a "1" state but "0"", and as a result, it has a differential relationship with the divided signal (S DIV2+ ).

보다 상세히 도 9를 살펴보면, 두 분주 신호(SDIV2 +, SDIV2 -)가 차동 관계를 이루는 경우에는, XNOR 게이트(121)의 출력 신호(SXORb)는 "1" 으로부터 "0"으로 반전되며, 이에 따라, D-플립플롭(124)의 데이터 단자(D)에는 "0"이 인가되므로, 더 이상 "1" 상태의 초기 리셋 신호(RS1)가 생성되지 않아, 리셋 신호(RSDIV2)는 계속해서 "0"인 상태를 유지하게 된다. Referring to FIG. 9 in more detail, when the two division signals S DIV2 + , S DIV2 - have a differential relationship, the output signal S XOR b of the XNOR gate 121 is inverted from “1” to “0”. Accordingly, since "0" is applied to the data terminal D of the D-flip-flop 124, the initial reset signal RS1 in the "1" state is no longer generated, and the reset signal RS DIV2 continues to remain "0".

즉, 두 분주 신호(SDIV2 +, SDIV2 -)들이 차동 관계를 이루는 한, 지연 선택기(112)의 출력은 계속하여 "0"을 유지하게 된다.That is, as long as the two divided signals S DIV2 + , S DIV2 - form a differential relationship, the output of the delay selector 112 continues to maintain “0”.

도 10은 도 2에 도시된 분주기(22)의 구조에 대한 일 예를 보여준다.10 shows an example of the structure of the divider 22 shown in FIG.

도 10을 참조하면, 분주기(22)는 두 D-플립플롭(151, 152)을 포함할 수 있고, 두 D-플립플롭(151, 152) 각각은 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다.Referring to FIG. 10 , the divider 22 may include two D-flip-flops 151 and 152 , and each of the two D-flip-flops 151 and 152 is the logic shown in FIG. 3B . It works according to the table.

구체적으로, D-플립플롭(151)의 클록 단자(C)에 인가되는 클록 신호(SDIV2 +)는 도 3에 도시된 D-플립플롭(101)의 비반전 출력 단자(Q)로부터 출력되는 신호(SDIV2 +)일 수 있다. 또한, D-플립플롭(151)의 반전 출력 단자(Qb)는 데이터 단자(D)로 피드백된다. 이에 따라, D-플립플롭(151)은 클록 신호(SDIV2 +)의 주파수가 1/2 분주된 분주 신호(SDIV4I)를 생성할 수 있다. Specifically, the clock signal S DIV2 + applied to the clock terminal C of the D-flip-flop 151 is output from the non-inverting output terminal Q of the D-flip-flop 101 shown in FIG. 3 . signal (S DIV2 + ). In addition, the inverted output terminal Q b of the D-flip-flop 151 is fed back to the data terminal D . Accordingly, the D-flip-flop 151 may generate the divided signal S DIV4I in which the frequency of the clock signal S DIV2 + is divided by 1/2.

또한, D-플립플롭(152)의 클록 단자(C)에 인가되는 클록 신호(SDIV2 -)는 도 3에 도시된 D-플립플롭(102)의 비반전 출력 단자(Q)로부터 출력되는 신호(SDIV2 -)일 수 있다. 이때, 신호(SDIV2 -)는 신호(SDIV2 +)와 차동 관계를 가진다는 것은 전술한 바와 같다. 또한, D-플립플롭(152)의 반전 출력 단자(Qb)는 데이터 단자(D)로 피드백된다. 이에 따라, D-플립플롭(152)은 클록 신호(SDIV2 -)의 주파수가 1/2 분주된 분주 신호(SDIV4Q)를 생성할 수 있다. In addition, the clock signal S DIV2 - applied to the clock terminal C of the D-flip-flop 152 is a signal output from the non-inverting output terminal Q of the D-flip-flop 102 shown in FIG. 3 . (S DIV2 - ). In this case, as described above, the signal S DIV2 - has a differential relationship with the signal S DIV2 + . In addition, the inverting output terminal Q b of the D-flip-flop 152 is fed back to the data terminal D . Accordingly, the D-flip-flop 152 may generate a divided signal S DIV4Q in which the frequency of the clock signal S DIV2 - is divided by 1/2.

분주기(22)가 정상 동작하는 경우, D-플립플롭(151)의 비반전 출력 단자(Q)로부터 출력되는 신호(SDIV4I)는 D-플립플롭(152)의 비반전 출력 단자(Q)로부터 출력되는 신호(SDIV4Q)와 I/Q 위상 관계를 가진다. 즉, 신호(SDIV4I)의 위상은 신호(SDIV4Q)의 위상보다 90도 앞서게 된다. When the divider 22 operates normally, the signal S DIV4I output from the non-inverting output terminal Q of the D flip-flop 151 is the non-inverting output terminal Q of the D flip-flop 152 . It has an I/Q phase relationship with the signal (S DIV4Q ) output from . That is, the phase of the signal (S DIV4I) is 90 degrees ahead than the phase of the signal (S DIV4Q).

도 11은 도 10의 (a)에 도시된 두 D-플립플롭(151, 152)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.FIG. 11 shows an example of a timing diagram according to input/output operations of the two D-flip-flops 151 and 152 shown in FIG. 10A.

우선 도 11의 (a)는 두 분주 신호(SDIV2 +, SDIV2 -)가 클록 신호로서 두 D-플립플롭(151, 152)에 인가되는 시점에서, 두 D-플립플롭(151, 152)의 반전 출력 단자(Qb)의 초기 상태가 서로 다른 경우의 타이밍 다이어그램을 예시한다.First, (a) of FIG. 11 shows the two D-flip-flops 151 and 152 at a time when the two division signals S DIV2 + , S DIV2 - are applied to the two D-flip-flops 151 and 152 as clock signals. Illustrating a timing diagram when the initial states of the inverted output terminals Q b are different from each other.

예를 들어, 도시된 바와 같이, 차동 관계의 클록 신호(SDIV2 +, SDIV2 -)가 인가되기 시작할 때, D-플립플롭(151)의 반전 출력 단자(Qb)의 상태가 "1"이고, D-플립플롭(152)의 반전 출력 단자(Qb)의 상태는 "0"일 수 있다. 이 경우, 신호(SDIV4I)가 신호(SDIV4Q)보다 90도만큼 위상이 앞서게 되어, 두 신호(SDIV4I, SDIV4Q)가 I/Q 위상 관계를 만족하는 상태이며, 별도의 교정 동작이 요구되지 않는다.For example, as shown, when the clock signals S DIV2 + , S DIV2 - of the differential relationship start to be applied, the state of the inverting output terminal Q b of the D-flip-flop 151 is “1” , and the state of the inverting output terminal Q b of the D-flip-flop 152 may be “0”. In this case, the signal S DIV4I is out of phase with the signal S DIV4Q by 90 degrees, so that the two signals S DIV4I and S DIV4Q satisfy the I/Q phase relationship, and a separate calibration operation is required doesn't happen

한편, 도 11의 (b)는 차동 관계의 클록 신호(SDIV2 +, SDIV2 -)가 인가되는 시점에서, 두 D-플립플롭(151, 152)의 반전 출력 단자(Qb)의 초기 상태가 서로 같은 경우의 타이밍 다이어그램을 예시한다.Meanwhile, FIG. 11B shows the initial state of the inverted output terminals Q b of the two D-flip-flops 151 and 152 when the differential clock signals S DIV2 + , S DIV2 - are applied. A timing diagram is illustrated in the case where are equal to each other.

예를 들어, 도시된 바와 같이, 차동 관계의 클록 신호(SDIV2 +, SDIV2 -)가 인가되기 시작할 때, D-플립플롭(151)의 반전 출력 단자(Qb)의 상태가 "1"이고, D-플립플롭(152)의 반전 출력 단자(Qb)의 상태도 "1"일 수 있다. 이 경우, 이는 도 11의 (a)와는 반대로, 신호(SDIV4Q)가 신호(SDIV4I)보다 90도만큼 위상이 앞서게 되는 비정상 동작에 해당하므로, 교정 동작이 요구되며, 이러한 교정 동작은 도 2에 도시된 교정기(32)에 의해 수행될 수 있다.For example, as shown, when the clock signals S DIV2 + , S DIV2 - of the differential relationship start to be applied, the state of the inverting output terminal Q b of the D-flip-flop 151 is “1” and the state of the inverting output terminal Q b of the D-flip-flop 152 may also be “1”. In this case, which is opposed to (a) of Figure 11, since the signal (S DIV4Q) a signal corresponding to the (S DIV4I) 90 in normal operation is that the phase ahead by also more, and requiring remedial action, such calibration operation is 2 It can be performed by the corrector 32 shown in .

도 12는 도 2에 도시된 교정기(32)의 구조에 대한 일 예를 보여준다.12 shows an example of the structure of the straightener 32 shown in FIG.

도 12를 참조하면, 교정기(32)는 리셋 신호 생성기(161) 및 지연 선택기(162)를 포함할 수 있다.Referring to FIG. 12 , the corrector 32 may include a reset signal generator 161 and a delay selector 162 .

리셋 신호 생성기(161)는 분주기(22)로부터 제공되는 입력 신호 쌍(SDIV4I, SDIV4Q)의 상태를 모니터링하여, 두 분주 신호들(SDIV4I, SDIV4Q)이 서로 I/Q 위상 관계를 이루지 않는 경우, 초기 리셋 신호(RS2)를 생성한다. The reset signal generator 161 monitors the state of the input signal pair S DIV4I and S DIV4Q provided from the divider 22 so that the two divided signals S DIV4I and S DIV4Q establish an I/Q phase relationship with each other. If not, an initial reset signal RS2 is generated.

리셋 신호 생성기(161)는 두개의 D-플립플롭(171, 174), 분주기(172) 및 딜레이 유닛(173)을 포함할 수 있다.The reset signal generator 161 may include two D-flip-flops 171 and 174 , a divider 172 , and a delay unit 173 .

이때, D-플립플롭(171)의 데이터 단자(D)에 인가되는 입력 신호는 분주기(22)에 의해 생성된 신호(SDIV4Q)이고, D-플립플롭(171) 및 분주기(172)의 클록 단자(C)에 인가되는 클록 신호는 분주기(22)에 의해 생성된 신호(SDIV4I)일 수 있다.At this time, the input signal applied to the data terminal D of the D-flip-flop 171 is a signal S DIV4Q generated by the divider 22 , and the D-flip-flop 171 and the divider 172 . The clock signal applied to the clock terminal C of , may be a signal S DIV4I generated by the divider 22 .

D-플립플롭(171)은 클록 신호(SDIV4I)의 상승 에지마다, 두 분주 신호(SDIV4I, SDIV4Q)들의 상태에 대응하는 신호를 생성한다. 도 11의 (b)와 같이 신호(SDIV4Q)가 신호(SDIV4I)보다 90도만큼 위상이 앞선다고 가정할 때, 신호(SDIV4I)의 상승 에지에서 신호(SDIV4Q)는 항상 "1"이므로, D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(SWRONG)는 계속 "1"인 상태를 유지한다.The D-flip-flop 171 generates a signal corresponding to the state of the two divided signals S DIV4I and S DIV4Q at every rising edge of the clock signal S DIV4I . Assuming that the signal S DIV4Q is ahead of the signal S DIV4I by 90 degrees as shown in FIG. 11B , the signal S DIV4Q is always “1” at the rising edge of the signal S DIV4I Therefore, the signal S WRONG output from the non-inverting output terminal Q of the D-flip-flop 171 continues to maintain a state of “1”.

또한, 분주기(172)는 신호(SDIV4I)의 주파수를 분주하여 얻은 분주 신호(CKIQ)를 D-플립플롭(173) 및 딜레이 유닛(174)에 제공한다. 예컨대, 분주기(172)는 신호(SDIV4I)의 주파수를 1/8 분주할 수 있다.In addition, the divider 172 provides the divided signal CK IQ obtained by dividing the frequency of the signal S DIV4I to the D-flip-flop 173 and the delay unit 174 . For example, the divider 172 may divide the frequency of the signal S DIV4I by 1/8.

D-플립플롭(174)은 신호(SWRONG), 신호(CKIQ) 및 딜레이 유닛(174)으로부터 제공되는 신호를 이용하여, 소정의 펄스폭을 가지는 초기 리셋 신호(RS2)를 생성한다. 초기 리셋 신호(RS2)의 펄스폭은 신호(SWRONG)가 딜레이 유닛(173)에 의해 지연된 시간 폭을 가지게 된다. 구체적으로, D-플립플롭(174)의 비반전 출력 단자(Q)는 신호(SWRONG)와 신호(CKIQ)가 모두 "1"인 경우 "1"을 출력하다가, 리셋 단자(R)를 통해 딜레이 유닛(173)로부터 "1"이 인가되면, "0"으로 반전된다. The D-flip-flop 174 generates an initial reset signal RS2 having a predetermined pulse width by using the signal S WRONG , the signal CK IQ , and the signal provided from the delay unit 174 . The pulse width of the initial reset signal RS2 has a time width at which the signal S WRONG is delayed by the delay unit 173 . Specifically, the non-inverting output terminal Q of the D-flip-flop 174 outputs "1" when both the signal S WRONG and the signal CK IQ are "1", and then the reset terminal R When “1” is applied from the delay unit 173 through the

즉, 전술한 딜레이 유닛(173)은 초기 리셋 신호(RS2)의 펄스폭을 결정하는 동작을 담당하게 된다. 딜레이 유닛(173)이 어느 정도로 신호(CKIQ)를 딜레이시킬지는 미리 정의된 상태일 수 있다.That is, the aforementioned delay unit 173 is responsible for determining the pulse width of the initial reset signal RS2 . How much the delay unit 173 delays the signal CK IQ may be in a predefined state.

D-플립플롭(174)에 의해 생성된 초기 리셋 신호(RS2)는 지연 선택기(162)의 입력 신호로 이용되며, 지연 선택기(162)는 초기 리셋 신호(RS2)의 하강 에지가, 도 5에 도시된 Tmargin > 0을 만족하는 시점에 위치할때까지, 초기 리셋 신호(RS2)를 소정 단위 시간만큼씩 순차적으로 지연시킨 신호(RSIQ)를 출력한다. 지연 선택기(162)의 구성과 동작은 도 8 및 도 9에서 설명한 지연 선택기(112)와 동일할 수 있는바, 구체적인 설명은 생략하기로 한다.The initial reset signal RS2 generated by the D-flip-flop 174 is used as an input signal of the delay selector 162, and the delay selector 162 has a falling edge of the initial reset signal RS2, as shown in FIG. The signal RS IQ in which the initial reset signal RS2 is sequentially delayed by a predetermined unit time is output until it is positioned at a time point satisfying the illustrated T margin > 0 . The configuration and operation of the delay selector 162 may be the same as those of the delay selector 112 described with reference to FIGS. 8 and 9 , and a detailed description thereof will be omitted.

도 13은 리셋 신호(RSIQ)가 분주기(22)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.13 shows a timing diagram before and after the reset signal RS IQ is applied to the divider 22 .

도 13을 참조하면, 분주기(22)가 비정상 동작하여 두 신호(SDIV4I, SDIV4Q)가 I/Q 위상 관계를 이루지 않는 경우(예, SDIV4Q의 위상이 SDIV4I의 위상에 90도 앞서는 경우), D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(SWRONG)는 계속 "1"인 상태로 유지된다. 13, the frequency divider 22 is in normal operation with the two signals if (S DIV4I, S DIV4Q) is I / Q does not fulfill the phase relationship (for example, the phase of S DIV4Q 90 also precedes the phase of S DIV4I case), the signal S WRONG output from the non-inverting output terminal Q of the D-flip-flop 171 is continuously maintained at “1”.

이에 따라 신호(SDIV4Q)가 "1"이고, 신호(SDIV4I)가 "0"인 상태에서 리셋 신호(RSIQ)가 D-플립플롭(도 10의 부호 152 참조)의 리셋 단자(R)에 인가된다. 이 경우, 도 3에 도시된 로직 테이블에 따라, 리셋 단자(R)를 통해 리셋 신호(RSIQ)를 인가받은 D-플립플롭(152)의 비반전 출력 단자(Q)의 상태는 "1"에서 "0"으로 반전된다. 결과적으로, 리셋 신호(RSIQ)가 인가됨에 따라, 신호(SDIV4I)가 신호(SDIV4Q)에 위상이 90도 앞서게 되는 정상 동작 상태를 가지게 된다. Accordingly, in a state in which the signal S DIV4Q is “1” and the signal S DIV4I is “0”, the reset signal RS IQ is the reset terminal R of the D-flip-flop (see reference numeral 152 in FIG. 10 ). is authorized to In this case, according to the logic table shown in FIG. 3 , the state of the non-inverting output terminal Q of the D-flip-flop 152 to which the reset signal RS IQ is applied through the reset terminal R is “1”. inverted to "0". As a result, as the reset signal RS IQ is applied, the signal S DIV4I has a normal operating state in which the phase advances the signal S DIV4Q by 90 degrees.

두 신호(SDIV4I, SDIV4Q)가 I/Q 위상 관계를 이루는 이상, 신호(SDIV4Q)의 상승 에지에서 신호(SDIV4I)는 항상 "0"이므로, D-플립플롭(171)의 비반전 출력 단자(Q)에서 출력되는 신호(SWRONG)는 "0" 상태로 유지되어, D-플립플롭(174) 역시 "1" 상태를 가지는 리셋 신호(RSIQ)를 더 이상 생성하지 않는다.Non-inversion of the two signals (S DIV4I, S DIV4Q) is I / Q forms than the phase relationship, a signal (S DIV4Q) signal (S DIV4I) on the rising edge of because it is always "0", D- flip-flop 171 The signal S WRONG output from the output terminal Q is maintained in a “0” state, so that the D-flip-flop 174 also no longer generates a reset signal RS IQ having a “1” state.

도 14는 도 1a의 (a)에 도시된 주파수 분주 회로(10b)의 구조에 대한 일 예를 보여준다.14 shows an example of the structure of the frequency division circuit 10b shown in FIG. 1A (a).

도 14를 참조하면, 주파수 분주 회로(10b)는 주파수 분주 회로(10a) 및 분주기(41)를 포함할 수 있다.Referring to FIG. 14 , the frequency divider circuit 10b may include a frequency divider circuit 10a and a divider 41 .

분주기(41)는 입력 신호(SVCO +)의 주파수를 1/3로 분주하여 분주 신호(SDIV3)를 생성한다. The divider 41 divides the frequency of the input signal S VCO + by 1/3 to generate a division signal S DIV3 .

주파수 분주 회로(10a)는 입력 신호로서 분주기(41)에 의해 생성된 분주 신호(SDIV3)를 인가받는다. 즉, 분주 신호(SDIV3)는 주파수 분주 회로(10a)의 분주기(21)와 교정기(31)의 클록 신호(도 2 및 도 6의 ' SVCO-' 참조)로 이용될 수 있다. The frequency division circuit 10a receives the division signal S DIV3 generated by the divider 41 as an input signal. That is, the division signal S DIV3 may be used as a clock signal (refer to 'S VCO- ' in FIGS. 2 and 6 ) of the divider 21 and the calibrator 31 of the frequency division circuit 10a.

구체적으로, 전술한 바와 같이 주파수 분주 회로(10a)는 임의의 입력 신호의 주파수를 1/4 분주하여, 듀티비 50%를 가지고 I/Q 위상 관계를 이루는 출력 신호 쌍을 생성한다. Specifically, as described above, the frequency division circuit 10a divides the frequency of an arbitrary input signal by 1/4 to generate an output signal pair having an I/Q phase relationship with a duty ratio of 50%.

만약, 도 14에 도시된 입력 신호(SDIV3)와 도 2에 도시된 입력 신호(SVCO -)가 서로 동일한 경우, 도 14에 도시된 4가지 신호인 SDIV6 +, SDIV6 -, SDIV12I, SDIV12Q는 순서대로 도 2에 도시된 4가지 신호인 SDIV2 +, SDIV2 -, SDIV4I, SDIV4Q와 동일할 수 있다. 주파수 분주 회로(10a)는 도 2 내지 도 9를 참조하여 이미 전술하였으므로, 구체적인 설명은 생략하기로 한다.If the input signal S DIV3 shown in FIG. 14 and the input signal S VCO shown in FIG. 2 are identical to each other, the four signals S DIV6 + , S DIV6 , S DIV12I shown in FIG. 14 are identical to each other. , S DIV12Q is S + DIV2 of the four signals shown in Figure 2 in order, DIV2 S -, may be the same as DIV4I S, S DIV4Q. Since the frequency divider circuit 10a has already been described above with reference to FIGS. 2 to 9 , a detailed description thereof will be omitted.

도 15의 (a)는 도 14에 도시된 분주기(41)의 구조의 일 예를 보여주고, 도 15의 (b)는 분주기(41)의 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다.FIG. 15A shows an example of the structure of the divider 41 shown in FIG. 14 , and FIG. 15B shows an example of a timing diagram according to the input/output operation of the divider 41 . .

도 15의 (a) 및 (b)를 참조하면, 분주기(41)는 도 2 등을 참조하여 전술한 분주기들(21, 31)과 달리, 임의의 입력 신호(SVOC +)의 주파수를 1/3로 분주한다는 점에서 차이가 있다.15A and 15B, the frequency divider 41 is different from the dividers 21 and 31 described above with reference to FIG. 2 and the like, the frequency of an arbitrary input signal S VOC + . It is different in that it divides by 1/3.

이러한 분주기(41)는 두 D-플립플롭(181, 182) 및 NOR 게이트(183)를 포함할 수 있다.This divider 41 may include two D-flip-flops 181 and 182 and a NOR gate 183 .

두 D-플립플롭(181, 182) 각각은 전술한 바와 같이 도 3의 (b)에 도시된 로직 테이블에 따라 동작한다. Each of the two D-flip-flops 181 and 182 operates according to the logic table shown in FIG. 3B as described above.

입력 신호(SVOC +)는 두 D-플립플롭(181, 182)의 클록 노드(C)에 동시에 인가될 수 있으며, D-플립플롭(181)의 비반전 출력 단자(Q)는 D-플립플롭(182)의 데이터 단자(D)와 연결될 수 있다.The input signal S VOC + may be simultaneously applied to the clock node C of both D-flip-flops 181 and 182, and the non-inverting output terminal Q of the D-flip-flop 181 is connected to the D-flip-flop. It may be connected to the data terminal D of the flop 182 .

또한, D-플립플롭(181)의 비반전 출력 단자(Q) 및 D-플립플롭(182)의 비반전 출력 단자(Q)는 NOR 게이트(183)의 두 입력 단자와 연결된다. 이에 따라, NOR 게이트(183)는 D-플립플롭(181)의 비반전 출력 단자(Q) 및 D-플립플롭(182)의 비반전 출력 단자(Q)가 모두 "0"인 경우 "1"을 출력하고, 그 외의 경우에는 "0"을 출력한다.In addition, the non-inverting output terminal Q of the D-flip-flop 181 and the non-inverting output terminal Q of the D-flip-flop 182 are connected to two input terminals of the NOR gate 183 . Accordingly, the NOR gate 183 is “1” when both the non-inverting output terminal Q of the D-flip-flop 181 and the non-inverting output terminal Q of the D-flip-flop 182 are “0”. is output, otherwise, "0" is output.

결과적으로, 분주기(41)는 입력 신호(SVOC +)의 주파수의 1/3에 해당하는 주파수 및 듀티비 33%를 가지는 출력 신호들(A, B, C)을 생성할 수 있다. 이러한 출력 신호들(A, B, C) 중 어느 하나(예, B)가 도 14에 도시된 분주기(21) 및 교정기(31)의 클록 신호로서 이용되는 신호(SDIV3)일 수 있다.As a result, the divider 41 may generate the output signals A, B, and C having a frequency corresponding to 1/3 of the frequency of the input signal S VOC + and a duty ratio of 33%. Any one of these output signals A, B, and C (eg, B) may be a signal S DIV3 used as a clock signal of the divider 21 and the corrector 31 shown in FIG. 14 .

도 16은 도 1a의 (a)에 도시된 주파수 분주 회로(10c)의 구조에 대한 일 예를 보여준다.16 shows an example of the structure of the frequency division circuit 10c shown in FIG. 1A (a).

도 16을 참조하면, 분주인자 1/6인 주파수 분주 회로(10c)는 두 개의 분주기(51, 22) 및 두 개의 교정기(61, 32)를 포함할 수 있다.Referring to FIG. 16 , the frequency division circuit 10c having a division factor of 1/6 may include two dividers 51 and 22 and two correctors 61 and 32 .

분주기(51)는 듀티비 50% 및 차동 관계를 가지는 입력 신호 쌍(SVCO +, SVCO -)의 주파수를 각각 1/3로 분주하여, 두 분주 신호(SDIV3+, SDIV3-)를 생성한다. The divider 51 divides the frequencies of the input signal pairs (S VCO + , S VCO - ) having a duty ratio of 50% and a differential relationship by 1/3, respectively, to divide the two divided signals (S DIV3+ , S DIV3- ) create

분주기(51)가 정상 동작하는 경우, 두 분주 신호(SDIV3 +, SDIV3 -)는 차동 관계를 이루게 되며, 각각 듀티비 50%를 가진다. When the divider 51 operates normally, the two divider signals S DIV3 + , S DIV3 - have a differential relationship, each having a duty ratio of 50%.

교정기(61)는 분주기(51)의 동작 상태를 모니터링(후술할 도 17의 신호 'A' 및 'E')하여, 리셋 신호(RSDIV3)를 생성할 수 있다. 이러한 리셋 신호(RSDIV3)는 두 분주 신호(SDIV3 +, SDIV3 -)가 차동 관계를 만족하지 않거나, 두 분주 신호(SDIV3 +, SDIV3 -) 중 적어도 하나의 듀티비가 50%가 아닌 경우에 생성되어 분주기(51)로 제공된다. 즉, 교정기(61)는 분주기(51)에 대하여 피드백 회로로 구성될 수 있다.The calibrator 61 may generate a reset signal RS DIV3 by monitoring the operating state of the divider 51 (signals 'A' and 'E' of FIG. 17 to be described later). In this reset signal RS DIV3 , the two division signals S DIV3 + , S DIV3 - do not satisfy the differential relationship, or the duty ratio of at least one of the two division signals S DIV3 + , S DIV3 - is not 50%. In this case, it is generated and provided to the divider 51 . That is, the corrector 61 may be configured as a feedback circuit with respect to the divider 51 .

분주기(22) 및 교정기(32)의 구성과 동작은 도 2 및 도 10 내지 도 13을 통해 설명한 바와 동일한 바, 구체적인 설명은 생략하기로 한다.The configuration and operation of the divider 22 and the calibrator 32 are the same as those described with reference to FIGS. 2 and 10 to 13 , and a detailed description thereof will be omitted.

도 17은 도 16에 도시된 분주기(51)의 구조의 일 예를 보여준다.FIG. 17 shows an example of the structure of the divider 51 shown in FIG. 16 .

도 17을 참조하면, 분주기(51)는 두 분주기(191, 192) 및 두 OR 게이트(193, 194)를 포함할 수 있다. 본 발명에서, OR 게이트란 두 입력 단자와 하나의 출력 단자를 가지는 논리 게이트로서, 두 입력 단자에 인가되는 신호 중 적어도 하나가 "1"이면, 출력 단자를 통해 "1"을 출력한다.Referring to FIG. 17 , the divider 51 may include two dividers 191 and 192 and two OR gates 193 and 194 . In the present invention, an OR gate is a logic gate having two input terminals and one output terminal, and when at least one of the signals applied to the two input terminals is "1", "1" is outputted through the output terminal.

분주기(191)는 입력 신호(SVCO +)의 주파수를 1/3로 분주하여, 듀티비 33%를 가지는 분주 신호(A, B, C)를 생성한다. 또한, 분주기(192)는 입력 신호(SVCO -)의 주파수를 1/3로 분주하여, 듀티비 33%를 가지는 분주 신호(D, E, F)를 생성한다. 분주기(191)와 분주기(192)의 구성과 동작은 도 15에 도시된 분주기(41)와 리셋 단자(R)를 제외하고 동일한바, 구체적인 설명은 생략하기로 한다.The divider 191 divides the frequency of the input signal S VCO + by 1/3 to generate the divided signals A, B, and C having a duty ratio of 33%. In addition, the divider 192 divides the frequency of the input signal S VCO by 1/3 to generate the divided signals D, E, and F having a duty ratio of 33%. The configuration and operation of the divider 191 and the divider 192 are the same except for the divider 41 and the reset terminal R shown in FIG. 15 , and detailed descriptions thereof will be omitted.

OR 게이트(193)는 분주기(191)에 의해 생성되는 분주 신호(A)와 분주기(192)에 의해 생성되는 분주 신호(E)를 인가받아, 입력 신호(SVCO +)의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지는 신호(SDIV3+)를 생성한다.The OR gate 193 receives the division signal A generated by the divider 191 and the division signal E generated by the divider 192, and receives 1 of the frequency of the input signal S VCO + . A signal (S DIV3+ ) having a frequency corresponding to /3 and a duty ratio of 50% is generated.

또한, OR 게이트(194)는 분주기(191)에 의해 생성되는 분주 신호(B)와 분주기(192)에 의해 생성되는 분주 신호(D)를 인가받아, 입력 신호(SVCO -)의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지는 신호(SDIV3-)를 생성한다. In addition, the OR gate 194 receives the division signal B generated by the divider 191 and the division signal D generated by the divider 192, and the frequency of the input signal S VCO − . A signal (S DIV3- ) having a frequency corresponding to 1/3 of , and a duty ratio of 50% is generated.

분주기(51)가 정상 동작 중인 경우, 두 신호(SDIV3 +, SDIV3 -)는 서로 차동 관계를 가지게 된다.When the divider 51 is operating normally, the two signals S DIV3 + , S DIV3 - have a differential relationship with each other.

분주기(191)에 의해 생성되는 분주 신호(A) 및 분주기(192)에 의해 생성되는 분주 신호(D)는 후술할 교정기(61)의 입력 신호로 이용될 수 있다.The division signal A generated by the divider 191 and the division signal D generated by the divider 192 may be used as an input signal of the calibrator 61 to be described later.

도 18a는 도 17에 도시된 분주기(51)의 정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다. 설명의 편의를 위해, 입력 신호(SVCO -)의 최초 상승 에지가 입력 신호(SVCO +)의 최초 상승 에지보다 앞서고, 두 입력 신호(SVCO +, SVCO -)의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 1, 0, 0)인 것으로 가정한다.18A shows an example of a timing diagram according to a normal input/output operation of the divider 51 shown in FIG. 17 . For ease of illustration, the input signal (S VCO -) first rising edge of the input signal ahead than the first rising edge of the (S VCO +), two input signals (S VCO +, S VCO -) of the applied before the six It is assumed that the initial state of the divided signals A, B, C, D, E, F is (0, 0, 1, 1, 0, 0).

도 18a를 참조하면, 분주기(191)는 듀티비 50%를 가지는 입력 신호(SVCO +)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다.Referring to FIG. 18A , the divider 191 divides three divider signals A, B, and C having a frequency corresponding to 1/3 of the frequency of the input signal S VCO + having a duty ratio of 50%. create In this case, the duty ratio of the divided signals A, B, and C may be 33% as described above.

또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(SVCO -)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 입력 신호(SVCO-)는 입력 신호(SVCO+)와 차동 관계를 만족하는 상태이다.Also, the divider 192 generates three division signals D, E, and F having a frequency corresponding to 1/3 of the frequency of the input signal S VCO − having a duty ratio of 50%. In this case, as illustrated, the duty ratio of the divided signals D, E, and F may be 33% as described above. In addition, the input signal S VCO- is in a state that satisfies a differential relationship with the input signal S VCO+ .

도시된 바와 같이, 분주기(51)가 정상 동작하는 경우, 분주 신호(E)의 상승 에지는 분주 신호(A)의 상승 에지보다 TVCO/2만큼 먼저 나타나게 된다. 즉, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 "1"이다.As shown, when the divider 51 operates normally, the rising edge of the division signal E appears earlier than the rising edge of the division signal A by T VCO /2. That is, at the rising edge of the divided signal A, the divided signal E is “1”.

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(SDIV3 +)를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(SDIV3-)를 생성한다. 도시된 바와 같이, 두 신호(SDIV3 +, SDIV3 -)는 위상차 180도인 차동 관계를 만족하는 상태에 있으며, 이는 정상 동작하는 경우에 해당하여, 별도의 교정 과정이 필요치 않아, 교정기(61)는 리셋 신호(RSDIV3)를 생성하지 않는다.The OR gate 193 receives the divided signal A and the divided signal E to generate a signal S DIV3 + . Also, the OR gate 194 receives the divided signal B and the divided signal D to generate a signal S DIV3- . As shown, the two signals (S DIV3 + , S DIV3 - ) are in a state that satisfies a differential relationship of 180 degrees of phase difference, which corresponds to a normal operation and does not require a separate calibration process. does not generate the reset signal RS DIV3 .

도 18b는 도 17에 도시된 분주기(51)의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 일 예를 보여준다. 설명의 편의를 위해, 입력 신호(SVCO -)의 최초 상승 에지가 입력 신호(SVCO +)의 최초 상승 에지보다 앞서고, 두 입력 신호(SVCO +, SVCO-)의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 0, 0, 1)인 것으로 가정한다.18B shows an example of a timing diagram according to an abnormal input/output operation of the divider 51 shown in FIG. 17 . For ease of illustration, the input signal (S VCO -) first rising edge of the input signal ahead than the first rising edge of the (S + VCO), is applied before the two input signals (S VCO +, S VCO-) of six It is assumed that the initial state of the divided signals A, B, C, D, E, F is (0, 0, 1, 0, 0, 1).

도 18b를 참조하면, 도 18a와 동일하게 분주기(191)는 듀티비 50%를 가지는 입력 신호(SVCO +)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(SVCO -)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 입력 신호(SVCO-)는 입력 신호(SVCO+)와 차동 관계를 만족하는 상태이다.Referring to Figure 18b, the same minute as Figure 18a cycle 191 is three frequency divider signal having a frequency corresponding to 1/3 of the frequency of the input signal (S VCO +) having a duty ratio of 50% (A, B, C) are created. In this case, the duty ratio of the divided signals A, B, and C may be 33% as described above. Also, the divider 192 generates three division signals D, E, and F having a frequency corresponding to 1/3 of the frequency of the input signal S VCO − having a duty ratio of 50%. In this case, as illustrated, the duty ratio of the divided signals D, E, and F may be 33% as described above. In addition, the input signal S VCO- is in a state that satisfies a differential relationship with the input signal S VCO+ .

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(SDIV3 +)를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(SDIV3-)를 생성한다. The OR gate 193 receives the divided signal A and the divided signal E to generate a signal S DIV3 + . Also, the OR gate 194 receives the divided signal B and the divided signal D to generate a signal S DIV3- .

한편, 도 18a와 같이 분주 신호들(A, B, C, D, E, F)의 초기 상태가 (0, 0, 1, 1, 0, 0)인 경우와는 달리, 두 신호(SDIV3 +, SDIV3 -)는 위상차 180도인 차동 관계를 만족하지 않는 상태에 있다. 구체적으로, 신호(SDIV3 +)는 입력 신호(SVCO +)의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지나, 신호(SDIV3 -)는 입력 신호(SVCO -)의 주파수의 1/2에 해당하는 주파수 및 듀티비 67%를 가진다. 이는 비정상 동작하는 경우에 해당하여, 교정기(61)에 의한 교정 과정이 필요한 상태이다. Meanwhile, unlike the case where the initial state of the divided signals A, B, C, D, E, F is (0, 0, 1, 1, 0, 0) as shown in FIG. 18A , the two signals S DIV3 + , S DIV3 - ) are in a state where the differential relationship of 180 degrees of phase difference is not satisfied. In particular, the signal (S + DIV3) is the input signal gajina the frequency and duty ratio of 50% for the one-third of the frequency of the (S + VCO), the signal (S DIV3 - -) is the input signal (S VCO) It has a frequency corresponding to 1/2 of the frequency and a duty ratio of 67%. This corresponds to the case of an abnormal operation, and a calibration process by the calibrator 61 is required.

도 18c는 도 17에 도시된 분주기(51)의 비정상적인 입출력 동작에 따른 타이밍 다이어그램의 다른 예를 보여준다. 설명의 편의를 위해, 입력 신호(SVCO +)의 최초 상승 에지가 입력 신호(SVCO -)의 최초 상승 에지보다 앞서고, 두 입력 신호(SVCO +, SVCO-)의 인가 전, 6개의 분주 신호들(A, B, C, D, E, F)의 초기 상태는 (0, 0, 1, 1, 0, 0)인 것으로 가정한다.18C shows another example of a timing diagram according to an abnormal input/output operation of the divider 51 shown in FIG. 17 . For convenience of explanation, the first rising edge of the input signal (S VCO + ) precedes the first rising edge of the input signal (S VCO - ), and before the application of the two input signals (S VCO + , S VCO- ), six It is assumed that the initial state of the divided signals A, B, C, D, E, F is (0, 0, 1, 1, 0, 0).

도 18c를 참조하면, 도 18a와 동일하게 분주기(191)는 듀티비 50%를 가지는 입력 신호(SVCO +)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(A, B, C)을 생성한다. 이때, 분주 신호들(A, B, C)의 듀티비는 전술한 바와 같이 33%일 수 있다. 또한, 분주기(192)는 듀티비 50%를 가지는 입력 신호(SVCO -)의 주파수의 1/3에 해당하는 주파수를 가지는 3개의 분주 신호들(D, E, F)를 생성한다. 이때, 도시된 바와 같이 분주 신호들(D, E, F)의 듀티비는 전술한 바와 같이 33%일 수 있다. 한편, 도 18a와 달리, 분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)의 상태는 "1"이다.Referring to FIG. 18C , as in FIG. 18A , the divider 191 includes three frequency division signals A, having a frequency corresponding to 1/3 of the frequency of the input signal S VCO + having a duty ratio of 50%. B, C) are created. In this case, the duty ratio of the divided signals A, B, and C may be 33% as described above. Also, the divider 192 generates three division signals D, E, and F having a frequency corresponding to 1/3 of the frequency of the input signal S VCO − having a duty ratio of 50%. In this case, as illustrated, the duty ratio of the divided signals D, E, and F may be 33% as described above. Meanwhile, unlike FIG. 18A , when the divider 51 operates abnormally, the state of the division signal E is “1” at the rising edge of the division signal A.

OR 게이트(193)는 분주 신호(A) 및 분주 신호(E)를 인가받아, 신호(SDIV3 +)를 생성한다. 또한, OR 게이트(194)는 분주 신호(B) 및 분주 신호(D)를 인가받아, 신호(SDIV3-)를 생성한다. The OR gate 193 receives the divided signal A and the divided signal E to generate a signal S DIV3 + . Also, the OR gate 194 receives the divided signal B and the divided signal D to generate a signal S DIV3- .

한편, 도 18a와 같이 입력 신호(SVCO -)의 최초 상승 에지가 입력 신호(SVCO +)의 최초 상승 에지보다 앞선 경우와는 달리, 두 신호(SDIV3 +, SDIV3 -)는 위상차 180도인 차동 관계를 만족하지 않는 상태에 있다. 구체적으로, 신호(SDIV3 +)는 입력 신호(SVCO+)의 주파수의 1/3에 해당하는 주파수 및 듀티비 50%를 가지나, 신호(SDIV3 -)는 입력 신호(SVCO -)의 주파수의 1/2에 해당하는 주파수 및 듀티비 67%를 가진다. 이 역시 도 18b에 도시된 타이밍 다이어그램처럼 비정상 동작하는 경우에 해당하여, 교정기(61)에 의한 교정 과정이 필요한 상태이다.On the other hand, as shown in FIG. 18a input signal, unlike the first rising edge ahead of the first rising edge of the input signal (S VCO +), two signals (S DIV3 +, S DIV3 - ) (S VCO) is a phase difference of 180 It is in a state where the differential relationship is not satisfied. Specifically, the signal S DIV3 + has a frequency corresponding to 1/3 of the frequency of the input signal S VCO+ and a duty ratio of 50%, but the signal S DIV3 - has a frequency of the input signal S VCO - It has a frequency and duty ratio of 67% corresponding to 1/2 of . This also corresponds to the case of an abnormal operation as in the timing diagram shown in FIG. 18B , and a calibration process by the calibrator 61 is required.

도 19는 도 16에 도시된 교정기(61)의 구조에 대한 일 예를 보여준다.19 shows an example of the structure of the straightener 61 shown in FIG.

도 19를 참조하면, 교정기(61)는 리셋 신호 생성기(201) 및 지연 선택기(202)를 포함할 수 있다.Referring to FIG. 19 , the corrector 61 may include a reset signal generator 201 and a delay selector 202 .

리셋 신호 생성기(201)는 분주기(51)에 의해 생성된 두 분주 신호들(A, E)의 상태를 모니터링하여, 비정상 동작 상태에 해당하는 경우, 초기 리셋 신호(RS3)를 생성한다. The reset signal generator 201 monitors the states of the two frequency division signals A and E generated by the divider 51 , and generates an initial reset signal RS3 when it corresponds to an abnormal operation state.

구체적으로, 리셋 신호 생성기(201)는 두 D-플립플롭(211, 215), NOT 게이트(212), 분주기(213) 및 딜레이 유닛(214)을 포함할 수 있다.Specifically, the reset signal generator 201 may include two D-flip-flops 211 and 215 , a NOT gate 212 , a divider 213 , and a delay unit 214 .

D-플립플롭(211)의 클록 단자(C)는 분기 신호(A)를 인가받고, 데이터 단자(D)는 분기 신호(E)를 인가받는다. 즉, D-플립플롭(211)은 분기 신호(A)를 클록 신호로 이용하여, 분기 신호(E)를 샘플링할 수 있다. 이에 따라, D-플립플롭(211)의 비반전 출력 단자(Q)는 샘플링된 결과 신호(SEA)를 생성할 수 있다.The clock terminal C of the D flip-flop 211 receives the branch signal A, and the data terminal D receives the branch signal E. That is, the D-flip-flop 211 may sample the branch signal E by using the branch signal A as a clock signal. Accordingly, the non-inverting output terminal Q of the D-flip-flop 211 may generate the sampled result signal S EA .

NOT 게이트(212)는 D-플립플롭(211)로부터 인가되는 신호(SEA)와 반대되는 값을 가지는 신호(SEAb)를 생성한다. 도 18a와 같이 분주기(51)가 정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "1" 상태이다. 이 경우, NOT 게이트(212)에 의해 생성되는 신호(SEAb)는 "0" 상태를 가진다. The NOT gate 212 generates a signal S EA b having a value opposite to the signal S EA applied from the D-flip-flop 211 . When the divider 51 operates normally as shown in FIG. 18A , the division signal E is always in the “1” state at the rising edge of the division signal A. In this case, the signal S EA b generated by the NOT gate 212 has a “0” state.

반면, 도 18b 및 도 18c와 같이 분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "0" 상태이다. 이 경우, NOT 게이트(212)에 의해 생성되는 신호(SEAb)는 "1" 상태를 가진다. 후술할 D-플립플롭(215)은 신호(SEAb)가 "1" 상태인 경우(즉, 분주기(51)가 비정상 동작하는 경우)에 한하여 초기 리셋 신호(RS3)를 생성하게 된다.On the other hand, when the divider 51 operates abnormally as shown in FIGS. 18B and 18C , the division signal E is always in the “0” state at the rising edge of the division signal A. In this case, the signal S EA b generated by the NOT gate 212 has a “1” state. The D-flip-flop 215, which will be described later , generates the initial reset signal RS3 only when the signal S EA b is in the “1” state (ie, the divider 51 is abnormally operated).

분주기(213)는 분주 신호(A)의 주파수를 분주하여, 분주 신호(CLDPC)를 생성한다. 이때, 분주기(213)의 분주 인자는 예컨대, 1/4일 수 있다. The divider 213 divides the frequency of the divided signal A to generate a divided signal CL DPC . In this case, the division factor of the divider 213 may be, for example, 1/4.

분주 신호(CLDPC)는 두 갈래로 분기되어 각각 딜레이 유닛(214) 및 D-플립플롭(215)의 클록 단자(C)에 인가된다. The divided signal CL DPC is bifurcated and applied to the clock terminal C of the delay unit 214 and the D-flip-flop 215 , respectively.

딜레이 유닛(214)은 분주 신호(CLDPC)를 소정 시간(TPW)만큼 딜레이시킨 후 D-플립플롭(215)의 리셋 단자(R)에 인가한다. 후술할 분주 신호(CLDPC)가 딜레이 유닛(214)에 의해 딜레이된 시간 폭(TPW)과 리셋 신호(RS1)는 펄스폭(TPW)은 동일할 수 있다. 딜레이 유닛(214)이 어느 정도로 분주 신호(CLDPC) 딜레이시킬지는 미리 정의된 상태일 수 있다.The delay unit 214 delays the divided signal CL DPC by a predetermined time T PW and applies it to the reset terminal R of the D-flip-flop 215 . The time width T PW of the division signal CL DPC which will be described later is delayed by the delay unit 214 and the pulse width T PW of the reset signal RS1 may be the same. How much the delay unit 214 delays the divided signal CL DPC may be in a predefined state.

분주기(51)가 비정상 동작하는 경우, 분주 신호(A)의 상승 에지에서 분주 신호(E)는 항상 "0" 상태이므로, NOT 게이트(212)에 의해 생성되는 신호(SEAb)는 "1" 상태로 유지된다. When the divider 51 operates abnormally, since the division signal E is always in the "0" state at the rising edge of the division signal A, the signal S EA b generated by the NOT gate 212 is "1" is maintained.

D-플립플롭(215)은 NOT 게이트(212)로부터 인가되는 신호(SEAb)의 상태가 "1"인 경우, 분주 신호(CLDPC)의 상승 에지에 반응하여, 리셋 신호(RS3)를 생성한다. 분주 신호(CLDPC)의 상승 에지가 발생한 후, 딜레이 유닛(214)으로부터 소정 시간만큼 딜레이된 분주 신호(CLDPC)가 입력됨에 따라, D-플립플롭(215)의 비반전 출력 단자(Q)로부터 소정의 펄스 폭(TPW)을 가지는 초기 리셋 신호(RS3)가 출력될 수 있다. When the state of the signal S EA b applied from the NOT gate 212 is “1”, the D-flip-flop 215 generates a reset signal RS3 in response to the rising edge of the divided signal CL DPC . create After the rising edge of the division signal CL DPC occurs, as the division signal CL DPC delayed by a predetermined time is input from the delay unit 214, the non-inverting output terminal Q of the D-flip-flop 215 is An initial reset signal RS3 having a predetermined pulse width T PW may be output from .

지연 선택기(112)는 D-플립플롭(215)로부터 인가되는 초기 리셋 신호(RS3)의 하강 에지가, 도 5에 도시된 Tmargin > 0을 만족하는 시점에 위치하도록 초기 리셋 신호(RS3)를 지연시킨 신호인 리셋 신호(RSDIV3)를 생성한 후, 분주기(51)에 인가한다. 구체적으로, 리셋 신호(RSDIV3)는 도 17에 도시된 분주기(192)에 포함된 두 D-플립플롭의 리셋 단자(R)에 인가될 수 있다. The delay selector 112 sets the initial reset signal RS3 so that the falling edge of the initial reset signal RS3 applied from the D-flip-flop 215 is located at a time point that satisfies T margin > 0 shown in FIG. 5 . After generating the delayed signal RS DIV3 , it is applied to the divider 51 . Specifically, the reset signal RS DIV3 may be applied to the reset terminals R of the two D-flip-flops included in the divider 192 shown in FIG. 17 .

도 20은 도 19에 도시된 교정기(61)에 의해 생성된 리셋 신호(RSDIV3)가 분주기(51)에 인가되기 전후에 대한 타이밍 다이어그램을 보여준다.FIG. 20 shows a timing diagram before and after the reset signal RS DIV3 generated by the calibrator 61 shown in FIG. 19 is applied to the divider 51 .

도 20을 참조하면, 리셋 신호(RSDIV3)가 발생하기 전, 교정기(61)는 비정상 동작 중이다. 즉, 분주 신호(A)의 상승 에지에서 분주 신호(E)의 상태는 "1"이 아닌 "0"이다. Referring to FIG. 20 , before the reset signal RS DIV3 is generated, the calibrator 61 is operating abnormally. That is, at the rising edge of the divided signal A, the state of the divided signal E is not “1” but “0”.

분주 신호(E)의 상승 에지가 분주 신호(A)의 상승 에지보다 TVCO/2만큼 먼저 나타나는 정상 동작 상태를 만들어주기 위해, 교정기(62)는 리셋 신호(RSDIV3)를 생성하여, 분주기(192)에 인가한다. 리셋 신호(RSDIV3)가 "1" 상태인 시간동안, 분주 신호(D)는 입력 신호(SVCO -)의 상승 에지에 반응하지 않고 "0"인 상태를 유지하다가, 리셋 신호(RSDIV3)의 하강 에지 이후에 처음 인가되는 입력 신호(SVCO -)의 상승 에지에 반응하여 "1" 상태로 반전된다. 이에 따라, 도시된 바와 같이, 분주 신호(E)의 상승 에지는 분주 신호(A)의 상승 에지보다 TVCO/2만큼 앞서게 된다.In order to create a normal operating state in which the rising edge of the division signal E appears earlier than the rising edge of the division signal A by T VCO /2, the calibrator 62 generates a reset signal RS DIV3 , and the divider (192) grants permission. During the time when the reset signal RS DIV3 is in the "1" state, the division signal D does not respond to the rising edge of the input signal S VCO - and maintains the "0" state, and then the reset signal RS DIV3 In response to the rising edge of the input signal S VCO - applied first after the falling edge of , it is inverted to the “1” state. Accordingly, as shown, the rising edge of the divided signal E is ahead of the rising edge of the divided signal A by T VCO /2.

즉, 리셋 신호(RSDIV3)의 인가 전 비정상 동작하던 분주기(51)는 리셋 신호(RSDIV3)의 인가 후 정상 동작하도록 교정되어, 도시된 바와 같이 출력 신호 쌍(SDIV3+, SDIV3-)이 각각 듀티비 50%를 가지고 차동 관계를 이루게 된다.That is, the applied around the frequency divider was not in normal operation of the reset signal (RS DIV3) (51) a reset signal is corrected to the normal operation after the application of (RS DIV3), output signal pair (S DIV3 +, S DIV3-) as shown Each of these has a 50% duty ratio to form a differential relationship.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiment of the present invention described above is not implemented only through the apparatus and method, and may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium in which the program is recorded. The implementation can be easily implemented by those skilled in the art to which the present invention pertains from the description of the above-described embodiments.

또한, 이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니라, 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수 있다.In addition, the present invention described above, for those of ordinary skill in the art to which the present invention pertains, various substitutions, modifications and changes are possible within the scope without departing from the technical spirit of the present invention. It is not limited by the accompanying drawings, and all or part of each embodiment may be selectively combined so that various modifications may be made.

10a, 10b, 10c: 주파수 분주 회로10a, 10b, 10c: frequency divider circuit

Claims (5)

듀티비 50%인 입력 신호의 주파수를 1/2 분주하여, 듀티비 50%인 제1 분주 신호 및 상기 제1 분주 신호와 차동 관계를 가지고 듀티비 50%인 제2 분주 신호를 생성하는 제1 분주기;
상기 제1 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 I상(In-phase)의 제3 분주 신호를 생성하고, 상기 제2 분주 신호의 주파수를 1/2 분주하여 듀티비 50%인 Q상(Quadrature-phase)의 제4 분주 신호를 생성하는 제2 분주기;
상기 제1 분주 신호 및 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 제1 리셋 신호를 상기 제1 분주기에 인가하는 제1 교정기; 및
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 제2 리셋 신호를 상기 제2 분주기에 인가하는 제2 교정기;
를 포함하는, 주파수 분주 회로.
A first frequency division of an input signal having a duty ratio of 50% is divided by 1/2 to generate a first division signal having a duty ratio of 50% and a second division signal having a duty ratio of 50% in a differential relationship with the first division signal dispenser;
The frequency of the first divided signal is divided by 1/2 to generate a third divided signal of I-phase having a duty ratio of 50%, and the frequency of the second divided signal is divided by 1/2 to obtain a duty ratio of 50 a second divider for generating a fourth division signal of Q phase (Quadrature-phase) of %;
a first calibrator for applying a first reset signal to the first divider when the first divided signal and the second divided signal do not satisfy a differential relationship; and
a second calibrator for applying a second reset signal to the second divider when the phase of the third divided signal does not precede the phase of the fourth divided signal by 90 degrees;
Including, a frequency division circuit.
제1항에 있어서,
상기 제1 분주기는,
상기 입력 신호를 입력받는 제1 클록 단자, 제1 데이터 단자, 상기 제1 분주 신호를 생성하는 제1 비반전 출력 단자 및 상기 제1 데이터 단자로 피드백되는 제1 반전 출력 단자를 포함하는 제1 D-플립플롭; 및
상기 입력 신호를 입력받는 제2 클록 단자, 제2 데이터 단자, 상기 제2 분주 신호를 생성하는 제2 출력 단자, 상기 제2 데이터 단자로 피드백되는 제2 반전 출력 단자 및 상기 제1 리셋 신호를 입력받는 제1 리셋 단자를 포함하는 제2 D-플립플롭;
을 포함하는, 주파수 분주 회로.
According to claim 1,
The first divider is
A first D including a first clock terminal receiving the input signal, a first data terminal, a first non-inverting output terminal generating the first divided signal, and a first inverting output terminal fed back to the first data terminal - flip-flops; and
A second clock terminal receiving the input signal, a second data terminal, a second output terminal generating the second divided signal, a second inverted output terminal fed back to the second data terminal, and the first reset signal are input a second D-flip-flop including a receiving first reset terminal;
Including, a frequency division circuit.
제1항에 있어서,
상기 제1 교정기는,
상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족하지 않는 경우, 상기 제1 리셋 신호를 생성하는 제1 리셋 신호 생성기; 및
상기 제1 분주 신호 및 상기 제2 분주 신호가 차동 관계를 만족할 때까지, 상기 제1 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제1 분주기에 인가하는 제1 지연 선택기;
를 포함하는, 주파수 분주 회로.
According to claim 1,
The first corrector,
a first reset signal generator configured to generate the first reset signal when the first divided signal and the second divided signal do not satisfy a differential relationship; and
a first delay selector that sequentially delays the first reset signal by a predetermined time until the first divided signal and the second divided signal satisfy a differential relationship and then applies the first reset signal to the first divider;
Including, a frequency division circuit.
제1항에 있어서,
상기 제2 분주기는,
상기 제1 분주 신호를 입력받는 제3 클록 단자, 제3 데이터 단자, 상기 제3 분주 신호를 생성하는 제3 비반전 출력 단자 및 상기 제3 데이터 단자로 피드백되는 제3 반전 출력 단자를 포함하는 제3 D-플립플롭; 및
상기 제2 분주 신호를 입력받는 제4 클록 단자, 제4 데이터 단자, 상기 제4 분주 신호를 생성하는 제4 비반전 출력 단자, 상기 제4 데이터 단자로 피드백되는 제4 반전 출력 단자 및 상기 제2 리셋 신호를 입력받는 제2 리셋 단자를 포함하는 제4 D-플립플롭;
을 포함하는, 주파수 분주 회로.
According to claim 1,
The second divider is
a third clock terminal receiving the first divided signal, a third data terminal, a third non-inverting output terminal generating the third divided signal, and a third inverting output terminal fed back to the third data terminal; 3 D-flip-flops; and
a fourth clock terminal receiving the second divided signal, a fourth data terminal, a fourth non-inverting output terminal generating the fourth divided signal, a fourth inverting output terminal fed back to the fourth data terminal, and the second a fourth D-flip-flop including a second reset terminal receiving a reset signal;
Including, a frequency division circuit.
제1항에 있어서,
상기 제2 교정기는,
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행하지 않는 경우, 상기 제2 리셋 신호를 생성하는 제2 리셋 신호 생성기; 및
상기 제3 분주 신호의 위상이 상기 제4 분주 신호의 위상보다 90도 선행할 때까지, 상기 제2 리셋 신호를 소정 시간만큼씩 순차적으로 지연시킨 후 상기 제2 분주기에 인가하는 제2 지연 선택기;
를 포함하는, 주파수 분주 회로.
According to claim 1,
The second calibrator,
a second reset signal generator configured to generate the second reset signal when the phase of the third divided signal does not precede the phase of the fourth divided signal by 90 degrees; and
A second delay selector applied to the second divider after sequentially delaying the second reset signal by a predetermined time until the phase of the third division signal precedes the phase of the fourth division signal by 90 degrees ;
Including, a frequency division circuit.
KR1020150108933A 2015-07-31 2015-07-31 Frequency dividng circuit Active KR102287515B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150108933A KR102287515B1 (en) 2015-07-31 2015-07-31 Frequency dividng circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150108933A KR102287515B1 (en) 2015-07-31 2015-07-31 Frequency dividng circuit

Publications (2)

Publication Number Publication Date
KR20170014905A KR20170014905A (en) 2017-02-08
KR102287515B1 true KR102287515B1 (en) 2021-08-06

Family

ID=58155458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150108933A Active KR102287515B1 (en) 2015-07-31 2015-07-31 Frequency dividng circuit

Country Status (1)

Country Link
KR (1) KR102287515B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102523417B1 (en) * 2017-11-28 2023-04-19 삼성전자주식회사 Frequency divider and transceiver including the same
CN113364449B (en) * 2020-03-04 2024-10-01 川土微电子(深圳)有限公司 Self-calibration frequency divider

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243617A (en) 2006-03-08 2007-09-20 Fujitsu Ltd Differential output divider
JP2009165064A (en) 2008-01-10 2009-07-23 Nec Corp Frequency dividing circuit and frequency dividing method
JP2012060319A (en) 2010-09-07 2012-03-22 Fujitsu Ltd Multi-phase clock generation circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243617A (en) 2006-03-08 2007-09-20 Fujitsu Ltd Differential output divider
JP2009165064A (en) 2008-01-10 2009-07-23 Nec Corp Frequency dividing circuit and frequency dividing method
JP2012060319A (en) 2010-09-07 2012-03-22 Fujitsu Ltd Multi-phase clock generation circuit

Also Published As

Publication number Publication date
KR20170014905A (en) 2017-02-08

Similar Documents

Publication Publication Date Title
KR101382500B1 (en) Delay locked loop and clock generation method
US7224199B1 (en) Circuit and method for digital delay and circuits incorporating the same
KR102222622B1 (en) Delay locked loop circuit
JP7514079B2 (en) Signal generation circuit synchronized with clock signal and semiconductor device using same
US8415996B1 (en) Clock phase corrector
US9281934B2 (en) Clock and data recovery with high jitter tolerance and fast phase locking
TW201740683A (en) Method for synchronizing data converters with a signal transmitted from converter to converter
US6549045B1 (en) Circuit for providing clock signals with low skew
KR20170094036A (en) Duty correction circuit
KR102287515B1 (en) Frequency dividng circuit
JP4992947B2 (en) Parallel-serial converter and parallel data output device
US9621040B2 (en) PWM signal generator and switching power supply device having same
US6788119B1 (en) Delay line circuit providing clock pulse width restoration in delay lock loops
KR101923012B1 (en) High-Speed Programmable Clock Divider
US7378885B1 (en) Multiphase divider for P-PLL based serial link receivers
US5150390A (en) High-rate pulse pattern generator
EP2884366B1 (en) Self-adjusting delay circuit
US7342425B1 (en) Method and apparatus for a symmetrical odd-number clock divider
US9484902B2 (en) Delay circuit
JP5035119B2 (en) Retiming circuit and frequency dividing system
US7924966B2 (en) Symmetry corrected high frequency digital divider
US10326456B2 (en) Phase combiner circuit
JP7169781B2 (en) Signal processing apparatus and method
JP4518377B2 (en) DLL circuit
JP2008042501A (en) Electronic circuit equipment

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150731

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20160205

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200714

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150731

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210624

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210803

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210803

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240709

Start annual number: 4

End annual number: 4