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KR102279353B1 - 표시패널 - Google Patents

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KR102279353B1
KR102279353B1 KR1020140169888A KR20140169888A KR102279353B1 KR 102279353 B1 KR102279353 B1 KR 102279353B1 KR 1020140169888 A KR1020140169888 A KR 1020140169888A KR 20140169888 A KR20140169888 A KR 20140169888A KR 102279353 B1 KR102279353 B1 KR 102279353B1
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신동수
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예에 따른 표시패널은, 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 하나의 데이터 라인을 공유하는 복수개의 서브 화소들을 포함하고, 상기 복수개의 서브 화소들은, 상기 하나의 데이터 라인을 공유하고 수직 방향으로 4개씩 지그 재그(Zig Zag) 형태로 배치되는 서브 화소들을 포함하는 것을 특징으로 한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것이다.
휴대폰(Mobile Phone), 노트북, 컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
액정표시장치는 액정패널 상의 액정셀의 광 투과율을 데이터신호의 계조 값에 따라 조절하여 화상을 구현한다. 그런데 액정패널에 배열된 액정셀에 직류 전압이 장시간 인가되는 경우, 액정셀의 광 투과 특성이 열화된다. 즉, 직류 고착화 현상이 발생하며, 이는 액정패널 상에 표시되는 화상에 잔상의 원인이 된다.
전술한 직류 고착화를 방지하기 위한 방안으로, 액정패널의 액정셀들에 공급되는 데이터신호가 공통전압(Vcom)을 기준으로 반전되게 하는 인버전 방식의 액정 표시 장치가 제안되었다. 인버전 방식은 프레임인버전(Frame Inversion), 라인 인버전(Line Inversion), 컬럼 인버전(Column Inversion) 및 도트 인버전(Dot Inversion) 방식으로 구분된다.
이 중, 도트 인버전 방식은 프레임 인버전 방식 및 라인 인버전 방식에 비하여 양호한 화질의 화상을 구현한다. 그러나, 액정표시장치가 도트 인버전 방식으로 구동되면 액정셀들에 충전되는 데이터전압의 극성 및 표시되는 영상패턴의 상관관계에 따라 액정표시장치의 화질이 저하되는 경우가 있다. 이는 액정셀에 충전되는 데이터전압에 따라 액정셀들에 충전되는 데이터전압들의 극성이 정극성과 부극성이 균형을 맞추지 않고 어느 한 극성이 우세극성으로 되고, 그로 인하여 패널의 수직 및 수평 상에 컬러별로 동일 극성이 나타나 화질이 저하되는 문제가 있다. 또한 극성 치우침 현상을 개선하기 위하여 인버전 방식을 수직 4 도트 인버전 방식으로 하는 경우 소비전력이 상승하는 문제가 있다.
본 발명에 따른 실시예는 투과율 향상을 위한 화이트 서브 화소를 추가한 표시패널을 제공할 수 있다.
또한 본 발명에 따른 실시예는 소비 전력을 저감하기 위한 표시패널을 제공할 수도 있다.
또한 본 발명에 따른 실시예는 극성 치우침을 개선한 표시패널을 제공할 수도 있다.
또한 본 발명에 따른 실시예는 극성 치우침에 따른 화상 불량을 방지할 수 있는 표시패널을 제공할 수도 있다.
본 발명의 실시예에 따른 표시패널은, 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 하나의 데이터 라인을 공유하는 복수개의 서브 화소들을 포함하고, 상기 복수개의 서브 화소들은, 상기 하나의 데이터 라인을 공유하고 수직 방향으로 4개씩 지그 재그(Zig Zag) 형태로 배치되는 서브 화소들을 포함하고, 상기 복수개의 서브 화소들은, 레드(Red), 그린(Green), 블루(Blue) 및 화이트(White) 색을 표시하는 서브 화소들을 포함하고, 상기 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고, 상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고, 상기 제1 내지 제4 데이터 라인의 데이터 신호들 각각의 극성은 순서대로 +, -, -, + 또는 -, +, + ,-이고, 상기 제5 데이터 라인 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들의 극성과 반대되며 상기 데이터 신호의 극성은 프레임 마다 반전되는 특징을 가진다. 그리하여 4 서브 화소 마다 지그 재그 형태가 되는 경우, 표시패널(100)이 단일 색을 표현할 때 동일 극성의 배치를 배제할 수 있다. 그리고 프레임 마다 극성을 반전시키므로 인버젼 효과를 구현하는 동시에 소비 전력을 저감할 수 있다. 그리고 대각선 패턴을 표시패널(100)에 표시할 때 컬러 별로 동일 극성의 배치가 나타나지 않는 것을 확인할 수 있다. 즉, 4 서브 화소 마다 지그 재그 형태로 동일 극성이 나타나도록 함으로써 수평 및 대각선과 같은 특수 패턴에서의 플리커 현상을 개선할 수 있다.
또한 본 발명의 다른 실시예에 따른 표시패널은, 상기 서브 화소 영역은 박막트랜지스터용 서브 화소 영역을 포함하고, 상기 박막트랜지스터용 서브 화소 영역은 인접한 서브 화소에 포함된 화소 전극에 연결된 박막 트랜지스터를 포함하고, 상기 박막트랜지스터용 서브 화소 영역은 인접한 세 개의 서브 화소 각각에 연결된 박막 트랜지스터를 포함하고, 상기 박막트랜지스터용 서브 화소 영역에는 화이트 서브 화소가 배치되며, 상기 박막트랜지스터용 서브 화소 영역에는 상기 박막트랜지스터용 서브 화소 영역의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터와 상기 박막트랜지스터용 서브 화소 영역의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터 그리고 상기 박막트랜지스터용 서브 화소 영역의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터를 포함한다. 그리하여 본 발명의 실시예에 따른 표시패널은 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다. 또한 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.
또한 본 발명의 또 다른 실시예에 따른 표시패널은, 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치된 복수개의 서브 화소들을 포함하고, 상기 서브 화소 영역은 박막트랜지스터용 서브 화소 영역을 포함하고, 상기 박막트랜지스터용 서브 화소 영역은 인접한 서브 화소에 포함된 화소 전극에 연결된 박막 트랜지스터를 포함하고, 상기 박막트랜지스터용 서브 화소 영역에는 화이트(White) 색을 표시하는 서브 화소가 배치되고, 상기 박막트랜지스터용 서브 화소 영역에는 상기 박막트랜지스터용 서브 화소 영역의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터와 상기 박막트랜지스터용 서브 화소 영역의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터 그리고 상기 박막트랜지스터용 서브 화소 영역의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터를 포함하고, 상기 서브 화소들은 제1 색을 표시하는 제1 서브 화소, 제2 색을 표시하는 제2 서브 화소, 제3 색을 표시하는 제3 서브 화소 및 제4 색을 표시하는 제4 서브 화소를 포함하고, 상기 제1 내지 제4 서브 화소는, 상기 하나의 데이터 라인을 공유하고 수직 방향으로 2개씩 지그 재그(Zig Zag) 형태로 배치되고, 상기 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고, 상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고, 상기 제1 내지 제4 데이터 라인의 데이터 신호들 각각의 극성은 순서대로 +, -, -, + 또는 -, +, + ,-이고, 상기 제5 데이터 라인 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들의 극성과 반대되며, 상기 데이터 신호의 극성은 프레임 마다 반전되는 특징을 가진다. 4 서브 화소 마다 지그 재그 형태가 되는 경우, 표시패널(100)이 단일 색을 표현할 때 동일 극성의 배치를 배제할 수 있다. 그리고 프레임 마다 극성을 반전시키므로 인버젼 효과를 구현하는 동시에 소비 전력을 저감할 수 있다. 그리고 대각선 패턴을 표시패널(100)에 표시할 때 컬러 별로 동일 극성의 배치가 나타나지 않는 것을 확인할 수 있다. 즉, 4 서브 화소 마다 지그 재그 형태로 동일 극성이 나타나도록 함으로써 수평 및 대각선과 같은 특수 패턴에서의 플리커 현상을 개선할 수 있다.
본 발명에 따른 실시예는 화이트 서브 화소를 추가하여 투과율 및 휘도를 상승시킬 수 있고, 소비 전력을 저감할 수 있으며, 극성 치우침을 개선하여 화상 수준을 향상시킬 수 있는 표시패널을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 표시패널의 화소 구조를 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러와 서브 화소에 인가되는 데이터 신호의 극성을 나타낸 도면이다.
도 5는 본 발명의 제2 실시예에 따른 표시패널의 화소 구조를 나타낸 도면이다.
도 6은 본 발명의 제2 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.
도 7은 본 발명의 제2 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러와 서브 화소에 인가되는 데이터 신호의 극성을 나타낸 도면이다.
도 8은 본 발명의 제2 실시예에 따른 표시패널에서 하나의 데이터 라인을 공유하는 화소 구조를 극성과 함께 나타낸 도면이다. 그리고 도 9는 동일 극성을 나타내는 서브 화소의 개수를 나타낸 도면이다.
도 10은 본 발명의 제2 실시예에 따른 표시패널에서 대각선 패턴을 표시할 때의 극성을 표시한 도면이다.
이하, 본 발명의 실시예에 의한 표시패널의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/ 또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
<실시예에 따른 액정표시장치>
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(100), 타이밍 콘트롤러(200), 데이터 구동회로(300) 및 게이트 구동회로(400)를 구비한다.
표시패널(100)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 표시패널(100)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m, n은 양의 정수)개의 서브 화소 영역이 정의되고 상기 서브 화소 영역 각각에 액정셀들(Clc)이 배치된다.
또한 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역는 제1 색을 표시하는 제1 서브 화소, 제2 색을 표시하는 제2 서브 화소, 제3 색을 표시하는 제3 서브 화소 및 제4 색을 표시하는 제4 서브 화소를 포함된다.
표시패널(100)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT(Thin Film Transister, 박막 트랜지스터, T), TFT들에 각각 접속된 액정셀(Clc)의 화소 전극(110) 및 스토리지 커패시터(Cst) 등을 포함한 서브 화소가 형성된다.
표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(120)이 형성된다. 공통전극(120)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성할 수 있다.
표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성될 수 있다.
데이터 구동회로(300)는 다수의 데이터 드라이버 집적회로들을 구비할 수 있다. 데이터 구동회로(300)는 타이밍 콘트롤러(200)의 제어 하에 디지털 비디오 데이터(RGBW)를 래치하고 그 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 발생한다. 상기 다수의 데이터 드라이버 집적회로들 각각은 복수개로 그룹화된 데이터 라인(D1 내지 Dm) 각각에 데이터 신호를 제공할 수 있다. 따라서 액정표시장치의 해상도에 따라서 상기 데이터 드라이버 집적회로들의 그룹화 정도에 따라서도 상기 데이터 드라이버 집적회로들의 개수는 달라질 수 있다.
데이터 구동회로(300)는 소스 출력 인에이블신호(SOE)가 로우 논리로 유지되는 각 수평기간 동안 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다.
데이터 드라이버 집적회로들은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 하부 유리기판에 접합될 수 있다.
게이트 구동회로(400)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼 등을 포함한다. 게이트 구동회로(400)는 타이밍 콘트롤러(200)의 제어 하에 대략 1 수평기간의 펄스폭을 가지는 게이트 신호들을 게이트라인들(G1 내지 Gn)에 순차적으로 공급한다. 게이트 구동회로(400)는 TCP 상에 실장되어 TAB 공정에 의해 표시패널(100)의 하부 유리기판에 접합되거나, 또는 GIP(Gate driver In Panel) 공정에 의해 화소 어레이와 동시에 하부 유리기판 상에 직접 형성될 수 있다.
타이밍 콘트롤러(200)는 시스템보드(미도시)로부터 입력되는 디지털 비디오 데이터(RGB) RGBW 비디오 데이터로 변환하고 이를 표시패널(100)에 맞게 재정렬하여 데이터 구동회로(300)에 공급한다. 타이밍 콘트롤러(200)는 시스템보드로부터 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK) 등의 타이밍신호를 입력 받아 데이터 구동회로(300)와 게이트 구동회로(400)의 동작 타이밍을 제어하기 위한 제어신호들(GCS, DCS)을 발생한다.
게이트 구동회로(400)를 제어하기 위한 게이트 타이밍 제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 1 프레임기간 동안 그 프레임기간의 시작과 동시에 1회 발생하여 첫 번째 게이트펄스를 발생시킨다. 게이트 쉬프트 클럭(GSC)은 쉬프트 레지스터를 구성하는 다수의 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(400)의 출력을 제어한다.
데이터 구동회로(300)를 제어하기 위한 데이터 타이밍 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 수직 극성제어신호(Polarity, POL) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(300)의 데이터 샘플링 시작 타이밍을 제어하는 신호이며, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 대응하여 데이터 구동회로(300)를 구성하는 각 IC에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 또한, 수직 극성제어신호(Polarity, POL)는 데이터 구동회로(300)에서 출력되는 데이터 전압을 게이트라인들(G1 내지 Gn)별로 수직 극성 반전 타이밍을 제어하고, 소스 출력 인에이블신호(SOE)는 데이터 구동회로(300)의 출력 타이밍을 제어하는 역할을 한다.
상기 데이터 구동회로(300)는 타이밍 콘트롤러(200)의 제어에 따라 입력되는 RGBW DATA를 래치한다. 그리고 수직 극성제어신호(Polarity, POL)를 아날로그 정극성 또는 부극성 감마보상전압(GAMMA)으로 변환하여 모든 데이터 라인(D1 내지 Dm)을 통해 동시에 표시패널(100)로 출력한다.
구체적으로 상기 데이터 구동회로(300)는 타이밍 콘트롤러(200)로부터 제공되는 수직 극성제어신호(POL)가 하이 논리일 때 데이터 구동회로(300)에서 출력되는 데이터 전압의 극성을 정극성으로 할 수 있고, 로우 논리일 때 데이터 구동회로(300)에서 출력되는 데이터 전압의 극성을 부극성으로 할 수 있다.
상기 수직 극성제어신호(POL)에 의하여 수직라인 단위로 극성을 반전할 수 있다.
<제1 실시예에 따른 표시패널>
도 2는 본 발명의 제1 실시예에 따른 표시패널의 화소 구조를 나타낸 도면이다.
이하 (i, j)에서 i는 i번째 수평 라인을 의미하고 j는 j번째 수직 라인을 의미하며 (i, j)는 i번째 수평 라인 및 j번째 수직 라인에 대응하는 서브 화소 영역 또는 서브 화소를 의미할 수 있다. 또한 상기 수평 라인은 최 인접한 두 개의 게이트 라인의 사이 영역으로 정의되고, 상기 수직 라인은 최 인접한 두 개의 데이터 라인의 사이 영역으로 정의된다. 또한 i 및 j는 자연수이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 표시패널(100)은 복수의 데이터 라인(m~m9)과 상기 복수의 데이터 라인(m-m8)과 교차하는 복수의 게이트 라인(n~n8)를 포함하고, 교차하는 데이터 라인 및 게이트 라인에 의해 정의되는 복수의 서브 화소 영역(110)을 포함할 수 있다.
도 2를 참조하면, 제1 실시예에 따른 표시패널(100)의 화소 구조에서 게이트 라인(n~n+8) 상의 게이트 신호에 의하여 응답하여 데이터 라인(m~m+7) 상의 데이터 신호를 서브 화소의 화소 전극(110)으로 제공하는 박막트랜지스터(T)는 어느 하나의 서브 화소 영역(101, 102, 103, 104)에 함께 형성될 수 있다. 즉 인접한 서브 화소에 연결된 박막트랜지스터를 포함하는 서브 화소 영역을 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)이라고 정의할 수 있다.
상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)은 인접한 세 개의 서브 화소에 연결된 박막트랜지스터(T1, T2, T3)와 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에 배치된 서브 화소에 연결된 박막트랜지스터(T)를 모두 포함할 수 있다. 즉, 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터(T1)와 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터(T2) 그리고 상기 박막트랜지스터용 서브 화소 영역(102)의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터(T3)를 포함할 수 있다.
상기 박막트랜지스터용 서브 화소 영역은 제1 내지 제4 타입(Type) 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)을 포함할 수 있다.
<제1 실시예에 따른 제1 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제1 타입 박막트랜지스터용 서브 화소 영역(101)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제1 실시예에 따른 제2 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제2 타입 박막트랜지스터용 서브 화소 영역(102)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제1 실시예에 따른 제3 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제3 타입 박막트랜지스터용 서브 화소 영역(103)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제1 실시예에 따른 제4 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제4 타입 박막트랜지스터용 서브 화소 영역(104)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
도면을 참조하여 이를 구체적으로 설명하면, (i+1, j+2) 박막트랜지스터용 서브 화소 영역(102)에는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+2번째 수직 라인과 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i, j+4) 박막트랜지스터용 서브 화소 영역(101)에는 j+3번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+3, j+2) 박막트랜지스터용 서브 화소 영역(103)에는 j+3번째 수직 라인과 상기 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+1번째 수직 라인과 i+4번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+2번째 수직 라인과 상기 i+4번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+2, j+4) 박막트랜지스터용 서브 화소 영역(104)에는 j+5번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+5번째 수직 라인과 상기 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다.
이와 같이 박막트랜지스터용 서브 화소 영역은 j번째 수직 라인과 i번째 수평 라인에 대응하고, 상기 박막트랜지스터용 서브 화소 영역에는 j-1번째 또는 j+1번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, 상기 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 상기 j-1번째 또는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치되도록 함으로써, 수직 방향으로 2 개의 서브 화소 단위로 지그재그 구조를 가지도록 하고, 그에 따라 수직 2 도트 인버전 및 컬러별 인버전 효과가 나타나도록 할 수 있다.
또한 박막트랜지스터용 서브 화소 영역은 하나의 서브 화소에 인접한 서브 화소와 관련된 트랜지스터를 실장함으로써, 주변 서브 화소의 크기를 조절할 수 있다. 따라서 컬러 별 휘도와 색감에 따라서 서브 화소의 크기를 조절할 수 있는 효과를 갖는다.
<제1 실시예에 따른 컬러 별 서브 화소의 배치 관계>
도 3은 본 발명의 제1 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 표시패널은 기수 번째 수평 라인에 상기 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소 순으로 배치되고, 우수 번째 수평 라인에 상기 제3 서브 화소, 제4 서브 화소, 제1 서브 화소 및 제2 서브 화소 순으로 배치될 수 있고, 상기 제1 서브 화소는 제1 색을 표시하고, 상기 제1 색은 레드(Red)가 될 수 있고, 상기 제2 서브 화소는 제2 색을 표시하고, 상기 제2 색은 그린(Green)이 될 수 있고, 상기 제3 서브 화소는 제3 색을 표시하고, 상기 제3 색은 블루(Blue)가 될 수 있으며, 상기 제4 서브 화소는 제4 색을 표시하고, 상기 제4 색은 화이트(white)가 될 수 있다.
즉, 본 발명의 제1 실시예에 따른 표시패널은 j번째 수직 라인 그리고 j+1 내지 j+3번째 수직 라인 및 i번째 수평 라인과 대응하는 영역에 순차적으로 배치된 화이트, 레드, 그린 및 블루 서브 화소를 포함하고, 상기 j 내지 j+3번째 수직 라인 및 i+1번째 수평 라인과 대응하는 영역에 순차적으로 배치된 그린, 블루, 화이트 및 레드 서브 화소를 포함할 수 있다. 이러한 컬러별 서브 화소의 배치관계는 수평 및 수직 방향으로 반복되는 관계가 될 수 있다.
j번째 수직 라인 그리고 j+1 내지 j+3번째 수직 라인 및 i번째 수평 라인과 대응하는 영역에 순차적으로 배치된 레드, 그린, 블루 및 화이트 서브 화소를 포함하고, 상기 j 내지 j+3번째 수직 라인 및 i+1번째 수평 라인과 대응하는 영역에 순차적으로 배치된 블루, 화이트, 레드 및 그린 서브 화소를 포함할 수 있다. 또한 k 내지 k+3 번째 서브 화소는 레드, 그린, 블루 및 화이트 서브 화소일 수 있다.
구체적으로 이를 설명하면, i번째 수평 라인 상에는 순차적으로 레드, 그린, 블루 그리고 화이트 서브 화소가 배치되고, 다시 레드, 그린, 블루 그리고 화이트 서브 화소가 반복하여 배치될 수 있다. 즉, (i, j), (i, j+1), (i, j+2), (i, j+3)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있고, (i, j+4), (i, j+5), (i, j+6), (i, j+7)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있다. 또한 i+1번째 수평 라인 상에는 순차적으로 그린, 블루, 화이트 그리고 레드 서브 화소가 배치되고, 다시 그린, 블루, 화이트 그리고 레드 서브 화소가 반복하여 배치될 수 있다. 즉, (i+1, j), (i+1, j+1), (i+1, j+2), (i+1, j+3)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있고, (i+1, j+4), (i+1, j+5), (i+1, j+6), (i+1, j+7)의 서브 화소는 순서대로 그린, 블루, 화이트 그리고 레드 서브 화소가 될 수 있다. 또한 i+2번째 수평 라인 상에는 순차적으로 화이트, 레드, 그린 그리고 블루 서브 화소가 배치되고, 다시 화이트, 레드, 그린 그리고 블루 서브 화소가 반복하여 배치될 수 있다. 즉, (i+2, j), (i+2, j+1), (i+2, j+2), (i+2, j+3)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있고, (i+2, j+4), (i+2, j+5), (i+2, j+6), (i+2, j+7)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있다. 또한 i+3번째 수평 라인 상에는 순차적으로 그린, 블루, 화이트 및 레드 서브 화소가 배치되고, 다시 블루, 그린, 블루, 화이트 및 레드 서브 화소가 반복하여 배치될 수 있다. 즉, (i+3, j), (i+3, j+1), (i+3, j+2), (i+3, j+3)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있고, (i+3, j+4), (i+3, j+5), (i+3, j+6), (i+3, j+7)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있다. 또한 나머지 서브 화소도 전술한 서브 화소의 배치 구조처럼 수직 및 수평 방향으로 반복되는 형태가 될 수 있다.
또한 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 화이트 서브 화소가 배치될 수 있다.
이와 같이 상기 박막트랜지스터용 서브 화소 영역(101, 102,103, 104)에 화이트 서브 화소가 형성됨으로써, 화이트 서브 화소가 포함하는 화소 전극의 사이즈는 다른 컬러의 화소 전극의 사이즈 대비 작은 사이즈를 가질 수 있다. 이러한 구조를 비대칭 화소 전극 구조라고 지칭할 수 있다.
본 발명의 실시예에 따른 표시패널(100)은 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다. 또한 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.
<제1 실시예에 따른 데이터 신호의 극성>
도 4는 본 발명의 제1 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러와 서브 화소에 인가되는 데이터 신호의 극성을 나타낸 도면이다.
도 4를 참조하면, 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고, 상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고, 상기 제1 내지 제4 데이터 라인의 데이터 신호들 중 어느 하나의 데이터 신호의 극성은 -이고 나머지 데이터 신호들의 극성은 +일 수 있고, 상기 제5 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들과 반대될 수 있다. 예컨대 상기 제1 내지 제8 데이터 라인의 데이터 신호의 극성은 +, -, -, +, -, +, +, - 또는 -, +, +, -, +, -, -, +일 수 있다. 구체적으로 m번째 데이터 라인과 다음 번의 m+1 내지 m+7 번째 데이터 라인 각각의 데이터 신호의 극성은 +, -, -, +, -, +, +, - 또는 -, +, +, -, +, -, -, +일 수 있다.
m 내지 m+7 번째 데이터 라인 각각에 인가되는 데이터 신호의 극성은 매 프레임마다 반전될 수 있다. 이와 같이 매 프레임마다 데이터 신호의 극성을 반전되도록 하는 프레임 인버전을 통해 액정의 분극에 따른 화질 불량을 방지할 수 있다.
일 예로 상기 제1 내지 제8 데이터 라인의 데이터 신호의 극성이 +, -, -, +, -, +, +, -인 경우를 더욱 구체적으로 이를 설명하면, m번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+1번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+2번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+3번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있다. 그리고 m+4 내지 m+7번째 데이터 라인에 인가되는 데이터 신호의 극성은 상기 m 내지 m+3번째 데이터 라인에 인가되는 데이터 신호의 극성과는 반대로, m+4번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+5번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+6번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+7번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있다. 이와 같이 임의의 데이터 라인에는 한 프레임 동안 극성이 유지되는 정극성 또는 부극성의 데이터 신호가 공급되고, 다음 프레임에서는 극성이 반전될 수 있다.
이처럼 데이터 신호의 극성에 따라서 하나의 데이터 라인을 공유하는 서브 화소는 동일 극성의 데이터 신호가 공급될 수 있고, 한 프레임 동안 극성이 유지되는 데이터 신호를 공급함으로서 인버전 방식 대비 소비 전력 절감 효과가 있다.
제1 실시예에 따르면, 수직 방향으로 2 개의 서브 화소 마다 지그 재그(Zig Zag) 형태로 동일 극성이 나타나므로, 표시패널(100)이 단일 색을 표현하는 경우 동일 극성의 배치를 배제할 수 있다. 그리고 프레임 마다 극성을 반전시키므로 인버젼 효과를 구현하는 동시에 소비 전력을 저감할 수 있다.
<제2 실시예에 따른 표시패널>
도 5는 본 발명의 제2 실시예에 따른 표시패널의 화소 구조를 나타낸 도면이다.
도 5를 참조하면, 제2 실시예에 따른 표시패널(100)의 화소 구조에서 게이트 라인(n~n+8) 상의 게이트 신호에 의하여 응답하여 데이터 라인(m~m+7) 상의 데이터 신호를 서브 화소의 화소 전극(110)으로 제공하는 박막트랜지스터(T)는 어느 하나의 서브 화소 영역(101, 102, 103, 104)에 모두 형성될 수 있다. 즉 인접한 서브 화소에 연결된 박막트랜지스터를 포함하는 서브 화소 영역을 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)이라고 정의할 수 있다.
상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)은 인접한 세 개의 서브 화소에 연결된 박막트랜지스터(T1, T2, T3)와 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에 배치된 서브 화소에 연결된 박막트랜지스터(T)를 모두 포함할 수 있다. 즉, 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터(T1)와 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터(T2) 그리고 상기 박막트랜지스터용 서브 화소 영역(102)의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터(T3)를 포함할 수 있다.
상기 박막트랜지스터용 서브 화소 영역은 제1 실시예와 마찬가지로 제1 내지 제4 타입(Type) 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)를 포함할 수 있다.
< 제2 실시예에 따른 제1 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제1 타입 박막트랜지스터용 서브 화소 영역(101)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제2 실시예에 따른 제2 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제2 타입 박막트랜지스터용 서브 화소 영역(102)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제2 실시예에 따른 제3 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제3 타입 박막트랜지스터용 서브 화소 영역(103)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
< 제2 실시예에 따른 제4 타입 박막트랜지스터용 서브 화소 영역>
박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제4 타입 박막트랜지스터용 서브 화소 영역(104)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.
도면을 참조하여 이를 구체적으로 설명하면, (i+1, j+2) 박막트랜지스터용 서브 화소 영역(102)에는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+2번째 수직 라인과 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i, j+4) 박막트랜지스터용 서브 화소 영역(101)에는 j+3번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+2, j+4) 박막트랜지스터용 서브 화소 영역(103)에는 j+5번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+5번째 수직 라인과 상기 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+5, j+6) 박막트랜지스터용 서브 화소 영역(104)에는 j+7번째 수직 라인과 상기 i+5번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+5번째 수직 라인과 i+6번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+6번째 수직 라인과 상기 i+6번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다.
이와 같이 박막트랜지스터용 서브 화소 영역은 j번째 수직 라인과 i번째 수평 라인에 대응하고, 상기 박막트랜지스터용 서브 화소 영역에는 j-1번째 또는 j+1번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, 상기 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 상기 j-1번째 또는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치되도록 함으로써, 수직 방향으로 4 개의 서브 화소 단위로 지그재그 구조를 가지도록 하고, 그에 따라 수직 4 도트 인버전 및 컬러별 인버전 효과가 나타나도록 할 수 있다.
<제2 실시예에 따른 컬러 별 서브 화소의 배치 관계>
도 6은 본 발명의 제2 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 표시패널은 j번째 수직 라인 그리고 j+1 내지 j+3번째 수직 라인 및 i번째 수평 라인과 대응하는 영역에 순차적으로 배치된 화이트, 레드, 그린 및 블루 서브 화소를 포함하고, 상기 j 내지 j+3번째 수직 라인 및 i+1번째 수평 라인과 대응하는 영역에 순차적으로 배치된 그린, 블루, 화이트 및 레드 서브 화소를 포함할 수 있다. 이러한 컬러별 서브 화소의 배치관계는 수평 및 수직 방향으로 반복되는 관계가 될 수 있다.
또한 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 화이트 서브 화소가 배치될 수 있다.
이와 같이 상기 박막트랜지스터용 서브 화소 영역(101, 102,103, 104)에 화이트 서브 화소가 형성됨으로써, 화이트 서브 화소가 포함하는 화소 전극의 사이즈는 다른 컬러의 화소 전극의 사이즈 대비 작은 사이즈를 가질 수 있다. 이러한 구조를 비대칭 화소 전극 구조라고 지칭할 수 있다.
본 발명의 실시예에 따른 표시패널(100)은 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다. 또한 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.
<제2 실시예에 따른 데이터 신호의 극성>
도 7은 본 발명의 제2 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러와 서브 화소에 인가되는 데이터 신호의 극성을 나타낸 도면이다.
도 7을 참조하면, 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고, 상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고, 상기 제1 내지 제4 데이터 라인의 데이터 신호들 중 어느 하나의 데이터 신호의 극성은 -이고 나머지 데이터 신호들의 극성은 +일 수 있고, 상기 제5 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들과 반대될 수 있다. 예컨대 상기 제1 내지 제8 데이터 라인의 데이터 신호의 극성은 +, -, -, +, -, +, +, - 또는 -, +, +, -, +, -, -, +일 수 있다. 구체적으로 m번째 데이터 라인과 다음 번의 m+1 내지 m+7 번째 데이터 라인 각각의 데이터 신호의 극성은 +, -, -, +, -, +, +, - 또는 -, +, +, -, +, -, -, +일 수 있다.
m 내지 m+7 번째 데이터 라인 각각에 인가되는 데이터 신호의 극성은 매 프레임마다 반전될 수 있다. 이와 같이 매 프레임마다 데이터 신호의 극성을 반전되도록 하는 프레임 인버전을 통해 액정의 분극에 따른 화질 불량을 방지할 수 있다.
일 예로 상기 제1 내지 제8 데이터 라인의 데이터 신호의 극성이 +, -, -, +, -, +, +, -인 경우를 더욱 구체적으로 이를 설명하면, m번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+1번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+2번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+3번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있다. 그리고 m+4 내지 m+7번째 데이터 라인에 인가되는 데이터 신호의 극성은 상기 m 내지 m+3번째 데이터 라인에 인가되는 데이터 신호의 극성과는 반대로, m+4번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있고, m+5번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+6번째 데이터 라인에 인가되는 데이터 신호의 극성은 정극성인 + 극성을 가질 수 있고, m+7번째 데이터 라인에 인가되는 데이터 신호의 극성은 부극성인 - 극성을 가질 수 있다. 이와 같이 임의의 데이터 라인에는 한 프레임 동안 극성이 유지되는 정극성 또는 부극성의 데이터 신호가 공급되고, 다음 프레임에서는 극성이 반전될 수 있다.
이와 같은 데이터 신호의 극성에 따라서 하나의 데이터 라인을 공유하는 서브 화소는 동일 극성의 데이터 신호가 공급될 수 있고, 한 프레임 동안 극성이 유지되는 데이터 신호를 공급함으로써 인버전 방식 대비 소비 전력 절감 효과가 있다.
도 8은 본 발명의 제2 실시예에 따른 표시패널에서 하나의 데이터 라인을 공유하는 화소 구조를 극성과 함께 나타낸 도면이다. 그리고 도 9는 동일 극성을 나타내는 서브 화소의 개수를 나타낸 도면이다.
도 8 및 도 9를 참조하면, 수직 방향으로 4 개의 서브 화소 마다 지그 재그(Zig Zag) 형태로 동일 극성이 나타나는 것을 알 수 있다. 제1 내제 지4 타입 박막트랜지스터용 서브 화소(101, 102, 103, 104)의 배치 관계에 따라서, 수직 방향으로의 서브 화소가 짝수개 인 경우 2, 4, 4, 4,…, 4, 4, 4, 2 순으로 또는 2, 4, 4, …., 4, 4, 3 또는 4, 4, 4,…, 4, 4, 4씩 좌우로 교대로 나타날 수 있다. 이러한 배치관계는 적어도 표시패널(100)의 처음과 끝 부분을 제외하고 중간 영역에서 4 서브 화소 마다 지그 재그 형태가 될 수 있다.
이와 같이 4 서브 화소 마다 지그 재그 형태가 되는 경우, 표시패널(100)이 단일 색을 표현할 때 동일 극성의 배치를 배제할 수 있다. 그리고 프레임 마다 극성을 반전시키므로 인버젼 효과를 구현하는 동시에 소비 전력을 저감할 수 있다.
도 10은 본 발명의 제2 실시예에 따른 표시패널에서 대각선 패턴을 표시할 때의 극성을 표시한 도면이다.
도 10을 참조하면, 대각선 패턴을 표시패널(100)에 표시할 때 컬러 별로 동일 극성의 배치가 나타나지 않는 것을 확인할 수 있다. 즉, 4 서브 화소 마다 지그 재그 형태로 동일 극성이 나타나도록 함으로써 수평 및 대각선과 같은 특수 패턴에서의 플리커 현상을 개선할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100 표시패널
101 제1 타입 박막트랜지스터용 서브 화소 영역
102 제2 타입 박막트랜지스터용 서브 화소 영역
103 제3 타입 박막트랜지스터용 서브 화소 영역
104 제4 타입 박막트랜지스터용 서브 화소 영역
200 타이밍 컨트롤러
300 데이터 구동회로
400 게이트 구동회로
110 화소 전극
120 공통 전극

Claims (14)

  1. 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 하나의 데이터 라인을 공유하는 복수개의 서브 화소들을 포함하고,
    상기 복수개의 서브 화소들은,
    상기 하나의 데이터 라인을 공유하고 수직 방향으로 4개씩 지그 재그(Zig Zag) 형태로 배치되는 서브 화소들을 포함하고,
    상기 서브 화소 영역은 제1 서브 화소 영역, 제2 서브 화소 영역, 제3 서브 화소 영역 및 박막트랜지스터용 서브 화소 영역을 포함하고,
    상기 박막트랜지스터용 서브 화소 영역에는 상기 제1 서브 화소 영역, 상기 제2 서브 화소 영역 및 상기 제3 서브 화소 영역 각각에 포함된 화소 전극에 연결된 박막 트랜지스터가 배치되고,
    상기 제1 서브 화소 영역은 상기 박막트랜지스터용 서브 화소 영역에 인접하고, 상기 박막트랜지스터용 서브 화소 영역으로부터 제1 방향을 따라 배치되고,
    상기 제2 서브 화소 영역은 상기 박막트랜지스터용 서브 화소 영역에 인접하고, 상기 박막트랜지스터용 서브 화소 영역으로부터 상기 제1 방향과 수직되는 제2 방향을 따라 배치되고,
    상기 제3 서브 화소 영역은 상기 제2 서브 화소 영역에 인접하고, 상기 제2 서브 화소 영역으로부터 상기 제1 방향과 반대되는 제3 방향을 따라 배치되는 표시패널.
  2. 제1 항에 있어서,
    상기 복수개의 서브 화소들은,
    레드(Red), 그린(Green), 블루(Blue) 및 화이트(White) 색을 표시하는 서브 화소들을 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고,
    상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고,
    상기 제1 내지 제4 데이터 라인의 데이터 신호들 각각의 극성은 순서대로 +, -, -, + 또는 -, +, +, -이고, 상기 제5 데이터 라인 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들의 극성과 반대되는 표시패널.
  4. 제3 항에 있어서,
    상기 데이터 신호의 극성은 프레임 마다 반전되는 표시패널.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 박막트랜지스터용 서브 화소 영역에는 화이트 서브 화소가 배치되는 표시패널.
  8. 삭제
  9. 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치된 복수개의 서브 화소들을 포함하고,
    상기 서브 화소 영역은 박막트랜지스터용 서브 화소 영역을 포함하고,
    상기 박막트랜지스터용 서브 화소 영역은 인접한 서브 화소에 포함된 화소 전극에 연결된 박막 트랜지스터를 포함하고,
    상기 박막트랜지스터용 서브 화소 영역에는 화이트(White) 색을 표시하는 서브 화소가 배치되고,
    상기 화이트 색을 표시하는 서브 화소의 화소 전극의 크기는 상기 인접한 서브 화소에 포함된 화소 전극의 크기보다 작고,
    상기 화이트 색을 표시하는 서브 화소의 화소 전극과 상기 박막 트랜지스터는 중첩되지 않는 표시패널.
  10. 삭제
  11. 제9 항에 있어서,
    상기 박막트랜지스터용 서브 화소 영역에는 상기 박막트랜지스터용 서브 화소 영역의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터와 상기 박막트랜지스터용 서브 화소 영역의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터 그리고 상기 박막트랜지스터용 서브 화소 영역의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터를 포함하는 표시패널.
  12. 제9 항에 있어서,
    상기 서브 화소들은 제1 색을 표시하는 제1 서브 화소, 제2 색을 표시하는 제2 서브 화소, 제3 색을 표시하는 제3 서브 화소 및 제4 색을 표시하는 제4 서브 화소를 포함하고,
    상기 제1 내지 제4 서브 화소는,
    상기 하나의 데이터 라인을 공유하고 수직 방향으로 2개씩 지그 재그(Zig Zag) 형태로 배치되는 표시패널.
  13. 제9 항에 있어서,
    상기 복수의 데이터 라인은 복수개의 데이터 라인 그룹을 포함하고,
    상기 복수개의 데이터 라인 그룹 각각은 제1 내지 제8 데이터 라인을 포함하고,
    상기 제1 내지 제4 데이터 라인의 데이터 신호들 각각의 극성은 순서대로 +, -, -, + 또는 -, +, +, -이고, 상기 제5 데이터 라인 내지 제8 데이터 라인의 데이터 신호들의 극성은 상기 제1 내지 제4 데이터 라인의 데이터 신호들의 극성과 반대되는 표시패널.
  14. 제13 항에 있어서,
    상기 데이터 신호의 극성은 프레임 마다 반전되는 표시패널.
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