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KR102275812B1 - 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치 - Google Patents

센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치 Download PDF

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KR102275812B1
KR102275812B1 KR1020150125715A KR20150125715A KR102275812B1 KR 102275812 B1 KR102275812 B1 KR 102275812B1 KR 1020150125715 A KR1020150125715 A KR 1020150125715A KR 20150125715 A KR20150125715 A KR 20150125715A KR 102275812 B1 KR102275812 B1 KR 102275812B1
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die
memory
memory die
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termination resistor
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김경범
문현종
이희석
차승용
Original Assignee
삼성전자주식회사
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Abstract

센터 패드 타입을 가지며 멀티 랭크 구조로 운영되는 스택드 칩 구조에서 센터 패드와 연결되는 재배선 레이어의 스터브 영향에 따른 신호 완결성 이슈를 개선할 수 있는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는, 온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이와 온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함한다. 상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영된다. 상기 제1,2 메모리 다이들에 대한 터미네이션은 아더(other)터미네이션 타입으로 수행될 수 있다. 즉, 상기 제1 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 연결되고, 상기 제2 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 연결된다.

Description

센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR IMPROVING SIGNAL INTEGRITY ISSUE IN CENTER PAD TYPE OF STACKED CHIP STRUCTURE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 복수의 메모리 다이들이 적층된 스택드 칩 구조에서의 반도체 메모리 장치에 관한 것이다.
스마트 폰 등과 같은 전자 기기에는 고속동작 저전력 소비를 위해 모바일 다이나믹 랜덤 억세스 메모리(이하 DRAM)가 일반적으로 탑재될 수 있다.
그러한 DRAM은 메모리 용량을 늘리기 위해 멀티 칩 패키지 형태로 구현될 수 있다. 즉, 멀티 칩 패키지는 하나의 패키지에 복수의 메모리 다이들이 적층되어 있는 구조를 의미할 수 있다. 예를 들어 하부 및 상부에 각기 형성된 메모리 다이들은 컨트롤러로부터 제공되는 신호를 공통으로 수신하는 구조 즉 듀얼 랭크 구조를 취할 수 있다.
그러한 신호의 전송 스피드가 고속화됨에 따라 신호 전달에 걸리는 지연시간을 최소화하기 위해서 컨트롤러와 DRAM 간에 인터페이스 되는 신호의 스윙 폭은 점차로 줄어들고 있다. 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스 단에서 임피던스 미스 매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical) 해진다. 신호의 전송 과정에서 임피던스 미스 매칭이 발생되면 신호 완결성(signal integrity)이슈가 심각하게 초래될 수 있다. 신호 완결성이 저하되는 경우에 신호의 고속 전송이 어렵게 되고, DRAM의 라이트 동작 및 리드 동작을 포함하는 억세스 동작에서의 에러가 유발될 수 있다.
따라서, 수신측의 DRAM의 다이에는 온-다이 터미네이션(On-Die Termination) 또는 온-칩 터미네이션(On-Chip Termination) 이라고 불리는 임피던스 매칭회로가 메모리 다이내의 패드 근방에 탑재될 수 있다. 일반적으로 온-다이 터미네이션 스킴(scheme)에 있어서, 전송 측에서는 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 입력 패드에 연결된 수신 회로에 대하여 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
본 발명이 해결하고자 하는 기술적 과제는, 센터 패드 타입을 가지며 멀티 랭크 구조로 운영되는 스택드 칩 구조에서 센터 패드와 연결되는 재배선 레이어의 스터브 영향에 따른 신호 완결성 이슈를 개선할 수 있는 반도체 메모리 장치 및 반도체 시스템을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는,
온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이, 및
온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하며,
상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 연결되고, 상기 제2 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 연결된다.
본 발명의 실시 예에 따라, 상기 제1,2 메모리 다이들의 센터 패드는 각기 재배선 레이어를 통해 다이 에지에서 와이어 본딩될 수 있다.
본 발명의 실시 예에 따라, 상기 재배선 레이어의 스터브 길이는 1000㎛ 이상일 수 있다.
본 발명의 실시 예에 따라, 상기 제1 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항도 상기 제1 메모리 다이에 더 연결될 수 있다.
본 발명의 실시 예에 따라, 상기 제2 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항도 상기 제2 메모리 다이에 더 연결될 수 있다.
본 발명의 실시 예에 따라, 상기 제1,2 메모리 다이들은 모바일 DRAM일 수 있다.
본 발명의 실시 예에 따라, 상기 제1 터미네이션 저항의 연결은 컨트롤러에서 제공되는 제1 온다이 컨트롤 신호에 응답하여 수행되고, 상기 제2 터미네이션 저항의 연결은 컨트롤러에서 제공되는 제2 온다이 컨트롤 신호에 응답하여 수행될 수 있다.
본 발명의 실시 예에 따라, 상기 제1 메모리 다이는 상기 컨트롤러의 상부에 적층되어 상기 컨트롤러에 의해 제어될 수 있다.
본 발명의 실시 예에 따라, 상기 제1 메모리 다이는 상기 컨트롤러와 동일 층에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이, 및
온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하며,
상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 동작적으로(operately)연결되고 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 동작적으로(operately)연결되고,
상기 제2 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 동작적으로 연결되고 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 동작적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 시스템은,
온다이 터미네이션 제어부를 포함하는 제어부와,
상기 제어부와 연결되며 제1 터미네이션 저항을 가지는 제1 메모리 다이와, 상기 제어부와 연결되며 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하는 반도체 메모리 장치를 포함하며,
상기 반도체 메모리 장치 내의 상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 스터브 영향에 따른 상기 제1 메모리 다이의 억세스에 사용되는 신호들의 신호 완결성을 증가시키기 위해 상기 제2 메모리 다이에 연결되고, 상기 제2 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제2 메모리 다이의 억세스에 사용되는 신호들의 신호 완결성을 증가시키기 위해 상기 제1 메모리 다이에 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는,
온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이와, 온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 적층되는 제2 메모리 다이를 포함하며,
상기 제1,2 메모리 다이들이 멀티 랭크 구조로 운영되고 재배선 레이어의 스터브 길이가 스터브 영향 허용 길이을 초과하게 될 경우에, 상기 제1 메모리 다이의 동작 동안에 상기 제2 터미네이션 저항이 턴온되고, 상기 제2 메모리 다이의 동작 동안에 상기 제1 터미네이션 저항이 턴온된다.
본 발명의 실시 예들의 구성에 따르면, 센터 패드 구조에서 재배선 레이어의 스터브 길이가 스터브 영향 허용 길이를 초과함에 따라 나타나는 신호 완결성 이슈가 최소화 또는 해결된다.
도 1은 본 발명의 실시 예에 따른 반도체 시스템을 보여주는 예시적 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 메모리 다이들의 터미네이션 제어 동작을 설명하기 위해 제시된 도면이다.
도 3은 본 발명의 실시 예에 따른 센터 패드 타입의 패드 및 금속 배선 패턴의 배치를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 온다이 터미네이션 제어 동작의 플로우챠트이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 다이 배치 구조를 개략적으로 보여주는 도면이다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 시스템의 다이 배치 구조를 개략적으로 보여주는 도면이다.
도 7은 도 6이 적용되는 3D 칩 구조를 예시적으로 도시한 블록도이다.
도 8은 도 5가 적용되는 2.5D 칩 구조를 예시적으로 도시한 블록도이다.
도 9는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10은 클라우드 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 과 같은 휘발성 메모리의 리드 동작, 라이트 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 반도체 시스템을 보여주는 예시적 블록도이다.
도 1을 참조하면 반도체 시스템은 메모리 컨트롤을 위한 컨트롤러(100)와 멀티 칩 패키지(MCP) 구조로 이루어질 수 있는 반도체 메모리 장치(200)를 포함한다.
컨트롤러(100)는 온다이 터미네이션(이하 ODT)제어를 위한 ODT 컨트롤부(110)를 포함할 수 있다.
반도체 메모리 장치(200)는 적어도 2개의 메모리 다이들을 포함할 수 있다. 제1 메모리 다이(210)가 기판에 배치될 경우에 제2 메모리 다이(220)는 제1 메모리 다이(210)의 상부에 적층될 수 있다. 한편, 제2 메모리 다이(220)가 기판에 배치될 경우에 제1 메모리 다이(210)는 제2 메모리 다이(220)의 상부에 적층될 수 있다.
제1 메모리 다이(210)는 컨트롤러(100)로부터 제1 칩 선택신호(CS1)응답하여 활성화될 수 있다. 제1 메모리 다이(210)는 컨트롤러(100)로부터 커맨드 및 어드레스(CA)를 제어신호로서 수신할 수 있다. 제1 메모리 다이(210)는 컨트롤러(100)로부터 라이트 용 데이터를 수신하거나 리드 용 데이터를 컨트롤러(100)로 전송할 수 있다. 제1 메모리 다이(210)는 컨트롤러(100)내의 ODT 컨트롤부(110)로부터 제1 온다이 컨트롤 신호에 응답하여 제1 메모리 다이(210)에 대한 온다이 터미네이션을 수행할 수 있다.
제2 메모리 다이(220)는 컨트롤러(100)로부터 제2 칩 선택신호(CS2)응답하여 활성화될 수 있다. 제2 메모리 다이(220)는 컨트롤러(100)로부터 커맨드 및 어드레스(CA)를 제어신호로서 수신할 수 있다. 제2 메모리 다이(220)는 컨트롤러(100)로부터 라이트 용 데이터를 수신하거나 리드 용 데이터를 컨트롤러(100)로 전송할 수 있다. 제2 메모리 다이(220)는 컨트롤러(100)내의 ODT 컨트롤부(110)로부터 제2 온다이 컨트롤 신호에 응답하여 제2 메모리 다이(220)에 대한 온다이 터미네이션을 수행할 수 있다.
도 1에서 커맨드 및 어드레스, 그리고 데이터가 컨트롤러(100)로부터 제1,2 메모리 다이들(210,220)로 공통으로 인가되는 것이 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 1의 반도체 시스템이 모바일 전자기기에 적용되는 경우에 컨트롤러(100)는 안드로이드, iOS, 윈도우 폰, 바다, 블랙베리, 또는 심비안 등과 같은 운영체제(OS)에서 구동되는 모바일 AP가 될 수 있다. 또한, 반도체 메모리 장치(200)는 예컨대 LPDDR 타입의 DRAM이 될 수 있다.
제1,2 메모리 다이들(210,220)의 각기, 데이터를 저장하기 위한 복수의 페이지들을 구비하는 반도체 메모리 셀 어레이를 포함할 수 있다. 한다. 여기서 페이지는 워드라인을 의미하며, 한 페이지의 오픈은 한 워드라인에 연결된 모든 메모리 셀들이 억세스되는 것을 가리킨다. 예를 들어 하나의 워드라인에 연결된 메모리 셀들의 개수가 1024개라고 할 경우에 한 페이지 사이즈의 오픈은 로우 어드레스에 의해 선택된 워드라인에 연결된 1024개의 메모리 셀들을 억세스하는 것을 의미한다.
메모리 셀 어레이는 데이터를 저장하기 위한 노말 메모리 셀들이 배치되는 메인 어레이 영역, 노말 메모리 셀들의 정상적인 동작을 보장하기 위해 더미 메모리 셀들이 배치되는 더미 어레이 영역, 및 노말 메모리 셀들의 결함을 구제하기 위한 스페어 메모리 셀들이 배치되는 리던던시 영역을 포함할 수 있다.
노말 메모리 셀들과 스페어 메모리 셀들은 서로 동일한 사이즈와 형태를 가질 수 있다. 하나의 DRAM 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어질 수 있다.
본 발명의 실시 예에서 억세스 동작은 메모리 셀로부터 데이터를 리드하거나 메모리 셀에 데이터를 라이트하기 위해 메모리 셀의 억세스 트랜지스터를 턴온시키는 동작을 의미할 수 있다.
본 발명의 실시 예에서 액티브 동작 모드는 로우 어드레스에 의해 선택된 메모리 셀 어레이의 페이지(또는 워드라인)을 활성화하는 동작을 의미할 수 있다.
메모리 셀 어레이의 페이지들(또는 워드라인들)은 로우 디코더에 의해 선택되고, 비트라인들은 컬럼 디코더에 의해 선택될 수 있다.
로우 디코더는 로우 어드레스를 디코딩하여 선택된 페이지(또는 워드라인)을 활성화한다. 컬럼 디코더는 컬럼 어드레스를 디코딩하여 비트라인을 선택한다.
센스앰프 및 라이트 드라이버는 메모리 셀로부터 리드되는 데이터를 증폭하여 I/O 회로로 제공하며, 수신되는 라이트 데이터를 드라이빙하여 선택된 메모리 셀로 제공한다. I/O 회로는 리드 데이터를 컨트롤러(100)로 출력하고, 라이트 데이터를 수신하여 센스앰프 및 라이트 드라이버로 제공한다.
도 1에서 메모리 셀 어레이가 DRAM 셀들로 이루어진 것으로 설명되고 있으나, 이에 한정됨이 없이 DRAM 셀들 대신에 MRAM 셀들이 메모리 셀 어레이를 구성할 수도 있을 것이다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. 특히, STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 메모리 다이들의 터미네이션 제어 동작을 설명하기 위해 제시된 도면이다.
도 2를 참조하면, 제1 메모리 다이(210)는 온다이 터미네이션을 위한 제1 터미네이션 저항(R1)을 가진다. 제1 터미네이션 저항(R1)은 제1 터미네이션 연결 스위치(212)의 스위칭 동작에 따라 제1 노드(ND1)에 선택적으로 연결된다. 상기 제1 노드(ND1)에는 신호를 수신하기 위한 입력 패드가 설정된 위치에서 연결된다. 상기 제1 노드(ND1)와 와이어 본딩(wb1)의 일단 사이에는 재배선 레이어(RDL)로 이루어질 수 있는 제1 금속 배선 패턴(216)이 형성된다. 따라서, 제1 메모리 다이(210)의 센터 영역에 위치되는 제1 노드(ND1)에 제1 메모리 다이(210)의 수신 버퍼(214) 및 송신 버퍼(215)가 신호의 송수신을 위해 연결되고, 와이어 본딩(wb1)이 공통의 금속 패턴(202)과 제1 금속 배선 패턴(216)사이에서 수행된다. 여기서, 제1 금속 배선 패턴(216)은 제1 메모리 다이(210)에 대한 와이어 본딩을 용이하게 하기 위해 다이의 센터에 배치된 패드에서부터 다이의 에지까지 연장된 배선이다. 상기 제1 터미네이션 저항(R1)은 제1 금속 배선 패턴(216)에 대하여 병렬로 제1 노드(ND1)에 연결된 패드에 연결된다.
제2 메모리 다이(220)는 온다이 터미네이션을 위한 제2 터미네이션 저항(R2)을 가진다. 제2 터미네이션 저항(R2)은 제2 터미네이션 연결 스위치(222)의 스위칭 동작에 따라 제2 노드(ND2)에 선택적으로 연결된다. 상기 제2 노드(ND2)에는 신호를 수신하기 위한 입력 패드가 설정된 위치에서 연결된다. 상기 제2 노드(ND2)와 와이어 본딩(wb2)의 일단 사이에는 재배선 레이어(RDL)로 이루어질 수 있는 제2 금속 배선 패턴(226)이 형성된다. 따라서, 제2 메모리 다이(220)의 센터 영역에 위치되는 제2 노드(ND2)에 제2 메모리 다이(220)의 수신 버퍼(224) 및 송신 버퍼(225)가 신호의 송수신을 위해 연결되고, 와이어 본딩(wb2)이 공통의 금속 패턴(202)과 제2 금속 배선 패턴(226)사이에서 수행된다. 여기서, 제2 금속 배선 패턴(226)은 제2 메모리 다이(220)에 대한 와이어 본딩을 용이하게 하기 위해 다이의 센터에 배치된 패드에서부터 다이의 에지까지 연장된 배선이다. 상기 제2 터미네이션 저항(R2)은 제2 금속 배선 패턴(226)에 대하여 병렬로 제2 노드(ND2)에 연결된 패드에 연결된다.
도 2와 같이 제1 메모리 다이(210) 및 제2 메모리 다이(220)가 적층되어 있는 구조에서, 하나의 신호 연결 포인트에 두 개의 다이가 연결되는 듀얼 랭크 시스템에서, 듀얼 랭크 구조의 동작을 수행하기 위해 공통의 금속 패턴(202)에 연결되는 하나의 신호 라인은 듀얼 로딩을 갖는다. 예를 들어, 하나의 신호 라인에 인가되는 신호가 커맨드라고 하면, 커맨드는 금속 패턴(202)에 인가된 후 와이어 본딩된 제1 금속 배선 패턴(216)과 와이어 본딩된 제2 금속 배선 패턴(226)에 동시에 제공되는 것이다. 따라서, 커맨드는 수신 버퍼(214)와 수신 버퍼(224)에 동시에 인가된다.
제1,2 메모리 다이들(210,220)은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영될 경우에, 상기 제1,2 메모리 다이들(210,220)에 대한 터미네이션은 신호 완결성 이슈를 최소화 또는 방지하기 위해 아더(other)터미네이션 타입으로 수행될 수 있다. 즉, 상기 제1 메모리 다이(210)가 억세스될 때 상기 제2 터미네이션 저항(R2)이 상기 제2 메모리 다이(220)에 연결되고, 상기 제2 메모리 다이(220)가 억세스될 때 상기 제1 터미네이션 저항(R1)이 상기 제1 메모리 다이(210)에 연결된다.
예를 들어 제1 메모리 다이(210)에 대한 라이트 동작을 제어할 경우에 컨트롤러(100)는 제1 터미네이션 연결 스위치(212)를 턴 오프하기 위한 제1 온다이 컨트롤 신호를 인가하고 제2 터미네이션 연결 스위치(212)를 턴 온하기 위한 제2 온다이 컨트롤 신호를 인가한다. 이에 따라, 재배선 레이어의 스터브 길이가 스터브 영향 허용 길이을 초과하게 될 경우에 초래될 수 있는 스터브 영향이 개선된다. 그러므로, 센터 패드 타입을 가지며 멀티 랭크 구조로 운영되는 스택드 칩 구조에서 센터 패드와 연결되는 재배선 레이어의 스터브 영향에 따른 신호 완결성 이슈가 최소화 또는 해결된다.
한편, 제2 메모리 다이(220)에 대한 라이트 동작을 제어할 경우에 컨트롤러(100)는 제1 터미네이션 연결 스위치(212)를 턴 온하기 위한 제1 온다이 컨트롤 신호를 인가하고 제2 터미네이션 연결 스위치(212)를 턴 오프하기 위한 제2 온다이 컨트롤 신호를 인가한다. 이에 따라, 재배선 레이어의 스터브 길이가 스터브 영향 허용 길이을 초과하게 될 경우에 초래될 수 있는 스터브 영향이 개선된다.
이와 같이, 본 발명의 실시 예의 경우에는 억세스 동작이 행해지는 메모리 다이의 상대측 메모리 다이에 대하여 온다이 터미네이션을 수행하는 아더 터미네이션이 수행된다. 아더 터미네이션은 센터 패드(Center-Pad) 타입의 멀티 랭크(Multi-Rank) 구조에서 넌 타겟(Non-Target) 온다이 터미네이션으로도 칭해질 수 있다.
결국, 도 2에서와 같이 더블 로딩 구조에서, 재배선 레이어(216)의 스터브 길이(L1)가 약 1000㎛ 이상으로 되는 경우에 스터브 영향에 의해 신호 완결성(SI) 특성이 열화(degradation)된다. 일반적인 에지 패드 타입의 모바일(mobile) DRAM의 더블 로딩(Loading)구조에서는 스터브 길이가 상대적으로 짧기 때문에 스터브 길이에 의한 스터브 영향이 미미하여 신호 완결성 특성이 크게 열화되지 않을 수 있다. 그러나, RDL이 적용된 센터 패드 타입의 더블 로딩 구조의 모바일 디램의 경우에는 스터브(Stub)의 길이가 상대적으로 길기 때문에 신호 완결성 특성이 크게 열화된다. 따라서, 본 발명의 실시 예에서는 스터브 영향(Stub Effect)에 기인되는 SI 특성을 개선하기 위해 센터 패드(Center-Pad) 타입 메모리의 멀티 랭크(Multi-Rank)구조에서 넌 타겟 ODT 스키마가 취해진다.
또한, 또 다른 실시 예의 경우에는 억세스 동작이 행해지는 메모리 다이와 억세스 동작이 행해지지 않는 메모리 다이 모두에 대하여 온다이 터미네이션을 수행하는 보쓰(both) 터미네이션 혹은 올(all) 터미네이션이 수행될 수 있다. 즉, 도 2에서, 제1,2 메모리 다이들(210,220)은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영될 수 있다. 상기 제1 메모리 다이(210)가 억세스될 때 상기 제1 터미네이션 저항(R1)이 상기 제1 메모리 다이(210)에 동작적으로 연결되고 상기 제2 터미네이션 저항(R2)이 상기 제2 메모리 다이(220)에 동작적으로 연결된다. 또한, 상기 제2 메모리 다이(220)가 억세스될 때 상기 제2 터미네이션 저항(R2)이 상기 제2 메모리 다이(220)에 동작적으로 연결되고 상기 제1 터미네이션 저항(R1)이 상기 제1 메모리 다이(210)에 동작적으로 연결된다.
ODT 컨트롤부(110)는 SI 특성을 모니터링하기 위해 전송된 신호를 다시 피드백으로 수신할 수 있다. SI 특성의 모니터링 결과 보쓰 터미네이션 제어에 비해 아더 터미네이션 제어가 더 효과적이면 아더 터미네이션 제어를 수행한다. 한편, 아더 터미네이션 제어에 비해 보쓰 터미네이션 제어가 더 효과적이면 보쓰 터미네이션 제어를 수행한다.
도 2에서의 반도체 메모리 장치(200)에 대한 평면적 배치는 도 3에 나타나 있다.
도 3은 본 발명의 실시 예에 따른 센터 패드 타입의 패드 및 금속 배선 패턴의 배치를 예시적으로 보여주는 도면이다.
도 3을 참조하면, 반도체 메모리 장치(200)의 제1 메모리 다이(210)가 센터 패드 타입임을 나타내는 패드들(211-1,211-2,211-n)이 제1 메모리 다이(210)의 센터 영역에 배치된다. 도 3에서 RDL2(216)은 도 2의 제1 금속 배선 패턴(216)에 대응된다. 도 3에서의 패드(211-2)는 도 2의 제1 노드(ND1)에 연결된다. 도 3에서 RDL2(216)는 에지 금속 패턴(218)에 연결되고, 에지 금속 패턴(218)은 와이어 본딩(wb1)을 통해 공통의 금속 패턴(202)과 연결된다. 결국, 도 3의 공통의 금속 패턴(202)은 제1 메모리 다이(210)의 외부에 위치된 도 2의 공통의 금속 패턴(202)에 대응된다. 도 3에서는 나타나 있지 않지만, 상기 공통의 금속 패턴(202)은 도 2에서와 같이 와이어 본딩(wb2)를 통해 제2 금속 배선 패턴(226)과 연결됨을 알 수 있다.
반도체 메모리 장치(200)가 2개의 메모리 다이들을 갖는 경우에 상기 공통의 금속 패턴(202)은 더블 로딩 구조를 가지지만, 3개의 메모리 다이들을 갖는 경우에 상기 금속 패턴(202)은 트리플 로딩 구조를 가진다.
이와 같이 반도체 메모리 장치가 멀티 랭크 구조로 운영되고 센터 패드 타입을 갖는 경우에 스터브 길이에 의한 스터브 영향이 나타나는데 본 발명에서의 온다이 터미네이션 스키마에 따르면 스터브 영향이 최소화 또는 방지되어 신호 완결성 특성이 개선된다.
도 4는 본 발명의 실시 예에 따른 온다이 터미네이션 제어 동작의 플로우챠트이다.
도 4를 참조하면, 컨트롤러(100)내의 ODT 컨트롤부(110)는 S400 에서 초기화를 수행한다. 초기화는 반도체 시스템의 파워 온시에 또는 동작 중에 주기적으로 수행될 수 있다.
S410에서 ODT 모드 인지의 유무를 체크하여 ODT 모드인 경우에 S420의 타스크를 수행한다. 여기서 ODT 모드는 사용자에 의해 또는 프로그램적으로 선택될 수 있는 동작 모드이다. 예를 들어, SI 특성이 열화되지 않도록 하기 위해 아더 온다이 터미네이션 제어를 수행하려고 할 경우에는 ODT 모드가 온 상태로 설정될 수 있을 것이다.
S402에서 제1 메모리 다이(210)가 동작되는 지가 체크된다. 여기서 제1 메모리 다이(210)의 동작은 데이터를 메모리 셀에 라이트하거나 메모리 셀로 부터 읽은 데이터를 컨트롤러(100)로 리드하는 동작을 포함한다.
제1 메모리 다이(210)가 동작되는 경우에 S430에서 제2 메모리 다이(220)의 온다이 터미네이션이 온 상태로 제어된다. 즉, 이 경우에 컨트롤러(100)는 제1 터미네이션 연결 스위치(212)를 턴 오프하기 위한 제1 온다이 컨트롤 신호(OCS1)를 인가하고 제2 터미네이션 연결 스위치(212)를 턴 온하기 위한 제2 온다이 컨트롤 신호(OCS2)를 인가한다. 이에 따라, 센터 패드 타입과 같이 재배선 레이어의 스터브 길이가 상대적으로 길 경우에 초래될 수 있는 스터브 영향이 개선된다.
한편, 제1 메모리 다이(210)가 동작되지 않는 경우 즉 제2 메모리 다이(220)가 동작되는 경우라고 하면, S440에서 제1 메모리 다이(210)의 온다이 터미네이션이 온 상태로 제어된다. 즉, 이 경우에 컨트롤러(100)는 제1 터미네이션 연결 스위치(212)를 턴 온하기 위한 제1 온다이 컨트롤 신호(OCS1)를 인가하고 제2 터미네이션 연결 스위치(212)를 턴 오프하기 위한 제2 온다이 컨트롤 신호(OCS2)를 인가한다. 이에 따라, 센터 패드 타입과 같이 재배선 레이어의 스터브 길이가 상대적으로 길 경우에 초래될 수 있는 스터브 영향이 개선된다.
S430에서 제1 메모리 다이(210) 또는 제2 메모리 다이(220)의 억세스 동작이 끝났는 지가 체크된다. 억세스 동작이 완료되지 않은 경우에는 S420으로 제어 동작이 천이된다. 한편, 억세스 동작이 완료된 경우에 온다이 터미네이션 제어 동작도 완료된다.
도 4의 제어 흐름은 2개의 다이에서 아더 터미네이션이 수행되는 것을 예시적으로 나타낸 것에 불과하며, 본 발명의 실시 예는 이에 한정되지 않는다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 다이 배치 구조를 개략적으로 보여주는 도면이다.
도 5를 참조하면, 컨트롤러로서 기능하는 SoC(100)와 스택드 칩 구조를 갖는 반도체 메모리 장치(200)의 배치 구조가 보여진다. 반도체 메모리 장치(200)는 멀티 랭크 구조로 운영되는 복수의 메모리 다이들(210,220,230,250)을 가질 수 있다. 반도체 메모리 장치(200)는 2개의 메모리 다이로 구성되어 듀얼 랭크 구조를 가질 수 도 있지만, 도 5의 경우에는 적어도 3개 이상의 메모리 다이들을 갖는 멀티 랭크 구조로 구성될 수 있다.
도 5의 경우에 SoC(100)와 제1 메모리 다이(210)는 기판 상에서 동일한 층에 배치될 수 있다. 예를 들어, SoC(100)가 제1 층에 배치되는 경우에 제1 메모리 다이(210)도 제1 층에 배치된다. 도 5에서 제2 메모리 다이(220)가 제1 메모리 다이(210)의 상부에 적층되는 것으로 나타나 있지만, 제1 메모리 다이(210)가 제2 메모리 다이(220)의 상부에 적층될 수도 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 시스템의 다이 배치 구조를 개략적으로 보여주는 도면이다.
도 6을 참조하면, 컨트롤러로서의 SoC(100)와 스택드 칩 구조를 갖는 반도체 메모리 장치(200)의 적층 타입의 배치 구조가 보여진다. 반도체 메모리 장치(200)는 멀티 랭크 구조로 운영되는 복수의 메모리 다이들(210,220,230,250)을 갖는다. 도 6의 경우에 복수의 메모리 다이들(210,220,230,250)은 SoC(100)의 상부에 적층될 수 있고 패키지 온 패키지(POP) 구조로 구현되거나 단일의 패키지로 패키징될 수 있다.
예를 들어, SoC(100)가 제1 층에 배치되는 경우에 제1 메모리 다이(210)는 제2 층에 배치된다. 도 6에서 제2 메모리 다이(220)가 제1 메모리 다이(210)의 상부에 적층되는 것으로 나타나 있지만, 제1 메모리 다이(210)가 제2 메모리 다이(220)의 상부 또는 제n 메모리 다이(250)의 상부에 적층될 수도 있다.
고 대역폭 메모리(High Bandwidth Memory)나 스택드 칩 구조가 고용량 및 고속 동작 등과 같은 하이 퍼포먼스의 제공을 위해 주목받고 있다.
고 대역폭 메모리(이하 HBM)는 메모리 구조의 한 형태로서, 하부에서 로직(Logic)회로의 역할을 수행하는 버퍼 다이(혹는 베이스 다이)상에 복수 개의 메모리 다이들이 적층된 형태를 이루고 있다. 여기서, 버퍼 다이와 메모리 다이들은 데이터 및 제어 신호들을 통신하기 위해 쓰루 실리콘 비아(Through Silicon Via: 이하 TSV)를 통해 각기 연결될 수 있다.
한편, 스택드 칩 구조의 형태로서 2.5D 칩 구조와 3D 칩 구조가 알려져 있다. 2.5D 칩 구조는 전기적 연결을 위한 PCB 대신에 인터포저(Interposer)를 사용하여 상기 HBM과 호스트(Host)를 서로 연결한 칩 구조이다. 이에 비해 3D 칩 구조는 호스트의 상부에 상기 HBM를 적층하여 호스트와 HBM을 직접 적으로 연결한 칩 구조이다.
도 7은 도 6이 적용되는 3D 칩 구조를 예시적으로 도시한 블록도이다.
도 7을 참조하면, PCB(50)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPU, 혹은 GPU 일 수 있는 호스트 다이(100)가 배치된다. 상기 호스트 다이(100)의 상부에는 HBM(200) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다. 도 7에서는 도 1의 버퍼 다이(110) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 상기 호스트 다이(201) 사이에 배치될 수 있다. 상기 HBM(120) 구조를 구현하기 위해 상기 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MB)들과 전기적으로 연결될 수 있다.
결국, 도 7은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(1000)를 보여준다. 본 발명의 아더 터미네이션 혹은 올 터미네이션 제어는 센터 패드 타입 및 멀티 랭크 구조의 경우에 도 7과 같은 3D 칩 구조(1000)에도 적용 가능하다.
도 8은 도 5가 적용되는 2.5D 칩 구조를 예시적으로 도시한 블록도이다.
도 8을 참조하면, 2.5D 칩 구조(1100)는 PCB 대신에 인터포저(Interposer) 층(60)를 사용하여 상기 HBM(120)과 호스트(Host)를 서로 연결한 칩 구조이다.
상기 인터포저 층(60)은 PCB(50)의 상부에 배치되고 플립 칩 범프(FB)들을 통해 PCB(50)와 전기적으로 연결된다.
인터포저 층(60)의 상부에는 호스트 다이(100)와, HBM(200) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 배치된다. 도 8에서는 버퍼 다이 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 상기 인터포저 층(60)의 사이에 배치될 수 있다. 상기 HBM(200) 구조를 구현하기 위해 상기 메모리 다이들(D11~D14)에는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MB)들과 전기적으로 연결될 수 있다.
결국, 도 8은 인터포저 층을 개재한 2.5D 칩 구조(1100)를 보여준다. 본 발명의 아더 터미네이션 혹은 올 터미네이션 제어는 센터 패드 타입 및 멀티 랭크 구조의 경우에 도 8과 같은 2.5D 칩 구조(1100)에도 적용 가능함은 물론이다.
도 9는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 컴퓨팅 디바이스는 메모리 장치(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 디램(DRAM:4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 어플리케이션 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 저장할 수 있다.
메모리 장치(4520)가 DRAM인 경우에 상기 메모리 시스템(4500)내에서 메모리 컨트롤러(4510)는 DRAM(4520)으로 커맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.
메모리 장치(4520)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.
상기 CPU(4100)와 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
도 9와 같은 컴퓨팅 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서도 제공될 수도 있다.
메모리 장치(4520)이나 DRAM(4200)은 도 2를 통해 설명된 바와 같이 센터 패드 타입이며 멀티 랭크 구조로 운영되는 경우에 터미네이션 제어는 아더 터미네이션 또는 올 터미네이션 방식으로 수행될 수 있다. 따라서, 스터브 길이가 에지 패드 방식에 비해 길더라도 스터브 영향이 최소화 또는 저감되어 신호 완결성 특성이 개선된다.
도 9의 컴퓨팅 디바이스의 메모리 시스템(4500)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 10은 클라우드 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10을 참조하면, 클라우드 시스템 또는 클라우드 컴퓨팅 시스템은 클라우드 서버(14000), 사용자 DB(14100), 컴퓨팅 자원(14200) 및 복수의 사용자 단말기들을 포함하여 이루어질 수 있다.
여기서, 사용자 단말기는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서 제공될 수도 있다.
클라우드 시스템은, 사용자 단말기의 요청에 따라 인터넷과 같은 정보 통신망을 통해 컴퓨팅 자원의 온 디맨드 아웃소싱 서비스를 제공할 수 있다. 클라우드 컴퓨팅 환경에서, 서비스 제공자는 서로 다른 물리적인 위치에 존재하는 데이터 센터의 컴퓨팅 자원를 가상화 기술로 통합하여 사용자들에게 필요로 하는 서비스를 제공할 수 있다.
서비스 사용자는 어플리케이션(Application), 스토리지(Storage), 운영체제(OS), 보안(Security) 등의 컴퓨팅 자원을 각 사용자 소유의 단말에 설치하여 사용하는 것이 아니라, 가상화 기술을 통해 생성된 가상 공간상의 서비스를 원하는 시점에 원하는 만큼 골라서 사용할 수 있다.
특정 서비스 사용자의 사용자 단말기는 인터넷 및 이동통신망을 포함하는 정보통신망을 통해 클라우드 컴퓨팅 서버(14000)에 접속한다. 사용자 단말기들은 클라우드 서버(14000)로부터 클라우드 컴퓨팅 서비스 특히, 동영상 재생 서비스를 제공받을 수 있다. 도면 내에서 사용자 단말기는 데스트탑 PC(14300), 스마트TV(14400), 스마트폰(14500), 노트북(14600), PMP(Portable Multimedia Player)(14700), 태블릿 PC(14800)이 예시적으로 나타나 있지만, 사용자 단말기는 이에 한정됨이 없이 인터넷 접속이 가능한 모든 전자 기기가 될 수 있다.
클라우드 서버(14000)는 클라우드 망에 분산되어 있는 다수의 컴퓨팅 자원(14200)을 통합하여 사용자 단말기에게 제공할 수 있다. 다수의 컴퓨팅 자원(14200)은 여러 가지 데이터 서비스를 포함하며, 사용자 단말기로 부터 업로드된 데이터를 포함할 수 있다. 클라우드 컴퓨팅 서버(14000)는 여러 곳에 분산되어 있는 동영상 데이터베이스를 가상화 기술로 통합하여 사용자 단말기가 요구하는 서비스를 제공한다.
사용자 DB(14100)에는 클라우드 컴퓨팅 서비스에 가입되어 있는 사용자 정보가 저장될 수 있다. 여기서, 사용자 정보는 로그인 정보와, 주소, 이름 등 개인 신용 정보를 포함할 수 있다. 또한, 사용자 정보는 동영상의 인덱스(Index)를 포함할 수 있다. 여기서, 인덱스는 재생을 완료한 동영상 목록과, 재생 중인 동영상 목록과, 재생 중인 동영상의 정지 시점 등을 포함할 수 있다.
사용자 DB(14100)에 저장된 동영상에 대한 정보는, 사용자 디바이스들 간에 공유될 수 있다. 따라서 예를 들어 노트북(14600)으로부터 재생 요청되어 노트북(14600)에게 소정 동영상 서비스를 제공한 경우, 사용자 DB(14100)에 소정 동영상 서비스의 재생 히스토리가 저장된다. 스마트폰(14500)으로부터 동일한 동영상 서비스의 재생요청이 수신되는 경우, 클라우드 컴퓨팅 서버(14000)는 사용자 DB(14100)을 참조하여 소정 동영상 서비스를 찾아서 재생한다.
스마트폰(14500)이 클라우드 서버(14000)를 통해 동영상 데이터 스트림을 수신하는 경우, 동영상 데이터 스트림을 디코딩하여 비디오를 재생하는 동작은, 휴대폰(12500)의 동작과 유사하다.
클라우드 컴퓨팅 서버(14000)는 사용자 DB(14100)에 저장된 소정 동영상 서비스의 재생 히스토리를 참조할 수도 있다. 예를 들어, 클라우드 서버(14000)는 사용자 단말기로부터 사용자 DB(14100)에 저장된 동영상에 대한 재생 요청을 수신한다. 동영상이 그 전에 재생 중이었던 것이면, 클라우드 서버(14000)는 사용자 단말기로의 선택에 따라 처음부터 재생하거나, 이전 정지 시점부터 재생하느냐에 따라 스트리밍 방법이 달라질 수 있다.
예를 들어, 사용자 단말기가 처음부터 재생하도록 요청한 경우에는 클라우드 서버(14000)가 사용자 단말기에게 해당 동영상을 첫 프레임부터 스트리밍 전송한다. 반면, 단말기가 이전 정지시점부터 이어서 재생하도록 요청한 경우에는, 클라우드 컴퓨팅 서버(14000)가 사용자 단말기에게 해당 동영상을 정지시점의 프레임부터 스트리밍 전송한다.
이 경우에 사용자 단말기에는, 전술한 본 발명의 반도체 메모리 장치가 모바일 DRAM으로서 포함될 수 있으며, 도 2를 통해 설명된 바와 같이 센터 패드 타입이며 멀티 랭크 구조로 운영되는 경우에 터미네이션 제어가 아더 터미네이션 또는 올 터미네이션 방식으로 수행될 수 있다. 따라서, 스터브 길이가 에지 패드 방식에 비해 길더라도 스터브 영향이 최소화 또는 저감되어 신호 완결성 특성이 개선된다. 따라서, 클라우드 시스템의 동작 퍼포먼스나 신뢰성이 증대될 수 있다.
전술한 예시적인 실시 예들은 본 발명의 개념을 제한하는 것으로 해석되어서는 아니된다. 몇몇 실시 예들이 설명되었지만, 당업자는 본 발명의 신규한 티칭 및 이점을 벗어나지 않고 많은 변형이 이들 실시 예에 대해 가능하다는 것을 쉽게 이해할 것이다. 따라서, 그러한 모든 변형은 청구 범위에 기재된 본 발명의 개념의 범위 내에 포함되는 것으로 해석되어야 한다.
100: 컨트롤러 200: 반도체 메모리 장치
210: 제1 메모리 다이 220: 제2 메모리 다이

Claims (20)

  1. 온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이; 및
    온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하며,
    상기 제1 및 제2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 연결되고, 상기 제2 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 연결되고,
    상기 제1 및 제2 메모리 다이들은 동일한 멀티 칩 패키지로 구현되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1,2 메모리 다이들의 센터 패드는 각기 재배선 레이어를 통해 다이 에지에서 와이어 본딩되는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 재배선 레이어의 스터브 길이는 1000㎛ 이상인 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항도 상기 제1 메모리 다이에 더 연결되는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제2 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항도 상기 제2 메모리 다이에 더 연결되는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1,2 메모리 다이들은 모바일 DRAM인 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1 터미네이션 저항의 연결은 컨트롤러에서 제공되는 제1 온다이 컨트롤 신호에 응답하여 수행되는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제2 터미네이션 저항의 연결은 컨트롤러에서 제공되는 제2 온다이 컨트롤 신호에 응답하여 수행되는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1 메모리 다이는 상기 컨트롤러의 상부에 적층되어 상기 컨트롤러에 의해 제어되는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제1 메모리 다이는 상기 컨트롤러와 동일 층에 배치되는 반도체 메모리 장치.
  11. 온다이 터미네이션을 위한 제1 터미네이션 저항을 가지는 제1 메모리 다이; 및
    온다이 터미네이션을 위한 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하며,
    상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 동작적으로 연결되고 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 동작적으로 연결되고,
    상기 제2 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 상기 제2 메모리 다이에 동작적으로 연결되고 상기 제1 터미네이션 저항이 상기 제1 메모리 다이에 동작적으로 연결되는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제1,2 메모리 다이들의 센터 패드는 각기 재배선 레이어를 통해 다이 에지에서 공통적으로 와이어 본딩되는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 재배선 레이어의 스터브 길이는 1000㎛ 이상인 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제2 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항도 상기 제2 메모리 다이에 더 연결되는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 제1 메모리 다이는 동일 패키지 내에서 컨트롤러와 동일 층에 배치되어 상기 컨트롤러로부터 어드레스 및 커맨드를 수신하는 반도체 메모리 장치.
  16. 온다이 터미네이션 제어부를 포함하는 제어부; 및
    상기 제어부와 연결되며 제1 터미네이션 저항을 가지는 제1 메모리 다이와, 상기 제어부와 연결되며 제2 터미네이션 저항을 가지며 상기 제1 메모리 다이의 상부에 형성되는 제2 메모리 다이를 포함하는 반도체 메모리 장치를 포함하며,
    상기 반도체 메모리 장치 내의 상기 제1,2 메모리 다이들은 센터 패드 타입을 가지며, 멀티 랭크 구조로 운영되며, 상기 제1 메모리 다이가 억세스될 때 상기 제2 터미네이션 저항이 스터브 영향에 따른 상기 제1 메모리 다이의 억세스에 사용되는 신호들의 신호 완결성을 증가시키기 위해 상기 제2 메모리 다이에 연결되고, 상기 제2 메모리 다이가 억세스될 때 상기 제1 터미네이션 저항이 상기 제2 메모리 다이의 억세스에 사용되는 신호들의 신호 완결성을 증가시키기 위해 상기 제1 메모리 다이에 연결되고,
    상기 제어부, 상기 제1 메모리 다이, 및 상기 제2 메모리 다이는 동일한 멀티 칩 패키지로 구현되는 반도체 시스템.
  17. 제16항에 있어서, 상기 제1,2 메모리 다이들은 저전력 DDR DRAM인 반도체 시스템.
  18. 제16항에 있어서, 상기 제1 터미네이션 저항의 연결은 컨트롤러에서 제공되는 제1 온다이 컨트롤 신호에 응답하여 수행되는 반도체 시스템.
  19. 제18항에 있어서, 상기 제2 터미네이션 저항의 연결은 상기 컨트롤러에서 제공되는 제2 온다이 컨트롤 신호에 응답하여 수행되는 반도체 시스템.
  20. 제18항에 있어서, 상기 제1 메모리 다이는 상기 컨트롤러의 상부에 적층되어 상기 컨트롤러로부터 어드레스, 커맨드, 및 데이터를 수신하는 반도체 시스템.
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KR (1) KR102275812B1 (ko)
CN (1) CN106504782A (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107888180B (zh) * 2016-09-30 2021-06-01 扬智科技股份有限公司 系统芯片及其终端阻抗元件的校正方法
CN117176947A (zh) 2016-10-04 2023-12-05 有限公司B1影像技术研究所 图像编码/解码方法、记录介质和传输比特流的方法
KR20230070062A (ko) 2016-10-04 2023-05-19 주식회사 비원영상기술연구소 영상 데이터 부호화/복호화 방법 및 장치
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10425260B2 (en) * 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10545860B2 (en) * 2017-08-10 2020-01-28 Samsung Electronics Co., Ltd. Intelligent high bandwidth memory appliance
CN107863351B (zh) 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
KR102442620B1 (ko) 2018-01-02 2022-09-13 삼성전자 주식회사 반도체 메모리 패키지
KR102587976B1 (ko) * 2018-02-06 2023-10-12 삼성전자주식회사 반도체 패키지
KR102518849B1 (ko) * 2018-03-07 2023-04-07 에스케이하이닉스 주식회사 메모리 장치
KR102602697B1 (ko) * 2018-05-21 2023-11-16 삼성전자주식회사 베이스 기판을 가지는 전자 장치
US10340261B1 (en) * 2018-05-22 2019-07-02 Micron Technology, Inc. Semiconductor memory device having plural chips connected by hybrid bonding method
US10318464B1 (en) * 2018-06-28 2019-06-11 Montage Technology Co., Ltd. Memory system and method for accessing memory system
KR20200078994A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 터미네이션을 수행하는 반도체 장치 및 이를 포함하는 반도체 시스템
KR20200086137A (ko) * 2019-01-08 2020-07-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102660897B1 (ko) * 2019-01-11 2024-04-24 삼성전자주식회사 멀티 칩 패키지
EP3928318A4 (en) 2019-02-22 2022-10-26 Micron Technology, Inc. STORAGE DEVICE INTERFACE AND METHOD
KR102818456B1 (ko) * 2019-09-23 2025-06-10 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
JP7385419B2 (ja) * 2019-10-15 2023-11-22 ルネサスエレクトロニクス株式会社 半導体装置
CN112783824A (zh) * 2019-11-07 2021-05-11 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
CN115398448A (zh) 2019-12-27 2022-11-25 美光科技公司 神经形态存储器装置和方法
US11635910B2 (en) * 2019-12-30 2023-04-25 Micron Technology, Inc. Memory device interface and method
CN114902332A (zh) 2019-12-31 2022-08-12 美光科技公司 存储器模块多端口缓冲技术
US11069400B1 (en) * 2020-01-20 2021-07-20 Samsung Electronics Co., Ltd. High bandwidth memory and system having the same
KR102791111B1 (ko) * 2020-02-03 2025-04-07 삼성전자주식회사 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법
TWI715486B (zh) * 2020-04-20 2021-01-01 瑞昱半導體股份有限公司 半導體封裝
US11315637B2 (en) * 2020-06-03 2022-04-26 Western Digital Technologies, Inc. Adaptive erase voltage based on temperature
US11456022B2 (en) * 2020-06-30 2022-09-27 Western Digital Technologies, Inc. Distributed grouped terminations for multiple memory integrated circuit systems
JP2022045618A (ja) * 2020-09-09 2022-03-22 キオクシア株式会社 半導体装置
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
CN113316319B (zh) * 2021-05-08 2022-11-11 珠海全志科技股份有限公司 智能设备、可读存储介质、印刷电路板及其使用方法
US12349274B2 (en) * 2021-06-22 2025-07-01 Intel Corporation Low profile SODIMM (small outline dual inline memory module)
US12287712B2 (en) * 2021-12-07 2025-04-29 Rambus Inc. Failover methods and systems in three-dimensional memory device
CN118284939A (zh) 2022-11-02 2024-07-02 长江存储科技有限责任公司 用于集成电路的终端电阻配置
FR3151164A1 (fr) * 2023-07-13 2025-01-17 Faurecia Clarion Electronics Europe Circuit intégré adapté pour le traitement de signaux radio, système de traitement de signaux radio associé et véhicule automobile associé
US20250210097A1 (en) * 2023-12-26 2025-06-26 Nanya Technology Corporation Memory device and method for operating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070263425A1 (en) * 2006-02-08 2007-11-15 Qimonda Ag Memory arrangement

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2943511B2 (ja) 1992-07-29 1999-08-30 日本電気株式会社 半導体装置
KR100389928B1 (ko) * 2001-07-20 2003-07-04 삼성전자주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
US6754132B2 (en) 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
JP4317353B2 (ja) 2001-10-19 2009-08-19 三星電子株式会社 メモリシステムの能動終端抵抗の制御装置及び方法
JP3813562B2 (ja) 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
KR100604843B1 (ko) 2004-03-26 2006-07-31 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
JP2005277338A (ja) 2004-03-26 2005-10-06 Nec Electronics Corp 半導体装置及びその検査方法
JP4202970B2 (ja) 2004-06-10 2008-12-24 株式会社東芝 半導体装置及びその製造方法、半導体装置の欠陥検出方法
US7123047B2 (en) 2004-08-18 2006-10-17 Intel Corporation Dynamic on-die termination management
US20070247185A1 (en) * 2006-03-30 2007-10-25 Hideo Oie Memory system with dynamic termination
US7486104B2 (en) 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
KR100734320B1 (ko) 2006-06-16 2007-07-02 삼성전자주식회사 신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션제어 방법
JP5019573B2 (ja) 2006-10-18 2012-09-05 キヤノン株式会社 メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路
US8159254B2 (en) 2008-02-13 2012-04-17 Infineon Technolgies Ag Crack sensors for semiconductor devices
US7888776B2 (en) 2008-06-30 2011-02-15 Texas Instruments Incorporated Capacitor-based method for determining and characterizing scribe seal integrity and integrity loss
KR20100002856A (ko) * 2008-06-30 2010-01-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 임피던스 교정 회로의레이아웃 방법
KR101606452B1 (ko) * 2009-03-12 2016-03-28 삼성전자주식회사 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법
JP2010281625A (ja) 2009-06-03 2010-12-16 Yamaha Corp 半導体チップの検査方法
TW201113977A (en) 2009-10-02 2011-04-16 Fortune Semiconductor Corp Semiconductor chip, seal-ring structure and the manufacturing process thereof
KR20110051860A (ko) * 2009-11-11 2011-05-18 삼성전자주식회사 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
KR101666192B1 (ko) * 2010-02-02 2016-10-14 삼성전자 주식회사 반도체 칩 및 이를 포함하는 반도체 모듈
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
US8588012B2 (en) 2010-06-17 2013-11-19 Rambus, Inc. Balanced on-die termination
KR20130003551A (ko) * 2011-06-30 2013-01-09 삼성전자주식회사 온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법
US9196321B2 (en) 2013-10-03 2015-11-24 Micron Technology, Inc. On-die termination apparatuses and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070263425A1 (en) * 2006-02-08 2007-11-15 Qimonda Ag Memory arrangement

Also Published As

Publication number Publication date
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