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JP2010281625A - 半導体チップの検査方法 - Google Patents

半導体チップの検査方法 Download PDF

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JP2010281625A JP2009133877A JP2009133877A JP2010281625A JP 2010281625 A JP2010281625 A JP 2010281625A JP 2009133877 A JP2009133877 A JP 2009133877A JP 2009133877 A JP2009133877 A JP 2009133877A JP 2010281625 A JP2010281625 A JP 2010281625A
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Yoshio Fukuda
芳生 福田
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Yamaha Corp
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Abstract

【課題】半導体チップの側部に生じた欠損やクラックによるシールリングのダメージを検出して、半導体チップの信頼性向上を図ることが可能な検査方法を提供する。
【解決手段】半導体基板上に、能動素子及び電極パッドを形成した能動領域Ａと、これを囲むシールリング５を含む環状の周辺領域Ｃとを形成して構成され、さらに周辺領域Ｃのうちシールリング５の外側に、能動領域Ａを囲むと共に両端が隣り合って位置する線状を呈して一端７ａが半導体基板に接地された検査用配線７、及び、この他端に接続された検査用パッド９を形成した半導体チップ１に対し、キャピラリにより電極パッド３とパッケージ１１の接続端子面１３とをボンディングワイヤ１５により電気接続する工程において、キャピラリの先端部から引き出されたボンディングワイヤ１５を検査用パッド９に押し当てることで、キャピラリにより検査用配線７の電気的な導通状態を検出する。
【選択図】図２

Description

この発明は、半導体チップの検査方法に関する。
従来の半導体チップには、例えば特許文献１のように、半導体基板上に回路素子等の能動素子及びこれを外部に接続するための複数の電極パッドが形成された能動領域を有して構成されたものがある。また、この種の半導体チップには、能動領域を囲む周辺領域に能動領域を保護するシールリングを形成して構成されたものもある。
この半導体チップは、例えばシリコンウエハ上に互いに間隔をあけるように能動領域及び周辺領域からなるチップ領域を多数形成し、隣り合うチップ領域の間においてシリコンウエハを切断して個々の半導体チップに個片化する（ダイシング工程）ことで製造される。
また、以上のように製造された半導体チップは、例えば各種パッケージ等に固定されると共にワイヤボンディングによってパッケージ等に電気接続されることで、パッケージに実装される（実装工程）。
特開２００８−１４７５０６号公報
ところで、ダイシング工程や半導体チップをパッケージに固定する工程等、ワイヤボンディングを実施するまでの工程においては、半導体チップの側部にクラックが発生したり、半導体チップの一部が欠損したりすることがある。ここで、半導体チップがシールリングを備える場合には、欠損やクラックが能動領域まで到達していなくてもシールリングにダメージを与えている虞がある。このダメージは、能動領域への水分の浸入を容易にし、長期的に信頼性を低下させる要因となる。
このため、例えばパッケージに実装された半導体チップを樹脂で封止する樹脂封止工程等のように、実装工程よりも後の工程を実施する前に、シールリングのダメージの有無について半導体チップを検査することが求められている。
この発明は、上述した事情に鑑みてなされたものであって、半導体チップの側部に生じた欠損やクラックによるシールリングのダメージを検出して、半導体チップの信頼性向上を図ることができる半導体チップの検査方法を提供することを目的とする。
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の半導体チップの検査方法は、半導体基板上に、能動素子及びこれに電気接続された複数の電極パッドを形成した能動領域と、当該能動領域を囲むシールリングを含む環状の周辺領域とを形成して構成され、さらに、前記周辺領域のうち前記シールリングの内側及び外側の少なくとも一方に、前記能動領域を囲むと共に両端が隣り合って位置する線状を呈して一端が前記半導体基板に接地された検査用配線、及び、当該検査用配線の他端に接続された検査用パッドを形成した半導体チップに対し、当該半導体チップをパッケージ上に固定する固定工程と、キャピラリを用いて前記電極パッドと前記パッケージ上の接続端子面とをボンディングワイヤにより電気接続するワイヤボンディング工程とを順番に実施し、当該ワイヤボンディング工程において、前記キャピラリの先端部から引き出された前記ボンディングワイヤを前記検査用パッドに押し当てることで、前記キャピラリにより前記検査用配線の電気的な導通状態を検出することを特徴とする。
なお、前記キャピラリは、その先端部から導出されるボンディングワイヤの先端と電極パッドや接続端子面との電気的な導通を検出する不着検出機能を備えている。
本発明の検査方法によれば、検査用配線の一端が半導体基板に接地しているため、キャピラリによりボンディングワイヤの先端を電極パッドに押し当てた状態で、キャピラリの不着検出機能を利用することにより、検査用配線の電気的な導通状態を検出することができる。
具体的に説明すれば、キャピラリによりボンディングワイヤを電極パッドに押し当てた状態において、キャピラリの不着検出機能によって検査用配線が電気的に導通していないと判定された場合には、半導体基板の側部に生じた欠損やクラックが検査用配線に到達して切断していると判定することができる。一方、キャピラリの不着検出機能によって検査用配線が電気的に導通していると判定された場合には、少なくとも半導体基板の側部に生じた欠損やクラックが検査用配線に到達していない、すなわち検査用配線は切断されていないと判定することができる。
そして、検査用配線がシールリングの外側に形成されている場合には、検査用配線が断線しているという判定結果に基づいて、欠損やクラックがシールリングにまで到達している虞があると判定することができる。すなわち、シールリングがダメージを受けていない半導体チップ１のみを確実に選別することが可能となる。一方、検査用配線がシールリングの内側に形成されている場合には、検査用配線が断線しているという判定結果に基づいて、シールリングが確実にダメージを受けていると判定することができる。
本発明によれば、ワイヤボンディング工程において、シールリングのダメージの有無について検査することができるため、シールリングがダメージを受けている半導体チップ１がワイヤボンディング工程よりも後の工程に無駄に流出することを防止することができる。したがって、半導体チップ１の信頼性向上を図ることができる。
この発明の一実施形態に係る検査方法の検査対象となる半導体チップを示す概略上面図である。 図１に示す半導体チップとこれを固定するパッケージとをボンディングワイヤにより電気接続した状態を示す概略上面図である。 この発明の他の実施形態に係る検査方法の検査対象となる半導体チップを示す概略上面図である。
以下、図１〜３を参照して本発明の一実施形態に係る半導体チップの検査方法について説明する。図１に示すように、この実施形態において検査対象となる半導体チップ１は、多結晶又は単結晶のシリコンからなる半導体基板上に、能動領域Ａ及びこれを囲む環状の周辺領域Ｃを形成して構成されている。
能動領域Ａは、回路素子等の能動素子、及び、能動素子に電気接続されて能動素子を外部に接続するための複数の電極パッド３を形成した領域である、すなわち、半導体チップ１の電気回路が形成されている領域である。なお、図示例において、複数の電極パッド３は、能動領域Ａの周縁に並べて配されているが、例えば能動領域Ａの周縁よりも内側の任意の位置に配されていてもよい。
周辺領域Ｃには、その周方向にわたって能動領域Ａを囲む環状のシールリング５が形成されている。シールリング５は、水分が半導体チップ１の側部から能動領域Ａに侵入することを防止するものである。
さらに、この周辺領域Ｃのうちシールリング５の外側には、能動領域Ａを囲むと共に両端が隣り合って位置する線状を呈する導電性の検査用配線７が形成されている。検査用配線７の一端７ａは半導体基板に接地されている。また、周辺領域Ｃには、検査用配線７の他端７ｂに接続された検査用パッド９が形成されている。これら検査用配線７の一端７ａと検査用パッド９とは電気的に絶縁されている。なお、検査用配線７及び検査用パッド９は、シールリング５との間に隙間を有するように形成されており、シールリング５に対して電気的に絶縁されている。
以上のように構成される半導体チップ１は、従来と同様に、例えば半導体基板をなすシリコンウエハ上に互いに間隔をあけるように能動領域Ａ及び周辺領域Ｃからなるチップ領域を多数形成し、隣り合うチップ領域の間においてシリコンウエハを切断して個片化することで製造することができる。
そして、本実施形態に係る半導体チップ１の検査方法は、図２に示すように半導体チップ１をパッケージ１１に実装する実装工程において行われる。
すなわち、半導体チップ１をパッケージ１１に実装する際には、はじめにダイボンド材等の接着剤により半導体チップ１をパッケージ１１上に固定し（固定工程）、その後、キャピラリ（不図示）を用いて電極パッド３とパッケージ１１上の接続端子面１３とを金ワイヤや銅ワイヤ等の導電性のボンディングワイヤ１５により電気接続する（ワイヤボンディング工程）。
ワイヤボンディング工程においては、はじめに、キャピラリの先端部から導出されるボンディングワイヤ１５の先端に球状の金属製バンプを形成し、キャピラリにより金属製バンプを電極パッド３に押し当てて接合する（ボールボンディング工程）。次いで、キャピラリの先端部からボンディングワイヤ１５を引き出しながらキャピラリを電極パッド３から接続端子面１３まで移動させ、キャピラリの先端部によりボンディングワイヤ１５の後端を接続端子面１３に押し当ててボンディングワイヤ１５の後端を接合する（ウェッジボンディング工程）。最後に、キャピラリの先端部からボンディングワイヤ１５が引き出されないようにキャピラリを接続端子面１３から離間させることでボンディングワイヤ１５を切断することで、ワイヤボンディング工程が完了する。
以上のように実施されるワイヤボンディング工程において用いるキャピラリは、その先端部から導出されるボンディングワイヤ１５と電極パッド３や接続端子面１３との電気的な導通状態を検出する不着検出機能を備えている。すなわち、不着検出機能は、電極パッド３や接続端子面１３に対するボンディングワイヤ１５の接合状態を検出するものである。したがって、例えばボールボンディング工程やウェッジボンディング工程において、不着検出機能が、ボンディングワイヤ１５と電極パッド３や接続端子面１３との間に電気が流れていないことを検出した場合には、ワイヤボンディング工程が中断される。
このワイヤボンディング工程においては、検査用パッド９及びパッケージ１１上の検査用の接続端子面１３Ａ（以下、検査用端子面１３Ａと呼ぶ。）も、ボンディングワイヤ１５Ａによって電気接続される。すなわち、検査用パッド９に対してボールボンディング工程を実施した後に、検査用端子面１３Ａに対してウェッジボンディング工程を実施する。
そして、半導体チップ１の検査方法は、これら検査用パッド９と検査用端子面１３Ａとをボンディングワイヤ１５で電気接続する際にキャピラリの不着検出機能を利用して実施することができる。すなわち、検査用配線７の一端７ａが半導体基板に接地しているため、検査用パッド９に対してボールボンディング工程を実施する際に、キャピラリによりボンディングワイヤ１５先端の金属製バンプを検査用パッド９に押し当てることで不着検出機能により検査用配線７の電気的な導通状態を検出することができる。
この際、不着検出機能によって検査用配線７が電気的に導通していないと判定された場合には、半導体基板の側部に生じた欠損やクラックが検査用配線７に到達して切断していると判定することができる。なお、このように判定された場合には、欠損やクラックがシールリング５にまで到達している虞があるため、ワイヤボンディング工程を中断すればよい。
一方、不着検出機能によって検査用配線７が電気的に導通していると判定された場合には、少なくとも半導体基板の側部に生じた欠損やクラックが検査用配線７に到達していない、すなわち検査用配線７が切断されていないと判定することができる。したがって、このように判定された場合には、シールリング５に欠損やクラックによるダメージがないと判断できるため、ワイヤボンディング工程を最後まで実施すればよい。
以上説明したように、上記半導体チップ１の検査方法によれば、ワイヤボンディング工程において、シールリング５のダメージの有無について検査することができるため、シールリング５がダメージを受けている半導体チップ１が、パッケージ１１に実装された半導体チップ１を封止する樹脂封止工程等のように、ワイヤボンディング工程よりも後の工程に無駄に流出することを確実に防止することができる。
特に、検査用配線７が断線しているという判定結果に基づいて、欠損やクラックがシールリング５にまで到達している虞があると判定できるため、シールリング５がダメージを受けていない半導体チップ１のみを確実に選別することが可能となる。したがって、半導体チップ１の信頼性向上を図ることができる。
さらに、以上のことを考慮すると、ワイヤボンディング工程においては、最初に検査用パッド９と検査用端子面１３Ａとの電気接続を実施した後に、電極パッド３と接続端子面１３との電気接続を実施することが好ましい。また、上述した検査用パッド９に対してボールボンディング工程を実施することが好ましい。
このようにワイヤボンディングの順番を考慮することで、ワイヤボンディング工程において無駄に使用されるボンディングワイヤ１５の長さを最小限に抑えることができる。
なお、上記実施形態において、検査用配線７の電気的な導通状態の検出は、ボールボンディング工程において行われるとしたが、少なくともキャピラリから引き出されたボンディングワイヤ１５を検査用パッド９に押し当てた状態で実施されればよく、例えばウェッジボンディング工程において実施されてもよい。
また、検査用配線７の電気的な導通状態の検出は、ワイヤボンディング工程において行われることに限らず、例えばワイヤボンディング工程後に検査用端子面１３Ａにプローブを押し当てることで実施してもよい。一般にパッケージ１１の検査用端子面１３Ａの面積は検査用パッド９と比較して大きいため、このタイミングで実施する場合には、検査用配線７の導通状態の検出を容易に行うことができる。また、検査用配線７の電気的な導通状態の検出は、例えばワイヤボンディング工程前の任意のタイミングで実施してもよい。この場合には、検査用パッド９にプローブを押し当てればよい。
さらに、検査用配線７は、シールリング５の外側に配されることに限らず、例えば図３に示すようにシールリング５の内側に配されてもよいし、例えばシールリング５の外側及び内側の両方に配されてもよい。なお、検査用配線７がシールリング５の内側に配されている場合には、検査用配線７が断線しているという判定結果に基づいて、欠損やクラックが確実にシールリング５にまで到達し、シールリング５が確実にダメージを受けていると判定することができる。
また、上記実施形態におけるパッケージ１１には、半導体チップ１を固定する搭載面等の部分、及び、ボンディングワイヤ１５によって半導体チップ１と電気接続される接続端子面１３が形成されていればよい。したがって、パッケージ１１は、例えばセラミック基板のような多層配線基板であってもよいし、リードフレームによって構成されていてもよい。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１…半導体チップ、３…電極パッド、５…シールリング、７…検査用配線、７ａ…一端、７ｂ…他端、９…検査用パッド、１１…パッケージ、１３…接続端子面、１３Ａ…検査用端子面、１５…ボンディングワイヤ、Ａ…能動領域、Ｃ…周辺領域

Claims (1)

  1. 半導体基板上に、能動素子及びこれに電気接続された複数の電極パッドを形成した能動領域と、当該能動領域を囲むシールリングを含む環状の周辺領域とを形成して構成され、さらに、前記周辺領域のうち前記シールリングの内側及び外側の少なくとも一方に、前記能動領域を囲むと共に両端が隣り合って位置する線状を呈して一端が前記半導体基板に接地された検査用配線、及び、当該検査用配線の他端に接続された検査用パッドを形成した半導体チップに対し、
    当該半導体チップをパッケージ上に固定する固定工程と、
    キャピラリを用いて前記電極パッドと前記パッケージ上の接続端子面とをボンディングワイヤにより電気接続するワイヤボンディング工程とを順番に実施し、
    当該ワイヤボンディング工程において、前記キャピラリの先端部から引き出された前記ボンディングワイヤを前記検査用パッドに押し当てることで、前記キャピラリにより前記検査用配線の電気的な導通状態を検出することを特徴とする半導体チップの検査方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100350A (ja) * 2014-11-18 2016-05-30 日亜化学工業株式会社 複合基板並びに発光装置及びその製造方法
US9721644B2 (en) 2015-09-04 2017-08-01 Samsung Electronics Co., Ltd. Semiconductor memory device for improving signal integrity issue in center pad type of stacked chip structure
US9984945B2 (en) 2015-09-01 2018-05-29 Samsung Electronics Co., Ltd. Semiconductor chip
CN110034071A (zh) * 2017-11-30 2019-07-19 联发科技股份有限公司 密封环结构，半导体管芯和侦测半导体管芯上裂缝的方法
CN113782459A (zh) * 2020-06-09 2021-12-10 华邦电子股份有限公司 半导体芯片及用于检测半导体芯片中的边缘裂纹的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5574153A (en) * 1978-11-29 1980-06-04 Chiyou Lsi Gijutsu Kenkyu Kumiai Chip detection method at semiconductor device test
JPS55113338A (en) * 1979-02-21 1980-09-01 Toshiba Corp Wire cut detection in semiconductor wire bonding device
JPS57138150A (en) * 1981-02-20 1982-08-26 Nec Home Electronics Ltd Detection of breaking of wire in wire bonding device
JPS61131540A (ja) * 1984-11-30 1986-06-19 Nec Corp 半導体装置
JPS61148829A (ja) * 1984-12-24 1986-07-07 Toshiba Seiki Kk ワイヤボンデイング方法
JP2000031230A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp 半導体装置
JP2005228854A (ja) * 2004-02-12 2005-08-25 Toshiba Corp 半導体チップおよび半導体チップのテスト方法
JP2005277338A (ja) * 2004-03-26 2005-10-06 Nec Electronics Corp 半導体装置及びその検査方法
JP2008192707A (ja) * 2007-02-01 2008-08-21 Nec Electronics Corp 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5574153A (en) * 1978-11-29 1980-06-04 Chiyou Lsi Gijutsu Kenkyu Kumiai Chip detection method at semiconductor device test
JPS55113338A (en) * 1979-02-21 1980-09-01 Toshiba Corp Wire cut detection in semiconductor wire bonding device
JPS57138150A (en) * 1981-02-20 1982-08-26 Nec Home Electronics Ltd Detection of breaking of wire in wire bonding device
JPS61131540A (ja) * 1984-11-30 1986-06-19 Nec Corp 半導体装置
JPS61148829A (ja) * 1984-12-24 1986-07-07 Toshiba Seiki Kk ワイヤボンデイング方法
JP2000031230A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp 半導体装置
JP2005228854A (ja) * 2004-02-12 2005-08-25 Toshiba Corp 半導体チップおよび半導体チップのテスト方法
JP2005277338A (ja) * 2004-03-26 2005-10-06 Nec Electronics Corp 半導体装置及びその検査方法
JP2008192707A (ja) * 2007-02-01 2008-08-21 Nec Electronics Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100350A (ja) * 2014-11-18 2016-05-30 日亜化学工業株式会社 複合基板並びに発光装置及びその製造方法
US9984945B2 (en) 2015-09-01 2018-05-29 Samsung Electronics Co., Ltd. Semiconductor chip
US9721644B2 (en) 2015-09-04 2017-08-01 Samsung Electronics Co., Ltd. Semiconductor memory device for improving signal integrity issue in center pad type of stacked chip structure
US9830973B2 (en) 2015-09-04 2017-11-28 Samsung Electronics Co., Ltd. Semiconductor memory device for improving signal integrity issue in center pad type of stacked chip structure
CN110034071A (zh) * 2017-11-30 2019-07-19 联发科技股份有限公司 密封环结构，半导体管芯和侦测半导体管芯上裂缝的方法
US10998274B2 (en) 2017-11-30 2021-05-04 Mediatek Inc. Seal ring structure, semiconductor die, and method for detecting cracks on semiconductor die
CN113782459A (zh) * 2020-06-09 2021-12-10 华邦电子股份有限公司 半导体芯片及用于检测半导体芯片中的边缘裂纹的方法
CN113782459B (zh) * 2020-06-09 2024-05-28 华邦电子股份有限公司 半导体芯片的边缘裂纹检测装置及其方法

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