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KR102263765B1 - 반도체 소자, 그의 제조 방법, 및 이를 구비하는 반도체 장치 - Google Patents

반도체 소자, 그의 제조 방법, 및 이를 구비하는 반도체 장치 Download PDF

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KR102263765B1
KR102263765B1 KR1020150049375A KR20150049375A KR102263765B1 KR 102263765 B1 KR102263765 B1 KR 102263765B1 KR 1020150049375 A KR1020150049375 A KR 1020150049375A KR 20150049375 A KR20150049375 A KR 20150049375A KR 102263765 B1 KR102263765 B1 KR 102263765B1
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Abstract

본 발명의 반도체 소자는 기판; 상기 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 대역전압 조절막; 및 상기 게이트 절연막과 상기 대역전압 조절막 사이에 형성된 중간막을 구비하며, 상기 중간막에 발생되는 음의 대역 전압과 상기 기판과 상기 게이트 절연막 사이에 발생되는 양의 대역 전압이 상쇄된다.

Description

반도체 소자, 그의 제조 방법, 및 이를 구비하는 반도체 장치{semiconductor element, method of fabricating the semiconductor, and semiconductor device including the same}
본 발명은 반도체 장치에 관한 것으로, 특히 MOS(Metal Oxide Semiconductor element) 타입 반도체 소자와 그의 제조 방법, 및 이를 구비하는 반도체 장치에 관한 것이다.
MOS 전계 효과 트랜지스터(field effect transistor)에 있어서, 반도체 소자의 지속적인 스케일링(caling)으로 인해 반도체 소자의 노드(node)가 줄어들고 있고, 그에 따라 RMG(Replacement Metal Gate) 공정에서 게이트를 증착할 때 높은 종횡비를 갖는 영역에 게이트 박막을 균일하게 증착하는 것이 요구되고 있다. 하지만, 기존의 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방법으로는 20 [nm] 이하의 노드에서 균일한 박막을 충분히 증착하는데 한계가 있다. 이러한 문제를 해결하기 위해, ALCVD(Atomic Layer Chemical Vapor Deposition) 방법을 통하여 높은 종횡비를 갖는 영역에 다양한 게이트 전극용 금속을 균일하게 증착하는 기술이 개발되고 있다.
인용참증 (한국공개특허 2011-0089872)은 반도체 장치에서 일함수를 실현하는 게이트 전극을 구현하는 기술을 개시하고 있으나, 상기 문제점을 해결하는 방법을 제시하는 것은 아니다.
본 발명은 높은 종횡비를 갖는 영역에 안정적이고 균일한 게이트층이 증착되는 반도체 소자, 그의 제조 방법 및 이를 구비하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는,
기판; 상기 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 대역전압 조절막; 및 상기 게이트 절연막과 상기 대역전압 조절막 사이에 형성된 중간막을 구비하며, 상기 중간막에 발생되는 음의 대역 전압과 상기 기판과 상기 게이트 절연막 사이에 발생되는 양의 대역 전압이 상쇄되는 반도체 소자를 구비한다.
본 발명의 다른 실시예에 따른 반도체 소자는,
기판; 상기 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막의 일부에 오목부가 형성되며, 상기 오목부에 위치한 게이트 절연막의 외측에 형성된 대역전압 조절막; 상기 게이트 절연막과 상기 대역전압 조절막 사이에 형성된 중간막; 및 상기 대역전압 조절막의 외측에 형성되며, 상기 오목부를 채우도록 형성된 금속막을 구비하며, 상기 중간막에 발생되는 음의 대역 전압과 상기 기판과 상기 게이트 절연막 사이에 발생되는 양의 대역 전압이 상쇄된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은,
(a) 기판 위에 게이트 절연막을 형성하는 단계; 및 (b) 상기 게이트 절연막 위에 중간막과 대역전압 조절막을 순차적으로 형성하는 단계를 포함하고, 상기 대역전압 조절막은 음대역 전압 천이(negative flat band voltage shifting) 특징을 갖는 물질로 구성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은,
(a) 기판 위에 게이트 절연막을 형성하는 단계; (b) 상기 절연막의 일부에 오목부를 형성하는 단계; (c) 상기 오목부에 위치한 게이트 절연막의 외측에 중간막과 대역전압 조절막을 순차적으로 형성하는 단계; 및 (d) 상기 대역전압 조절막의 외측에 형성된 오목부를 채우도록 금속막을 형성하는 단계를 포함하고, 상기 대역전압 조절막은 음대역 전압 천이(negative flat band voltage shifting) 특징을 갖는 물질로 구성한다.
본 발명에 따르면, 에르븀을 포함하는 탄화란탄족(란탄족)의 특성을 이용하여 높은 유전상수를 갖는 게이트 절연막 위에서도 낮은 일함수를 갖는 대역전압 조절막을 반도체 소자에 형성할 수 있다. 또한, ALCVD방법을 이용하여 증착된 탄화란탄족(란탄족)은 높은 종횡비를 갖는 영역에 안정적이고 균일하게 증착될 수 있다.
따라서, 반도체 소자 및 이를 구비하는 반도체 장치는 안정적으로 동작하게 된다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는, 첨부도면은 본 발명에 대한 실시예를 제공하고, 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자가 형성된 반도체 장치의 단면도이다.
도 2는 도 1에 도시된 기판 위에 형성된 게이트층의 확대 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자가 형성된 반도체 장치의 단면도이다.
도 4는 도 3에 도시된 기판 위에 형성된 게이트층의 확대 단면도이다.
도 5 내지 도 6은 도 2에 도시된 게이트층의 제조 방법을 순차적으로 도시한 반도체 장치의 단면도들이다.
도 7 내지 도 10은 도 4에 도시된 게이트층의 제조 방법을 순차적으로 도시한 반도체 장치의 단면도들이다.
본 발명은 다양하게 변화될 수 있고, 여러 가지 실시예들을 가질 수 있으며, 이하에서는 특정한 실시예들을 첨부된 도면들을 참조하여 상세히 설명한다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자가 형성된 반도체 장치(100)의 단면도이다. 도 1을 참조하면, 반도체 장치(100)는 기판(105), 반도체 소자(111∼151), 소자 분리막들(161), 및 층간 절연막(171)을 구비한다.
기판(105)은 반도체, 예컨대 고농도의 N형(N+)의 반도체로 구성된다. 기판(105)은 반도체 소자(111∼151)가 만들어 질 수 있는 기초로써 기능할 수 있는 임의의 물질, 예를 들어 실리콘(silicon) 또는 게르마늄(germanium)으로 구성될 수 있다. 기판(105)은 평판 형상으로 형성된다. 기판(105)의 내부에는 반도체 소자(111∼151)에서 발생하는 전자 또는 정공들이 기판(105)의 하부로 이동하는 것을 방지하기 위하여 저 농도의 N형(N-) 에피텍셜층(Epitaxial layer)(도시 안됨)이 형성될 수 있다.
소자 분리막들(161)은 반도체 소자(111∼151)를 둘러싸도록 형성된다. 즉, 소자 분리막들(161)은 소오스 영역(111)과 드레인 영역(121)(121)에 인접하여 형성된다. 소자 분리막들(161)은 인접한 반도체 소자들을 전기적으로 분리시킨다. 소자 분리막들(161)은 인접한 반도체 소자들 사이의 오픈된 영역의 기판(105)에 형성된다. 소자 분리막들(161)은 P형 불순물이 이온 주입된 웰(Well)로 형성될 수 있으며, 누설 전류를 감소시키고, 항복 전압(Break-down Voltage)을 확보하기 위하여 형성된다. 소자 분리막들(161)은 반도체 소자(111∼151)를 주위로부터 전기적으로 분리하는 기능을 갖는다.
층간 절연막(171)은 기판(105) 위에 형성된다. 층간 절연막(171)은 수직적인 면에서 층과 층을 전기적으로 절연시키며, 수평적인 면에서 소자와 소자, 예컨대 반도체 소자들을 전기적으로 절연시킨다.
반도체 소자(111∼151)는 채널들(131)(171), 소오스 영역(111), 소오스 전극(113), 드레인 영역(121), 드레인 전극(123), 게이트층(140), 및 게이트 전극(143)을 구비한다.
소오스 영역(111)과 드레인 영역(121) 사이에 채널들(131)이 형성된다. 채널들(131)은 소오스 영역(111) 및 드레인 영역(121)은 동일한 타입으로 구성된다. 예컨대, 소오스 영역(111)과 드레인 영역(121)이 N형으로 구성되면, 채널들(131)도 N형으로 구성되고, 소오스 영역(111)과 드레인 영역(121)이 P형으로 구성되면 채널들(131)도 P형으로 구성된다. 채널들(131)은 반도체 소자(111∼151)의 전류 경로 즉, 소오스 영역(111)에서 드레인 영역(121)으로, 또는 드레인 영역(121)에서 소오스 영역(111)으로 전자 또는 정공의 이동 경로를 형성한다. 채널들(131)은 반도체 소자(111∼151)의 동작 중에 게이트층(140)의 게이트 절연막(145)을 통하여 전하를 공급받는다.
소오스 영역(111)과 드레인 영역(121)에는 N형 또는 P형 불순물이 주입되어 반도체 소자(111∼151)의 소오스와 드레인 기능을 수행한다. 소오스 영역(111)과 드레인 영역(121)에는 서로 동일한 타입의 불순물이 주입된다.
소오스 영역(111)에는 소오스 전극(113)이 연결되고, 소오스 전극(113)을 통하여 소오스 영역(111)은 외부 장치와 전기적으로 연결된다.
드레인 영역(121)에는 드레인 전극(123)이 연결되고, 드레인 전극(123)을 통하여 드레인 영역(121)은 외부 장치와 전기적으로 연결된다.
소오스 전극(113)과 드레인 전극(123)은 각각 소오스 접합부(112)와 드레인 접합부(122)를 통하여 소오스 영역(111)및 드레인 영역(121)에 접합된다.
게이트층(140)은 기판(105) 위에 형성되며, 채널들(131) 사이의 영역을 덮도록 형성된다. 게이트층(140)에 대해서는 도 2를 통하여 상세히 설명하기로 한다.
게이트층(140)의 측면에는 사이드 월(side wall)들(151)이 형성되어 있다. 사이드 월들(151)은 게이트층(140)을 보호한다. 예컨대, 사이드 월들(151)은 층간 절연막(171)을 통해서 게이트층(140)으로 전하가 유입 또는 유출되는 것을 방지하거나 게이트층(140)을 정해진 위치에 고정적으로 유지시킨다.
게이트층(140)에 게이트 전극(143)이 연결되고, 게이트 전극(143)을 통하여 게이트층(140)은 외부 장치와 전기적으로 연결된다.
소오스 전극(113), 드레인 전극(123) 및 게이트 전극(143)은 알루미늄과 같은 도전성 메탈로 형성된다.
도 2는 도 1에 도시된 기판(105) 위에 형성된 게이트층(140)의 확대 단면도이다. 도 2를 참조하면, 게이트층(140)은 게이트 절연막(145), 중간막(147), 및 대역전압(flat band voltage) 조절막(146)을 구비한다.
게이트 절연막(145)은 기판(105) 위에 형성된다. 게이트 절연막(145)은 산화막으로 형성될 수 있다. 상기 산화막은 고 유전상수(high-k)를 갖는 산화막으로 구성되는 것이 바람직하다. 고 유전상수를 갖는 산화막은 hafnium oxide, hafnium silicon oxide, Lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, titanium oxide, tantalum oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate 등을 포함한다. 여기에서, 게이트 절연막(145)의 재료로써, 고 유전상수를 갖는 물질들을 예로 들었지만, 게이트 절연막(145)은 게이트 누설전류를 감소시키는 역할을 하는 다른 재료로 구성될 수도 있다.
게이트 절연막(145) 위에 중간막(147)이 형성되고, 중간막(147) 위에 대역전압 조절막(146)이 형성된다. 대역전압 조절막(146)은 탄화에르븀(란탄 계열)으로 구성된다. 따라서, 대역전압 조절막(146)은 낮은 일함수, 예컨대, 3.9 [eV] 내지 4.3 [eV]의 일함수를 갖는다. 즉, 탄화에르븀(란탄족)으로 구성된 대역전압 조절막(146)은 고 유전상수를 갖는 게이트 절연막(145) 위에서도 낮은 일함수를 가질 수 있다. 대역전압 조절막(146)은 NMOS 트랜지스터의 게이트 전극용 일함수를 가지기에 충분한 두께를 갖는다.
중간막(147)은 대역전압 조절막(146)에 의해 형성된다. 따라서, 중간막(147)도 란탄 계열의 산화막으로 구성된다. 이와 같이, 중간막(147)은 란탄 계열의 산화막으로 구성되기 때문에 음대역 전압 천이 (negative flat band shifting) 특징을 가지고 있다.
상술한 바와 같이, 고 유전상수를 갖는 게이트 절연막(145) 위에 낮은 일함수를 갖는 대역전압 조절막(146)을 형성함으로써, 게이트 절연막(145)과 대역전압 조절막(146) 사이의 중간막(147)은 음대역 전압 천이 특징을 가지게 된다. 기판(105)과 고 유전상수를 갖는 게이트 절연막(145) 사이에서 발생하는 다이폴(dipole)로 인하여 기판(105)과 게이트 절연막(145) 사이에는 양대역 전압이 발생한다. 따라서, 상기 음대역 전압과 양대역 전압이 서로 상쇄되어 대역전압 조절막(146)의 일함수가 낮아지는 효과를 갖는다. 그 결과, 반도체 소자(111∼151)는 안정적으로 동작하게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자(111∼151)가 형성된 반도체 장치(200)의 단면도이고, 도 4는 도 3에 도시된 기판(105) 위에 형성된 게이트층(240)의 확대 단면도이다. 도 3 및 도 4에 도시된 반도체 장치(200)에 있어서, 도 1 및 도 2에 도시된 반도체 장치(100)와 동일한 구성 소자들에 대해서는 동일한 참조번호들이 붙여지고, 그에 대한 중복 설명은 생략하기로 한다.
도 4를 참조하면, 게이트층(240)은 제1 게이트 절연막(241), 제2 게이트 절연막(242), 중간막(244), 대역전압(flat band voltage) 조절막(243) 및 금속막(245)을 구비한다.
제1 게이트 절연막(241)은 기판(105) 위에 형성되고, 제2 게이트 절연막(242)은 제1 게이트 절연막(241)의 내측에 형성된다. 제1 및 제2 게이트 절연막들(241,242)은 산화막으로 형성될 수 있다. 제1 및 제2 게이트 절연막들(241,242)은 고 유전상수(high-k)를 갖는 산화막으로 구성되는 것이 바람직하다. 고 유전상수를 갖는 산화막은 hafnium oxide, hafnium silicon oxide, Lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, titanium oxide, tantalum oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate등을 포함한다. 여기에서, 제1 및 제2 게이트 절연막들(241,242)의 재료로써, 고 유전상수를 갖는 물질들을 예로 들었지만, 제1 및 제2 게이트 절연막들(241,242)은 게이트 누설전류를 감소시키는 역할을 하는 다른 재료로 구성될 수도 있다. 제1 게이트 절연막(241)과 제2 게이트 절연막(242)은 하나의 절연막으로 접합될 수 있거나 하나의 절연막으로 구성될 수 있다.
제2 게이트 절연막(242)의 내측에 중간막(244)이 형성되고, 중간막(244)의 내측에 대역전압 조절막(243)이 형성된다. 대역전압 조절막(243)은 탄화에르븀(란탄 계열)으로 구성된다. 따라서, 대역전압 조절막(243)은 낮은 일함수, 예컨대, 3.9 [eV] 내지 4.3 [eV]의 일함수를 갖는다. 즉, 탄화에르븀(란탄족)으로 구성된 대역전압 조절막(243)은 고 유전상수를 갖는 제2 게이트 절연막(242) 위에서도 낮은 일함수를 가질 수 있다. 대역전압 조절막(243)은 NMOS 트랜지스터의 게이트 전극용 일함수를 가지기에 충분한 두께를 갖는다.
중간막(244)은 대역전압 조절막(243)에 의해 형성된다. 따라서, 중간막(244)도 란탄 계열의 산화막으로 구성된다. 이와 같이, 중간막(244)은 란탄 계열의 산화막으로 구성되기 때문에 음대역 전압 천이 (negative flat band shifting) 특징을 가지고 있다.
대역전압 조절막(243)의 내측에 금속막(245)이 형성된다. 금속막(245)은 도전성을 가지며, 저항성이 낮은 금속, 예컨대, titanium nitride, tungsten, titanium, aluminum, tantalum, tantalum nitride, cobalt, copper, nickel 계열 등으로 구성된다.
상술한 바와 같이, 고 유전상수를 갖는 제2 게이트 절연막(242)의 내측에 낮은 일함수를 갖는 대역전압 조절막(243)을 형성함으로써, 제2 게이트 절연막(242)과 대역전압 조절막(243) 사이의 중간막(244)은 음대역 전압 천이 특징을 가지게 된다. 기판(105)과 고 유전상수를 갖는 제2 게이트 절연막(242) 사이에서 발생하는 다이폴(dipole)로 인하여 기판(105)과 제2 게이트 절연막(242) 사이에는 양대역 전압이 발생한다. 따라서, 상기 음대역 전압과 양대역 전압이 서로 상쇄되어 대역전압 조절막(243)의 일함수가 낮아지는 효과를 갖는다. 그 결과, 반도체 소자는 안정적으로 동작하게 된다.
도 5 내지 도 6은 도 2에 도시된 게이트층의 제조 방법을 순차적으로 도시한 반도체 장치(100)의 단면도들이다.
도 5를 참조하면, 기판(105) 위에 게이트 절연막(145)을 형성한다. 게이트 절연막(145)은 고 유전상수를 갖는 산화막으로 형성될 수 있다. 게이트 절연막(145)은 ALCVD(atomic layer chemical vapor deposition) 방법을 사용하여 기판(105)상에 형성 될 수 있다. 게이트 절연막(145)을 형성하기 위하여, 기판(105)이 소정의 온도로 유지되는 동안, 금속 산화물 전구체 (예를 들면, 금속 염화물) 및 증기가 교대로 소정의 압력에서 작동되는 CVD(chemical vapor deposition) 반응기(reactor)로 소정의 유량 공급된다. 상기 CVD 반응기는 게이트 절연막(145)을 소정의 두께로 형성하도록 충분히 길게 동작되는 것이 바람직하다.
이와 같이, ALCVD방법을 이용하여 높은 종횡비를 갖는 영역에 안정적이고 균일한 게이트 절연막(145)을 증착할 수 있다.
도 6을 참조하면, 게이트 절연막(145) 위에 대역전압 조절막(146)을 형성한다. 대역전압 조절막(146)은 게이트 절연막(145) 위에 탄화에르븀(란탄족)을 증착함으로써 형성될 수 있다. 탄화에르븀을 증착하는 방법으로써, 챔버(도시 안됨) 내에 기판(105)을 장착하고, 상기 챔버 내의 온도를 소정 온도로 유지하면서, 에르븀(란탄족)을 함유하는 전구체와 탄소를 함유하는 전구체를 번갈아 가며 소정의 펄스 시간 동안 CVD 반응기로 반응을 시키거나, 에르븀(란탄족)과 탄소를 모두 포함하는 전구체를 이용하여 CVD 반응기로 증착 방법을 실행한다. CVD 반응기의 작동 시간과 탄소를 함유한 전구체와, 에르븀(란탄족)을 함유한 전구체의 펄스 시간은 기판(105) 위에 원하는 두께와 조성비에 따른 원하는 일함수에 의해 정해진다. 에르븀 함유 전구 물질과 탄소 함유 전구 물질의 노출 시간과 CVD 반응기의 작동 시간은 탄화에르븀(란탄족) 층이 원하는 두께와 일함수를 가질 수 있도록 충분한 시간동안 진행된다.
상기 탄소 함유 전구체는 트리메틸 알루미늄(trimethylaluminum) 또는 triethylboron을 포함하는 계열 또는 그 복합체를 포함 할 수 있다. 에르븀(란탄족) 함유 전구체는 사염화 에르븀(란탄족)으로서, 얼븀 할라이드를 포함할 수 있다. 또한 에르븀(란탄족)과 탄소를 동시에 포함하는 전구체로서 Tris(isopropyl-cyclopentadienyl) erbium, Tris(butylcyclopentadienyl) erbium 또는 Tris-(cyclopentadienyl) erbium 같은 cyclopentadienyl 계열을 포함할 수 있다. 전구체 노출 시간은 전구체가 갖는 정해진 온도의 증기압에 따라 영향을 받으며, 전구체가 표면과 충분히 반응(Surface limited reaction 혹은 그 이상의 시간)할 수 있는 충분한 시간 동안 전구체 노출이 필요하다.
기판(105)의 온도는 바람직하게는 약 200℃에서 600℃ 사이에서 유지되어야 하며, 최적의 기판(105) 온도는 에르븀(란탄족) 이나 탄소를 함유하고 있는 전구체의 최적의 펄스 시간과 같이 전구체의 종류에 의존할 수 있다. 많은 응용에서, 전구체가 표면에서 응축(Condensation)되거나 증착되기에 충분한 열에너지 이상의 온도와, 분해(Decomposition)되거나 기판(105) 표면에서 탈착(Desorption)되지 않는 온도 이하의 안정적인 공정 온도 내에서 증착이 진행된다. 기판(105)은 CVD반응기 내에서 발생되는 플라즈마(Plasma)에 의한 플라즈마 에너지를 이용하여 더 낮은 온도에서 증착될 수도 있다.
본 발명의 방법으로 Tris(isopropylcyclopentadienyl) erbium 전구체를 이용하여 낮은 일함수를 갖는 탄화에르븀(란탄족)을 증착하기 위해서, 전술한 바와 같이, 에르븀과(란탄족) 탄소를 모두 함유하고 있는 전구체 (예를 들면, Tris(isopropyl-cyclopentadienyl) erbium)의 증기압을 고려하여 증착하기 충분한 증기압을 갖는 온도로 전구체를 가열하는 상태에서 전구체를 이용하여 안정적인 박막을 증착할 수 있는 충분한 시간 동안 CVD 반응기로 주입한다.
대역전압 조절막(146)이 NMOS 게이트 전극용 일함수를 가질 수 있도록 충분히 두꺼워야 한다. 충분히 두꺼운 대역전압 조절막(146)을 증착하기 위한 최소의 증착 사이클(매 사이클은 Tris(isopropyl-cyclopentadienyl) erbium 노출, 비활성기체로 부산물 제거, 플라즈마 처리, 비활성기체로 부산물 제거를 포함.)을 수행한다.
상기 챔버 내에 상기 전구체 혹은 반응 물질을 주입한 뒤에 다음 전구체 혹은 반응 물질을 주입하기 전 반응하여 생긴 잔여 물질(by-product)을 제거하여 안정적인 박막을 얻기 위해 상기 잔여 물질이 충분히 제거될 수 있는 시간 동안 잔여물질 제거(Purge)를 진행하여 CVD 반응기의 내부를 비워준다.
게이트 절연막(145) 위에 증착된 탄화에르븀(란탄족)은 증착됨과 동시에 게이트 절연막(145)과 대역전압 조절막(146) 사이에 중간막(147)이 형성된다.
그러나, 대역전압 조절막(146)이 형성된 후에 상기 중간막(147)이 형성되지 않을 경우에, 열처리 공정을 실행하여 중간막(147)을 형성하기도 한다.
도 7 내지 도 10은 도 4에 도시된 게이트층의 제조 방법을 순차적으로 도시한 반도체 장치의 단면도들이다.
도 7을 참조하면, 기판(105) 위에 절연막을 형성하고, 상기 절연막을 패터닝 및 에칭하여 오목부를 형성한다. 따라서, 도 7과 같이, 중앙부에 오목부(230)가 형성된 제1 게이트 절연막(241)이 형성된다. 구체적으로, 상기 절연막 위에 포토레지스트막(photoresist film)(도시 안됨)을 형성하고, 상기 포토레지스트막을 패터닝(patterning)한다. 상기 패터닝 공정은, 상기 포토레지스트층에 특정한 패턴을 형성하고, 마스크(도시 안됨)를 이용한 노광 공정 및 현상 공정을 순차적으로 진행함으로써 이루어진다. 이어서, 상기 특정한 패턴에 따라 상기 절연막을 에칭(etching)한 다음 상기 포토레지스트층을 제거한다. 그 결과, 도 8에 도시된 바와 같이, 오목부(230)가 형성된다.
도 8을 참조하면, 제1 게이트 절연막(241) 위에 제2 게이트 절연막(242)을 형성한다.
도 9를 참조하면, 제2 게이트 절연막(242) 위에 대역전압 조절막(243)을 형성한다. 대역전압 조절막(243)은 제2 게이트 절연막(242) 위에 탄화에르븀(란탄족)을 증착함으로써 형성될 수 있다. 탄화에르븀을 증착하는 방법으로써, 챔버(도시 안됨) 내에 기판(105)을 장착하고, 상기 챔버 내의 온도를 소정 온도로 유지하면서, 에르븀(란탄족)을 함유하는 전구체와 탄소를 함유하는 전구체를 번갈아 가며 소정의 펄스 시간 동안 CVD 반응기로 반응을 시키거나, 에르븀(란탄족)과 탄소를 모두 포함하는 전구체를 이용하여 CVD 반응기로 증착 방법을 실행한다. 반응기의 작동 시간과 탄소를 함유한 전구체와, 에르븀(란탄족)을 함유한 전구체의 펄스 시간은 기판(105) 위에 원하는 두께와 조성비에 따른 원하는 일함수에 의해 정해진다. 에르븀 함유 전구 물질과 탄소 함유 전구 물질의 노출 시간과 CVD 반응기의 작동 시간은 탄화에르븀(란탄족) 층이 원하는 두께와 일함수를 가질 수 있도록 충분한 시간동안 진행된다.
탄소 함유 전구체는 트리메틸 알루미늄(trimethylaluminum) 또는 triethylboron을 포함하는 계열 또는 그 복합체를 포함할 수 있다. 에르븀(란탄족) 함유 전구체는 사염화 에르븀(란탄족)으로서, 얼븀 할라이드를 포함 할 수 있다. 또한 에르븀(란탄족)과 탄소를 동시에 포함하는 전구체로서 Tris(isopropyl-cyclopentadienyl) erbium, Tris(butylcyclopentadienyl) erbium 또는 Tris-(cyclopentadienyl) erbium 같은 cyclopentadienyl 계열을 포함할 수 있다. 전구체 노출 시간은 전구체가 갖는 정해진 온도의 증기압에 따라 영향을 받으며, 전구체가 표면과 충분히 반응(Surface limited reaction 혹은 그 이상의 시간)할 수 있는 충분한 시간 동안 전구체 노출이 필요하다.
기판(105)의 온도는 바람직하게는 약 200℃에서 600℃ 사이에서 유지되어야 하며, 최적의 기판(105) 온도는 에르븀(란탄족) 이나 탄소를 함유하고 있는 전구체의 최적의 펄스 시간과 같이 전구체의 종류에 의존할 수 있다. 많은 응용에서, 전구체가 표면에서 응축(Condensation)되거나 증착되기에 충분한 열에너지 이상의 온도와, 분해(Decomposition)되거나 기판(105) 표면에서 탈착(Desorption)되지 않는 온도 이하의 안정적인 공정 온도 내에서 증착이 진행된다. 기판(105)은 CVD반응기 내에서 발생되는 플라즈마(Plasma)에 의한 플라즈마 에너지를 이용하여 더 낮은 온도에서 증착될 수도 있다.
본 발명의 방법으로 Tris(isopropylcyclopentadienyl) erbium 전구체를 이용하여 낮은 일함수를 갖는 탄화에르븀(란탄족)을 증착하기 위해서, 전술한 바와 같이, 에르븀과(란탄족) 탄소를 모두 함유하고 있는 전구체 (예를 들면, Tris(isopropyl-cyclopentadienyl) erbium)의 증기압을 고려하여 증착하기 충분한 증기압을 갖는 온도로 전구체를 가열하는 상태에서 전구체를 이용하여 안정적인 박막을 증착할 수 있는 충분한 시간 동안 CVD 반응기로 주입한다.
대역전압 조절막(243)이 NMOS 게이트 전극용 일함수를 가질 수 있도록 충분히 두꺼워야 한다. 충분히 두꺼운 대역전압 조절막(243)을 증착하기 위한 최소의 증착 사이클(매 사이클은 Tris(isopropyl-cyclopentadienyl) erbium 노출, 비활성기체로 부산물 제거, 플라즈마 처리, 비활성기체로 부산물 제거를 포함)을 수행한다.
상기 챔버 내에 상기 전구체 혹은 반응 물질을 주입한 뒤에 다음 전구체 혹은 반응 물질을 주입하기 전 반응하여 생긴 잔여 물질(by-product)을 제거하여 안정적인 박막을 얻기 위해 상기 잔여 물질이 충분히 제거될 수 있는 시간 동안 잔여물질 제거(Purge)를 진행하여 CVD 반응기의 내부를 비워준다.
제2 게이트 절연막(242) 위에 증착된 탄화에르븀(란탄족)은 증착됨과 동시에 제2 게이트 절연막(242)과 대역전압 조절막(243) 사이에 중간막(244)이 형성된다.
그러나, 대역전압 조절막(243)이 형성된 후에 상기 중간막(244)이 형성되지 않을 경우에, 열처리 공정을 실행하여 중간막(244)을 형성하기도 한다.
도 10을 참조하면, 대역전압 조절막(243) 위에 금속막(245a)을 형성한다. 이 때, 오목부(230)가 모두 채워지도록 금속막(245a)을 형성한다. 금속막(245)은 낮은 저항을 가지며, titanium nitride, tungsten, titanium, aluminum, tantalum, tantalum nitride, cobalt, copper, nickel 계열 등으로 구성될 수 있다.
이 후에, 제1 게이트 절연막(241a) 위에 형성된 부분들(수평적으로 볼 때)(245b)을 제거함으로써, 도 4와 같이 게이트층(240)이 형성된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명에 기재된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의해서 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성되고, 란탄 계열 기반의 물질을 포함하는 대역전압 조절막; 및
    상기 게이트 절연막과 상기 대역전압 조절막 사이에 형성되고, 란탄 계열의 산화막을 포함하는 중간막을 구비하며,
    상기 중간막에 발생되는 음의 대역 전압과 상기 기판과 상기 게이트 절연막 사이에 발생되는 양의 대역 전압이 상쇄되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 절연막은 산화막을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 대역전압 조절막은 탄화에르븀(란탄족)을 포함하는 반도체 소자.
  4. 삭제
  5. 기판;
    상기 기판 위에 형성되고 오목부 영역을 가지는 게이트 절연막;
    상기 오목부 영역에서 게이트 절연막의 위에 형성된 형성되고, 탄화에르븀(란탄족)을 포함하는 대역전압 조절막;
    상기 게이트 절연막과 상기 대역전압 조절막 사이에 형성된 중간막; 및
    상기 대역전압 조절막의 위에 형성되며, 상기 오목부 영역을 채우는 금속막을 구비하며,
    상기 중간막에 발생되는 음의 대역 전압과 상기 기판과 상기 게이트 절연막 사이에 발생되는 양의 대역 전압이 상쇄되는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 절연막은 산화막을 포함하는 반도체 소자.
  7. 삭제
  8. 제5항에 있어서,
    상기 중간막은 란탄 계열의 산화막을 포함하는 반도체 소자.
  9. (a) 기판 위에 게이트 절연막을 형성하는 단계; 및
    (b) 상기 게이트 절연막 위에 중간막과 대역전압 조절막을 순차적으로 형성하는 단계를 포함하고,
    상기 대역전압 조절막은 음대역 전압 천이(negative flat band voltage shifting) 특징을 갖는 물질을 포함하며,
    상기 대역전압 조절막을 형성하는 단계는,
    상기 기판을 CVD 반응기에 배치하는 단계; 및
    에르븀을 함유하는 전구체와 탄소를 함유하는 전구체를 교대로 상기 CVD 반응기에 주입하여 상기 기판 위에 탄화에르븀을 증착시키는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 중간막은 상기 대역전압 조절막을 형성함과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 삭제
  13. (a) 기판 위에 게이트 절연막을 형성하는 단계;
    (b) 상기 절연막에 오목부를 형성하는 단계;
    (c) 상기 오목부에서 게이트 절연막의 위에 중간막과 대역전압 조절막을 순차적으로 형성하는 단계; 및
    (d) 상기 오목부를 채우고 상기 대역전압 조절막 위에 제공되는 금속막을 형성하는 단계;를 포함하고,
    상기 대역전압 조절막은 음대역 전압 천이(negative flat band voltage shifting) 특징을 갖는 물질을 포함하며,
    상기 대역전압 조절막을 형성하는 단계는,
    상기 기판을 CVD 반응기에 배치하는 단계; 및
    에르븀을 함유하는 전구체와 탄소를 함유하는 전구체를 교대로 상기 CVD 반응기에 주입하여 상기 기판 위에 탄화에르븀을 증착시키는 단계;
    포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 중간막은 상기 대역전압 조절막을 형성함과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 삭제
  17. 제1항에 기재된 반도체 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제9항의 방법으로 제조하는 것을 특징으로 하는 반도체 장치.
  19. 제5항에 기재된 반도체 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제13항의 방법으로 제조하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019132903A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Stable gate dielectrics on high mobility channel devices
TW202233884A (zh) * 2020-12-14 2022-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成臨限電壓控制用之結構的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442332B2 (ja) * 2009-06-26 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101178826B1 (ko) 2009-07-29 2012-09-03 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20120088058A (ko) 2010-11-15 2012-08-08 삼성전자주식회사 금속 알루미늄 질화물을 이용한 반도체 소자의 제조 방법
KR20140121634A (ko) 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8912085B1 (en) * 2013-09-04 2014-12-16 Globalfoundries Inc. Method and apparatus for adjusting threshold voltage in a replacement metal gate integration
US9012319B1 (en) * 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products

Patent Citations (1)

* Cited by examiner, † Cited by third party
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