[go: up one dir, main page]

KR102241303B1 - Soi웨이퍼의 제조방법 - Google Patents

Soi웨이퍼의 제조방법 Download PDF

Info

Publication number
KR102241303B1
KR102241303B1 KR1020167035257A KR20167035257A KR102241303B1 KR 102241303 B1 KR102241303 B1 KR 102241303B1 KR 1020167035257 A KR1020167035257 A KR 1020167035257A KR 20167035257 A KR20167035257 A KR 20167035257A KR 102241303 B1 KR102241303 B1 KR 102241303B1
Authority
KR
South Korea
Prior art keywords
soi
wafer
film thickness
soi layer
cleaning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020167035257A
Other languages
English (en)
Other versions
KR20170018336A (ko
Inventor
히로지 아가
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20170018336A publication Critical patent/KR20170018336A/ko
Application granted granted Critical
Publication of KR102241303B1 publication Critical patent/KR102241303B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67057—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing with the semiconductor substrates being dipped in baths or vessels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H01L27/12—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Weting (AREA)

Abstract

본 발명은, (a)산화성 가스 분위기하에서 열처리를 행하여, SOI웨이퍼의 SOI층의 표면에 열산화막을 형성하는 공정, (b)열산화막을 형성한 후의 SOI층의 막두께를 측정하는 공정, (c)SOI층의 에칭량을 공정(b)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 배치식 세정에 의한 에칭후의 SOI층의 막두께를 타겟값보다 두껍게 조정하는 배치식 세정공정, (d)배치식 세정공정후의 SOI층의 막두께를 측정하는 공정, (e)SOI층의 에칭량을 공정(d)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 매엽식 세정에 의한 에칭후의 SOI층의 막두께를 타겟값으로 조정하는 매엽식 세정공정을 갖고, 공정(b)의 전 또는 후에, 공정(a)에서 형성한 열산화막을 제거하는 SOI웨이퍼의 제조방법이다. 이에 따라, SOI층의 막두께 균일성이 우수한 SOI웨이퍼를 제조할 수 있는 SOI웨이퍼의 제조방법이 제공된다.

Description

SOI웨이퍼의 제조방법{METHOD FOR MANUFACTURING SOI WAFER}
본 발명은, SOI웨이퍼의 제조방법에 관한 것으로, 특히, FDSOI(Fully Depleted Silicon-On-Insulator: 완전공핍형(完全空乏型) SOI)라 불리우며, 매우 높은 SOI층 막두께의 균일성이 요구되는 SOI웨이퍼의 제조방법에 관한 것이다.
종래, SOI층을 박막화하는 방법 중 하나로서, SOI웨이퍼를 배치식 열처리로에서 열처리하고, SOI표면의 Si를 산화에 의해 산화막으로 변질시킨 후에, 산화막을 제거하는 방법이 행해져 왔다.
이 방법에 의해, SOI막두께(SOI층의 막두께)를 정도(精度) 좋게 목적으로 하는 값(타겟값)으로 박막화하려면, 산화막두께가 목표값이 되도록 정확하게 제어하는 것이 필요해진다. 그러나, 산화시간중의 대기압의 변동에 의해 산화레이트가 변화하므로, 실제로 열처리에 의해 성장하는 산화막의 두께를 정확하게 제어하는 것은 매우 곤란하다. 이로 인해, 산화에 의한 박막화를 행하는 경우에는, 박막화후의 SOI막두께가 목적으로 하는 값보다 약간 두꺼워지도록 산화에 의한 박막화를 행하고, 그 후, 별도, 에칭에 의한 박막화에 의해 목적으로 하는 값이 되도록 에칭시간을 제어하는 방법을 취했었다.
이 2단계의 박막화의 방법으로는, 예를 들어, 특허문헌 1에 개시되어 있는 바와 같이, 산화후의 산화막을 제거한 후에 SOI층의 막두께를 측정하고, 그 값을 기초로 다음 단계의 에칭공정의 절삭량(取り代)을 설정하는 방법을 취했었다.
또한, 산화+에칭에 의한 상기 2단의 박막화 공정에 있어서, 상기 공정을 단축하는 방법으로서, 산화후에 산화막이 부착된 그대로, SOI층의 막두께를 측정하고, 측정한 SOI의 값을 기초로, 산화막제거와 에칭+세정공정을 세정의 동일 배치처리로 행하는 방법이 제안되어 있다(특허문헌 2).
일본 특개2007-266059호 공보 일본 특개2010-92909호 공보
그러나, 이러한 방법에 의해 SOI층의 막두께를 고정도(高精度)로 제어하고자 해도, 배치식 열처리 등의 열처리로 발생한 산화막의 두께의 불균일이나, 에칭(배치식 세정 등의 세정)에 의한 절삭량 불균일(SOI층의 에칭량의 불균일)에 의해, 동일 배치내에서 처리된 복수의 SOI웨이퍼에 있어서, 막두께 불균일(SOI막두께의 불균일)이 발생한다.
도 5는, 1배치 25매의 SOI웨이퍼에 대하여, SC1세정액(암모니아수와 과산화수소수의 혼합수용액)으로 SOI층을 14.5nm 정도 두께가 감소하는 배치식 세정(에칭)을 행했을 때의 세정카세트내의 슬롯위치와, SOI층(Si)의 절삭량의 면내평균값의 관계를 나타내고 있으며, 배치내의 절삭량 불균일이 P-V(Peak to Valley)값(최대값에서 최소값을 뺀 값)으로 0.61nm가 되어 있는 것을 나타내고 있다.
도 6은, 1배치 100매의 SOI웨이퍼를 배치식 열처리로에서 열산화했을 때의 노내 위치와 형성된 산화막두께(면내평균값)의 관계를 나타내고 있다.
도 6에 나타낸 바와 같은 배치식 열처리로 발생한 면내평균값의 막두께 불균일은, 도 5에 나타낸 바와 같이, 배치식 세정만으로 SOI층의 에칭을 행하는 경우에는, 제어·수정할 수 없다. 특히, FDSOI웨이퍼에는, 고정도의 막두께 균일성, 예를 들어, SOI막두께의 불균일을, 전점(全点)(전체 웨이퍼의 전체 측정점)에서, 타겟값±0.5nm 이내로 억제하는 것이 요구되고 있으나, 배치식 세정만으로는 이 요구를 만족시킬 수 없었다. 또한, 산화후로부터 타겟값까지의 조정 절삭량(에칭에 의한 절삭량), 즉 최종단의 막두께 조정 절삭량이 많아서, 타겟값으로부터의 이탈(ずれ)도 커지는 경향이 있었다.
한편, 매엽식의 세정기(예를 들어, 일본 특개2000-31071호 공보의 도 2에 나타낸 스핀세정기)에 의한 SOI막두께 조정에서는, 배치내의 막두께 불균일을 웨이퍼 단위에서는 수정할 수 있지만, 약액(藥液)노즐부에서 약액의 온도가 커지는 등, 배치식 세정기보다 웨이퍼면내의 절삭량 불균일이 크고, 매엽식의 세정(에칭)만으로 막두께 조정을 행하면, 웨이퍼면내의 막두께 레인지(Range(P-V값))의 악화에 의해, 전체 측정점에서 ±0.5nm 이하를 만족시키는 것이 불가능하였다. 또한, 산화후로부터 타겟값까지의 최종단의 막두께 조정 절삭량은 배치식 세정기뿐인 경우와 마찬가지로 많아지기 때문에, 타겟값으로부터의 이탈도 커지는 경향이 있었다.
도 7은, 복수매의 SOI웨이퍼를 배치식 세정기와 매엽식 세정기에 의해 SC1세정을 행하고, SC1절삭량의 면내평균값과, 면내의 절삭량 레인지(P-V값)를 비교한 결과를 나타낸 도면이다. 도 7에 나타낸 바와 같이, 면내의 절삭량 레인지는 배치식 세정기에 비해 매엽식 세정기가 크고, 게다가, 매엽식 세정기는, SC1절삭량이 증가함에 따라서 절삭량 레인지도 증가하는 경향이 있는 것을 알게 되었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, SOI층의 막두께 균일성이 우수한 SOI웨이퍼를 제조할 수 있는 SOI웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는, 절연층상에 SOI층이 형성된 SOI웨이퍼의 상기 SOI층을 소정의 두께까지 감소시키고, 상기 SOI층의 막두께를 타겟값으로 하는 SOI웨이퍼의 제조방법으로서, 적어도,
(a)산화성 가스 분위기하에서 열처리를 행하여, 상기 SOI층의 표면에 열산화막을 형성하는 공정과,
(b)상기 열산화막을 형성한 후의 SOI층의 막두께를 측정하는 공정과,
(c)상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지하는 것을 포함하는 배치식 세정을 행하는 공정으로서, 상기 SOI층의 에칭량을, 상기 공정(b)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 상기 배치식 세정에 의한 에칭후의 SOI층의 막두께를, 상기 타겟값보다 두껍게 조정하는 배치식 세정공정과,
(d)상기 배치식 세정공정후의 SOI층의 막두께를 측정하는 공정과,
(e)상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지하는 것을 포함하는 매엽식 세정을 행하는 공정으로서, 상기 SOI층의 에칭량을, 상기 공정(d)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 상기 매엽식 세정에 의한 에칭후의 SOI층의 막두께를, 상기 타겟값으로 조정하는 매엽식 세정공정
을 갖고, 상기 공정(a)의 후 또한 상기 공정(b)의 전, 또는 상기 공정(b)의 후 또한 상기 공정(c)의 전에, 상기 공정(a)에서 형성한 열산화막을 제거하는 것을 특징으로 하는 SOI웨이퍼의 제조방법을 제공한다.
이러한 SOI웨이퍼의 제조방법이면, 배치식 세정과 매엽식 세정을 이용하여 SOI층의 막두께를 조정함으로써, 배치식 세정의 막두께 조정에 의한 배치내의 SOI막두께 불균일과, 매엽식 세정의 막두께 조정에 의한 면내의 막두께 불균일을 억제할 수 있다. 이에 따라, SOI층의 막두께 균일성이 우수한 SOI웨이퍼를 제조할 수 있다.
또한, 상기 공정(b)의 막두께의 측정을, 상기 공정(a)에서 형성한 열산화막을 제거하지 않고 행하고, 상기 공정(b)의 후 또한 상기 공정(c)의 전에, 상기 공정(a)에서 형성한 열산화막을, HF함유 수용액을 이용하여, 배치식 세정으로 제거한 후, 상기 공정(c)의 배치식 세정을, 상기 열산화막을 제거한 후의 SOI층의 표면을 건조시키지 않고, 상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지함으로써 행하는 것이 바람직하다.
이러한 SOI웨이퍼의 제조방법이면, SOI층의 박막화의 프로세스를 단축해도 정도 좋게 SOI층의 막두께의 제어를 행할 수 있으므로, SOI층의 막두께의 정도를 저하시키지 않고 SOI층의 박막화 프로세스 전체의 비용을 저감할 수 있다.
또한, 상기 SOI웨이퍼를, 적어도, 이온주입에 의해 형성된 미소기포층을 갖는 본드웨이퍼와 지지기판이 되는 베이스웨이퍼를 접합하는 공정과, 상기 미소기포층을 경계로 하여 본드웨이퍼를 박리하여 베이스웨이퍼상에 박막을 형성하는 공정을 갖는 이온주입박리법에 의해 제작된 SOI웨이퍼로 하는 것이 바람직하다.
이와 같이, 본 발명의 SOI웨이퍼의 제조방법은, 박막화를 행하는 SOI웨이퍼를 이온주입박리법에 의해 제작된 SOI웨이퍼로 한 경우에 호적하게 이용할 수 있다.
또한, 상기 배치식 세정 및 상기 매엽식 세정을, SC1용액에 침지하는 것을 포함하는 세정으로 하는 것이 바람직하다.
이와 같이, SC1용액에 침지함으로써, 보다 정도 좋게 SOI층의 막두께의 제어를 행할 수 있다.
또한, 상기 공정(c)의 배치식 세정후의 SOI층의 막두께의 배치내 평균값을, 상기 타겟값과 상기 타겟값+0.5nm의 사이로 제어하는 것이 바람직하다.
이러한 SOI웨이퍼의 제조방법이면, 매엽식 세정에 의한 에칭의 절삭량을 최소화할 수 있으므로, SOI막두께의 면내의 막두께 불균일을 최소한으로 억제할 수 있고, 또한, 매엽식 세정으로 막두께 조정을 할 수 있으므로, 배치식 세정으로 발생한 배치내의 막두께 불균일도 수정할 수 있다.
본 발명의 SOI웨이퍼의 제조방법이면, 매엽식 세정에 의한 에칭의 절삭량을 저감할 수 있으므로, SOI막두께의 면내의 막두께 불균일을 최소한으로 억제할 수 있고, 또한, 매엽식 세정으로 막두께 조정을 할 수 있으므로, 배치식 세정으로 발생한 배치내의 막두께 불균일도 수정할 수 있다. 또한, 배치식 세정을 행한 후, 매엽식 세정을 행하고, SOI층의 막두께를 단계적으로 조정함으로써, 종래법보다 최종단의 막두께 조정 절삭량을 줄일 수 있다. 이에 따라, 타겟값에 대한 막두께의 제어도 정도 좋게 할 수 있다. 특히, 본 발명은, 고정도의 막두께 균일성(전점에서 타겟값±0.5nm 이내인 것)이 요구되는 FDSOI웨이퍼를 안정적으로 제조할 수 있다.
도 1은 본 발명의 SOI웨이퍼의 제조방법의 일례를 나타낸 플로우도이다.
도 2는 본 발명의 SOI웨이퍼의 제조방법의 다른 예를 나타낸 플로우도이다.
도 3은 실시예의 세정카세트내의 슬롯위치와, SOI층의 막두께의 값의 관계를 나타낸 도면이다.
도 4는 비교예 1의 세정카세트내의 슬롯위치와, SOI층의 막두께의 값의 관계를 나타낸 도면이다.
도 5는 배치식 세정을 행했을 때의, 세정카세트내의 슬롯위치와, SOI층(Si)의 절삭량의 면내평균값의 관계를 나타낸 도면이다.
도 6은 1배치 100매의 SOI웨이퍼를 배치식 열처리로에서 열산화했을 때의 노내 위치와 형성된 산화막두께(면내평균값)의 관계를 나타낸 도면이다.
도 7은 복수매의 SOI웨이퍼를 배치식 세정기와 매엽식 세정기에 의해 SC1세정을 행하고, SC1절삭량의 면내평균값과, 면내의 절삭량레인지(P-V값)를 비교한 결과를 나타낸 도면이다.
이하, 본 발명을 보다 상세히 설명한다.
상기와 같이, SOI층의 막두께 균일성이 우수한 SOI웨이퍼를 제조할 수 있는 SOI웨이퍼의 제조방법이 요구되고 있다.
본 발명자들은, 상기 목적을 달성하기 위하여 예의 검토를 행한 결과, 열처리에 의해 열산화막이 형성된 후의 SOI웨이퍼를 배치식 세정(예를 들어, HF세정+SC1세정)에 의해 타겟의 SOI막두께(타겟값)보다 약간 두꺼워지도록(예를 들어, 타겟값+0~+0.5nm 이하) 막두께 조정한 후에, 다시, 타겟값까지의 최종의 막두께 조정을, 매엽식 세정에 의한 에칭으로 행하는 SOI웨이퍼의 제조방법이, 상기 과제를 해결할 수 있는 것을 발견하고, 본 발명을 완성시켰다.
이하, 본 발명의 실시의 형태에 대하여 도면을 참조하여 구체적으로 설명하나, 본 발명은 이들로 한정되는 것은 아니다.
도 1, 2는, 본 발명의 SOI웨이퍼의 제조방법의 일례를 나타낸 플로우도이다.
우선, 도 1(1), 도 2(1)에 나타낸 바와 같이, 절연층상에 SOI층이 형성된 SOI웨이퍼를 준비한다.
여기서 준비하는 SOI웨이퍼는, 적어도 절연층상에 SOI층이 형성된 SOI구조를 갖는 웨이퍼이면 된다. 예를 들어, 단결정 실리콘 등의 지지층상에 절연층이 형성되고(매립절연층), 이 매립절연층상에 SOI층이 형성된 구조를 갖는 웨이퍼 등을 들 수 있다.
또한, 본 명세서 중의 SOI층이란, 「절연층상의 실리콘층(Silicon on Insulator)」을 의미한다.
SOI웨이퍼의 제작방법 등은 특별히 한정되지 않으나, 예를 들어, 준비하는 SOI웨이퍼를, 이온주입에 의해 형성된 미소기포층을 갖는 본드웨이퍼와 지지기판이 되는 베이스웨이퍼를 절연막을 개재하여 접합하는 공정과, 이 미소기포층을 경계로 하여 본드웨이퍼를 박리하여 베이스웨이퍼상에 박막을 형성하는 공정을 갖는 이온주입박리법에 의해 제작된 SOI웨이퍼로 하는 것이 바람직하다.
또한, 본 발명은, 상기의 이온주입박리법(이른바 스마트컷(등록상표)법)이나 rT-CCP법(실온기계박리법, SiGen법이라고도 함), 혹은 SIMOX법(Separation by Implanted Oxygen법)과 같은 SOI웨이퍼의 제법에 상관없이 적용할 수 있다.
이어서, 도 1(2), 도 2(2)에 나타낸 바와 같이, 산화성 가스 분위기하에서 열처리를 행하여, SOI층의 표면에 열산화막을 형성한다(공정(a)). 이 열산화막은, SOI층의 표면에 가까운 부분의 실리콘이 산화에 의해 산화막으로 변질되는 것이다. 산화성 가스 분위기로서는, 예를 들어, 파이로제닉(パイロジェニック) 분위기를 들 수 있다.
이어서, 도 1(3), 도 2(4)에 나타낸 바와 같이, 열산화막을 형성한 후의 SOI층의 막두께를 측정한다(공정(b)). SOI층의 두께의 측정방법은 특별히 한정되지 않으나, 엘립소미터(エリプソメ-タ-)를 이용한 측정방법이면, 정도 좋게 SOI층의 두께를 측정할 수 있으므로 바람직하다.
본 발명에서는, 도 2(3)에 나타낸 바와 같이, 공정(a)의 후 또한 공정(b)의 전, 또는, 도 1(4)에 나타낸 바와 같이, 공정(b)의 후 또한 후술하는 공정(c)의 전에, 공정(a)에서 형성한 열산화막을 제거한다. 열산화막은 HF함유 수용액을 이용하여 제거할 수 있다.
예를 들어, 도 2(3)에 나타낸 바와 같이, 공정(b)의 전에 열산화막 제거세정을 행할 수 있다. 이 경우, 열산화막 제거후의 SOI웨이퍼를 건조시킨 후, SOI층의 막두께를 측정할 수 있다.
또한, 도 1과 같이, 공정(b)에 있어서, 공정(a)에서 형성한 열산화막을 제거하지 않고 막두께의 측정을 행할 수도 있다. 이에 따라, 측정시에 SOI층의 표면이 보호되고, 흠집이나 불순물 오염 등의 위험성이 저하되어, 최종적인 SOI웨이퍼의 품질과 제조수율을 향상시킬 수 있다.
또한, 이때 측정되는 SOI층의 두께는, 표면의 열산화막의 두께는 포함하지 않는 것이다. 이 경우, 공정(b)의 후 또한 공정(c)의 전에, 공정(a)에서 형성한 열산화막을 제거할 수 있으나, 특히, 도 1(4)에 나타낸 바와 같이, HF함유 수용액을 이용하여, 배치식 세정으로 제거함으로써, 이 열산화막의 제거와 후술하는 공정(c)의 SOI층의 에칭을 연속한 프로세스로 행할 수 있다.
이어서, 도 1(5), 도 2(5)에 나타낸 바와 같이, SOI층에 대하여 에칭성을 갖는 세정액에 SOI층을 침지하는 것을 포함하는 배치식 세정을 행한다(공정(c)). 이 공정에서는, SOI층의 에칭량을, 공정(b)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 배치식 세정에 의한 에칭후의 SOI층의 막두께를, 타겟값보다 두껍게 조정한다. 이 조정의 방법으로는, 에칭시간을 제어하는 방법, 세정액의 조성이나 온도의 조건을 변경하는 방법을 들 수 있다.
공정(c)에서는, 에칭후의 SOI층의 막두께를, 타겟값보다 두껍게 조정하면 되는데, 예를 들어, 공정(c)의 배치식 세정후의 SOI층의 막두께의 배치내 평균값을, 타겟값과 타겟값+0.5nm의 사이에 제어하는 것이 바람직하다. 이에 따라, 후공정인 매엽식 세정에 의한 에칭의 절삭량을 최소화할 수 있으므로, SOI막두께의 면내의 막두께 불균일을 최소한으로 억제할 수 있고, 또한, 매엽식 세정으로 1매마다 막두께 조정을 할 수 있으므로, 배치내의 막두께 불균일도 수정할 수 있다. 또한, 종래법보다 최종단의 막두께 조정 절삭량이 적어지므로, 타겟값에 대한 막두께의 제어도 정도 좋게 할 수 있다. 또한, 배치내 평균값이란, 동일 배치내에서 배치식 세정된 복수의 SOI웨이퍼의 SOI층의 막두께의 평균값이다.
SOI층에 대하여 에칭성을 갖는 세정액으로는, 예를 들어, SC1용액(암모니아수와 과산화수소수의 혼합수용액)을 들 수 있다.
상기 서술한 도 1(4)에 나타낸 방법으로 열산화막을 제거한 경우, 공정(c)의 배치식 세정을, 열산화막을 제거한 후의 SOI층의 표면을 건조시키지 않고, SOI층에 대하여 에칭성을 갖는 세정액에 SOI층을 침지함으로써 행하는 것이 바람직하다. 즉, 열산화막의 제거와 SOI층의 에칭을 연속한 프로세스로 행하는 것이 바람직하다. 이에 따라 SOI층의 박막화 프로세스 전체가 단축되고, 프로세스 비용을 삭감할 수 있다.
이어서, 도 1(6), 도 2(6)에 나타낸 바와 같이, 배치식 세정공정후의 SOI층의 막두께를 측정한다(공정(d)). SOI층의 두께의 측정방법은, 엘립소미터를 이용한 측정방법으로 할 수 있다.
이어서, 도 1(7), 도 2(7)에 나타낸 바와 같이, SOI층에 대하여 에칭성을 갖는 세정액에 SOI층을 침지하는 것을 포함하는 매엽식 세정을 행한다(공정(e)). 이 공정에서는, SOI층의 에칭량을, 공정(d)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 매엽식 세정에 의한 에칭후의 SOI층의 막두께를, 타겟값으로 조정한다. 이 조정의 방법으로는, 에칭시간을 제어하는 방법, 세정액의 조성이나 온도의 조건을 변경하는 방법을 들 수 있다. 특히, 공정(c)에서 발생한 배치내의 SOI막두께 불균일을 억제하기 위하여, 각 SOI웨이퍼마다 에칭시간 등을 제어하는 것이 바람직하다.
상기 서술한 바와 같이, 세정액으로는, SC1용액을 이용할 수 있다. 공정(c)의 배치식 세정 및 공정(e)의 매엽식 세정을, SC1용액에 침지하는 것을 포함하는 세정으로 함으로써, 보다 정도 좋게 SOI층의 막두께의 제어를 행할 수 있다. 또한, 이들 세정을 실시할 때, 적어도 SOI층만 세정액에 침지하면 충분하나, SOI웨이퍼 전체를 침지해도 된다.
이와 같이, 배치식 세정을 행한 후, 매엽식 세정을 행하고, SOI층의 막두께를 단계적으로 조정함으로써, 매엽식 세정의 막두께 조정 절삭량을 줄일 수 있다. 이에 따라, 타겟값에 대한 막두께의 제어도 정도 좋게 할 수 있다.
이상과 같은 공정을 거친 SOI웨이퍼의 제조방법이면, 배치식 열처리 등으로 발생한 산화막두께의 불균일에 기초한 SOI층의 면내평균값의 막두께 불균일을, 배치식 세정과 매엽식 세정을 조합함으로써, 제어·수정할 수 있다. 특히, 배치식 세정을 행한 후에, 매엽식 세정을 행함으로써, 매엽식 세정에 의한 SOI층의 에칭량을 줄일 수 있다. 이에 따라, 면내의 절삭량 불균일을 줄이고, 웨이퍼면내의 막두께레인지(P-V값)를 개선시킬 수 있다. 이러한 본 발명이면, 배치식 세정의 막두께 조정에 의한 배치내의 SOI막두께 불균일과, 매엽식 세정의 막두께 조정에 의한 면내의 막두께 불균일을 억제할 수 있고, 특히, 고정도의 막두께 균일성(전점에서 타겟값±0.5nm 이내인 것)이 요구되는 FDSOI웨이퍼를 안정적으로 제조할 수 있다.
실시예
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이 실시예에 한정되는 것은 아니다.
(실시예)
이온주입박리법에 의해 제작된 직경 300mm의 SOI웨이퍼(SOI막두께 150nm)를 46매 준비하고, 이들을 2개의 배치식 세정카세트(카세트-01, 02)로 나누어 본 발명을 실시한 예를 표 1에 나타낸다.
구체적으로는, 우선, 상기의 SOI웨이퍼에 대하여, 950℃, 2시간, 파이로제닉 분위기에서 열처리를 행하여, SOI층의 표면에 열산화막을 형성하였다(공정(a)). 이어서, 엘립소미터를 사용하고, 열산화막을 형성한 후의 SOI층의 막두께를 측정하였다(공정(b)). 이때, SOI막두께 측정과 동시에 표면산화막의 두께도 측정하였다. 이어서, 15% HF함유 수용액을 이용한 배치식 세정을 100초 행하고, 이 열산화막을 제거한 후, SOI층의 표면을 건조시키지 않고, SOI층을 SC1용액에 침지하는 배치식 세정을 행하고, SOI층의 막두께를, 타겟값보다 두껍게 조정하였다(공정(c)). 이때, SC1조건(조성, 액온(液溫))은, NH4OH:H2O2:H2O=1:1:5, 액온 76℃로 하였다. 또한, 세정시간은, 공정(b)에서 측정된 SOI층의 막두께를 고려하여, 140초로 하였다.
이어서, 엘립소미터를 사용하고, 배치식 세정공정후의 SOI층의 막두께를 측정하였다(공정(d)). 이때, 배치내의 SOI막두께의 평균값도 산출하였다. 이어서, SOI층을 SC1용액에 침지하는 매엽식 세정(스핀세정기에 의한 SC1세정)을 행하고, SOI층의 막두께를, 타겟값으로 조정하였다(공정(e)). SC1조건(조성, 액온)은, 상기와 동일한 조건으로 하였다. 또한, 세정시간은, 공정(d)에서 측정된 SOI층의 막두께를 고려하여, 각각의 SOI웨이퍼마다, 20~60초로 하였다.
(비교예 1)
비교예 1에서는, 산화후의 산화막 제거와 막두께 조정세정을 배치식 세정기만으로 행하였다. 비교예 1에 있어서의 산화막 제거세정과 배치식 막두께 조정세정은, 동시에 산화처리한 웨이퍼 22매를 1개의 배치로 하여 동일 카세트(카세트-01)에 정리하는 배치처리로 행하였다. 구체적으로는, 우선, 공정(b)까지는 실시예와 동일하게 하여 행하였다. 이어서, 15% HF함유 수용액을 이용한 배치식 세정을 100초 행하고, 열산화막을 제거한 후, SOI층의 표면을 건조시키지 않고, SOI층을 SC1용액에 침지하는 배치식 세정을 180초 행하였다. SC1조건(조성, 액온)은, 실시예와 동일한 조건으로 하였다.
(비교예 2)
또한, 비교예 2에서는, 산화후의 산화막 제거와 SOI막두께 조정세정을 매엽식 세정기만으로 행하였다. 구체적으로는, 우선, 공정(b)까지는 실시예와 동일하게 하여 행하였다. 이어서, SiO2(열산화막)를 제거하였다. 이어서, SOI층을 SC1용액에 침지하는 매엽식 세정(스핀세정기에 의한 SC1세정)을, 각각의 SOI웨이퍼마다, 160~200초 행하였다. SC1조건(조성, 액온)은, 실시예와 동일한 조건으로 하였다.
표 1에, 실시예, 비교예의 각 공정의 조건과 측정결과를 나타낸다. 또한, 표 1에 있어서의 배치내 레인지는, 배치내의 각 웨이퍼의 면내평균 막두께의 불균일(P-V값)을 나타낸다. 또한, 도 3은, 실시예의 세정카세트내의 슬롯위치와, SOI층의 막두께의 값의 관계를 나타낸 도면이다. 도 4는 비교예 1의 세정카세트내의 슬롯위치와, SOI층의 막두께의 값의 관계를 나타낸 도면이다.
비교예 1 비교예 2 실시예
산화전 SOI층 막두께 SOI=150nm
22매		 SOI=150nm
22매		 SOI=150nm
46매
산화공정 (산화조건) 950℃, 2시간, 파이로제닉 분위기
산화막/SOI 막두께 측정(엘립소미터) 산화막두께=300nm, SOI=16nm,
(※SOI 막두께 측정과 동시에 표면산화막도 측정가능)
배치식 막두께 조정세정(HF세정+SC1세정) HF:15%, 100초
SC1:180초		 없음 HF:15%, 100초
SC1:140초
SOI 막두께 측정(엘립소미터) 없음 없음 배치내 SOI 막두께평균=12.3nm
매엽식 막두께 조정세정(스핀세정기에 의한 SC1세정) 없음 SiO2 제거후에 실시 SC1: 160~200초 SC1: 20~60초
SOI 막두께 측정(엘립소미터) 배치내 SOI 막두께평균=12.2nm
배치내 레인지: 0.7nm
면내 레인지: 0.7nm		 배치내 SOI 막두께평균=12.2nm
배치내 레인지: 0.5nm
면내 레인지: 1.2nm		 배치내 SOI 막두께평균=11.9nm
배치내 레인지: 0.5nm
면내 레인지: 0.7nm
12nm±0.5nm의 합격률 59%
(합격매수 13매)		 0% 96%
(합격매수 44매)
표 1, 도 4에 나타낸 바와 같이, 배치식 세정기만으로 막두께 조정한 경우(비교예 1)에는, 배치내 평균값도 실시예보다 약간 나쁘고, 또한, 배치내의 막두께 불균일을 수정할 수 없으므로 타겟값±0.5nm의 막두께로부터 벗어나는 웨이퍼의 비율이, 실시예에 비해 상당히 컸다.
또한, 표 1에 나타낸 바와 같이, 매엽식 세정기만으로 막두께 조정한 경우(비교예 2)에는, 배치내 평균값도 실시예보다 약간 나쁘고, 또한, 면내의 막두께 불균일의 악화에 의해 모든 웨이퍼가 타겟값±0.5nm의 막두께로부터 벗어났다.
한편, 표 1, 도3에 나타낸 바와 같이, 배치식 세정기와 매엽식 세정기를 조합한 본 실시예에서는, 각 웨이퍼의 평균값을 타겟값(12nm)에 정도 좋게 조정할 수 있고, 또한, 매엽식 세정기에 의한 면내의 막두께 불균일의 악화도 억제할 수 있으므로, 전체수에 가까운 웨이퍼(96%)에서 타겟값±0.5nm를 만족시킬 수 있었다.
또한, 본 발명은, 상기 실시형태로 한정되지 않는다. 상기 실시형태는, 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (7)

  1. 절연층상에 SOI층이 형성된 SOI웨이퍼의 상기 SOI층을 소정의 두께까지 감소시키고, 상기 SOI층의 막두께를 타겟값으로 하는 SOI웨이퍼의 제조방법으로서, 적어도,
    (a)산화성 가스 분위기하에서 열처리를 행하여, 상기 SOI층의 표면에 열산화막을 형성하는 공정과,
    (b)상기 열산화막을 형성한 후의 SOI층의 막두께를 측정하는 공정과,
    (c)상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지하는 것을 포함하는 배치식 세정을 행하는 공정으로서, 상기 SOI층의 에칭량을, 상기 공정(b)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 상기 배치식 세정에 의한 에칭후의 SOI층의 막두께를, 상기 타겟값보다 두껍게 조정하는 배치식 세정공정과,
    (d)상기 배치식 세정공정후의 SOI층의 막두께를 측정하는 공정과,
    (e)상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지하는 것을 포함하는 매엽식 세정을 행하는 공정으로서, 상기 SOI층의 에칭량을, 상기 공정(d)에서 측정된 SOI층의 막두께에 따라 조정함으로써, 상기 매엽식 세정에 의한 에칭후의 SOI층의 막두께를, 상기 타겟값으로 조정하는 매엽식 세정공정
    을 갖고, 상기 공정(a)의 후 또한 상기 공정(b)의 전, 또는 상기 공정(b)의 후 또한 상기 공정(c)의 전에, 상기 공정(a)에서 형성한 열산화막을 제거하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 공정(b)의 막두께의 측정을, 상기 공정(a)에서 형성한 열산화막을 제거하지 않고 행하고, 상기 공정(b)의 후 또한 상기 공정(c)의 전에, 상기 공정(a)에서 형성한 열산화막을, HF함유 수용액을 이용하여, 배치식 세정으로 제거한 후, 상기 공정(c)의 배치식 세정을, 상기 열산화막을 제거한 후의 SOI층의 표면을 건조시키지 않고, 상기 SOI층에 대하여 에칭성을 갖는 세정액에 상기 SOI층을 침지함으로써 행하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 SOI웨이퍼를, 적어도, 이온주입에 의해 형성된 미소기포층을 갖는 본드웨이퍼와 지지기판이 되는 베이스웨이퍼를 접합하는 공정과, 상기 미소기포층을 경계로 하여 본드웨이퍼를 박리하여 베이스웨이퍼상에 박막을 형성하는 공정을 갖는 이온주입박리법에 의해 제작된 SOI웨이퍼로 하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  4. 제2항에 있어서,
    상기 SOI웨이퍼를, 적어도, 이온주입에 의해 형성된 미소기포층을 갖는 본드웨이퍼와 지지기판이 되는 베이스웨이퍼를 접합하는 공정과, 상기 미소기포층을 경계로 하여 본드웨이퍼를 박리하여 베이스웨이퍼상에 박막을 형성하는 공정을 갖는 이온주입박리법에 의해 제작된 SOI웨이퍼로 하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배치식 세정 및 상기 매엽식 세정을, SC1용액에 침지하는 것을 포함하는 세정으로 하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 공정(c)의 배치식 세정후의 SOI층의 막두께의 배치내 평균값을, 상기 타겟값과 상기 타겟값+0.5nm의 사이에 제어하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  7. 제5항에 있어서,
    상기 공정(c)의 배치식 세정후의 SOI층의 막두께의 배치내 평균값을, 상기 타겟값과 상기 타겟값+0.5nm의 사이에 제어하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
KR1020167035257A 2014-06-17 2015-04-13 Soi웨이퍼의 제조방법 Active KR102241303B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2014-124046 2014-06-17
JP2014124046A JP6152829B2 (ja) 2014-06-17 2014-06-17 Ｓｏｉウェーハの製造方法
PCT/JP2015/002042 WO2015194079A1 (ja) 2014-06-17 2015-04-13 Ｓｏｉウェーハの製造方法

Publications (2)

Publication Number Publication Date
KR20170018336A KR20170018336A (ko) 2017-02-17
KR102241303B1 true KR102241303B1 (ko) 2021-04-16

Family

ID=54935098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167035257A Active KR102241303B1 (ko) 2014-06-17 2015-04-13 Soi웨이퍼의 제조방법

Country Status (8)

Country Link
US (1) US9953860B2 (ko)
EP (1) EP3159911B1 (ko)
JP (1) JP6152829B2 (ko)
KR (1) KR102241303B1 (ko)
CN (1) CN106415784B (ko)
SG (1) SG11201609805PA (ko)
TW (1) TWI611568B (ko)
WO (1) WO2015194079A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230014690A (ko) 2020-05-26 2023-01-30 신에쯔 한도타이 가부시키가이샤 Soi 웨이퍼의 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181001A1 (en) 2001-07-17 2003-09-25 Hiroji Aga Method for producing bonding wafer
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
EP1840956A1 (en) 2006-03-27 2007-10-03 SUMCO Corporation Method of producing simox wafer
JP2008300571A (ja) 2007-05-30 2008-12-11 Shin Etsu Chem Co Ltd Ｓｏｉウェーハの製造方法
JP2009054837A (ja) 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
JP2010092909A (ja) * 2008-10-03 2010-04-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319397B2 (ja) 1998-07-07 2002-08-26 信越半導体株式会社 半導体製造装置およびこれを用いたエピタキシャルウェーハの製造方法
JP2004349493A (ja) * 2003-05-22 2004-12-09 Canon Inc 膜厚調整装置及びｓｏｉ基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181001A1 (en) 2001-07-17 2003-09-25 Hiroji Aga Method for producing bonding wafer
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
EP1840956A1 (en) 2006-03-27 2007-10-03 SUMCO Corporation Method of producing simox wafer
JP2007266059A (ja) * 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP2008300571A (ja) 2007-05-30 2008-12-11 Shin Etsu Chem Co Ltd Ｓｏｉウェーハの製造方法
JP2009054837A (ja) 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
JP2010092909A (ja) * 2008-10-03 2010-04-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
JP2016004890A (ja) 2016-01-12
US9953860B2 (en) 2018-04-24
TW201601296A (zh) 2016-01-01
US20170200634A1 (en) 2017-07-13
KR20170018336A (ko) 2017-02-17
TWI611568B (zh) 2018-01-11
EP3159911A4 (en) 2018-02-28
CN106415784A (zh) 2017-02-15
SG11201609805PA (en) 2016-12-29
CN106415784B (zh) 2019-06-07
WO2015194079A1 (ja) 2015-12-23
EP3159911B1 (en) 2021-06-09
EP3159911A1 (en) 2017-04-26
JP6152829B2 (ja) 2017-06-28

Similar Documents

Publication Publication Date Title
EP3104395B1 (en) Method for manufacturing laminated wafer
KR101873203B1 (ko) Soi 웨이퍼의 제조방법
EP2151851B1 (en) Method for forming silicon oxide film of soi wafer
KR102173455B1 (ko) 접합 soi웨이퍼의 제조방법
KR20170058924A (ko) Soi 웨이퍼의 제조방법
EP3309820B1 (en) Method of manufacturing soi wafer
KR102299150B1 (ko) 반도체 웨이퍼의 세정조 및 접합 웨이퍼의 제조방법
JP5320954B2 (ja) Ｓｏｉウェーハの製造方法
KR101543748B1 (ko) Ｓｏｉ 웨이퍼의 제조방법
JP6760245B2 (ja) 薄膜ｓｏｉ層を有するｓｏｉウェーハの製造方法
KR102241303B1 (ko) Soi웨이퍼의 제조방법
KR20230169118A (ko) 실리콘 웨이퍼의 세정방법 및 자연산화막이 부착된 실리콘 웨이퍼의 제조방법
KR20170096134A (ko) 제어된 열적 산화에 의한 에피 성장한 게르마늄에서의 표면 거칠기의 감소
JP2007242972A (ja) Ｓｏｉウェーハの製造方法
EP3029730B1 (en) Bonded wafer manufacturing method
JP6864145B1 (ja) ウェーハの表面形状調整方法
JP7364071B2 (ja) Ｓｏｉウェーハの製造方法
JP2006013179A (ja) Ｓｏｉウェーハの製造方法
KR20070090623A (ko) Ｓｏｉ 기판의 제조방법

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20161215

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190520

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200831

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210216

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210412

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210413

End annual number: 3

Start annual number: 1

PG1601 Publication of registration